KR20020002767A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 셀부와 주변부상에 랜딩플러그를 포함하여 트랜지스터를 각각 형성하는 공정과, 상기 전체 구조의 상면에 제1산화막을 형성하고, 그 위에 셀부의 랜딩플러그상부를 노출시키는 비트라인콘택용 제1마스크를 형성하고 이를 이용하여 상기 제1산화막을 제거하여 상기 랜딩플러그를 노출시키는 공정과, 상기 비트라인콘택용 제1마스크를 제거하고 상기 반도체기판 주변부의 워드라인과 활성영역부분상부에 위치하는 부분만 개구된 비트라인콘택용 제2마스크를 형성하고 이를 이용하여 상기 워드라인과 활성영역의 반도체기판부분을 노출시키는 공정과, 상기 비트라인콘택용 제2마스크를 제거하고 상기 노출된 워드라인과 반도체기판의 상면을 포함한 전체 구조의 상부에 비트라인장벽금속층을 형성한후 상기 반도체기판에 이온주입을 실시하고, 상기 랜딩플러그와 워드라인 및 반도체기판의 활성영역상부에 콘택플러그를 형성하고 그 위에 비트라인을 형성하는 공정을 포함하여 구성되고, 트랜지스터의 소오스와 드레인의 저항을 감소시키므로써 트랜지스터의 동작속도를 개선시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 트랜지스터의 소오스와 드레인의 저항을 개선하여 트랜지스터의 동작속도를 향상시키므로써 고집적소자에 적용이 가능하도록한 반도체소자의 제조방법에 관한 것이다.
종래에는 비트라인이 금속 물질을 사용함에따라 트랜지스터의 소오스와 드레인지역에 직접 콘택하는 방법을 사용하였다.
즉, 코아지역의 PMOS와 NMOS지역의 소오스와 드레인지역의 직접 콘택하게 하므로써 접합깊이가 얇아지면서 많은 어려움이 도래하였다.
또한, 비트라인 장벽금속의 증착시에, 접합과 비트라인 장벽금속의 계면에 혼합물 형태, 예를들면, TiSi 계열등이 형성되어 저항을 높이게 되며, 접합의 도핑농도를 낮추게 됨에 따라 트랜지스터의 동작속도에 나쁜 영향을 주게 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출한 것으로서, 트랜지스터의 소오스와 드레인의 저항을 감소시키므로써 트랜지스터의 동작속도를 개선시키고자한 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1 은 본 발명에 따른 반도체소자의 제조방법에 있어서의 비트라인 콘택 제1마스크를 형성한 단면도.
도 2 는 본 발명에 따른 반도체소자의 제조방법에 있어서의 래딩 플러그가 개방되도록 한 단면도.
도 3 은 본 발명에 따른 반도체소자의 제조방법에 있어서의 비트라인 콘택 제2 마스크를 형성한 상태의 단면도.
도 4 는 본 발명에 따른 반도체소자의 제조방법에 있어서의 셀주변지역의 활성영역과 워드라인이 개방되도록 한 단면도.
도 5 는 본 발명에 따른 반도체소자의 제조방법에 있어서의 비트라인장벽 금속층을 형성한 상태의 단면도.
도 6은 본 발명에 따른 반도체소자의 제조방법에 있어서의 P+ 마스크를 비트라인 장벽금속층상에 형성하여 이온주입공정을 진행한 상태의 단면도.
도 7은 본 발명에 따른 반도체소자의 제조방법에 있어서의 비트라인을 형성한 상태의 단면도.
< 도면의 주요부분에 대한 부호 설명 >
1 : 반도체기판 2 : 소자분리막
10 : 워드라인 20 : 랜딩플러그
30 : 산화막 40 : 비트라인콘택용 제1마스크
50 : 비트라인콘택용 제2마스크 60 : 비트라인장벽금속층
70 : P+(또는 N+)마스크 80 : 비트라인
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은, 반도체기판의 셀부와 주변부에 활성영역과 소자분리영역을 정의해 주는 소자분리막을 형성하는 공정과;
반도체기판의 셀부와 주변부상에 랜딩플러그를 포함하여 워드라인과 소오스/드레인을 포함하여 구성되는 트랜지스터를 각각 형성하는 공정과;
상기 전체 구조의 상면에 제1산화막을 형성하는 공정과;
상기 제1산화막상에 셀부의 랜딩플러그상부를 노출시키는 비트라인콘택용 제1마스크를 형성하는 공정과;
상기 비트라인콘택용 제1마스크를 이용하여 상기 제1산화막을 제거하여 상기 랜딩플러그를 노출시키는 공정과;
상기 비트라인콘택용 제1마스크를 제거하고 상기 반도체기판 주변부의 워드라인과 활성영역부분상부에 위치하는 부분만 개구된 비트라인콘택용 제2마스크를 형성하는 공정과;
상기 비트라인콘택용 제2마스크를 이용하여 상기 워드라인과 활성영역의 반도체기판부분을 노출시키는 공정과;
상기 비트라인콘택용 제2마스크를 제거하고 상기 노출된 워드라인과 반도체기판의 상면을 포함한 전체 구조의 상부에 비트라인장벽금속층을 형성하는 공정과;
상기 반도체기판에 이온주입을 실시하는 공정과;
상기 랜딩플러그와 워드라인 및 반도체기판의 활성영역상부에 콘택플러그를 형성하는 공정과;
상기 콘택플러그상에 비트라인을 형성하는 공정을 포함하여 구성되는 것을 특징으로한다.
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참고로 발명을 상세히 설명한다.
도 1 은 본 발명에 따른 반도체소자의 제조방법에 있어서의 비트라인 콘택 제1마스크를 형성한 단면도이다.
도 2 는 본 발명에 따른 반도체소자의 제조방법에 있어서의 래딩 플러그가 개방되도록 한 단면도이다.
도 3 은 본 발명에 따른 반도체소자의 제조방법에 있어서의 비트라인 콘택 제2 마스크를 형성한 상태의 단면도이다.
도 4 는 본 발명에 따른 반도체소자의 제조방법에 있어서의 셀주변지역의 활성영역과 워드라인이 개방되도록 한 단면도이다.
도 5 는 본 발명에 따른 반도체소자의 제조방법에 있어서의 비트라인장벽 금속층을 형성한 상태의 단면도이다.
도 6은 본 발명에 따른 반도체소자의 제조방법에 있어서의 P+ 마스크를 비트라인 장벽금속층상에 형성하여 이온주입공정을 진행한 상태의 단면도이다.
도 7은 본 발명에 따른 반도체소자의 제조방법에 있어서의 비트라인을 형성한 상태의 단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 먼저, 반도체기판(1)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(2)을 형성하고, 전체구조의 상부에 게이트절연막(미도시), 게이트전극용 도전층(미도시), 실리사이드층(미도시) 및 제1마스크절연막(미도시)의 적층구조를 형성한다.
그다음, 도면에는 도시하지 않았지만, 게이트전극으로 예정되는 부분을 보호하는 게이트전극 마스크(미도시)를 식각마스크로 상기 적층구조를 선택적으로 식각하여 제1마스크절연막패턴(미도시), 실리사이드층패턴(미도시), 게이트전극(미도시) 및 게이트절연막패턴(미도시)의 적층구조패턴을 형성하고, 상기 적층구조패턴의 측벽에 제1절연막 스페이서(미도시)를 형성한다.
이어서, 전체표면 상부에 상기 반도체기판(1)에서 비트라인 콘택플러그 및 저장전극 콘택플러그로 예정되는 부분을 노출시키는 콘택홀(미도시)이 구비된 제1층간절연막(미도시)을 형성한다.
그 다음, 전체표면 상부에 콘택플러그용 물질층(미도시)을 증착하고 화학적 기계적 연마공정으로 상기 콘택플러그 물질층 및 제1층간절연막(미도시)을 제거하여 상기 콘택홀(미도시)을 통하여 상기 반도체기판(1)에 접속되는 랜딩플러그 (landing plug)(20)를 형성한다.
이어서, 상기 전체 구조의 상면에 제1산화막(30)을 증착하고, 상기 랜딩플러그(20)를 개구시키기 위해 상기 제1산화막(30)상에 비트라인 콘택홀이 구비된 제1비트라인콘택용 마스크(40)을 형성한다.
그다음, 도 2 에 도시된 바와같이, 상기 비트라인콘택용 마스크(40)를 이용하여 상기 제1산화막(30)을 선택적으로 제거하여 상기 랜딩플러그(20)의 상면을 노출시킨다.
이어서, 도 3에 도시된 바와같이, 상기 비트라인콘택용 제1마스크(40)을 제거하고, 상기 노출된 랜딩플러그(20)의 상면을 포함한 상기 제1산화막(30)상부에 셀주변지역의 활성영역과 워드라인(10)의 상부를 개방시키기 위한 콘택홀을 구비한 비트라인콘택용 제2마스크(50)를 형성한다.
그다음, 도 4에 도시된 바와같이, 상기 비트라인콘택용 제2마스크(50)을 마스크로 상기 제1산화막(30)과 층간절연막(미도시)을 선택적으로 제거하여 셀주변지역의 활성영역과 워드라인(10)을 개방시킨다.
이어서, 도 5에 도시된 바와같이, 상기 비트라인콘택용 제2마스크(50)를 제거하고, 전체 구조의 노출된 표면상에 비트라인장벽금속층(60)을 약 100 Å 두께로 형성한다.
이때, 상기 비트라인장벽금속층(60)의 물질로는 TiN을 사용한다.
그다음, 도 6에 도시된 바와같이, 상기 비트라인장벽금속층(60)상에 상기 셀주변지역의 활성영역부분만을 개방시키는 P+ 계열(또는 N+계열) 마스크(70)를 형성한다.
이때, 상기 P+ 마스크(또는 N+마스크)(70)를 사용하는 경우에는 PMOS (또는 NMOS) 트랜지스터지역만 개방되도록 하고 워드라인(10) 상부는 개방되지 않도록한다.
이어서, 상기 P+ (또는 N+) 마스크(70)를 마스크로 상기 전체 구조의 표면상에 P+ (또는 N+) 이온주입을 실시한다.
이때, 상기 P+ 이온주입시의 불순물은 B 또는 BF2을 사용한다.
그다음, 도 7에 도시된 바와같이, 상기 P+ (또는 N+계열) 마스크(70)를 제거한후, 개방된 랜딩플러그(20)와 워드라인(10) 및 셀주변지역의 활성영역의 상부에 비트라인 콘택마스크(미도시)를 형성하고, 그위에 전도물질층(미도시)를 증착하고 이를 비트라인마스크(마스크)를 이용하여 선택적으로 제거하여 비트라인(80)을 형성한다.
한편, 본 발명의 다른 실시예로는 상기 P+ 이온주입공정후에 N+마스크(미도시)를 이용하여 N+ 이온주입공정을 진행하고, 나머지 공정은 앞선 실시예와 동일한 순으로 진행한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 제조방법에 있어서는, 종래방법에서의 워드라인스페이서를 형성한후에 N+ 또는 P+ 이온주입공정을 진행하므로 인하여 비트라인장벽금속의 증착시에 활성영역의 사이부분에서 TiSi 계열의 혼합물이 형성되어 소오스와 드레인의 저항이 증가하게 된 점을 감안하여, 비트라인장벽금속의 증착후에 이온주입공정을 진행하는 방법을 이용하므로써 트랜지스터의 소오스와 드레인의 저항을 감소시킬 수가 있다.
따라서, 본 발명은 트랜지스터의 소오스와 드레인의 저항을 감소시킬 수 있어 고집적 반도체소자에 적용이 가능하다.

Claims (4)

  1. 반도체기판의 셀부와 주변부에 활성영역과 소자분리영역을 정의해 주는 소자분리막을 형성하는 공정과;
    반도체기판의 셀부와 주변부상에 랜딩플러그를 포함하여 워드라인과 소오스/드레인을 포함하여 구성되는 트랜지스터를 각각 형성하는 공정과;
    상기 전체 구조의 상면에 제1산화막을 형성하는 공정과;
    상기 제1산화막상에 셀부의 랜딩플러그상부를 노출시키는 비트라인콘택용 제1마스크를 형성하는 공정과;
    상기 비트라인콘택용 제1마스크를 이용하여 상기 제1산화막을 제거하여 상기 랜딩플러그를 노출시키는 공정과;
    상기 비트라인콘택용 제1마스크를 제거하고 상기 반도체기판 주변부의 워드라인과 활성영역부분상부에 위치하는 부분만 개구된 비트라인콘택용 제2마스크를 형성하는 공정과;
    상기 비트라인콘택용 제2마스크를 이용하여 상기 워드라인과 활성영역의 반도체기판부분을 노출시키는 공정과;
    상기 비트라인콘택용 제2마스크를 제거하고 상기 노출된 워드라인과 반도체기판의 상면을 포함한 전체 구조의 상부에 비트라인장벽금속층을 형성하는 공정과;
    상기 반도체기판에 이온주입을 실시하는 공정과;
    상기 랜딩플러그와 워드라인 및 반도체기판의 활성영역상부에 콘택플러그를형성하는 공정과;
    상기 콘택플러그상에 비트라인을 형성하는 공정을 포함하여 구성되는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 이온주입은 P+ 또는 N+ 불순물을 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 P+ 불순물로는 B, BF2를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 비트라인장벽금속층 물질로는 TiN을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
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