KR20010019346A - 반도체 장치의 자기정렬 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 자기정렬 콘택 형성 방법에 관한 것으로서, 비트라인 콘택이 형성되는 인접한 게이트 라인 사이의 공간 폭이 스토리지 콘택이 형성되는 인접한 게이트 라인 사이의 공간 폭에 비해 같거나 좁게 형성되도록 게이트 라인이 형성되는 것을 일 특징으로 한다. 상기와 같이 게이트 라인이 형성된 후, 절연막을 상기 게이트 라인 사이의 공간을 채우도록 형성하고 사진식각공정으로 비트라인 콘택 및 스토리지 콘택을 형성한다. 비트라인 콘택의 상부 크기는 스토리지 콘택의 상부 크기 보다 크게 형성된다. 이렇게 함으로써, 상기 콘택 식각 동안, 상기 비트라인 콘택이 형성되는 영역에서는 상기 게이트 라인의 상부 부분이 취약해지는 것을 방지할 수 있고, 또한 스토리지 콘택이 형성되는 영역에서는 콘택이 불완전하게 오픈되는 것을 방지 할 수 있다.
Description
본 발명은 반도체 장치 제조에 관한 것으로서, 좀 더 구체적으로 안정적인 자기정렬 콘택 형성을 위한 게이트 라인 레이아웃 및 이러한 게이트 라인 레이아웃에 자기정렬 콘택을 형성하는 방법에 관한 것이다.
반도체 집적회로를 구성하는 다이나믹 랜덤 어세스 메모리(dynamic random access memory:DRAM, 이하에서 "디램"이라고 한다)는 많은 메모리 셀을 가지고 있다. 각각의 메모리 셀은 스토리지 커패시터와 어세스 트랜지스터를 포함한다. 어세스 트랜지스터의 소스/드레인 중 어느 하나는 커패시터의 일 터미널(terminal)에 전기적으로 연결되고, 어세스 트랜지스터의 소스/드레인의 다른 하나 및 트랜지스터의 게이트는 외부 연결 라인인 비트라인 및 워드라인에 각각 연결된다. 그리고 커패시터의 다른 터미널은 레퍼런스 전극(reference voltage)에 연결된다. 따라서, 소자의 동작을 위한 소자 구성 요소 상호간의 연결은 반도체 제조에 있어서 매우 중요한 문제 중의 하나이다. 이러한 연결은 예를 들면 절연막을 뚫고 형성된 콘택을 통해 이루어 질 수 있다.
최근 반도체 제조 기술의 발전에 따라, 고집적 반도체 소자를 구현하기 위해서는 점점 더 작은 디자인 룰(design rule), 예를 들면 마이크론 수준의 디자인 룰을 필요로 한다. 이러한 작은 디자인 룰 아래서는 콘택을 소정의 부분에 얼라인(align)할 때 필요로 되는 공정 마진이 거의 없게 된다. 따라서 자기정렬 콘택이라는 새로운 방법이 널리 사용되고 있다.
이러한 자기정렬 콘택 형성 방법은, 먼저 게이트 라인이 반도체 기판 상에 형성된다. 그리고 나서 질화막 스페이서가 게이트 라인 측벽에 형성된다. 절연막이 상기 게이트 라인 및 반도체 기판 상에 형성된다. 절연막의 소정의 부분이 식각되어 비트라인 및 스토리지 노드를 위한 자기정렬 콘택이 오픈된다.
도 1a는 종래의 자기 정렬 콘택 형성에 따른 게이트 레이아웃, 스토리지 노드 콘택(BC), 비트라인 콘택(DC)를 개략적으로 나타내고 있으며 비트라인 상에 커패시터가 형성되는 이른바 COB(capacitor over bit line)구조를 나타내고 있다. 도 1a에서 참조번호 10은 게이트 라인을 나타내며, 참조번호 12는 비트라인을 가리키며, 참조번호 14는 스토리지 노드 콘택, 참조번호 16은 비트라인 콘택, 참조번호 22는 활성영역, 참조번호 24는 질화막 스페이서를 나타낸다. 도 1a를 참조하면, 비트라인(12)이 활성영역밖에서 게이트 라인(10)을 가로질러 형성되므로 상기 활성영역(22)과 상기 비트라인(12)을 연결을 위한 상기 비트라인 콘택(16)은 활성영역밖으로 확장되어 형성되어야 하며, 이로 인해 정해진 면적 내에서 형성되는 DC(16)는 상대적으로 BC(14)보다 크게형성된다.
또한 대개 면저항 감소를 위해 면적이 큰 콘택형성이 바람직하고, DC 형성영역이 BC 형성영역보다는 면적마진이 크므로 상기 COB 구조가 아닌 일반적인 경우에서도 DC가 BC보다 크게 형성된다. 따라서 상대적으로 BC 형성 영역의 게이트 라인 사이의 거리가 BC 형성 영역의 게이트 라인 거리보다 크게 형성된다.
도 1b는 도 1a의 A-A' 라인을 따라 절취한 단면도로서, 이러한 게이트 레이 아웃 상에 자기정렬 콘택을 형성할 경우 발생될 수 있는 문제점을 개략적으로 나타내고 있다. 좁은 공간에서 작은 콘택을 가지는 BC와 이에 비해 상대적으로 넓은 면적의 큰 공간을 가지는 DC를 형성할 경우, BC(14) 형성의 식각률(etch rate)은 작아서 도 1b의 참조번호 26a로 타나난 바와 같이 BC(14)가 불완전하게 열린다(BC not opening 현상). 반면 DC(16) 형성의 식각률은 커서 DC가 오픈된 영역의 게이트 라인(10)의 질화막 스페이서 (24)가 과식각되어(참조번호 27) 게이트 라인(10) 상부 에지부분을 취약하게 한다. 심한 경우에는 게이트 라인의 게이트 전극이 노출되게 되고, 이에 따라 게이트 라인과 후속으로 형성되는 콘택 패드 사이에 전기적 브리지가 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 자기정렬 콘택 형성에 있어서, BC 형성 영역의 게이트 라인 거리를 DC 형성 영역의 게이트 라인 거리와 같거나 크게 형성함으로써, 불완전 개구 현상 및 DC에 의해 노출되는 게이트의 상부가 취약해 지는 것을 방지하는 자기정렬 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1a는 통상적인 게이트 라인 레이아웃을 보여주는 평면도;
도 1b는 도 1a의 A-A'라인을 따라 절취한, 스토리지 노드 콘택의 불완전 개구 및 비트라인 콘택이 오픈되는 게이트 라인 상부의 과식각 현상을 설명하기 위한 단면도;
도 2는 게이트 폴리 CD(critical dimension) 비트라인 콘택 상부 및 스토리지 노드 콘택 오픈 관계를 개략적으로 나타내는 그래프;
도 3은 본 발명의 실시예에 따른 게이트 라인 레이아웃 및 자기정렬 콘택을 보여주는 평면도;
도 4a 내지 도 4e는 도 3의 B-B'라인을 따라 절취한, 본 발명의 일 실시예에 따른 자기정렬 콘택 형성 방법을 개략적으로 보여주는 단면도; 그리고
도 5a 및 도 5b는 도 3의 B-B'라인을 따라 절취한, 본 발명의 다른 실시예에 따른 자기정렬 콘택 형성 방법을 개략적으로 보여주는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자분리 영역
104 : 게이트 라인 105 : 포토레지스트
108 : 절연막 110c, 110d : 자기정렬 콘택
112c, 112d : 콘택 패드
(구성)
본 발명은 반도체 장치의 자기정렬 콘택 형성 방법에 관한 것으로서, BC가 형성될 영역의 게이트 라인간 공간의 폭이 DC가 형성될 영역의 게이트 라인간 공간의 폭과 동일하거나 적어도 크게 형성되는 것을 그 특징으로 한다. 또한 DC 상부가 BC 상부 보다 크게 형성되는 것을 그 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 자기정렬 콘택 형성 방법은, 반도체 기판 상에 게이트 전극막질을 형성하는 단계와, 상기 게이트 전극막질을 식각하여 다수의 일정한 간격을 두고 떨어진 게이트 라인을 형성하되, 상기 게이트 라인은 스토리지 노드 콘택이 형성될 영역의 게이트 라인간 공간의 폭이 비트라인 콘택이 형성될 영역의 게이트 라인간 공간의 폭과 같거나 더 넓게 형성되는 단계와, 상기 게이트 라인 측벽에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서를 갖는 상기 게이트 라인 사이의 간격을 채우도록 산화막을 형성하는 단계와, 상기 산화막을 식각하여 상기 게이트 라인 사이의 상기 반도체 기판을 노출시키는 비트라인용 콘택과 스토리지 노드용 콘택을 각각 형성하되, 상기 비트라인용 콘택의 상부 면적은 상기 스토리지 노드용 콘택의 상부 면적 보다 크게 형성되는 단계를 포함한다.
본 발명의 실시예에 있어서, 상기 질화막 스페이서를 형성한 후, 상기 게이트 라인을 포함하여 상기 반도체 기판 상에 질화막을 형성하는 단계를 더 포함한다.
본 발명의 실시예에 있어서, 상기 콘택을 채우도록 도전물질을 형성하여 도전성 패드를 형성하는 단계를 더 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의한 자기정렬 콘택 형성 방법은, 반도체 기판 상에 게이트 전극막질을 형성하는 단계와, 상기 게이트 전극막질을 식각하여 다수의 일정한 간격을 두고 떨어진 게이트 라인을 형성하되, 상기 게이트 라인은 스토리지 노드 콘택이 형성될 영역의 게이트 사이의 간격이 비트라인 콘택이 형성될 영역의 게이트 사이의 간격과 같거나 더 넓게 형성되는 단계와, 상기 게이트 라인을 포함하여 상기 기판 상에 질화막을 형성하는 단계와, 상기 질화막 상에 상기 게이트 라인 사이의 간격을 완전히 채우도록 산화막을 형성하는 단계와, 상기 산화막을 상기 질화막에 대하여 선택적으로 식각하여 상기 게이트 라인 사이의 상기 반도체 기판 상의 상기 질화막을 노출시키는 비트라인용 콘택과 스토리지 노드용 콘택을 각각 형성하되 상기 비트라인용 콘택의 상부가 상기 스토리지 노드용 콘택의 상부 보다 더 크게 형성되는 단계와, 그리고 상기 노출된 질화막을 제거하는 단계를 포함한다.
본 발명의 실시예에 있어서, 상기 비트라인용 콘택이 형성될 영역의 상기 게이트 라인 사이의 간격은 약 0.05 마이크론 내지 0.3 마이크론의 크기를 가지고, 상기 스토리지 노드용 콘택이 형성될 영역의 상기 게이트 라인 사이의 간격은 약 0.1 마이크론 내지 0.4 마이크론의 크기를 가지는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 있어서, 상기 스토리지 노드용 콘택의 상부 면적은 약 0.28 마이크론×0.28 마이크론×0.52내지 0.28 마이크론×0.28 마이크론×1 의 범위를 가지고, 상기 비트라인용 콘택의 상부 면적은 약 0.28 마이크론×0.48 마이크론×0.52내지 0.28 마이크론× 0.48 마이크론×1 의 범위를 가진다.
상술한 목적을 달성하기 위한 본 발명의 자기정렬 콘택은 반도체 기판과, 상기 반도체 기판 상에 형성된 다수의 소정의 간격을 두고 떨어져서 평행한 다수의 게이트 라인과, 상기 게이트 라인은, 스토리지 노드 콘택이 형성되는 게이트 라인 사이의 간격이 비트라인 콘택이 형성되는 게이트 라인 사이의 간격과 같거나 더 넓게 형성되고, 상기 게이트 라인 상에 형성된 절연막과, 상기 절연막을 뚫고 상기 게이트 라인 사이에 형성된 상기 비트라인용 콘택 및 상기 스토리지 노드용 콘택을 포함하되, 상기 비트라인용 콘택의 상부 면적은 상기 스토리지 노드용 콘택의 상부 면적 보다 더 크게 형성되는 것을 특징으로 한다.
(작용)
도 3을 참조하면, 본 발명에 따른 자기정렬 콘택 형성 방법에 있어서, 게이트라인(104)은 BC(110c)가 형성될 영역에서의 게이트 사이의 간격의 폭("a")이 DC(110d)가 형성될 영역에서의 게이트 사이의 간격의 폭("b")과 같거나 더 크게 형성된다. 또한 형성되는 DC(110d)의 상부 면적은 BC(110c)의 상부 면적 보다 크게 형성된다. 따라서 자기정렬 콘택 형성을 위한 절연막(108)을 식각함에 있어서, 종래 기술에서 발생하는 BC(110c)의 불완전한 오프닝 및 DC(110d)에 의해 노출된 게이트 라인의 상부가 취약해 지는, 즉 게이트 라인 상부의 질화막 스페이서가 과식각되는 문제점을 해결할 수 있다.
(실시예)
이하에서는 첨부되는 도면, 특히 도 2 내지 도 5를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면에서 형성되는 막질 및 영역은 설명의 명확화를 위해 다소 과장되게 그 두께가 도시되어져 있다.
본 발명은 반도체 장치의 제조에 있어서, 비트라인 및 스토리지 노드를 위한 자기정렬 콘택을 형성하는 방법에 관한 것이다. 좀 더 구체적으로 본 발명에 따르면, BC가 형성될 영역의 게이트 라인 사이의 간격이 DC가 형성될 영역의 게이트 라인 사이의 간격의 폭과 같거나 더 넓게 형성되는 것을 특징으로 한다.
게이트 폴리 CD(gate poly critical dimension:인접한 게이트 사이의 최소 거리)에 대한 DC 어깨(DC shoulder: DC에 의해 노출된 게이트 라인의 질화막 스페이서로부터 후속 공정으로 형성되는 도전 패드와의 최소 거리) 및 BC 오프닝 정도를 실험해 보았으며 그 결과가 도 2에 개략적으로 나타나 있다. 도 2를 참조하면, DC 어깨는, DC가 형성되는 게이트 사이의 간격이 증가할 수록 급격하게 감소하고, 반면 BC 어깨는 게이트 폴리 간격에 둔감한 형태를 보인다. 그리고 BC의 오프닝 정도는 게이트 폴리 간격이 증가함에 따라 증가하는 경향을 보이고 있다. 따라서, BC 오프닝을 개선하고, DC 어깨를 보강하기 위해서는 BC 영역의 게이트 폴리 간격은 증가시키고, DC 영역의 게이트 폴리 간격은 감소시키는 것이 바람직함을 알 수 있다.
이러한 이유로 인해, 본 발명에 의하면, BC가 형성될 영역의 게이트 라인 사이의 간격이 DC가 형성될 영역의 게이트 라인 사이의 간격과 같거나 더 크게 형성되도록 게이트 라인이 형성된다.
도 3은 본 발명에 따른 게이트 라인 레이아웃을 개략적으로 나타내는 평면도이다. 도 3에서 참조번호 104는 게이트 라인, 참조번호 110c는 BC, 참조번호 110d는 DC, 참조번호 106은 질화막 스페이서, 참조번호 108은 절연막을 각각 나타낸다. 도 3에 나타난 바와 같이, BC(110c)가 형성되는 게이트 사이의 간격("a")이 DC(110d)가 형성되는 게이트 사이의 간격("b")과 같거나 더 넓게 형성되어 있다. 한편 BC(110c)의 상부 크기가 DC(110d)의 상부 크기 보다 작게 형성되어 있다. 좀 더 구체적으로, 일 실시예에 의하면, 상기 게이트 사이의 간격 "a"는 약 0.1 마이크론 내지 0.4 마이크론의 크기를 가지며, 상기 게이트 사이의 간격 "b"는 약 0.05 마이크론 내지 0.3 마이크론의 크기를 가진다. 또한 상기 DC(110d)의 상부 크기는 약 0.28 마이크론×0.48 마이크론×0.52내지 0.28 마이크론× 0.48 마이크론×1 의 범위를 가지고, 상기 BC(110c)의 상부 크기는 약 0.28 마이크론×0.28 마이크론×0.52내지 0.28 마이크론×0.28 마이크론×1 의 범위를 가진다.
이하에서는 도 4a 내지 도 4e 및 도 5a 와 도 5b를 참조하여 본 발명에 따른 바람직한 자기정렬 콘택 형성 방법을 상세히 설명한다. 도 4a 내지 도 4e는 도 3의 B-B'라인을 따라 절취한, 본 발명의 일 실시예에 따른 자기정렬 콘택 형성 방법을 개략적으로 보여주는 단면도이고, 도 5a 및 도 5b는 도 3의 B-B'라인을 따라 절취한, 본 발명의 다른 실시예에 따른 자기정렬 콘택 형성 방법을 개략적으로 보여주는 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 여러 공정 단계가 수행된 반도체 기판(100)을 개략적으로 나타내고 있다. 먼저 반도체 기판(100)이 준비된다. 통상적으로 실리콘 기판이 사용된다. 소자분리공정이 수행되어 소자분리영역(102)이 상기 반도체 기판(100) 상에 형성되어 활성영역을 정의한다. 상기 소자 분리공정은 예를 들면 얕은 트렌치 격리 기술에 의해 수행된다. 활성영역이 정의된 후, 게이트 산화막이 상기 반도체 기판(100) 전면에 성장되고, 게이트 전극막질이 이어서 형성된다. 상기 게이트 전극막질은 폴리실리콘 및 금속 실리사이드가 적층되어 형성되는 데, 본 실시예에 있어서는 폴리실리콘이 약 1,000 옹그스트롬의 두께를 가지도록 형성되고, 텅스텐 실리사이드가 약 1,500 옹그스트롬의 두께를 가지도록 형성된다. 그리고 나서 게이트 캡핑막이 형성된다. 본 실시예에 있어서는, 질화막/산화막의 이중막으로 형성되며, 질화막으로 실리콘 질화막이 약 1,000 옹그스트롬 내지 3,000 옹그스트롬의 두께를 가지도록 형성되고, 산화막이 약 1,500 옹그스트롬의 두께를 가지도록 형성된다.
이어서 포토레지스트막이 스핀 코팅된다. 상기 포토레지스트막이 노광 및 패터닝되어 포토레지스트 패턴(105)이 형성된다. 상기 포토레지스트 패턴(105)을 사용하여 그 하부에 있는 게이트 캡핑막, 게이트 전극막질 및 게이트 산화막이 식각되어 게이트 라인(104)이 형성된다.
상기 게이트 라인(104)은 도시된 바와 같이, BC가 형성되는 영역의 인접한 게이트 라인 사이의 간격("a")이 DC가 형성되는 영역의 인접한 게이트 사이의 간격("b")과 같거나 더 넓도록 형성된다. 좀 더 구체적으로, 본 실시예에 있어서는 상기 인접한 게이트 간격 "a"는 약 0.1 마이크론 내지 0.4 마이크론의 크기를 가지며, 상기 인접한 게이트 간격 "b"는 약 0.05 마이크론 내지 0.3 마이크론의 크기를 가진다.
다음 도 4b를 참조하면, 스페이서용 질화막, 예를 들면 실리콘 질화막(106)이 상기 게이트 라인(104) 및 상기 반도체 기판(100) 상에 약 100 옹그스트롬 내지 1,000 옹그스트롬의 두께를 가지도록 통상적인 저압화학적기상증착법(low pressure chemical vapor deposition)으로 형성된다.
다음 도 4c를 참조하면, 산화막이 상기 실리콘 질화막(106) 상에 약 9,500 옹그스트롬의 두께를 가지도록 형성된다. 그리고 나서, 평탄화 공정 예를 들면 물리화학적 연마공정(chemical mechanical polishing)이 수행되어 평탄한 상부 표면을 가지는 산화막(108)이 형성된다. 좀 더 구체적으로 약 3,000 옹그스트롬의 두께 정도의 산화막이 제거된다.
다음 공정은 자기정렬 콘택 형성 공정이다. 사진식각공정을 통해 상기 평탄화된 산화막(108)이 식각되어 도 4d에 나타난 바와 같이 자기정렬 콘택(110c 및 110d)이 형성된다. 좀 더 구체적으로, 먼저 상기 평탄화된 산화막(108)이 식각되고, 그리고 나서 상기 게이트 라인(104) 사이의 상기 실리콘 질화막(106)이 식각되어 게이트 측벽에 질화막 스페이서(106a)를 형성하는 것과 동시에 자기정렬 콘택을 완성한다. 본 발명에 따르면, 종래의 게이트 라인 레이아웃과는 달리, BC가 형성될 영역의 게이트 간격이 DC가 형성될 영역의 게이트 간격과 같거나 더 넓게 형성되기 때문에, BC 불완전 개구 현상 및 DC 어깨가 취약해지는 문제점을 방지할 수 있다. 여기서 자기정렬 콘택 110c는 스토리지 노드를 위한 것이고(BC), 자기정렬 콘택 110d는 비트라인을 위한 것(DC)이다. 이때 형성된 DC(110d)의 상부는 BC(110c) 보다 더 크게 형성된다. 예를 들면, 상기 DC(110d)의 상부 크기는 약 0.28 마이크론×0.48 마이크론×0.52내지 0.28 마이크론× 0.48 마이크론×1 의 범위를 가지고, 상기 BC(110c)의 상부 크기는 약 0.28 마이크론×0.28 마이크론×0.52내지 0.28 마이크론×0.28 마이크론×1 의 범위를 가진다.
다음 도 4e를 참조하면, 도전물질 예를 들면, 폴리실리콘이 상기 콘택 내부 및 상기 평탄화된 산화막(108) 상에 증착되고 평탄화 되어 도시된 바와 같이 콘택 패드 112c 및 112d를 각각 형성된다. 여기서 콘택 패드 112c는 스토리지 노드를 위한 것이고 콘택 패드 112d는 비트라인을 위한 것이다.
후속 공정으로 통상적인 비트라인 공정, 커패시터 형성 공정 그리고 배선 공정 등이 수행된다. 이러한 공정들은 이 분야에서 통상적인 기술로 설명은 생략한다.
도 5a 및 도 5b는 본 발명의 변형된 실시예를 나타내고 있다. 본 실시예에 있어서는, 상술한 도 4에 나타난 실시예와는 달리, 질화막 스페이서가 먼저 형성된 후, 자기정렬 콘택이 형성된다. 도 5에서 도 4에 나타난 구성요소와 동일한 기능을 가지는 구성요소에 대해서는 동일한 참조번호를 병기하며, 이의 설명은 생략한다. 도 4a 및 도 4b에서 설명한 바와 같은 동일한 방법으로 게이트 라인(104) 및 스페이서 질화막(106)이 형성된다. 그리고 나서, 본 실시예의 경우 재식각 공정이 수행되어 도 5a에 나타난 바와 같이 질화막 스페이서 (106a)가 형성된다. 그리고 다음 공정은 도 4c 및 도 4d에 나타난 공정과 동일하다. 도 5a 및 도 5b에 나타난 바와 같이 상기 질화막 스페이서(106a)를 형성한 후, 공정에 따라서는 제 2 실리콘 질화막(114)이 약 50 옹그스트롬 내지 100 옹그스트롬의 두께를 가지도록 더 형성될 수도 있다.
이상에서 살펴본 바와 같이 본 발명은 자기정렬 콘택 형성 방법을 제공한다. 게이트 라인은 BC가 형성되는 게이트 라인 사이의 간격이 DC가 형성되는 게이트 라인 사이에서의 간격 보다 더 크게 형성되는 것을 특징으로 하며, 이로 인해, 안정적인 자기정렬 콘택을 형성할 수 있다.
비록 바람직한 실시예에 의거하여 본 발명을 설명하였지만, 본 발명이 여기에 한정되는 것은 아니며, 본 발명의 기술적 사상 및 범위를 벗어나지 않고 다양한 변화 및 변경이 가능하다.
본 발에 따른 자기정렬 콘택 형성 방법은, BC가 형성될 영역에서 게이트 라인 사이의 간격을 DC가 형성될 영역에서의 게이트 라인 사이의 간격과 동일하거나 적어도 더 크게 형성함으로써, BC의 불완전한 오프닝 및 DC 어깨가 취약해지는 것을 방지할 수 있는 효과가 있다.
Claims (13)
- 게이트 라인 사이에 비트라인용/스토리지 노드용 자기정렬 콘택을 형성하는 반도체 장치의 제조 방법에 있어서, 스토리지 노드 콘택이 형성될 영역의 게이트 라인 사이의 간격이 비트라인이 형성될 영역의 게이트 라인 사이의 간격과 같거나 더 넓게 형성되는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 1 항에 있어서,상기 비트라인용 콘택의 상부 면적은 상기 스토리지 노드용 콘택의 상부 면적 보다 크게 형성되는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 반도체 장치의 자기정렬 콘택 형성 방법에 있어서,반도체 기판 상에 게이트 전극막질을 형성하는 단계와;상기 게이트 전극막질을 식각하여 다수의 일정한 간격을 두고 떨어진 게이트 라인을 형성하되, 상기 게이트 라인은 스토리지 노드 콘택이 형성될 영역의 게이트 사이의 간격이 비트라인 콘택이 형성될 영역의 게이트 사이의 간격과 같거나 더 넓게 형성하는 단계와;상기 게이트 라인의 측벽에 질화막 스페이서를 형성하는 단계와;상기 게이트 라인 사이의 간격을 완전히 채우도록 산화막을 형성하는 단계와; 그리고상기 산화막을 식각하여 상기 게이트 라인 사이의 상기 반도체 기판을 노출시키는 비트라인용 콘택과 스토리지 노드용 콘택을 각각 형성하되,상기 비트라인용 콘택 상부 면적은 상기 스토리지 노드용 콘택 상부 면적 보다 크게 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 3 항에 있어서,상기 질화막 스페이서 형성후, 제 2 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 3 항에 있어서,상기 비트라인용 콘택이 형성될 영역의 상기 게이트 라인 사이의 간격은 약 0.05 마이크론 내지 0.3 마이크론의 크기를 가지고, 상기 스토리지 노드용 콘택이 형성될 영역의 상기 게이트 라인 사이의 간격은 약 0.1 마이크론 내지 0.4 마이크론의 크기를 가지는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 3 항에 있어서,상기 스토리지 노드용 콘택의 상부 면전은 약 0.28 마이크론×0.28 마이크론×0.52내지 0.28 마이크론×0.28 마이크론×1 의 범위를 가지고, 상기 비트라인용 콘택의 상부 면적은 약 0.28 마이크론×0.48 마이크론×0.52내지 0.28 마이크론× 0.48 마이크론×1 의 범위를 가지는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 반도체 장치의 자기정렬 콘택 형성 방법에 있어서,반도체 기판 상에 게이트 전극막질을 형성하는 단계와;상기 게이트 전극막질을 식각하여 다수의 일정한 간격을 두고 떨어진 게이트 라인을 형성하되, 상기 게이트 라인은 스토리지 노드 콘택이 형성될 영역의 게이트 사이의 간격이 비트라인 콘택이 형성될 영역의 게이트 사이의 간격과 같거나 더 넓게 형성하는 단계와;상기 게이트 라인을 포함하여 상기 반도체 기판 상에 질화막을 형성하는 단계와;상기 질화막 상에 상기 게이트 라인 사이의 간격을 완전히 채우도록 산화막을 형성하는 단계와;상기 산화막을 식각하여 상기 게이트 라인 사이의 상기 반도체 기판 상의 캡핑막을 노출시키는 비트라인용 콘택과 스토리지 노드용 콘택을 각각 형성하고 동시에 상기 게이트 라인 측벽에 질화막 스페이서를 형성하되,상기 비트라인용 콘택 상부 면적은 상기 스토리지 노드용 콘택 상부 면적 보다 크게 형성되는 단계와; 그리고상기 노출된 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 7 항에 있어서,상기 비트라인용 콘택이 형성될 영역의 상기 게이트 라인 사이의 간격은 약 0.05 마이크론 내지 0.3 마이크론의 크기를 가지고, 상기 스토리지 노드용 콘택이 형성될 영역의 상기 게이트 라인 사이의 간격은 약 0.1 마이크론 내지 0.4 마이크론의 크기를 가지는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 7 항에 있어서,상기 스토리지 노드용 콘택의 상부 면전은 약 0.28 마이크론×0.28 마이크론×0.52내지 0.28 마이크론×0.28 마이크론×1 의 범위를 가지고, 상기 비트라인용 콘택의 상부 면적은 약 0.28 마이크론×0.48 마이크론×0.52내지 0.28 마이크론× 0.48 마이크론×1 의 범위를 가지는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 7 항에 있어서,상기 콘택을 도전물질로 채우는 단계와; 그리고상기 도전물질을 평탄화하여 전기적으로 격리된 다수의 콘택패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 반도체 장치의 자기정렬 콘택에 있어서,반도체 기판과;상기 반도체 기판 상에 형성된 다수의 소정의 간격을 두고 떨어져서 평행한 다수의 게이트 라인과,상기 게이트 라인은, 스토리지 노드 콘택이 형성되는 게이트 라인 사이의 간격이 비트라인 콘택이 형성되는 게이트 라인 사이의 간격과 같거나 더 넓게 형성되고;상기 게이트 라인 상에 형성된 절연막과;상기 절연막을 뚫고 상기 게이트 라인 사이에 형성된 상기 비트라인용 콘택 및 상기 스토리지 노드용 콘택을 포함하되, 상기 비트라인용 콘택의 상부 면적은 상기 스토리지 노드용 콘택의 상부 면적 보다 더 크게 형성되는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택.
- 제 11 항에 있어서,상기 비트라인용 콘택이 형성될 영역의 상기 게이트 라인 사이의 간격은 약 0.05 마이크론 내지 0.3 마이크론의 크기를 가지고, 상기 스토리지 노드용 콘택이 형성될 영역의 상기 게이트 라인 사이의 간격은 약 0.1 마이크론 내지 0.4 마이크론의 크기를 가지는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택.
- 제 11 항에 있어서,상기 스토리지 노드용 콘택의 상부 면전은 약 0.28 마이크론×0.28 마이크론×0.52내지 0.28 마이크론×0.28 마이크론×1 의 범위를 가지고, 상기 비트라인용 콘택의 상부 면적은 약 0.28 마이크론×0.48 마이크론×0.52 내지 0.28 마이크론× 0.48 마이크론×1 의 범위를 가지는 것을 특징으로 하는 반도체 장치의 자기정렬 콘택.
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