KR100408423B1 - 비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체메모리 소자 및 그 제조방법 - Google Patents

비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체메모리 소자 및 그 제조방법 Download PDF

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Abstract

비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체 메모리 소자 및 그 제조방법을 제공한다. 본 발명의 반도체 메모리 소자는 반도체 기판 상에 형성된 도전성 패드와, 상기 도전성 패드 및 반도체 기판 상에 형성되고 상기 도전성 패드를 오픈 하는 제1 콘택홀을 갖는 제1 층간 절연막을 포함한다. 그리고, 상기 반도체 기판의 제1 층간 절연막 상에는 비트 라인 스택이 형성되어 있다. 상기 비트 라인 스택의 측벽에는 유전 상수가 다른 물질들의 조합막으로 구성되어 비트 라인 기생 커패시턴스를 감소시킬 수 있는 비트 라인 스페이서가 형성되어 있다. 바람직하게, 상기 비트 라인 스페이서는 상기 비트 라인 스택의 측벽에 질화막, 산화막 및 질화막이 순차적으로 형성되어 구성되거나, 상기 비트 라인 스택의 측벽에 산화막 및 질화막이 순차적으로 형성되어 구성된다. 상기 비트 라인 스택 상에는 상기 비트 라인 스택을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막이 형성되어 있다. 상기 제1 콘택홀 및 제2 콘택홀에는 도전성 플러그가 매립되어 있다. 상기 도전성 플러그 상에는 커패시터의 스토리지 전극이 형성되어 상기 도전성 패드와 연결된다.

Description

비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device for reducing parasitic capacitance and fabrication method thereof}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자, 예컨대 DRAM 소자에 있어서 메모리 셀에 저장된 데이터를 확실하게 감지하고 증폭하는 기능을 하는 센스 증폭기(sense amplifier)의 감도를 향상시키는 것이 중요하다. 따라서, 센스 증폭기의 양단에 입력되는 전위차 ΔV =(Vcc/2)/[1+ (Cb/Cs)]를 크게 하여야 한다. 여기서, 상기 Vcc는 전원 전압이며, Cb는 비트 라인 커패시턴스이며, Cs는 스토리지 커패시턴스이다.
상기 전위차(ΔV)를 크게 하려면 Cb/Cs의 비를 작게 해주어야 한다. 그러나, DRAM 소자의 집적도가 증가함에 따라 비트 라인의 길이가 길어지므로 Cb가 증가하며 상기 전위차는 감소하게 된다. 또한 DRAM 소자가 집적화됨에 따라 트랜지스터의 크기가 작아져 전원 전압도 감소하므로 상기 전위차는 더욱 감소한다. 이러한 센스 증폭기의 감도를 개선하는 주요방법중의 하나가 스토리지 커패시턴스(Cs)를 크게 하는 방법이다. 그러나, 스토리지 커패시턴스(Cs)를 크게 하는 방법 또한 DRAM소자의 고집화로 인하여 스토리지 커패시터의 면적으로 줄어들기 때문에 이 또한 한계가 있다. 결과적으로, 비트 라인 커패시턴스(Cb)를 줄이는 것이 필요하다.
비트 라인 커패시턴스는 기생 커패시턴스로서 크게 4가지로 구분할 수 있다. 비트 라인과 p웰, 비트 라인과 워드라인, 비트 라인과 비트 라인, 비트 라인과 스토리지 전극간의 커패시턴스이다. 그런데, 대부분의 비트 라인 기생 커패시턴스는 스토리지 전극과 비트 라인간에 발생한다. 특히, DRAM 소자를 제조할 때 스토리지전극과 패드용 폴리실리콘이 연결되는 매몰 콘택(buried contact)이 셀프 얼라인 콘택 식각 방법으로 형성될 경우 스토리지 전극과 비트 라인간의 기생 커패시턴스가 크다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.
도 1은 본 발명에 의하여 비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체 메모리 소자의 일부 단면도이다.
도 2a 내지 도 2e는 도 1의 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3은 도 1의 반도체 메모리 소자에서 비트 라인 스페이서를 단일막으로 형성한 경우의 도면이다.
도 4는 도 1과 동일하게 비트 라인 스페이서를 유전 상수가 다른 물질의 조합막으로 형성한 경우의 도면이다.
도 5는 본 발명에 따른 반도체 메모리 소자의 레이아웃도이다.
도 6 내지 도 21은 도 1의 Y-Y 및 X-X에 따른 반도체 메모리 소자의 제조방법 및 그 구조를 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 반도체 메모리 소자는 반도체 기판 상에 형성된 도전성 패드와, 상기 도전성 패드 및 반도체 기판 상에 형성되고 상기 도전성 패드를 오픈 하는 제1 콘택홀을 갖는 제1 층간 절연막을 포함한다. 그리고, 상기 반도체 기판의 제1 층간 절연막 상에는 비트 라인 스택이 형성되어 있다. 상기 비트 라인 스택은 비트 라인 역할을 수행한다. 바람직하게, 상기 비트 라인 스택은 비트 라인 도전막 및 비트 라인 캡층이 순차적으로 적층되어 구성된다.
상기 비트 라인 스택의 측벽에는 유전 상수가 다른 물질들의 조합막으로 구성되어 비트 라인 기생 커패시턴스를 감소시킬 수 있는 비트 라인 스페이서가 형성되어 있다. 바람직하게, 상기 비트 라인 스페이서는 상기 비트 라인 스택의 측벽에 질화막, 산화막 및 질화막이 순차적으로 형성되어 구성되거나, 상기 비트 라인 스택의 측벽에 산화막 및 질화막이 순차적으로 형성되어 구성된다. 상기 비트 라인 스택 상에는 상기 비트 라인 스택을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막이 형성되어 있다. 상기 제1 콘택홀 및 제2 콘택홀에는 도전성 플러그가 매립되어 있다. 상기 도전성 플러그 상에는 커패시터의 스토리지 전극이 형성되어 상기 도전성 패드와 연결된다.
또한, 본 발명의 다른 예에 의한 반도체 메모리 소자는 반도체 기판 상에 게이트 스택이 형성되어 있고, 상기 게이트 스택의 양측벽에 게이트 스페이서가 형성되어 있다. 바람직하게는, 상기 게이트 스택은 게이트 절연막, 게이트 도전막 및 게이트 캡층으로 순차적으로 적층되어 구성된다. 상기 게이트 스페이서 사이의 반도체 기판을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막이 형성되어 있고, 상기 제1 콘택홀에는 DC 패드 및 BC 패드가 매립되어 있다. 상기 DC 패드를 노출하는 DC 콘택홀을 갖는 제2 층간 절연막이 형성되어 있고, 상기 DC 콘택홀에 매립되어 상기 DC 패드와 연결되는 비트 라인 스택이 형성되어 있다. 바람직하게, 상기 비트 라인 스택은 장벽 금속막, 비트 라인 도전막 및 비트 라인 캡층이 순차적으로 적층되어 구성된다.
상기 비트 라인 스택의 양측벽에 형성되고 비트 라인 기생 커패시턴스를 감소시키도록 유전 상수가 다른 물질들의 조합막으로 구성된 비트 라인 스페이서가 형성되어 있다. 바람직하게, 상기 비트 라인 스페이서는 상기 비트 라인 스택의 측벽에 질화막, 산화막 및 질화막이 순차적으로 형성되어 구성되거나, 상기 비트 라인 스택의 측벽에 산화막 및 질화막이 순차적으로 형성되어 구성된다. 상기 비트라인 스페이서에 셀프 얼라인되고 상기 BC 패드를 노출하는 제2 콘택홀을 갖는 제3 층간 절연막이 형성되어 있다. 상기 제2 콘택홀에는 도전성 플러그가 형성되어 있고, 상기 도전성 플러그를 통하여 상기 BC 패드와 연결되는 스토리지 전극이 형성되어 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 반도체 소자의 제조방법은 반도체 기판 상에 패드를 형성하는 단계를 포함한다. 상기 패드를 덮도록 제1 층간 절연막을 형성한 후, 상기 제1 층간 절연막 상에 상기 패드 상부의 제1 층간 절연막을 노출하도록 비트 라인 스택을 형성한다. 바람직하게, 상기 비트 라인 스택은 비트 라인 도전막 및 비트 라인 캡층을 순차적으로 적층하여 형성한다.
상기 비트 라인 스택이 형성된 반도체 기판의 전면에 비트 라인 기생 커패시턴스를 감소시킬 수 있도록 유전 상수가 다른 물질들의 조합막을 형성한다. 상기 조합막을 이방성 식각하여 상기 비트 라인 스택의 측벽에 비트 라인 스페이서를 형성한다. 바람직하게, 상기 비트 라인 스페이서는 상기 비트 라인 스택의 측벽에 질화막, 산화막 및 질화막을 순차적으로 형성하여 얻어지거나, 상기 비트 라인 스택의 측벽에 산화막 및 질화막을 순차적으로 형성하여 얻어진다. 상기 비트 라인 스페이서 사이를 메우도록 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막 및 제1 층간 절연막을 패터닝하여 상기 비트 라인 스페이서에 셀프 얼라인되어 상기 도전성 패드를 노출하는 콘택홀을 형성한다. 상기 콘택홀에 매립되는 도전성 플러그를 형성한 후, 상기 도전성 플러그 상에 상기 도전성 플러그와 연결되도록 커패시터의 스토리지 전극을 형성한다.
또한, 본 발명의 다른 예에 의한 반도체 메모리 소자의 제조방법은 반도체 기판 상에 게이트 스택을 형성한 후, 상기 게이트 스택의 양측벽에 게이트 스페이서를 형성하는 단계를 포함한다. 바람직하게, 상기 게이트 스택은 게이트 절연막, 게이트 도전막 및 게이트 캡층을 순차적으로 적층하여 형성한다. 상기 게이트 스페이서 사이의 반도체 기판을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막을 형성한다. 상기 제1 콘택홀에 매립되는 DC 패드와 BC 패드를 형성한다. 바람직하게, 상기 DC 패드 및 BC 패드는 상기 제1 콘택홀이 형성된 반도체 기판의 전면에 도전막을 형성한 후 평탄화하여 얻어진다. 상기 DC 패드를 노출하는 DC 콘택홀을 갖는 제2 층간 절연막을 형성한다. 상기 DC 콘택홀에 매립되어 상기 DC 패드와 연결되는 비트 라인 스택을 형성한다.
상기 비트 라인 스택의 양측벽에 비트 라인 기생 커패시턴스를 감소시키도록 유전 상수가 다른 물질들의 조합막으로 구성된 비트 라인 스페이서를 형성한다. 상기 비트 라인 스페이서는 상기 비트 라인 스택의 측벽에 질화막, 산화막 및 질화막을 순차적으로 형성하여 얻어지거나, 상기 비트 라인 스택의 측벽에 산화막 및 질화막을 순차적으로 형성하여 얻어진다. 상기 비트 라인 스페이서에 셀프 얼라인되어 상기 BC 패드를 노출하는 제2 콘택홀을 갖는 제3 층간 절연막을 형성한다. 상기 제2 콘택홀에 매립되는 도전성 플러그를 형성한다. 상기 도전성 플러그를 통하여 BC 패드와 연결되는 스토리지 전극을 형성한다.
상술한 본 발명의 반도체 메모리 소자는 비트 라인 스페이서를 유전 상수가다른 물질들의 조합막, 예컨대 질화막, 산화막 및 질화막으로 구성하거나 산화막 및 질화막으로 구성한다. 이렇게 비트 라인 스페이서를 유전 상수가 다른 물질들의 조합막으로 구성할 경우 단일막으로 구성하는 경우에 비하여 비트 라인 기생 커패시턴스를 줄일 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명에 의하여 비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체 메모리 소자의 일부 단면도이다.
구체적으로, 반도체 기판(100), 예컨대 실리콘 기판 상에 도전성 패드(102)가 형성되어 있다. 상기 도전성 패드(102)는 폴리실리콘막으로 구성한다. 상기 도전성 패드(102) 및 반도체 기판(100) 상에는 상기 도전성 패드(102)를 오픈하는 제1 콘택홀(103)을 갖는 제1 층간 절연막(104)이 형성되어 있다. 상기 제1 콘택홀(103)은 제조공정시 후에 형성되는 비트 라인 스페이서에 얼라인 되게 형성된다. 상기 제1 층간 절연막(104)은 산화막으로 구성한다.
상기 반도체 기판(100)의 제1 층간 절연막(104) 상에는 비트 라인 스택(110)이 형성되어 있다. 상기 비트 라인 스택(110)은 비트 라인 도전막(106)과 비트 라인 캡층(108)으로 구성된다. 상기 비트 라인 스택(110)은 비트 라인 역할을 수행한다. 상기 비트 라인 도전막(106)은 폴리실리콘막으로 구성하며, 상기 비트 라인 캡층(108)은 제조공정시 후에 형성되는 제2 층간 절연막과의 식각선택비가 높은 질화막으로 구성한다.
상기 비트 라인 스택(110)의 측벽에는 비트 라인 스페이서(118)가 형성되어 있다. 상기 비트 라인 스페이서(118)는 비트 라인 기생 커패시턴스를 감소시킬 수 있도록 유전 상수가 다른 물질들의 조합막으로 형성한다. 예컨대, 상기 비트 라인 스페이서(118)는 질화막(112), 산화막(114) 및 질화막(116)의 삼중막이나, 질화막(112)를 형성하지 않고 산화막(114) 및 질화막(116)의 이중막으로 형성한다. 이렇게 삼중막이나 이중막으로 비트 라인 스페이서(118)를 형성하면 후에 자세히 설명하는 바와 같이 질화막의 단일막으로 형성할 경우보다 비트 라인 기생 커패시턴스를 감소시킬 수 있다. 물론, 상기 질화막(112)은 상기 비트 라인 스택(110)의 산화막을 방지하는 역할을 수행하며, 상기 질화막(116)은 제1 콘택홀을 형성할 때 식각 마스크막으로서의 역할을 수행한다.
상기 비트 라인 스택(110) 상에는 상기 비트 라인 스택(110)을 노출하는 제2 콘택홀(117)을 갖는 제2 층간 절연막(120)이 형성되어 있다. 상기 제1 콘택홀(103) 및 제2 콘택홀(117)에는 상기 패드(102)와 연결되는 도전성 플러그(122)가 형성되어 있다. 상기 도전성 플러그(122)의 상부는 커패시터의 스토리지 전극(도시 안됨)과 연결된다. 결과적으로, 커패시터의 스토리지 전극과 연결되는 도전성 플러그(122)와 반도체 기판(100)의 활성 영역, 즉 소오스나 드레인 영역(도시 안함)은 도전성 패드(102, 이를 BC 패드라 한다)를 거쳐 서로 연결된다.
도 2a 내지 도 2e는 도 1의 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100), 예컨대 실리콘 기판 상에 도전성 패드(102)를 형성한다. 상기 도전성 패드(102)는 폴리실리콘막으로 형성한다. 이어서, 상기 도전성 패드(102)가 형성된 반도체 기판(100)의 전면에 상기 도전성 패드(102)를 덮도록 제1 층간 절연막(104)을 형성한다. 상기 제1 층간 절연막(104)은 산화막으로 형성한다.
도 2b를 참조하면, 상기 제1 층간 절연막(104) 상에 상기 도전성 패드(102) 상부의 제1 층간 절연막(104)을 노출하도록 비트 라인 스택(110)을 형성한다. 상기 비트 라인 스택(110)은 비트 라인 도전막(106) 및 비트 라인 캡층(108)으로 형성한다. 상기 비트 라인 도전막(106)은 폴리실리콘막으로 형성하며, 상기 비트 라인 캡층(108)은 질화막으로 형성한다.
도 2c를 참조하면, 상기 비트 라인 스택(110)이 형성된 반도체 기판(100)의 전면에 비트 라인 기생 커패시턴스를 감소시킬 수 있도록 유전 상수가 다른 물질들의 조합막, 예컨대 질화막(112), 산화막(114) 및 질화막(116)의 삼중막이나, 질화막(112)를 형성하지 않고 산화막(114) 및 질화막(116)의 이중막을 형성한다.
상기 삼중막 구조에서 상기 비트 라인 스택(110)을 덮도록 형성된질화막(112)은 비트 라인 스택(110)의 산화를 방지하는 역할을 수행한다. 상기 질화막(112)은 비트 라인 스택을 형성한 후 질소 처리, 예컨대 질소 플라즈마 처리에 의해 형성하거나, 통상의 증착 방법으로 약 200Å의 얇은 두께로 형성한다. 상기 질소 플라즈마 처리는 NH3나 N2등의 단일 가스나 혼합 가스를 이용하여 수행할 수 있다.
그리고, 상기 질화막(112)를 형성하지 않는 이중막 구조에서, 상기 비트 라인 스택(110)의 측벽 상에 형성되는 산화막(114)은 단차 피복성이 좋은 불순물이 도핑되지 않은 산화막이나 플라즈마 산화막으로 형성할 수 있다. 상기 산화막(114)의 두께는 500Å 이하로 형성한다.
더하여, 상기 삼중막 구조나 이중막 구조에서 산화막(114)은 비트 라인 기생 커패시턴스를 감소시키기 역할을 하며, 상기 질화막(116)은 후의 콘택홀을 형성할 때의 식각 마스크로 이용된다.
도 2d를 참조하면, 상기 질화막(112), 산화막(114) 및 질화막(116)의 조합막을 이방성 식각하여 상기 비트 라인 스택(110)의 측벽에 비트 라인 스페이서(118)를 형성한다. 상기 비트 라인 스페이서(118)가 형성된 반도체 기판(100)의 전면에 상기 비트 라인 스페이서(118) 사이를 메우도록 제2 층간 절연막(120)을 형성한다. 상기 제2 층간 절연막(120)은 산화막으로 형성한다.
도 2e를 참조하면, 사진 식각 공정을 이용하여 상기 제2 층간 절연막(120) 및 제1 층간 절연막(104)을 패터닝하여 상기 비트 라인 스페이서(118)에 얼라인되는 콘택홀(103,117)을 형성한다. 상기 콘택홀(103,117)은 상기 비트 라인스택(110)을 노출하는 제2 콘택홀(117)과, 상기 비트 라인 스페이서(118)에 얼라인되어 패드(102)를 노출하는 제1 콘택홀(103)로 구별할 수 있다.
계속하여, 도 1에 도시한 바와 같이 상기 제1 콘택홀 및 제2 콘택홀이 형성된 반도체 기판의 전면에 도전막을 형성한 후 화학기계적연마나 에치백으로 평탄화하여 도전성 플러그(122)를 형성한다. 상기 도전성 플러그(122)의 상부는 커패시터의 스토리지 전극(도시 안됨)과 연결된다. 상기 도전성 플러그(122) 상에는 커패시터의 스토리지 전극(도시 안함)이 형성된다. 따라서, 스토리지 전극은 도전성 플러그(122)를 통하여 도전성 패드(102)와 연결된다.
도 3은 도 1의 반도체 메모리 소자에서 비트 라인 스페이서를 단일막으로 형성한 경우의 도면이고, 도 4는 도 1과 동일하게 비트 라인 스페이서를 유전 상수가 다른 물질의 조합막으로 형성한 경우의 도면이다. 도 3 및 도 4에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 3의 반도체 메모리 소자는 비트 라인 스페이서(119)가 단일막, 예컨대 질화막으로 구성되어 있다. 이에 반하여, 도 4의 반도체 메모리 소자는 비트 라인 스페이서(118)가 유전상수가 다른 물질들의 조합막, 예컨대 질화막(112), 산화막(114), 질화막(116)으로 구성되어 있다. 따라서, 도 4의 반도체 메모리 소자의 상기 비트 라인 스페이서(118)는 도 3과 같이 유전상수가 7∼8인 질화막으로 구성된 비트 라인 스페이서(119)에 비해 중간에 유전상수가 3∼4인 산화막(114)이 형성되어 있음으로서 플러그(122)와 비트 라인 스택(즉 비트 라인)간의 기생 커패시턴스를 줄일 수 있다.
이하에서는, 도 1의 비트 라인 기생 커패시턴스를 줄일 수 있는 반도체 메모리 소자 및 그 제조방법에 관한 내용을 실제의 반도체 메모리 소자에 확대 적용한 경우에 대하여 설명한다.
도 5는 본 발명에 따른 반도체 메모리 소자의 레이아웃도이다.
도 5를 참조하면, 비활성영역에 의하여 활성영역(A)이 정의되어 있고, 활성영역(A) 상에는 두 개의 워드라인(W/L)이 지나고 있다. 비트 라인(B/L)은 워드라인(W/L)과 층을 달리하며, 워드라인(W/L)과 수직을 이루며 지나고 있다. 활성영역(A) 에 형성된 드레인 영역 상에는 비트 라인이 연결되는 DC 콘택(Ⅰ)이 형성되어 있고, 활성영역(A)에 형성된 소오스 영역 상에는 하부 전극이 연결되는 BC 콘택(Ⅱ)이 형성되어 있다. BC 콘택(Ⅱ) 상에는 반도체 메모리 소자의 커패시터의 스토리지 전극(C)이 형성되어 있다.
도 6 내지 도 20은 도 1의 Y-Y 및 X-X에 따른 반도체 메모리 소자의 제조방법 및 그 구조를 설명하기 위하여 도시한 단면도들이다. 도 6 내지 도 20에서, 좌측도는 도 5의 Y-Y에 따른 단면도들이고, 우측도는 도 5의 X-X에 따른 단면도들이다.
도 6을 참조하면, 반도체 기판(10), 예컨대 실리콘 기판에 비활성영역(12)을 형성함으로써 활성 영역(도 1 의 영역 A)을 한정한다. 상기 비활성 영역(12)은 트렌치 형태로 형성하지만, 통상의 다른 형태, 예컨대 LOCOS(LOCal Oxidation of Silicon)를 이용하여 형성할 수도 있다.
다음에, 상기 활성 영역(A)이 한정된 반도체 기판(10) 상에 게이트절연막(14)을 형성한다. 상기 게이트 절연막(14)은 40∼80Å의 두께로 형성한다. 상기 게이트 절연막(14) 상에 게이트 도전막(16) 및 게이트 캡층(18)을 형성한다. 상기 게이트 도전막(16)은 500∼2000Å의 두께로 형성한다. 상기 게이트 캡층(18)은 후에 층간 절연막으로 사용되는 산화막과의 선택비가 좋은 질화막을 이용하여 500∼2500Å의 두께로 형성한다. 경우에 따라서는 게이트 저항을 감소시키기 위하여, 게이트 도전막(16)과 게이트 캡층(18) 사이에 금속 실리사이드를 형성할 수도 있다.
도 7을 참조하면, 상기 게이트 절연막(14), 게이트 도전막(16) 및 게이트 캡층(18)이 형성된 반도체 기판(10)의 전면에 절연막을 형성한 후 이방성 식각하여 상기 게이트 도전막(16) 및 게이트 캡층(16)의 양측벽에 게이트 스페이서(20)를 형성한다. 상기 게이트 스페이서(20)는 후에 층간 절연막으로 사용되는 산화막과의 선택비가 높은 질화막을 사용하여 400∼1500Å의 두께로 형성한다. 상기 게이트 스페이서(20) 형성을 위한 이방성 식각시 상기 게이트 도전막(16)의 하부 이외에 형성된 게이트 절연막(14)은 식각되어 제거된다.
본 실시예에서는 게이트 도전막(16) 하부 이외에 형성된 게이트 절연막(14)을 게이트 스페이서(20) 형성시에 제거하였으나, 게이트 도전막(16) 및 게이트 캡층(18) 형성시에 제거할 수 도 있다. 이하에서는 상기 게이트 절연막(14), 게이트 도전막(16) 및 게이트 캡층(18)이 적층되어 있는 구조물을 게이트 스택(19)이라 부른다. 상기 게이트 스택(19)은 워드라인 역할을 수행한다.
도 8을 참조하면, 상기 게이트 스페이서(20) 및 게이트 스택(19)이 형성된반도체 기판(10)의 전면에 상기 게이트 스페이서(20) 사이를 메우도록 제1 층간 절연막(22)을 형성한다. 상기 제1 층간 절연막(22)은 산화막을 이용하여 약 1500Å의 두께로 형성한다. 이어서, 상기 제1 층간 절연막(22) 상에 사진식각공정을 이용하여 제1 포토레지스트 패턴(24)을 형성한다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴(24)을 식각 마스크로 상기 게이트 스페이서(615) 사이의 제1 층간 절연막(22)을 셀프 얼라인 콘택 식각(self-aligned contact etch)하여 상기 게이트 스페이서(20) 사이의 반도체 기판(10)의 일부 표면을 노출시키는 제1 콘택홀(26)을 형성한다. 결과적으로, 제1 콘택홀(26)을 갖는 제1 층간 절연막(22)이 형성된다.
도 10을 참조하면, 상기 제1 포토레지스트 패턴(24)을 제거한다. 이어서, 상기 제1 콘택홀(26)이 형성된 반도체 기판(10)의 전면에 상기 제1 콘택홀(26)을 채우도록 도전막을 형성한 후, 에치 백 또는 화학 기계적 연마하여 평탄화를 수행한다. 상기 도전막은 폴리실리콘막을 이용하여 500∼2500Å의 두께로 형성한다. 이렇게 되면, 상기 게이트 스택(19) 및 게이트 스페이서(20)에 의해 상호 분리된 도전성 패드(28a, 28b)가 형성된다. 상기 도전성 패드(28a, 28b)는 DC 패드(28a) 또는 BC 패드(28b) 역할을 수행한다.
도 11을 참조하면, 상기 도전성 패드(28a, 28b)가 형성된 반도체 기판(10)의 전면에 상기 도전성 패드(28a, 28b)가 완전히 덮여지도록 제2 층간 절연막(30)을 형성한다. 상기 제2 층간 절연막(30)은 산화막을 이용하여 400∼1500Å의 두께로 형성한다. 이어서, 상기 제2 층간 절연막(30)을 패터닝하여 상기 도전성 패드중 일부, 즉 DC 패드(28a)를 노출하는 DC 콘택홀(32)을 형성한다. 상기 DC 콘택홀(32)은 후에 비트 라인이 연결되는 부분이다. 결과적으로, 상기 DC 패드(28a)를 노출하는 DC 콘택홀(32)을 갖는 제2 층간 절연막(30)이 형성된다.
도 12를 참조하면, DC 콘택홀(32) 및 제2 층간 절연막 패턴(30)이 형성된 반도체 기판(10) 상에 상기 DC 콘택홀(32)을 매립하는 비트 라인 스택(40)을 형성한다. 상기 비트 라인 스택(40)은 비트 라인 역할을 수행한다. 상기 비트 라인 스택(40)은 장벽 금속막(34), 비트 라인 도전막(36) 및 비트 라인 캡층(38)을 순차적으로 적층한 후 패터닝함으로써 형성한다. 상기 장벽 금속막(34)은 Ti/TiN막을 이용하여 50∼800Å의 두께로 형성한다. 상기 비트 라인 도전막(36)은 텅스텐막을 이용하여 500∼1500Å의 두께로 형성한다. 상기 비트 라인 캡층(38)은 질화막을 이용하여 1000∼2500Å의 두께로 형성한다.
도 13을 참조하면, 상기 비트 라인 스택(40)이 형성된 반도체 기판(10)의 전면에 비트 라인 기생 커패시턴스를 감소시킬 수 있도록 유전 상수가 다른 물질들의 조합막, 예컨대 질화막(42), 산화막(44) 및 질화막(46)의 삼중막이나, 질화막(42)를 형성하지 않고 산화막(44) 및 질화막(46)의 이중막을 형성한다.
상기 삼중막 구조에서 상기 비트 라인 스택(40)을 덮도록 형성된 질화막(42)은 비트 라인 스택의 산화를 방지하는 역할을 수행한다. 상기 질화막(42)은 비트 라인 스택을 형성한 후 질소 처리, 예컨대 질소 플라즈마 처리에 의해 형성하거나, 통상의 증착 방법으로 약 200Å의 얇은 두께로 형성한다. 상기 질소 플라즈마 처리는 NH3나 N2등의 단일 가스나 혼합 가스를 이용하여 수행할 수 있다.
그리고, 상기 질화막(42)를 형성하지 않는 이중막 구조에서, 상기 비트 라인 스택(40) 상에 형성되는 산화막(44)은 단차 피복성이 좋은 불순물이 도핑되지 않은 산화막이나 플라즈마 산화막으로 형성할 수 있다. 상기 산화막(44)의 두께는 500Å 이하로 형성한다.
더하여, 상기 삼중막 구조나 이중막 구조에서 산화막(44)은 비트 라인 기생 커패시턴스를 감소시키기 역할을 하며, 상기 질화막(46)은 후의 콘택홀을 형성할 때의 식각 마스크로 이용된다.
도 14를 참조하면, 상기 질화막(42), 산화막(44) 및 질화막(46)의 조합막을 이방성식각하여 상기 비트 라인 스택(40)의 양측벽에 비트 라인 스페이서(48)를 형성한다. 이렇게 유전 상수가 다른 물질들의 조합막으로 구성된 비트 라인 스페이서(48)는 앞서 설명한 바와 같이 비트 라인 기생 커패시턴스를 줄이게 된다.
도 15를 참조하면, 상기 비트 라인 스택(40) 및 비트 라인 스페이서(48)가 형성된 반도체 기판(10)의 전면에 상기 비트 라인 스페이서(48)의 사이를 메우도록 제3 층간 절연막(50)을 형성한다. 상기 제3 층간 절연막(50)은 산화막을 이용하여 500∼8000Å의 두께로 형성한다. 이어서, 상기 제3 층간 절연막(50) 상에 상기 BC 패드(28b)를 노출하는 제2 포토레지스트 패턴(52)을 형성한다.
도 16을 참조하면, 상기 제2 포토레지스트 패턴(52)을 식각 마스크로 상기 제3 층간 절연막(50) 및 제2 층간 절연막(30)을 셀프 얼라인 방법으로 이방성 식각하여 상기 비트 라인 스페이서(48)에 얼라인되어 상기 BC 패드(28b)를 노출시키는 제2 콘택홀(53)을 형성한다.
도 17을 참조하면, 상기 제2 콘택홀(53)이 형성된 반도체 기판(10)의 전면에 상기 제2 콘택홀(53)을 채우도록 도전막을 형성한 후, 에치 백 또는 화학 기계적 연마하여 평탄화를 수행한다. 상기 도전막은 폴리실리콘막을 이용하여 1000∼3000Å의 두께로 형성한다. 이렇게 되면, 상기 제2 층간 절연막(30), 제3 층간 절연막(53) 및 비트 라인 스페이서(48)에 의해 상호 분리된 도전성 플러그(54)가 형성된다. 상기 도전성 플러그(54)는 후속공정에서 커패시터의 스토리지 전극과 연결된다.
도 18 및 도 19를 참조하면, 상기 도전성 플러그(54) 및 제3 층간 절연막(53) 상에 제4 층간 절연막(56) 및 제5 층간 절연막(58)을 형성한다. 상기 제4 층간 절연막(56)은 질화막을 이용하여 형성하며, 상기 제5 층간 절연막(58)은 산화막을 이용하여 형성한다. 이어서, 상기 제4 층간 절연막(56) 및 제5 층간 절연막(58)을 이방성 식각하여 상기 도전성 플러그(54)를 노출하는 BC 콘택홀(60)을 형성한다.
도 20을 참조하면, 상기 BC 콘택홀(60)의 내벽 및 바닥에 커패시터의 스토리지 전극(62)을 형성한다. 이렇게 되면, 상기 스토리지 전극(62)은 도전성 플러그(54)를 통하여 BC 패드(28b)와 연결된다. 상기 스토리지 전극(62)은 BC 콘택홀(60)이 형성된 반도체 기판(10)의 전면에 도전막을 형성한 후 화학기계적연마나 에치백하여 셀 별로 분리되도록 형성한다. 이어서, 상기 스토리지 전극 상에 유전막(도시 안함)을 형성한 후 상기 BC 콘택홀(60)을 매립하도록 커패시터의 플레이트 전극(64)을 형성한다. 상기 스토리지 전극(62) 및 플레이트 전극(64)은 폴리실리콘막을 이용하여 형성한다.
도 21은 본 발명에 의한 반도체 메모리 소자의 기생 커패시턴스를 도시한 그래프이다.
구체적으로, 도 21에서 a 및 c는 도 20의 반도체 메모리 소자의 경우이며, b 및 d는 도 20의 반도체 메모리 소자에서 비트 라인 스페이서를 질화막의 단일막으로 형성할 경우를 나타낸다. 그리고, a 및 b는 비트 라인과 스토리지 전극간의 기생 커패시턴스를 나타내며, c 및 d는 모든 종류의 기생 커패시턴스의 합을 나타낸다. 도 21에 보듯이, 도 20과 같이 비트 라인 스페이서를 유전 상수가 다른 물질들의 조합막으로 형성할 경우가, 그렇지 않은 경우보다 비트 라인과 스토리지 전극간의 기생 커패시턴스 및 모든 기생 커패시턴스의 합이 작음을 알 수 있다.
상술한 바와 같이 본 발명의 반도체 메모리 소자는 비트 라인 스페이서를 유전상수가 다른 물질들의 조합막, 예컨대 질화막, 산화막 및 질화막의 삼중막이나 산화막 및 질화막의 이중막으로 구성한다. 이렇게 비트 라인 스페이서를 유전 상수가 다른 물질들의 조합막으로 구성할 경우 단일막으로 구성하는 경우에 비하여 비트 라인 기생 커패시턴스를 줄일 수 있다.

Claims (21)

  1. 반도체 기판 상에 형성된 도전성 패드;
    상기 도전성 패드 및 반도체 기판 상에 형성되고 상기 도전성 패드를 오픈하는 제1 콘택홀을 갖는 제1 층간 절연막;
    상기 반도체 기판의 제1 층간 절연막 상에 형성된 비트 라인 스택;
    상기 비트 라인 스택의 측벽에 형성되고 유전 상수가 다른 물질들의 조합막으로 구성되어 비트 라인 기생 커패시턴스를 감소시킬 수 있는 비트 라인 스페이서;
    상기 비트 라인 스택 상에는 상기 비트 라인 스택을 노출하는 제2 콘택홀을 갖는 제2 층간 절연막;
    상기 제1 콘택홀 및 제2 콘택홀에 매립되어 형성된 도전성 플러그; 및
    상기 도전성 플러그를 통하여 상기 도전성 패드와 연결되는 커패시터의 스토리지 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 비트 라인 스페이서는 상기 비트 라인 스택의 측벽에 질화막, 산화막 및 질화막이 순차적으로 형성되어 구성되거나, 상기 비트 라인 스택의 측벽에 산화막 및 질화막이 순차적으로 형성되어 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 비트 라인 스택은 비트 라인 도전막 및 비트 라인 캡층이 순차적으로 적층되어 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 반도체 기판 상에 형성된 게이트 스택;
    상기 게이트 스택의 양측벽에 형성된 게이트 스페이서;
    상기 게이트 스페이서 사이의 반도체 기판을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막;
    상기 제1 콘택홀에 매립되어 있는 DC 패드 및 BC 패드;
    상기 DC 패드를 노출하는 DC 콘택홀을 갖는 제2 층간 절연막;
    상기 DC 콘택홀에 매립되어 상기 DC 패드와 연결되는 비트 라인 스택;
    상기 비트 라인 스택의 양측벽에 형성되고 비트 라인 기생 커패시턴스를 감소시키도록 유전 상수가 다른 물질들의 조합막으로 구성된 비트 라인 스페이서;
    상기 비트 라인 스페이서에 셀프 얼라인되고 상기 BC 패드를 노출하는 제2 콘택홀을 갖는 제3 층간 절연막;
    상기 제2 콘택홀에 매립되어 형성되는 도전성 플러그; 및
    상기 도전성 플러그를 통하여 상기 BC 패드와 연결되는 스토리지 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 게이트 스택은 게이트 절연막, 게이트 도전막 및 게이트 캡층으로 순차적으로 적층되어 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4항에 있어서, 상기 비트 라인 스택은 장벽 금속막, 비트 라인 도전막 및 비트 라인 캡층이 순차적으로 적층되어 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제4항에 있어서, 상기 비트 라인 스페이서는 상기 비트 라인 스택의 측벽에 질화막, 산화막 및 질화막이 순차적으로 형성되어 구성되거나, 상기 비트 라인 스택의 측벽에 산화막 및 질화막이 순차적으로 형성되어 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 반도체 기판 상에 패드를 형성하는 단계;
    상기 패드를 덮도록 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 패드 상부의 제1 층간 절연막을 노출하도록 비트 라인 스택을 형성하는 단계;
    상기 비트 라인 스택이 형성된 반도체 기판의 전면에 비트 라인 기생 커패시턴스를 감소시킬 수 있도록 유전 상수가 다른 물질들의 조합막을 형성하는 단계;
    상기 조합막을 이방성 식각하여 상기 비트 라인 스택의 측벽에 비트 라인 스페이서를 형성하는 단계;
    상기 비트 라인 스페이서 사이를 메우도록 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 및 제1 층간 절연막을 패터닝하여 상기 비트 라인 스페이서에 셀프 얼라인되어 상기 도전성 패드를 노출하는 콘택홀을 형성하는 단계;
    상기 콘택홀에 매립되는 도전성 플러그를 형성하는 단계; 및
    상기 도전성 플러그 상에 커패시터의 스토리지 전극을 형성하는 단계를 포함하여 일어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제8항에 있어서, 상기 비트 라인 스페이서는 상기 비트 라인 스택의 측벽에 질화막, 산화막 및 질화막을 순차적으로 형성하여 얻어지거나, 상기 비트 라인 스택의 측벽에 산화막 및 질화막을 순차적으로 형성하여 얻어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제9항에 있어서, 상기 비트 라인 스택의 측벽 상에 형성되는 산화막은 비트라인 스택을 형성한 후 질소 처리에 의하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제10항에 있어서, 상기 질소 처리는 질소 플라즈마 처리인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제8항에 있어서, 상기 비트 라인 스택은 비트 라인 도전막 및 비트 라인 캡층을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제12항에 있어서, 상기 비트 라인 캡층은 질화막으로 형성하고, 제1 층간 절연막 및 제2 층간 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 반도체 기판 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 양측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서 사이의 반도체 기판을 노출하는 제1 콘택홀을 갖는 제1 층간 절연막을 형성하는 단계;
    상기 제1 콘택홀에 매립되는 DC 패드와 BC 패드를 형성하는 단계;
    상기 DC 패드를 노출하는 DC 콘택홀을 갖는 제2 층간 절연막을 형성하는 단계;
    상기 DC 콘택홀에 매립되어 상기 DC 패드와 연결되는 비트 라인 스택을 형성하는 단계;
    상기 비트 라인 스택의 양측벽에 비트 라인 기생 커패시턴스를 감소시키도록 유전 상수가 다른 물질들의 조합막으로 구성된 비트 라인 스페이서를 형성하는 단계;
    상기 비트 라인 스페이서에 셀프 얼라인되어 상기 BC 패드를 노출하는 제2 콘택홀을 갖는 제3 층간 절연막을 형성하는 단계;
    상기 제2 콘택홀에 매립되는 도전성 플러그를 형성하는 단계; 및
    상기 도전성 플러그를 통하여 BC 패드와 연결되는 스토리지 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제14항에 있어서, 상기 게이트 스택은 게이트 절연막, 게이트 도전막 및 게이트 캡층을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제14항에 있어서, 상기 DC 패드 및 BC 패드를 형성하는 단계는 상기 제1 콘택홀이 형성된 반도체 기판의 전면에 도전막을 형성한 후 평탄화하여 얻어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제14항에 있어서, 상기 비트 라인 스택은 장벽 금속막, 비트 라인 도전막 및 비트 라인 캡층을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제14항에 있어서, 상기 비트 라인 스페이서는 상기 비트 라인 스택의 측벽에 질화막, 산화막 및 질화막을 순차적으로 형성하여 얻어지거나, 상기 비트 라인 스택의 측벽에 산화막 및 질화막이 순차적으로 형성하여 얻어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  19. 제18항에 있어서, 상기 비트 라인 스택의 측벽 상에 형성되는 산화막은 비트라인 스택을 형성한 후 질소 처리에 의하여 형성하는 것을 특징으로 하는 반도체메모리 소자의 제조방법.
  20. 제19항에 있어서, 상기 질소 처리는 질소 플라즈마 처리인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  21. 제14항에 있어서, 상기 도전성 플러그를 형성하는 단계는 상기 제2 콘택홀이 형성된 반도체 기판의 전면에 도전막을 형성한 후 평탄화하여 얻어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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