JP2001230383A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2001230383A JP2001230383A JP2000038432A JP2000038432A JP2001230383A JP 2001230383 A JP2001230383 A JP 2001230383A JP 2000038432 A JP2000038432 A JP 2000038432A JP 2000038432 A JP2000038432 A JP 2000038432A JP 2001230383 A JP2001230383 A JP 2001230383A
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Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴによって構成される半導体集積
回路装置の高集積化、高性能化を推進する 【解決手段】 セルフアライン・コンタクト（ＳＡＣ）
プロセスにおいて、ゲート電極７の上部を窒化シリコン
膜８で覆い、ゲート電極７の上部および側面を酸化シリ
コン膜１０で覆うことによってコンタクトホール１２、
１３の径を広くする。また、コンタクトホール１２、１
３を形成した後、それらの側面にサイドウォールスペー
サ１４ａを形成することによってゲート電極７とプラグ
１５とのショートマージンを確保する。
回路装置の高集積化、高性能化を推進する 【解決手段】 セルフアライン・コンタクト（ＳＡＣ）
プロセスにおいて、ゲート電極７の上部を窒化シリコン
膜８で覆い、ゲート電極７の上部および側面を酸化シリ
コン膜１０で覆うことによってコンタクトホール１２、
１３の径を広くする。また、コンタクトホール１２、１
３を形成した後、それらの側面にサイドウォールスペー
サ１４ａを形成することによってゲート電極７とプラグ
１５とのショートマージンを確保する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、微細なＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置の製造に適用して有効な技
術に関する。
置の製造技術に関し、特に、微細なＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
を有する半導体集積回路装置の製造に適用して有効な技
術に関する。
【０００２】
【従来の技術】微細なデザインルールで形成されるＭＩ
ＳＦＥＴのソース、ドレインとメタル配線とを電気的に
接続するには、ゲート電極の上面と側面とに窒化シリコ
ン系の絶縁膜を形成し、この絶縁膜とその上部に形成し
た酸化シリコン系の絶縁膜とのエッチング速度差を利用
したドライエッチングによって、ゲート電極との合わせ
余裕を必要とせずにコンタクトホールを形成する、いわ
ゆるセルフアライン・コンタクト(Self Align Contact;
ＳＡＣ)技術が使用されている（例えば特開平９−２５
２０９８号公報）。
ＳＦＥＴのソース、ドレインとメタル配線とを電気的に
接続するには、ゲート電極の上面と側面とに窒化シリコ
ン系の絶縁膜を形成し、この絶縁膜とその上部に形成し
た酸化シリコン系の絶縁膜とのエッチング速度差を利用
したドライエッチングによって、ゲート電極との合わせ
余裕を必要とせずにコンタクトホールを形成する、いわ
ゆるセルフアライン・コンタクト(Self Align Contact;
ＳＡＣ)技術が使用されている（例えば特開平９−２５
２０９８号公報）。
【０００３】
【発明が解決しようとする課題】上記したＳＡＣ技術で
は、ゲート電極の上面と側面とを覆う窒化シリコン系の
絶縁膜とゲート電極のスペースに埋め込む酸化シリコン
系の絶縁膜との占有比率は、両者のエッチング選択比に
よって規定されるため、ＭＩＳＦＥＴが微細された場合
でもこの占有比率を変えることはできない。
は、ゲート電極の上面と側面とを覆う窒化シリコン系の
絶縁膜とゲート電極のスペースに埋め込む酸化シリコン
系の絶縁膜との占有比率は、両者のエッチング選択比に
よって規定されるため、ＭＩＳＦＥＴが微細された場合
でもこの占有比率を変えることはできない。
【０００４】そのため、ＭＩＳＦＥＴの微細化に伴って
ゲート電極のスペースが狭くなると、これらの絶縁膜は
共に寸法が縮小される結果、ゲート電極のスペースにお
ける酸化シリコン系の絶縁膜のエッチング速度が低下す
ると共に、ゲート電極の側面を覆う窒化シリコン系の絶
縁膜の薄膜化によって、コンタクトホールに埋め込まれ
る導電膜とゲート電極とのショートマージンが低下す
る。
ゲート電極のスペースが狭くなると、これらの絶縁膜は
共に寸法が縮小される結果、ゲート電極のスペースにお
ける酸化シリコン系の絶縁膜のエッチング速度が低下す
ると共に、ゲート電極の側面を覆う窒化シリコン系の絶
縁膜の薄膜化によって、コンタクトホールに埋め込まれ
る導電膜とゲート電極とのショートマージンが低下す
る。
【０００５】また、上記したＳＡＣ技術では、ゲート電
極の上面と側面とを酸化シリコンよりも緻密な窒化シリ
コン系の絶縁膜で覆うため、その高ストレスによって基
板内の接合リーク電流の増大を招くという問題がある。
また、窒化シリコン膜は酸化シリコン膜に比べて誘電率
が高いため、ゲート電極の寄生容量が増大するという問
題もある。
極の上面と側面とを酸化シリコンよりも緻密な窒化シリ
コン系の絶縁膜で覆うため、その高ストレスによって基
板内の接合リーク電流の増大を招くという問題がある。
また、窒化シリコン膜は酸化シリコン膜に比べて誘電率
が高いため、ゲート電極の寄生容量が増大するという問
題もある。
【０００６】本発明の目的は、ＭＩＳＦＥＴによって構
成される半導体集積回路装置の高集積化を推進する技術
を提供することにある。
成される半導体集積回路装置の高集積化を推進する技術
を提供することにある。
【０００７】本発明の他の目的は、ＭＩＳＦＥＴによっ
て構成される半導体集積回路装置の高性能化を推進する
技術を提供することにある。
て構成される半導体集積回路装置の高性能化を推進する
技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置の製造方法は、以下
の工程を含む。 （ａ）半導体基板の主面上に第１導電膜を形成し、前記
第１導電膜の上部に窒化シリコン系の第１絶縁膜を形成
する工程、（ｂ）前記第１絶縁膜および前記第１導電膜
をパターニングすることによって、上面が前記第１絶縁
膜によって覆われたゲート電極を形成する工程、（ｃ）
前記ゲート電極の上部および側面を覆う酸化シリコン系
の第２絶縁膜を形成した後、前記第２絶縁膜の上部に酸
化シリコン系の第３絶縁膜を形成する工程、（ｄ）前記
第１絶縁膜とのエッチング速度差を利用して前記ゲート
電極のスペースの前記第３絶縁膜および前記第２絶縁膜
を選択的にドライエッチングすることによって、前記半
導体基板の表面に達するコンタクトホールを形成する工
程、（ｅ）前記第３絶縁膜の上部および前記コンタクト
ホールの内部に形成した第４絶縁膜を異方的にエッチン
グすることによって、前記コンタクトホールの側面にサ
イドウォールスペーサを形成する工程、（ｆ）前記コン
タクトホールの内部に第２導電膜を埋め込む工程。 （２）本発明の半導体集積回路装置の製造方法は、以下
の工程を含む。 （ａ）半導体基板の主面上に第１導電膜を形成し、前記
第１導電膜の上部に窒化シリコン系の第１絶縁膜を形成
する工程、（ｂ）前記第１絶縁膜および前記第１導電膜
をパターニングすることによって、上面が前記第１絶縁
膜によって覆われたゲート電極を形成する工程、（ｃ）
前記ゲート電極の上部および側面を窒化シリコン系の第
５絶縁膜で覆う工程、（ｄ）前記ゲート電極の上部およ
び側面を覆う酸化シリコン系の第２絶縁膜を形成した
後、前記第２絶縁膜の上部に酸化シリコン系の第３絶縁
膜を形成する工程、（ｅ）前記第１絶縁膜とのエッチン
グ速度差を利用して前記ゲート電極のスペースの前記第
３絶縁膜および前記第２絶縁膜を選択的にドライエッチ
ングすることによって、前記第５絶縁膜の表面に達する
コンタクトホールを形成した後、前記コンタクトホール
の底部に露出した前記第５絶縁膜をエッチングすること
によって、前記半導体基板の表面を露出させる工程、
（ｆ）前記第３絶縁膜の上部および前記コンタクトホー
ルの内部に形成した第４絶縁膜を異方的にエッチングす
ることによって、前記コンタクトホールの側面にサイド
ウォールスペーサを形成する工程、（ｇ）前記コンタク
トホールの内部に第２導電膜を埋め込む工程。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体集積回路装置の製造方法は、以下
の工程を含む。 （ａ）半導体基板の主面上に第１導電膜を形成し、前記
第１導電膜の上部に窒化シリコン系の第１絶縁膜を形成
する工程、（ｂ）前記第１絶縁膜および前記第１導電膜
をパターニングすることによって、上面が前記第１絶縁
膜によって覆われたゲート電極を形成する工程、（ｃ）
前記ゲート電極の上部および側面を覆う酸化シリコン系
の第２絶縁膜を形成した後、前記第２絶縁膜の上部に酸
化シリコン系の第３絶縁膜を形成する工程、（ｄ）前記
第１絶縁膜とのエッチング速度差を利用して前記ゲート
電極のスペースの前記第３絶縁膜および前記第２絶縁膜
を選択的にドライエッチングすることによって、前記半
導体基板の表面に達するコンタクトホールを形成する工
程、（ｅ）前記第３絶縁膜の上部および前記コンタクト
ホールの内部に形成した第４絶縁膜を異方的にエッチン
グすることによって、前記コンタクトホールの側面にサ
イドウォールスペーサを形成する工程、（ｆ）前記コン
タクトホールの内部に第２導電膜を埋め込む工程。 （２）本発明の半導体集積回路装置の製造方法は、以下
の工程を含む。 （ａ）半導体基板の主面上に第１導電膜を形成し、前記
第１導電膜の上部に窒化シリコン系の第１絶縁膜を形成
する工程、（ｂ）前記第１絶縁膜および前記第１導電膜
をパターニングすることによって、上面が前記第１絶縁
膜によって覆われたゲート電極を形成する工程、（ｃ）
前記ゲート電極の上部および側面を窒化シリコン系の第
５絶縁膜で覆う工程、（ｄ）前記ゲート電極の上部およ
び側面を覆う酸化シリコン系の第２絶縁膜を形成した
後、前記第２絶縁膜の上部に酸化シリコン系の第３絶縁
膜を形成する工程、（ｅ）前記第１絶縁膜とのエッチン
グ速度差を利用して前記ゲート電極のスペースの前記第
３絶縁膜および前記第２絶縁膜を選択的にドライエッチ
ングすることによって、前記第５絶縁膜の表面に達する
コンタクトホールを形成した後、前記コンタクトホール
の底部に露出した前記第５絶縁膜をエッチングすること
によって、前記半導体基板の表面を露出させる工程、
（ｆ）前記第３絶縁膜の上部および前記コンタクトホー
ルの内部に形成した第４絶縁膜を異方的にエッチングす
ることによって、前記コンタクトホールの側面にサイド
ウォールスペーサを形成する工程、（ｇ）前記コンタク
トホールの内部に第２導電膜を埋め込む工程。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１１】（実施の形態１）本発明の実施の形態１で
あるＤＲＡＭ（Dynamic Random Access Memory）の製造
方法を図１〜図７を用いて工程順に説明する。
あるＤＲＡＭ（Dynamic Random Access Memory）の製造
方法を図１〜図７を用いて工程順に説明する。
【００１２】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１の主面に素子分離溝２を形成した後、基板１にｐ
型不純物（ホウ素（Ｂ））をイオン注入してｐ型ウエル
３を形成する。素子分離溝２を形成するには、例えば基
板１の素子分離領域をエッチングして溝を形成した後、
溝の内部および基板１上にＣＶＤ（Chemical Vapor Dep
osition）法で酸化シリコン膜５を堆積し、続いて溝の
外部の酸化シリコン膜５を化学機械研磨(Chemical Mech
anical Polishing;ＣＭＰ)法で除去する。
結晶シリコンからなる半導体基板（以下、単に基板とい
う）１の主面に素子分離溝２を形成した後、基板１にｐ
型不純物（ホウ素（Ｂ））をイオン注入してｐ型ウエル
３を形成する。素子分離溝２を形成するには、例えば基
板１の素子分離領域をエッチングして溝を形成した後、
溝の内部および基板１上にＣＶＤ（Chemical Vapor Dep
osition）法で酸化シリコン膜５を堆積し、続いて溝の
外部の酸化シリコン膜５を化学機械研磨(Chemical Mech
anical Polishing;ＣＭＰ)法で除去する。
【００１３】次に、基板１をスチーム酸化してｐ型ウエ
ル３の表面にゲート酸化膜６を形成した後、ゲート酸化
膜６上にゲート電極７（ワード線ＷＬ）を形成する。ゲ
ート電極７（ワード線ＷＬ）を形成するには、例えば基
板１上にリン（Ｐ）などのｎ型不純物をドープした多結
晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にス
パッタリング法で窒化タングステン（ＷＮ）膜およびタ
ングステン（Ｗ）膜を堆積し、さらにその上部にＣＶＤ
法で窒化シリコン膜８を堆積した後、フォトレジスト膜
をマスクにしたドライエッチングでこれらの膜をパター
ニングする。
ル３の表面にゲート酸化膜６を形成した後、ゲート酸化
膜６上にゲート電極７（ワード線ＷＬ）を形成する。ゲ
ート電極７（ワード線ＷＬ）を形成するには、例えば基
板１上にリン（Ｐ）などのｎ型不純物をドープした多結
晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にス
パッタリング法で窒化タングステン（ＷＮ）膜およびタ
ングステン（Ｗ）膜を堆積し、さらにその上部にＣＶＤ
法で窒化シリコン膜８を堆積した後、フォトレジスト膜
をマスクにしたドライエッチングでこれらの膜をパター
ニングする。
【００１４】次に、図２に示すように、ゲート電極７の
両側のｐ型ウエル３にリン（Ｐ）などのｎ型不純物をイ
オン注入してｎ型半導体領域（ソース、ドレイン）９を
形成する。ここまでの工程により、メモリセルの一部を
構成するメモリセル選択用ＭＩＳＦＥＴＱｓが完成す
る。
両側のｐ型ウエル３にリン（Ｐ）などのｎ型不純物をイ
オン注入してｎ型半導体領域（ソース、ドレイン）９を
形成する。ここまでの工程により、メモリセルの一部を
構成するメモリセル選択用ＭＩＳＦＥＴＱｓが完成す
る。
【００１５】次に、ゲート電極７（ワード線ＷＬ）の上
部および側面を覆う酸化シリコン膜１０をＣＶＤ法で堆
積し、続いて酸化シリコン膜１０の上部に厚い酸化シリ
コン膜１１を堆積した後、酸化シリコン膜１１の表面を
化学機械研磨法で平坦化する。酸化シリコン膜１０の上
部の厚い酸化シリコン膜１１は、側面が酸化シリコン膜
１０で覆われたゲート電極７（ワード線ＷＬ）の狭いス
ペースを隙間なく埋め込む必要があるので、例えばテト
ラエトキシシランとオゾンとを用いたＣＶＤ法によって
形成される酸化シリコン膜のように、埋め込み特性に優
れた酸化シリコン膜によって構成する。また、この酸化
シリコン膜１１は、ＢＰＳＧ膜やＳＯＧ膜のようなリフ
ロー性の高い酸化シリコン系絶縁膜で構成してもよい。
部および側面を覆う酸化シリコン膜１０をＣＶＤ法で堆
積し、続いて酸化シリコン膜１０の上部に厚い酸化シリ
コン膜１１を堆積した後、酸化シリコン膜１１の表面を
化学機械研磨法で平坦化する。酸化シリコン膜１０の上
部の厚い酸化シリコン膜１１は、側面が酸化シリコン膜
１０で覆われたゲート電極７（ワード線ＷＬ）の狭いス
ペースを隙間なく埋め込む必要があるので、例えばテト
ラエトキシシランとオゾンとを用いたＣＶＤ法によって
形成される酸化シリコン膜のように、埋め込み特性に優
れた酸化シリコン膜によって構成する。また、この酸化
シリコン膜１１は、ＢＰＳＧ膜やＳＯＧ膜のようなリフ
ロー性の高い酸化シリコン系絶縁膜で構成してもよい。
【００１６】次に、図３に示すように、フォトレジスト
膜（図示せず）をマスクにしてｎ型半導体領域（ソー
ス、ドレイン）９の上部の酸化シリコン膜１１、１０を
ドライエッチングすることによってゲート電極７のスペ
ースにコンタクトホール１２、１３を形成する。このド
ライエッチングは、窒化シリコンに比べて酸化シリコン
のエッチング速度が大きくなるような条件で行い、ゲー
ト電極７の上部の窒化シリコン膜８が深く削られないよ
うにする。
膜（図示せず）をマスクにしてｎ型半導体領域（ソー
ス、ドレイン）９の上部の酸化シリコン膜１１、１０を
ドライエッチングすることによってゲート電極７のスペ
ースにコンタクトホール１２、１３を形成する。このド
ライエッチングは、窒化シリコンに比べて酸化シリコン
のエッチング速度が大きくなるような条件で行い、ゲー
ト電極７の上部の窒化シリコン膜８が深く削られないよ
うにする。
【００１７】本実施形態では、ゲート電極７の側面を酸
化シリコン膜１０で覆っているために、上記のエッチン
グを行うとゲート電極７の側面の酸化シリコン膜１０も
削られる。そのため、ゲート電極７の側面を窒化シリコ
ン膜で覆う従来のＳＡＣプロセスに比べてコンタクトホ
ール１２、１３の径を広くすることができる。ただし、
ゲート電極７の側面の酸化シリコン膜１０が削られるた
めに、コンタクトホール１２、１３の側面にゲート電極
７の側面の一部が露出する。
化シリコン膜１０で覆っているために、上記のエッチン
グを行うとゲート電極７の側面の酸化シリコン膜１０も
削られる。そのため、ゲート電極７の側面を窒化シリコ
ン膜で覆う従来のＳＡＣプロセスに比べてコンタクトホ
ール１２、１３の径を広くすることができる。ただし、
ゲート電極７の側面の酸化シリコン膜１０が削られるた
めに、コンタクトホール１２、１３の側面にゲート電極
７の側面の一部が露出する。
【００１８】次に、図４に示すように、酸化シリコン膜
１１の上部およびコンタクトホール１２、１３の内部に
ＣＶＤ法で酸化シリコン膜１４を堆積した後、図５に示
すように、酸化シリコン膜１４を異方的にエッチングす
ることによって、酸化シリコン膜１１の上部およびコン
タクトホール１２、１３の底部の酸化シリコン膜１４を
除去し、コンタクトホール１２、１３の側面にゲート電
極７の側面を覆うサイドウォールスペーサ１４ａを形成
する。
１１の上部およびコンタクトホール１２、１３の内部に
ＣＶＤ法で酸化シリコン膜１４を堆積した後、図５に示
すように、酸化シリコン膜１４を異方的にエッチングす
ることによって、酸化シリコン膜１１の上部およびコン
タクトホール１２、１３の底部の酸化シリコン膜１４を
除去し、コンタクトホール１２、１３の側面にゲート電
極７の側面を覆うサイドウォールスペーサ１４ａを形成
する。
【００１９】次に、図６に示すように、コンタクトホー
ル１２、１３の内部にプラグ１５を形成する。プラグ１
５を形成するには、例えば酸化シリコン膜１１の上部お
よびコンタクトホール１２、１３の内部にリン（Ｐ）な
どのｎ型不純物をドープした低抵抗多結晶シリコン膜を
ＣＶＤ法で堆積した後、酸化シリコン膜１１の上部の多
結晶シリコン膜をドライエッチング（または化学機械研
磨法）で除去する。このとき、コンタクトホール１２、
１３の側面にはサイドウォールスペーサ１４ａが形成さ
れているため、ゲート電極７とプラグ１５とのショート
マージンを十分に確保することができる。
ル１２、１３の内部にプラグ１５を形成する。プラグ１
５を形成するには、例えば酸化シリコン膜１１の上部お
よびコンタクトホール１２、１３の内部にリン（Ｐ）な
どのｎ型不純物をドープした低抵抗多結晶シリコン膜を
ＣＶＤ法で堆積した後、酸化シリコン膜１１の上部の多
結晶シリコン膜をドライエッチング（または化学機械研
磨法）で除去する。このとき、コンタクトホール１２、
１３の側面にはサイドウォールスペーサ１４ａが形成さ
れているため、ゲート電極７とプラグ１５とのショート
マージンを十分に確保することができる。
【００２０】次に、図７に示すように、酸化シリコン膜
１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、
続いて酸化シリコン膜１６の上部に図示しないビット線
を形成した後、ビット線の上部にＣＶＤ法で酸化シリコ
ン膜１７を堆積し、さらにコンタクトホール１２の上部
の酸化シリコン膜１７、１６にスルーホール１８を形成
してその内部にプラグ１９を形成する。
１１の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、
続いて酸化シリコン膜１６の上部に図示しないビット線
を形成した後、ビット線の上部にＣＶＤ法で酸化シリコ
ン膜１７を堆積し、さらにコンタクトホール１２の上部
の酸化シリコン膜１７、１６にスルーホール１８を形成
してその内部にプラグ１９を形成する。
【００２１】次に、酸化シリコン膜１７の上部にＣＶＤ
法で窒化シリコン膜２０および酸化シリコン膜２１を順
次堆積し、続いて酸化シリコン膜および窒化シリコン膜
２０をエッチングして溝２２を形成した後、溝２２の内
部に下部電極２３、容量絶縁膜２４および上部電極２５
からなる情報蓄積用容量素子Ｃを形成することによっ
て、メモリセルがほぼ完成する。情報蓄積用容量素子Ｃ
の下部電極２３は、例えばｎ型不純物をドープした低抵
抗多結晶シリコン膜で構成する。また、容量絶縁膜２４
は例えば酸化タンタル（Ｔａ2Ｏ5）膜で構成し、上部電
極２５は例えば窒化チタン（ＴｉＮ）膜で構成する。
法で窒化シリコン膜２０および酸化シリコン膜２１を順
次堆積し、続いて酸化シリコン膜および窒化シリコン膜
２０をエッチングして溝２２を形成した後、溝２２の内
部に下部電極２３、容量絶縁膜２４および上部電極２５
からなる情報蓄積用容量素子Ｃを形成することによっ
て、メモリセルがほぼ完成する。情報蓄積用容量素子Ｃ
の下部電極２３は、例えばｎ型不純物をドープした低抵
抗多結晶シリコン膜で構成する。また、容量絶縁膜２４
は例えば酸化タンタル（Ｔａ2Ｏ5）膜で構成し、上部電
極２５は例えば窒化チタン（ＴｉＮ）膜で構成する。
【００２２】上記のように構成された本実施形態によれ
ば、ゲート電極７の側面を酸化シリコン膜１０で覆うこ
とにより、従来のＳＡＣプロセスに比べてコンタクトホ
ール１２、１３の径を広くすることができ、かつゲート
電極７の側面にサイドウォールスペーサ１４ａを形成す
ることにより、ゲート電極７とプラグ１５とのショート
マージンを十分に確保することができる。これにより、
ＳＡＣプロセスの歩留まりが向上するので、ＤＲＡＭの
微細化、高集積化を推進することができる。
ば、ゲート電極７の側面を酸化シリコン膜１０で覆うこ
とにより、従来のＳＡＣプロセスに比べてコンタクトホ
ール１２、１３の径を広くすることができ、かつゲート
電極７の側面にサイドウォールスペーサ１４ａを形成す
ることにより、ゲート電極７とプラグ１５とのショート
マージンを十分に確保することができる。これにより、
ＳＡＣプロセスの歩留まりが向上するので、ＤＲＡＭの
微細化、高集積化を推進することができる。
【００２３】また、ゲート電極７の側面を酸化シリコン
膜１０で覆うことにより、従来のＳＡＣプロセスに比べ
て基板１内の接合リーク電流の低減およびゲート電極７
の寄生容量の低減を図ることができるので、ＤＲＡＭの
高信頼化を図ることができる。なお、接合リーク電流や
寄生容量が無視できるような場合は、コンタクトホール
１２、１３の側面のサイドウォールスペーサ１４ａを窒
化シリコン系の絶縁膜で構成してもよい。この場合で
も、ＳＡＣプロセスの歩留まりが向上するので、ＤＲＡ
Ｍの微細化、高集積化を推進することができる。
膜１０で覆うことにより、従来のＳＡＣプロセスに比べ
て基板１内の接合リーク電流の低減およびゲート電極７
の寄生容量の低減を図ることができるので、ＤＲＡＭの
高信頼化を図ることができる。なお、接合リーク電流や
寄生容量が無視できるような場合は、コンタクトホール
１２、１３の側面のサイドウォールスペーサ１４ａを窒
化シリコン系の絶縁膜で構成してもよい。この場合で
も、ＳＡＣプロセスの歩留まりが向上するので、ＤＲＡ
Ｍの微細化、高集積化を推進することができる。
【００２４】（実施の形態２）本発明の実施の形態１で
あるＤＲＡＭ（Dynamic Random Access Memory）の製造
方法を図８〜図１１を用いて工程順に説明する。
あるＤＲＡＭ（Dynamic Random Access Memory）の製造
方法を図８〜図１１を用いて工程順に説明する。
【００２５】まず、図８に示すように、前記実施の形態
１と同様の方法でメモリセル選択用ＭＩＳＦＥＴＱｓを
形成した後、図９に示すように、ゲート電極７（ワード
線ＷＬ）の上部および側面を覆う窒化シリコン膜３０を
ＣＶＤ法で形成した後、窒化シリコン膜３０の上部に酸
化シリコン膜１０をＣＶＤ法で堆積し、続いて酸化シリ
コン膜１０の上部に厚い酸化シリコン膜１１を堆積した
後、酸化シリコン膜１１の表面を化学機械研磨法で平坦
化する。すなわち、本実施形態では、ゲート電極７（ワ
ード線ＷＬ）の上部および側面を窒化シリコン膜３０で
覆い、次いでその上部に酸化シリコン膜１０、１１を形
成する。
１と同様の方法でメモリセル選択用ＭＩＳＦＥＴＱｓを
形成した後、図９に示すように、ゲート電極７（ワード
線ＷＬ）の上部および側面を覆う窒化シリコン膜３０を
ＣＶＤ法で形成した後、窒化シリコン膜３０の上部に酸
化シリコン膜１０をＣＶＤ法で堆積し、続いて酸化シリ
コン膜１０の上部に厚い酸化シリコン膜１１を堆積した
後、酸化シリコン膜１１の表面を化学機械研磨法で平坦
化する。すなわち、本実施形態では、ゲート電極７（ワ
ード線ＷＬ）の上部および側面を窒化シリコン膜３０で
覆い、次いでその上部に酸化シリコン膜１０、１１を形
成する。
【００２６】次に、図１０に示すように、フォトレジス
ト膜（図示せず）をマスクにしてｎ型半導体領域（ソー
ス、ドレイン）９の上部の酸化シリコン膜１１、１０を
ドライエッチングすることによってゲート電極７のスペ
ースにコンタクトホール１２、１３を形成する。このド
ライエッチングは、窒化シリコンに比べて酸化シリコン
のエッチング速度が大きくなるような条件で行い、ゲー
ト電極７の上部の窒化シリコン膜８が深く削られないよ
うにする。
ト膜（図示せず）をマスクにしてｎ型半導体領域（ソー
ス、ドレイン）９の上部の酸化シリコン膜１１、１０を
ドライエッチングすることによってゲート電極７のスペ
ースにコンタクトホール１２、１３を形成する。このド
ライエッチングは、窒化シリコンに比べて酸化シリコン
のエッチング速度が大きくなるような条件で行い、ゲー
ト電極７の上部の窒化シリコン膜８が深く削られないよ
うにする。
【００２７】本実施形態では、酸化シリコン膜１０の下
層に窒化シリコン膜３０が形成されているので、上記の
エッチングを行うとコンタクトホール１２、１３の底部
の窒化シリコン膜３０がエッチングのストッパとなる。
層に窒化シリコン膜３０が形成されているので、上記の
エッチングを行うとコンタクトホール１２、１３の底部
の窒化シリコン膜３０がエッチングのストッパとなる。
【００２８】次に、図１１に示すように、酸化シリコン
に比べて窒化シリコンのエッチング速度が大きくなるよ
うな条件でコンタクトホール１２、１３の底部の窒化シ
リコン膜３０を除去し、ｎ型半導体領域（ソース、ドレ
イン）９を露出させる。
に比べて窒化シリコンのエッチング速度が大きくなるよ
うな条件でコンタクトホール１２、１３の底部の窒化シ
リコン膜３０を除去し、ｎ型半導体領域（ソース、ドレ
イン）９を露出させる。
【００２９】このように、本実施形態では、酸化シリコ
ン膜１０の下層の窒化シリコン膜３０をエッチングのス
トッパに用いてコンタクトホール１２、１３を形成し、
その後、コンタクトホール１２、１３の底部の窒化シリ
コン膜３０を除去するので、コンタクトホール１２、１
３を形成する際のエッチングでｎ型半導体領域（ソー
ス、ドレイン）９や素子分離溝２が深く削れるのを防止
することができ、ＳＡＣプロセスのプロセスマージンを
向上させることができる。
ン膜１０の下層の窒化シリコン膜３０をエッチングのス
トッパに用いてコンタクトホール１２、１３を形成し、
その後、コンタクトホール１２、１３の底部の窒化シリ
コン膜３０を除去するので、コンタクトホール１２、１
３を形成する際のエッチングでｎ型半導体領域（ソー
ス、ドレイン）９や素子分離溝２が深く削れるのを防止
することができ、ＳＡＣプロセスのプロセスマージンを
向上させることができる。
【００３０】その後の工程（サイドウォールスペーサ１
４ａの形成、プラグ１５の埋め込みなど）は前記実施の
形態１と同じである。
４ａの形成、プラグ１５の埋め込みなど）は前記実施の
形態１と同じである。
【００３１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３２】前記実施の形態では、ＤＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、ＳＡＣプロセスを用いた微細なＭＩＳＦＥＴの形成
に広く適用することができる。
場合について説明したが、これに限定されるものではな
く、ＳＡＣプロセスを用いた微細なＭＩＳＦＥＴの形成
に広く適用することができる。
【００３３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３４】本発明によれば、ＭＩＳＦＥＴによって構
成される半導体集積回路装置の高集積化を推進すること
ができる。また、本発明によれば、ＭＩＳＦＥＴによっ
て構成される半導体集積回路装置の高性能化を推進する
ことができる。
成される半導体集積回路装置の高集積化を推進すること
ができる。また、本発明によれば、ＭＩＳＦＥＴによっ
て構成される半導体集積回路装置の高性能化を推進する
ことができる。
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部平面図である。
置の製造方法を示す半導体基板の要部平面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態２である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態２である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部平面図である。
装置の製造方法を示す半導体基板の要部平面図である。
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ５ 酸化シリコン膜 ６ ゲート酸化膜 ７ ゲート電極 ８ 窒化シリコン膜 ９ ｎ型半導体領域（ソース、ドレイン） １０、１１ 酸化シリコン膜 １２、１３ コンタクトホール １４ 酸化シリコン膜 １４ａ サイドウォールスペーサ １５ プラグ １６、１７ 酸化シリコン膜 １８ スルーホール １９ プラグ ２０ 窒化シリコン膜 ２１ 酸化シリコン膜 ２２ 溝 ２３ 下部電極 ２４ 容量絶縁膜 ２５ 上部電極 ３０ 窒化シリコン膜 Ｃ 情報蓄積用容量素子 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
フロントページの続き Ｆターム(参考） 4M104 BB01 BB18 BB30 BB33 CC05 DD04 DD08 DD17 EE09 EE12 EE17 GG16 HH14 5F033 JJ04 NN02 QQ09 QQ37 RR04 RR06 TT07 VV16 5F083 AD24 AD45 AD48 AD49 GA03 GA06 JA06 JA39 JA40 MA06 MA17 NA01 PR29 PR40
Claims (3)
- 【請求項１】 以下の工程を含む半導体集積回路装置の
製造方法； （ａ）半導体基板の主面上に第１導電膜を形成し、前記
第１導電膜の上部に窒化シリコン系の第１絶縁膜を形成
する工程、（ｂ）前記第１絶縁膜および前記第１導電膜
をパターニングすることによって、上面が前記第１絶縁
膜によって覆われたゲート電極を形成する工程、（ｃ）
前記ゲート電極の上部および側面を覆う酸化シリコン系
の第２絶縁膜を形成した後、前記第２絶縁膜の上部に酸
化シリコン系の第３絶縁膜を形成する工程、（ｄ）前記
第１絶縁膜とのエッチング速度差を利用して前記ゲート
電極のスペースの前記第３絶縁膜および前記第２絶縁膜
を選択的にドライエッチングすることによって、前記半
導体基板の表面に達するコンタクトホールを形成する工
程、（ｅ）前記第３絶縁膜の上部および前記コンタクト
ホールの内部に形成した第４絶縁膜を異方的にエッチン
グすることによって、前記コンタクトホールの側面にサ
イドウォールスペーサを形成する工程、（ｆ）前記コン
タクトホールの内部に第２導電膜を埋め込む工程。 - 【請求項２】 以下の工程を含む半導体集積回路装置の
製造方法； （ａ）半導体基板の主面上に第１導電膜を形成し、前記
第１導電膜の上部に窒化シリコン系の第１絶縁膜を形成
する工程、（ｂ）前記第１絶縁膜および前記第１導電膜
をパターニングすることによって、上面が前記第１絶縁
膜によって覆われたゲート電極を形成する工程、（ｃ）
前記ゲート電極の上部および側面を窒化シリコン系の第
５絶縁膜で覆う工程、（ｄ）前記ゲート電極の上部およ
び側面を覆う酸化シリコン系の第２絶縁膜を形成した
後、前記第２絶縁膜の上部に酸化シリコン系の第３絶縁
膜を形成する工程、（ｅ）前記第１絶縁膜とのエッチン
グ速度差を利用して前記ゲート電極のスペースの前記第
３絶縁膜および前記第２絶縁膜を選択的にドライエッチ
ングすることによって、前記第５絶縁膜の表面に達する
コンタクトホールを形成した後、前記コンタクトホール
の底部に露出した前記第５絶縁膜をエッチングすること
によって、前記半導体基板の表面を露出させる工程、
（ｆ）前記第３絶縁膜の上部および前記コンタクトホー
ルの内部に形成した第４絶縁膜を異方的にエッチングす
ることによって、前記コンタクトホールの側面にサイド
ウォールスペーサを形成する工程、（ｇ）前記コンタク
トホールの内部に第２導電膜を埋め込む工程。 - 【請求項３】 メモリセル選択用ＭＩＳＦＥＴとその上
部に形成され、前記メモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレインの一方と電気的に接続される情報蓄積用
容量素子とを有する半導体集積回路装置の製造方法であ
って、（ａ）半導体基板の主面上に第１導電膜を形成
し、前記第１導電膜の上部に窒化シリコン系の第１絶縁
膜を形成する工程、（ｂ）前記第１絶縁膜および前記第
１導電膜をパターニングすることによって、上面が前記
第１絶縁膜によって覆われたゲート電極を形成する工
程、（ｃ）前記半導体基板の主面にソースおよびドレイ
ンを構成する半導体領域を形成することによって、前記
ゲート電極と前記半導体領域とを有するメモリセル選択
用ＭＩＳＦＥＴを形成する工程、（ｄ）前記ゲート電極
の上部および側面を覆う酸化シリコン系の第２絶縁膜を
形成した後、前記第２絶縁膜の上部に酸化シリコン系の
第３絶縁膜を形成する工程、（ｅ）前記第１絶縁膜との
エッチング速度差を利用して前記ゲート電極のスペース
の前記第３絶縁膜および前記第２絶縁膜を選択的にドラ
イエッチングすることによって、前記半導体基板の表面
に達するコンタクトホールを形成する工程、（ｆ）前記
第３絶縁膜の上部および前記コンタクトホールの内部に
形成した第４絶縁膜を異方的にエッチングすることによ
って、前記コンタクトホールの側面にサイドウォールス
ペーサを形成する工程、（ｇ）前記コンタクトホールの
内部に第２導電膜を埋め込んだ後、前記コンタクトホー
ルの上部に、前記第２導電膜を介して前記メモリセル選
択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に
接続される情報蓄積用容量素子を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000038432A JP2001230383A (ja) | 2000-02-16 | 2000-02-16 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000038432A JP2001230383A (ja) | 2000-02-16 | 2000-02-16 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001230383A true JP2001230383A (ja) | 2001-08-24 |
Family
ID=18562166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000038432A Pending JP2001230383A (ja) | 2000-02-16 | 2000-02-16 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001230383A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467023B1 (ko) * | 2002-10-31 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬 접촉 구조 및 그 형성 방법 |
| US7439126B2 (en) | 2005-12-21 | 2008-10-21 | Elpida Memory, Inc. | Method for manufacturing semiconductor memory |
| US7582554B2 (en) | 2006-05-25 | 2009-09-01 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
-
2000
- 2000-02-16 JP JP2000038432A patent/JP2001230383A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467023B1 (ko) * | 2002-10-31 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬 접촉 구조 및 그 형성 방법 |
| US7071517B2 (en) | 2002-10-31 | 2006-07-04 | Samsung Electronics Co., Ltd. | Self-aligned semiconductor contact structures and methods for fabricating the same |
| US7397131B2 (en) | 2002-10-31 | 2008-07-08 | Samsung Electronics Co., Ltd. | Self-aligned semiconductor contact structures |
| US7439126B2 (en) | 2005-12-21 | 2008-10-21 | Elpida Memory, Inc. | Method for manufacturing semiconductor memory |
| US7582554B2 (en) | 2006-05-25 | 2009-09-01 | Elpida Memory, Inc. | Method for manufacturing semiconductor device |
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