JP2681887B2 - ３次元１トランジスタメモリセル構造とその製法 - Google Patents

３次元１トランジスタメモリセル構造とその製法

Info

Publication number
JP2681887B2
JP2681887B2 JP62114397A JP11439787A JP2681887B2 JP 2681887 B2 JP2681887 B2 JP 2681887B2 JP 62114397 A JP62114397 A JP 62114397A JP 11439787 A JP11439787 A JP 11439787A JP 2681887 B2 JP2681887 B2 JP 2681887B2
Authority
JP
Japan
Prior art keywords
layer
silicon oxide
bit line
transistor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62114397A
Other languages
English (en)
Other versions
JPS63228742A (ja
Inventor
カールハインツ、キユスタース
ウオルフガング、ミユラー
ゲルト、エンダース
Original Assignee
シ−メンス、アクチエンゲゼルシヤフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シ−メンス、アクチエンゲゼルシヤフト filed Critical シ−メンス、アクチエンゲゼルシヤフト
Publication of JPS63228742A publication Critical patent/JPS63228742A/ja
Application granted granted Critical
Publication of JP2681887B2 publication Critical patent/JP2681887B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、溝コンデンサとして基板内に形成された
メモリコンデンサが絶縁されたゲート電極と共に基板表
面に置かれる選択電界効果トランジスタの下に配置され
てそのソース・ドレン領域に導電結合され、このソース
・ドレン領域は外に向って１つのビット線に接触し、こ
のビット線は絶縁層によって分離されてゲート電極を含
む平面の上に設けられているダイナミック半導体メモリ
用の３次元１トランジスタメモリセル構造とその製造方
法に関するものである。 〔従来の技術〕 この種のメモリセル構造は文献「テクニカル・ダイジ
ェスト・アイ・イー・ディー・エム（Technical Digest
IEDM）」1985年694−697頁においてトレンチキャパシ
タと呼ばれている。 別の１トランジスタメモリセル・溝コンデンサ構造は
欧州特許出願公開第0108390号公報に見られる。 ダイナミックメモリ（DRAM）の実装密度を高めるため
には、利用可能のセル面積が小さいことと確実な動作に
必要な容量値が30乃至50fFであることに基いて、メモリ
コンデンサを溝セルとして構成することはこれらの公知
装置の全部に共通している。 溝セルに第３の次元を導入することにより所要面積を
最小にして40fFのセル容量を達成することができる。こ
の場合溝の深さは10μｍにもなることが多く、その実現
は技術的に困難である。 〔発明が解決しようとする問題点〕 この発明の目的は、デバイスの３次元集積によって技
術的にコントロール可能な溝深さをもつ１トランジスタ
メモリセル構造をダイナミック半導体メモリに対して提
供することである。この構造においては電気的パラメー
タの最適化と並んで製作許容誤差に対する不感性、長時
間動作中の劣化を最小限に抑えることおよびメモリセル
面積の一層の低減が可能となるようにしなければならな
い。このようなトランジスタセル構造の簡単な製造方法
を提供することもこの発明の別の目的である。 〔問題点を解決するための手段〕 これらの目的は、冒頭に挙げた３次元１トランジスタ
メモリセル構造に対して特許請求の範囲第１項および第
９項に特徴として挙げた構造および工程を採用すること
によって達成される。 ビット線の下に置かれる絶縁分離層を酸化シリコン・
窒化シリコン・酸化シリコンの三重層とし、窒化シリコ
ン層の厚さをその上の酸化シリコン層の厚さより著しく
薄くするが最低10nmとすること、ゲート電極をポリシリ
コンで作り、全体を酸化シリコン層で包み、側面におい
て層の厚さを200nm程度とすることもこの発明の枠内に
ある。 この発明の１つの実施例では、溝コンデンサの深さが
４μｍで断面積は0.8乃至１μm2である。ビット線はヒ
素又はリンをドープした多結晶シリコンとタンタル又は
モリブデンのケイ化物の二重層とする。 選択トランジスタ接続のためのビット線接触部の自己
整合形成により、リソグラフィに起因する位置の不精確
性に基く所要面積は0.9μｍ設計のメモリセルにおいて1
2.2μm2から10.2μm2に節減される。これは従来の接触
形成技術によるものに比べて約20％だけ低くなってい
る。更にマスクの付加は必要なく、ゲート電極への短絡
はゲート電極側面の酸化膜スペーサによるゲート電極の
包み込みによって避けることができる。 ビット線の下の酸化シリコン・窒化シリコン・酸化シ
リコン三重層によって、ドレン接触のための接触孔のエ
ッチングが接触孔内でフィールド酸化膜とゲート電極の
側面酸化膜をそれ程侵すことなく可能となる。この詳細
は第７図乃至第10図の説明中に示されている。 この発明の種々の実施態様とその有効な製造方法は特
許請求の範囲第２項以下に示されている。 〔実施例〕 第１図乃至第12図を参照し実施例についてこの発明を
更に詳細に説明する。 第１図から第６図までの全工程段においてメモリセル
製造の総ての段階が通常の接触と重り合い接触のいずれ
も利用できる周辺素子に対しても採用されているから、
断面図はデバイス全体に亘って示され、メモリセル区域
はＡとして、中間区域はＢとして、周辺素子区域はＣと
して示されている。又それぞれの図面にはいくつかの重
要な工程段がまとめて表示されている。 第１図:p-型にドープされた単結晶シリコン基板１（抵
抗率５Ωcm）に公知方法（窒化物マスクを使用するLOCO
S法）によりｐ型とｎ型の皿状領域2,3とフィールド酸化
膜区域４を作る。ｐ型の皿状領域２は隣接する溝コンデ
ンサセル間の洩れ電流を小さくするので、高い集積密度
達成の基本的前提である。ｎ型皿状領域３はCMOS過程に
際して存在するｐチャネルトランジスタが必要とするも
のである。両領域2,3は深部イオン注入と高温追い込み
処理の組合せによって形成される。 フィールド酸化処理は各回路素子の横絶縁分離に必要
な沈下形熱酸化膜４を作るものである。LOCOSマスクの
窒化シリコン層で保護されていない区域だけにフィール
ド酸化膜４を成長させる。第１図では窒化物マスクが窒
化物の下の熱酸化膜５に達するまで除去されている。p+
と記入されている区域６はホウ素のフィールドイオン注
入によって形成されたものである。 第２図：後でセル領域となる区域Ａに平坦なヒ素イオン
注入７を行って、印加電圧が変化したときセルコンデン
サの平坦部分においての容量変動をできるだけ小さくす
る。基板の残りの表面部分はフォトレジストによりイオ
ン注入に対して保護される。酸化シリコンと窒化シリコ
ンから成るエッチングマスク８を使用し、異方性エッチ
ングによりシリコン基板１に深さ約５μｍの溝９を作
る。この３次元への拡大によって高い集積密度において
も良好なメモリ機能に必要なコンデンサ電極面積が確保
される。溝９内においても平坦部分と同様に容量を安定
に保持するため溝９の底面と側壁がヒ素を含んで析出し
た酸化シリコン層10からの拡散によってドープされる。
これによってn+型の溝ドーピング区域11が形成される。
平坦部分はエッチングマスク８により不要のドーピング
に対して保護される。 第３図：ヒ素ケイ酸塩ガラス層10の湿化学除去と窒化物
マスク８のエッチング除去の後溝９を薄い誘電層12で覆
い、続いてリンをドープした多結晶シリコンから成る電
極13（第１ポリ層面）を溝９内に析出させる。溝は酸化
シリコン層30を設けた後同じくポリシリコン14で埋め、
析出した酸化シリコン層15で電気絶縁する。第１ポリ層
と電極13の間の横方向絶縁分離は例えば公知のスペーサ
技術（これについては後で詳細に説明する）による。そ
の際形成される側面酸化膜は16として示されている。 第４図：ゲート酸化膜17を作る熱酸化の後多結晶シリコ
ン層18を析出させ、リンをドープし酸化シリコン層19で
覆い、これによって形成された多重層（18,19）を構造
化する。この工程段においてｎチャネルとｐチャネルの
トランジスタのゲートと回路内の短距離導電結合路が形
成される。公知の酸化物スペーサ技術（テトラエチルオ
ルトケイ酸塩の熱分解による酸化シリコン層の析出と戻
しエッチング）により側面酸化膜20だけを残してポリシ
リコン構造の横絶縁を行った後、n+型とp+型のイオン注
入21,22,23を実施してｎチャネルとｐチャネルのトラン
ジスタのソース・ドレン領域を形成する。 第５図はビット線BLに対する自己整合形直接接触24の
エッチングを行った後のデバイスの断面を示す。 セル領域Ａにおいて高い集積密度を実現するための別
の前提条件は第３ポリシリコン平面（ビット線平面）と
n+型拡散領域23の間の接触孔24である。この接触はこの
発明により大きな安全距離を置くことなしに接触孔24と
ゲート18の間および接触孔24とフィールド酸化膜縁端４
の間に作ることができるものである。 第７図乃至第10図について更に詳細に説明する特殊工
程により、接触孔24は自己整合形であって高密度集積に
必要な要求を満たしている。 第６図はビット線BLの配置を示す。この場合低いオー
ム抵抗の配線面を作るためヒ素をドープした多結晶シリ
コン27とタンタル又はモリブデンのケイ化物（MoSiX）2
8を組合せた層に構造を作る。 ヒ素のドーピングによりLDDトランジスタの低濃度ド
ープドレンが境を接する自己整合形ビット線接触の影響
を受けることなく平坦な拡散が達成される。接触抵抗は
ポリシリコンとn+型拡散領域23の間の境界面にヒ素イオ
ンの一部がイオン注入によって送り込まれ、自然に成長
した薄い酸化膜がこの境界面で切断されるようにするこ
とにより更に低下する。 ビット線BLと図に示されていないアルミニウム面の間
の絶縁分離にはホウ素リンケイ塩酸ガラスが使用され、
プレーナ化のため流動処理を受ける。この過程とその他
の接触孔エッチング過程、即ちワード線形成用の金属化
過程とデバイスの表面安定化過程は公知のものであるか
ら特に説明しない。 第７図：完全に重り合ったビット線接触の形成過程はゲ
ートの酸化膜による包み込みに始まる。酸化シリコン層
19に作られ側面酸化膜を備えるゲート電極18が設けられ
ている基板１の区域の断面が第７図に示されている。こ
の場合酸化シリコンはテトラエチルオルトケイ酸塩の熱
分解によって全面的に析出し、析出層の戻しエッチング
によりゲート電極構造の縁端だけにスペーサ酸化膜20が
残される。スペーサの脚部の膜の厚さは約200nmに調整
される。スペーサのエッチングに際してポリシリコン上
の酸化膜の縁端が丸味付けられるから、上方のポリシリ
コン縁端の高さにおいてのスペーサ酸化膜20の厚さはそ
の脚部においての厚さより僅かに小さい。 第８図：第２ポリ平面（ゲート平面）と第３ポリ平面の
間にあってセル区域のビット線BLの構造化を可能にした
誘電体はゲートを包む酸化膜19/20を別にして次の層
別、すなわち80nmの酸化シリコン層29、20nmの窒化シリ
コン層25、200nmの酸化シリコン層26から構成される。
その中酸化シリコン層26と29はテトラエチルオルトケイ
酸塩の熱分解によって作られたものである。この三重層
（25,26,29）は拡散領域23上のビット線接触の直接接触
エッチングに際して貫通エッチングされなければならな
い。これは例えば次のようにして行われる。 最初にフォトレジストマスク31が設けられ、酸化膜26
がフッ化アンモニウム（NH4F）７部、フッ化水素酸（H
F）１部の混合エッチング液中で60秒間湿化学的に高い
選択性をもって窒化シリコン層25に達するまでエッチン
グされる。窒化シリコン層25はこの場合侵食されること
なく、むしろエッチングストップとして作用する。 第９図：続いて窒化シリコン・酸化シリコンの二重層
（25/26）が乾式エッチングにより塗料層縁端31に対し
て正しい寸法にエッチングされる。このエッチングはト
リフルオルメタン・酸素プラズマ（CHF3/O2＝75/5sc c
m、1350Watt、50mT）中で行われる。ビット線BLと拡散
領域23の間の接触抵抗を低くするためには、エッチング
を僅か（少くとも酸化膜厚さで15nm程度）過剰にするこ
とが推奨される。その際ゲートの絶縁酸化膜19もいくら
か薄くなる。それでもポリシリコンゲート18上に残され
た酸化膜19の厚さはどこでも100nm以上に保持すること
ができる。20:1という酸化物とシリコンの間の高い選択
性により基板がエッチングされる危険はない。接触孔内
ではフィールド酸化膜が最高50nmだけ薄くなるが、ダイ
オード特性はそれによって影響を受けることはない。第
９図に見られるように湿式エッチングにより傾斜した壁
面の接触孔が作られる。 第10図はヒ素を注入されたポリシリコン層27とスパッ
タされたケイ化タンタル又はケイ化モリブデンから成る
ビット線BLを設けた後のデバイスの断面構成を示す。ポ
リシリコン層27と拡散領域23の間の接触区域は図に示さ
れていないフィールド酸化膜の縁端とゲートの酸化物ス
ペーサ20によって画定される。 第11図ａ）、ｂ）は従来の方法で作られたビット線接
触部の断面とレイアウトを示す。従来のトランジスタ設
計ではソース・ドレン上の接触孔とゲート間の設計間隔
dKGあるいは接触孔とフィールド酸化膜間の間隔dKLは対
応するフォト技術の位置合せ精度と構造転写の寸法精度
に関係する。WLは多結晶シリコンのワード線、BLは多結
晶シリコンと金属ケイ化物の二重層から成るビット線で
あり、LOCOSはフィールド酸化膜の縁端を表す。斜線を
引いた区域に接触が作られる。 第12図：この発明のように設計においてゲートとフィー
ルド酸化膜（LOCOS）の上に確実に絶縁されたソース・
ドレン接触の重り合いを可能にする技術においてはdKG
とdKLはフォト技術に無関係である。これは自己整合形
接触と呼ばれている。この接触は第12図ａ）、ｂ）から
分るように素子の集積密度を著しく高めるものである。 接触・ゲート間隔dKG（スペーサ幅）は0.2μｍ、接触
・フィールド酸化膜区域（LOCOS）間隔dKLは０μｍであ
る。 デバイスの電気特性パラメータ例えばワード線・ビッ
ト線間の絶縁、ビット線・基板間の絶縁、トランジスタ
特性の劣化、デバイスの洩れ電流等は場所節約形のビッ
ト線接触により不利な影響を受けることはない。
【図面の簡単な説明】 第１図乃至第６図はこの発明による自己整合形直接接触
を備える４メガビットDRAMの製造工程におけるデバイス
の断面を示し、第７図乃至第10図はこの発明の製造工程
中の重要な工程段（ａ）におけるデバイスの断面を示
し、第11図ａ）、ｂ）と第12図ａ）、ｂ）は従来のビッ
ト線接触とこの発明によるビット線接触を対照して示し
た断面図および平面図である。第11図、第12図におい
て、BL:ビット線、WL:ワード線、LOCOS:フィールド酸化
膜区域縁端。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−227461（ＪＰ，Ａ) 特開 昭61−144863（ＪＰ，Ａ) 特開 昭59−175153（ＪＰ，Ａ) 特開 昭58−137245（ＪＰ，Ａ) 特開 昭63−207171（ＪＰ，Ａ)

Claims (1)

  1. (57)【特許請求の範囲】 １．ダイナミック半導体メモリ用の３次元１トランジス
    タメモリセル構造であって、 メモリコンデンサが溝コンデンサ（９）として基板
    （１）内に形成され、各コンデンサに対して分離した溝
    が備えられ、 メモリコンデンサは、共通基板（１）の表面に置かれ絶
    縁されたゲート電極を備える電界効果トランジスタ（選
    択トランジスタ）の下方に設けられ、そのソース・ドレ
    ン領域（23）と導電結合され、 前記電界効果トランジスタのソース・ドレン領域（23）
    は外に向ってビット線（BL）に接触し、このビット線
    （BL）は絶縁層（25,26,29）によって分離されてゲート
    電極（18）を含む平面上に設けられ、 選択トランジスタの接続のためのビット線接触（BL）
    は、コンデンサの溝によって囲まれた基板表面の外部に
    配置され、２つの隣接するセルに対して１つの共通のビ
    ット線接触が備えられているようになったものにおい
    て、 ａ） 選択トランジスタ接続用のビット線（BL）の接触
    部が半導体基板（１）内のドレン領域（23）の上に自己
    整合式に構成され、全表面が絶縁層（19,20）で覆われ
    たゲート電極（18）ならびに回路の各素子の横絶縁分離
    用として設けられた隣接フィールド酸化膜区域の上に重
    なっていること、 ｂ） ビット線（BL）の下でゲート平面上に置かれた絶
    縁層が少くとも１つの酸化シリコン（26）と窒化シリコ
    ン（25）の二重層から成り、そのビット線（BL）に境を
    接する層が酸化シリコン層（26）であること を特徴とするダイナミックメモリ用３次元１トランジス
    タメモリセル構造。 ２．ビット線（BL）の下に置かれる絶縁層が酸化シリコ
    ン（26）、窒化シリコン（25）および酸化シリコン（2
    9）の三重層であり、その窒化シリコン層（25）はその
    上の酸化シリコン層（26）よりも著しく薄いが少くとも
    10nmの厚さであることを特徴とする特許請求の範囲第１
    項記載の３次元１トランジスタメモリセル構造。 ３．ゲート電極（18）がポリシリコンから成りその全表
    面が酸化シリコン層（19,20）によって包まれているこ
    と、その側面（20）において酸化物層の厚さが200nm程
    度であることを特徴とする特許請求の範囲第１項又は第
    ２項記載の３次元１トランジスタメモリセル構造。 ４．選択トランジスタがｎチャネルMOS電界効果トラン
    ジスタであり、n+型にドープされた側壁（11,13）とこ
    れらの側壁の間にあって酸化シリコン／窒化シリコン／
    酸化シリコン三重層から成る絶縁分離層（12）を備える
    溝コンデンサ（９）がp-型ドープ半導体基板（１）のｐ
    型皿状領域（２）内に設けられ、その溝（９）が無ドー
    プのポリシリコン（14）で埋められていることを特徴と
    する特許請求の範囲第１項乃至第３項の１つに記載の３
    次元１トランジスタメモリセル構造。 ５．溝コンデンサ（９）の深さが４μｍであり、その断
    面積が08乃至10μm2であることを特徴とする特許請求の
    範囲第１項乃至第４項の１つに記載の３次元１トランジ
    スタメモリセル構造。 ６．ビット線（BL）がn+型ドープポリシリコン（27）と
    高融点金属のケイ化物例えばケイ化タンタル（28）又は
    ケイ化モリブデンの二重層からなることを特徴とする特
    許請求の範囲第１項乃至第５項の１つに記載の３次元１
    トランジスタメモリセル構造。 ７．ポリシリコン層（27）がヒ素とリンのいずれか一方
    又は双方をドープされていることを特徴とする特許請求
    の範囲第６項記載の３次元１トランジスタメモリセル構
    造。 ８．窒化シリコン層（25）の厚さが10乃至50nmであるこ
    とを特徴とする特許請求の範囲第１項乃至第７項の１つ
    に記載の３次元１トランジスタメモリセル構造。 ９．メモリコンデンサが溝コンデンサ（９）として基板
    （１）内に形成され、かつ共通基板（１）の表面に置か
    れ絶縁されたゲート電極を備える電界効果トランジスタ
    （選択トランジスタ）の下方に設けられ、選択トランジ
    スタの接続のためのビット線接触（BL）は、コンデンサ
    の溝によって囲まれた基板表面の外部に配置され、２つ
    の隣接するセルに対して１つの共通のビット線接触が備
    えられているようになったダイナミック半導体メモリ用
    の３次元１トランジスタメモリセル構造の選択トランジ
    スタ接続用のビット線接触を形成するため、次の工程
    段： a1）回路の各素子の横方向絶縁分離に必要なフィールド
    酸化膜区域（４）をLOCOS法の局部酸化によって形成す
    る、 a2）p-型ドープの基板（１）のｐ型皿状領域（２）内に
    形成された溝（９）を誘電体（12）で覆い、溝（９）を
    無ドープポリシリコン（14）で埋めることにより、溝コ
    ンデンサ（9,11,12,13）を形成する、 a3）析出させた酸化シリコン層（15,16）によって溝
    （9,11,12,13,14）の間を絶縁分離する、 a4）露出された基板表面の熱酸化によりゲート酸化膜
    （17）を形成する、 ｂ） 基板全面にｎ型ドープ多結晶シリコン層（18）を
    析出させる、 ｃ） 基板全面に酸化シリコン層（19）を設ける、 ｄ） ポリシリコン（18）および酸化シリコン（19）か
    ら成る二重層に、ゲート酸化膜（17）上に形成されるべ
    きゲート電極に対応してフォトレジスト技術により構造
    を形成する、 ｅ） 別の酸化シリコン層をガス相析出によって析出さ
    せ、続いてゲート電極の側面に存在する側面酸化膜（2
    0）を除き再除去する、 ｆ） ｎチャネルトランジスタとｎ型皿状領域（３）内
    に形成されるべきｐチャネルトランジスタのソース／ド
    レン領域（21,22,23）をイオン注入によって形成する、 ｇ） 基板全面に酸化シリコン、窒化シリコンおよび酸
    化シリコンから成る三重誘電層（29,25,26）を設ける、 ｈ） フォトレジストマスクを生成し、これにより選択
    トランジスタの拡散ドレイン領域（23）のための接触
    （24）の上部の三重誘電層の範囲を画定する、 ｉ） 接触（24）用の孔のエッチングを少くとも次の２
    つの工程段によって実施する、 i1）最初に酸化シリコン層（26）にその下に置かれた窒
    化シリコン層（25）に対して良い選択性をもってエッチ
    ングを行う、 i2）フォトレジストマスク（31）のエッジを利用して窒
    化物層（25）とその下の酸化シリコン層（29）に対して
    異方性エッチングを実施して基板（１）の接触形成用の
    表面を露出させる、 ｊ） ｎ型ドープポリシリコン（27）とケイ化タンタル
    又はケイ化モリブデン（28）から成る二重層（27,28）
    を全面に析出させ、ビット線（BL）を構成するように構
    造化する、 ｋ） ビット線（BL）と外側の金属化平面を絶縁するた
    め中間酸化膜を全面に析出させ、外部接続と語線（WL）
    接続用の接触孔をエッチングによって作る、 によることを特徴とするダイナミック半導体メモリ用の
    ３次元１トランジスタメモリセル構造の製造方法。 １０．前記工程ｉ）による接触孔の開孔の際、第１エッ
    チングi1）が湿化学方式により、第２エッチングi2）が
    反応性イオンエッチング（乾式エッチング）として実施
    されることを特徴とする特許請求の範囲第９項記載の方
    法。 １１．前記工程i1）による酸化シリコン層（26）の湿式
    エッチングがフッ化アンモニウム７部とフッ化水素酸１
    部の混合液中で層の厚さ200nmのとき60秒程度行われ、
    前記工程i2）による乾式エッチングはトリフルオルメタ
    ン・酸素混合ガス中で実施されることを特徴とする特許
    請求の範囲第９項又は第10項記載の方法。 １２．エッチングストップとなる窒化シリコン層（25）
    の厚さが10乃至50nmに調整されることを特徴とする特許
    請求の範囲第９項乃至第11項の１つに記載の方法。 １３．前記工程段ｉ）におけるエッチングが３段階の反
    応性イオンエッチングとして行われ、工程i1）による第
    １段階はトリフルオルメタンプラズマ中で、第２段階は
    窒化物層（25）の除去のために六フッ化イオウプラズマ
    中で、第３段階は酸化シリコン層（29）の除去のために
    トリフルオルメタン・酸素プラズマ中で実施されること
    を特徴とする特許請求の範囲第９項記載の方法。 １４．前記工程（a3）における側面絶縁分離用の酸化シ
    リコン層（16,20）ならびに前記工程（ｇ）における窒
    化シリコンを覆う酸化シリコン層（26）がテトラエチル
    オルトケイ酸塩の熱分解によって作られることを特徴と
    する特許請求の範囲第９項乃至第13項の１つに記載の方
    法。 １５．前記工程（ｅ）における側面絶縁分離用の酸化シ
    リコン層（20）の厚さと前記工程（ｇ）における窒化シ
    リコン層（25）の上に置かれた酸化シリコン層（26）の
    厚さが約200nmに調整されることを特徴とする特許請求
    の範囲第９項乃至第14項の１つに記載の方法。
JP62114397A 1987-03-06 1987-05-11 ３次元１トランジスタメモリセル構造とその製法 Expired - Lifetime JP2681887B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3707241 1987-03-06
DE3707241.2 1987-03-06

Publications (2)

Publication Number Publication Date
JPS63228742A JPS63228742A (ja) 1988-09-22
JP2681887B2 true JP2681887B2 (ja) 1997-11-26

Family

ID=6322436

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62114397A Expired - Lifetime JP2681887B2 (ja) 1987-03-06 1987-05-11 ３次元１トランジスタメモリセル構造とその製法

Country Status (7)

Country Link
US (1) US5025295A (ja)
EP (1) EP0282629B1 (ja)
JP (1) JP2681887B2 (ja)
KR (1) KR930001221B1 (ja)
AT (1) ATE82433T1 (ja)
DE (1) DE3782647D1 (ja)
HK (1) HK8995A (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247197A (en) * 1987-11-05 1993-09-21 Fujitsu Limited Dynamic random access memory device having improved contact hole structures
US5374576A (en) * 1988-12-21 1994-12-20 Hitachi, Ltd. Method of fabricating stacked capacitor cell memory devices
US20010008288A1 (en) * 1988-01-08 2001-07-19 Hitachi, Ltd. Semiconductor integrated circuit device having memory cells
US5180683A (en) * 1988-06-10 1993-01-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing stacked capacitor type semiconductor memory device
EP0455338A1 (en) * 1990-04-30 1991-11-06 STMicroelectronics, Inc. Dram cell structure
JP2551203B2 (ja) * 1990-06-05 1996-11-06 三菱電機株式会社 半導体装置
KR930009131B1 (ko) * 1991-04-24 1993-09-23 삼성전자 주식회사 초고집적 반도체 메모리장치의 제조방법
US5192702A (en) * 1991-12-23 1993-03-09 Industrial Technology Research Institute Self-aligned cylindrical stacked capacitor DRAM cell
US5461005A (en) * 1991-12-27 1995-10-24 At&T Ipm Corp. Method of forming silicide in integrated circuit manufacture
US5880022A (en) * 1991-12-30 1999-03-09 Lucent Technologies Inc. Self-aligned contact window
US5627092A (en) * 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
KR0141950B1 (ko) * 1994-12-22 1998-06-01 문정환 반도체소자의 제조방법
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
GB2324408A (en) * 1997-01-21 1998-10-21 United Microelectronics Corporation Forming DRAM cells
US6187656B1 (en) * 1997-10-07 2001-02-13 Texas Instruments Incorporated CVD-based process for manufacturing stable low-resistivity poly-metal gate electrodes
TW396508B (en) * 1999-01-05 2000-07-01 Mosel Vitelic Inc A method for forming trench isolation
JP3972846B2 (ja) * 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
CN102938378B (zh) * 2011-08-16 2015-06-17 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
CN108831884A (zh) * 2018-06-08 2018-11-16 长鑫存储技术有限公司 存储器结构及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4668973A (en) * 1978-06-19 1987-05-26 Rca Corporation Semiconductor device passivated with phosphosilicate glass over silicon nitride
US4403394A (en) * 1980-12-17 1983-09-13 International Business Machines Corporation Formation of bit lines for ram device
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPS5982761A (ja) * 1982-11-04 1984-05-12 Hitachi Ltd 半導体メモリ
JPS59175153A (ja) * 1983-03-23 1984-10-03 Nec Corp 半導体集積回路装置
JPS60152058A (ja) * 1984-01-20 1985-08-10 Toshiba Corp 半導体記憶装置
JPS60227461A (ja) * 1984-04-19 1985-11-12 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置
US4710897A (en) * 1984-04-27 1987-12-01 Kabushiki Kaisha Toshiba Semiconductor memory device comprising six-transistor memory cells
US4658283A (en) * 1984-07-25 1987-04-14 Hitachi, Ltd. Semiconductor integrated circuit device having a carrier trapping trench arrangement
JPS6154661A (ja) * 1984-08-24 1986-03-18 Toshiba Corp 半導体装置の製造方法
JPS61144863A (ja) * 1984-12-19 1986-07-02 Hitachi Ltd 半導体記憶装置およびその製造方法
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
US4649625A (en) * 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
JPS62136069A (ja) * 1985-12-10 1987-06-19 Hitachi Ltd 半導体装置およびその製造方法
EP0236089B1 (en) * 1986-03-03 1992-08-05 Fujitsu Limited Dynamic random access memory having trench capacitor
JPS63207171A (ja) * 1987-02-24 1988-08-26 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ装置及びその製造方法

Also Published As

Publication number Publication date
US5025295A (en) 1991-06-18
EP0282629B1 (de) 1992-11-11
HK8995A (en) 1995-01-27
DE3782647D1 (de) 1992-12-17
ATE82433T1 (de) 1992-11-15
KR930001221B1 (ko) 1993-02-22
KR880011926A (ko) 1988-10-31
EP0282629A1 (de) 1988-09-21
JPS63228742A (ja) 1988-09-22

Similar Documents

Publication Publication Date Title
JP2681887B2 (ja) ３次元１トランジスタメモリセル構造とその製法
US5547893A (en) method for fabricating an embedded vertical bipolar transistor and a memory cell
KR100320332B1 (ko) 반도체 장치 및 그 제조 방법
US6806137B2 (en) Trench buried bit line memory devices and methods thereof
KR100650468B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
US4918502A (en) Semiconductor memory having trench capacitor formed with sheath electrode
US6008513A (en) Dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-space bit lines
KR100403066B1 (ko) 반도체 메모리 셀 어레이 구조물 형성 방법
US20020113237A1 (en) Semiconductor memory device for increasing access speed thereof
US20020158272A1 (en) Semiconductor device
US6384441B1 (en) Semiconductor device and method of manufacturing the same
US6242809B1 (en) Integrated circuit memory devices including titanium nitride bit lines
US20030068857A1 (en) Semiconductor integrated circuit device and method of manufacturing the same
KR100325472B1 (ko) 디램 메모리 셀의 제조 방법
KR0151012B1 (ko) 매몰 비트라인 디램 셀 및 제조방법
US5795804A (en) Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM)
US5536673A (en) Method for making dynamic random access memory (DRAM) cells having large capacitor electrode plates for increased capacitance
US5563088A (en) Method for fabricating a stacked capacitor in a DRAM cell
JP4334811B2 (ja) 半導体装置の製造方法
US6486516B1 (en) Semiconductor device and a method of producing the same
US6903022B2 (en) Method of forming contact hole
EP4429434A1 (en) Integrated circuit devices and methods of manufacturing the same
JPH08288407A (ja) 半導体メモリ装置およびその製造方法
US6313006B1 (en) Method of field implantation
JP2001230383A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070808

Year of fee payment: 10