JPS63207171A - 半導体メモリ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１個のメモリセルに７個のビット線コンタク
トを有する７個のＭＩＳ型トランジスタと１個の縦形キ
ャパシタからなる／トランジスタ形メモリセルを有する
半導体メモリ装置とその製造方法に関する。

〔従来の技術〕

従来の、７個のメモリセルに７個のビット線コンタクト
を有する／トランジスタ形メモリセルの平面図と断面図
を第６図と第り図に示す。これは、中高らの、テクニカ
ル・ダイジェスト・オプ・インターナショナル・エレク
トロン−デバイス・ミーティング（Ｓ、　Ｎａｋａｊｉ
ｍａ　、　Ｋ、　Ｍｉｕｒａ　、　Ｋ、　Ｍｉｎｅｇｉ
ｓｈｉａｎｄ　Ｔ、　Ｍｏｒｉｅ　；　Ｔｅｃｈｎｉｃ
ａｌ　Ｄｉｇｅｓｔ　ｏｆ工ｎｔｅｒｎａｔｉｏ　−ｎ
ｂｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉ
ｎｇ　ｐｐ−２１１Ｏ−２’Ａ３（／り♂１Ｉｔ）に開
示されている。ここで、／はシリコン基板、／ｒはシリ
コン酸化膜、２３は電荷を蓄積するセルキャパシタの電
極として作用するシリコン薄膜、２μはセルキャパシタ
の絶縁体薄膜、２乙はセルプレートとして作用するシリ
コ／薄膜、２７はシリコン酸化膜１．２♂はゲート絶縁
膜として作用するシリコン酸化膜、λりはワード線とし
て作用するシリコン薄膜、３／は層間絶縁膜として作用
するシリコン酸化膜、３３はコンタクトホール、３１Ｌ
はビット線、１１０はシリコン酸化膜／ｒが形成されて
いない溝側壁上部（Ｄ　シＩＪ　：ｒン基板領域、／３
１はソース、ドレインとして作用する計拡散層である。

この構造は、メモリセルキャパシタの電荷蓄積電極２３
がシリコン酸化膜／ｒに形成された開口部／１０を除い
てシリコン基板／から分離されているのでα線入射によ
りシリコン基板に生成される電荷をほとんど収集しない
ため、α線ンフトエラー耐性が大きいという第１の利点
を有する。また、メモリセルキヤバタの電極２３がメモ
リセルの周囲をとり囲んで溝内に埋込んで形成されてい
るので、即ち、とり囲んだ長さの延長が長いので溝が浅
くても大きなキャパシタ容量が実現できるという第２の
利点を有する。

更に、メモリセル間が溝により分離されているので、メ
モリセル間を接近させてもメモリセル間にパンチスルー
電流が流れないという第３の利点を有する。

第ｉｏ図（ａ）〜（、）は、第６図及び第り図の従来の
メモリセル構造の製作工程を第ｒ図Ａ　−Ａ’断面にそ
って説明する図である。

まず、基板濃度ＩＯ１′〜／Ｑ′６０Ｉｎ−”程度のシ
リコン基板ｌ（第１０図（ａ））の上に熱酸化により３
０〜ｊＯｎｍ　　のシリコン酸化膜／弘を形成し、その
上に、Ｏ’ＶＤ法により／　００〜／　ｊ　Ｏｎｍのシ
リコン窒化膜／！及び２００〜／　０００　ｎｍのシリ
コン酸化膜／６を堆積し、次に格子状にバタンニングし
たレジスト１７をマスクとして、シリコン酸化膜１６、
シリコン窒化膜／ｊ及びシリコン酸化膜、／弘の３層膜
を、（３Ｆ、ガス及びＩＩ２　ガスを用いた反応性イオ
ンエツチング（以後ａＩＥという。）法によってエツチ
ングする（第１Ｏ図（ｂ））。

次にレジスト／７を除去した後、前述の３層膜をマスク
としてシリコン基板／をＣＢｒＰ、ガスを用いたＲＩＥ
法によりエツチングすることにより＃１０／を形成する
（第ｉｏ図（Ｃ）　）　、この場合、溝の幅はＯ１！μ
ｍ〜／μｍ１深さはλ〜≠μｍである。

次に、シリコン酸化膜／ｌを緩衝弗酸液で除去した後、
硝酸と弗酸の混合液によって溝内面に露出したシリコン
／の表面をｊ００λ程度エツチングし、几ＩＥによって
生じた汚染、ダメージ層を除去し、しかる後に、熱酸化
によシ溝内面に３０〜ｊ　Ｏｎｍのシリコン酸化膜／ｒ
を形成し、その上に、ＯＶＤ法により７００〜／ｒＯｎ
ｍのシリコン酸化膜／りを堆積する（第１Ｏ図（ｄ））
。ここで残された溝を溝１０２とする。

次に、／、　Ｊ−〜λμｍのレジスト２ｏにより溝１０
２を埋込む。次いで、レジストのＲＩＥ　に対してエツ
チング耐性を有する材料１例えばスピンオンガラス２／
を厚さｌＯＯ〜／　３０　ｎｍ程度塗布し、さらにレジ
スト２２を塗布して、バタンニングを施す（第１Ｏ図（
ｅ））。

レジストのバタンニングでは、レジストの抜きパタン３
００を、格子状の溝１０／により囲まれた２つの島状の
シリコン基板領域２００当だシ／ケの割合いで、かつ２
つのシリコン基板領域２００の一部に重ねて規則的に形
成する（第１０図（ｆ））。

なお、第１Ｏ図（ｆ）はメモリセルの平面的な配置を示
している。

次にレジスト２２をマスクにスピン・オン・ガラス２／
をＣＦ４ガス及びＨ！ガスを用いたＲＩＥ法によってエ
ツチングし、次いで、スピン・オン・ガラス２／をマス
クにレジスト２０を０□ガスを用いた［Ｅ法によシ、溝
側壁上部領域のシリコン酸化膜ｌり′が露出するまでエ
ツチングする（第１Ｏ図（ｇ））。

次に、緩衝弗酸液を用いて、シリコン酸化膜／り′及び
その下のシリコン酸化膜／ｒをエツチングして、溝側壁
上部のシリコン基板領域／１０を露出させ１次いで０２
ガスを用いた几ＩＥによりレジスト２０を除去する（第
１Ｏ図（ｈ））。

次に、ＣＶＤ法によりｎ形不純物、例えば燐または砒素
等を１０１８〜１０２００ｍ−３の濃度でドープしたシ
リコン薄膜２３を堆積する。シリコン薄膜２３の膜厚は
溝ｌＯコの全部は埋込まないように、溝１０２の溝幅の
１／３　　よシ薄くする。次にシリコン薄膜２３を０Ｂ
ｒＦ、ガスを用いたＲＩＥ法によりエッチバックし、溝
１０２の側壁にのみ該シリコン薄膜２３を残す（第１Ｏ
図（ｉ））。

次に、シリコン薄膜２３の表面を清浄化するだめの１例
えば６０−♂Ｏ′Ｃのアンモニヤ水ト過酸化水素の混合
液による洗浄を行い、次いでシリコン薄膜の上にｔｏ−
ｚｏｏλの絶縁体薄膜２≠を形成する（第１０図（Ｊ）
）。ここで、残された溝をａ７０３とする。絶縁体薄膜
２弘としては、シリコン薄膜２３を熱酸化して形成する
シリコン酸化膜、またはシリコン薄膜２３を熱酸化して
形成するシリコン酸化膜とＣＶＤ法等により形成したシ
リコン窒化膜の積層膜等を用い得る。また、上記の熱酸
化処理により、シリコン薄膜２３とシリコン基板ｌが接
している領域／１０において、シリコン薄膜２３中の不
純物がシリコン基板／の内部に拡散してｎ導電層２Ｊ−
が形成される。なお、計導電層、２夕の接合深さを深く
するため、絶縁体薄膜２≠の形成後に、窒素雰囲気中で
の熱処理を行っても良い。

次に、導電体薄膜として、燐をドープしたシリコン薄膜
２乙を溝１０３を埋込６ように堆積し。

次いでシリコン薄膜２乙をエッチバックして溝１０３の
内部にのみシリコン薄膜２乙を残す。その後、緩衝弗酸
液により表面に露出したシリコン酸化膜ｌりをエツチン
グして除去する（第１Ｏ図（ｋ））。ここで、シリコン
膜２乙の形成とエッチバックの方法は、シリコン薄膜２
３の場合と同じで良い。

次に、シリコン窒化膜／ｊを酸化マスクとして、熱酸化
を行い、溝１０／の上部を１００〜３００ｎｍのシリコ
ン酸化膜２７で被覆する。次いで、／１．Ｏ”Ｃ程度に
加熱したリン酸によりシリコン窒化膜ｌ！をエツチング
して除去する（第１Ｏ図（ｔ））。

次に、緩衝弗酸液によりシリコン酸化膜／≠をエツチン
グして除去し、シリコン基板／を熱酸化して！〜ｊＯｎ
ｍのシリコン酸化膜２１をゲート絶縁膜として形成し、
次に、２００−≠００ｎｍの燐をドープしたシリコン薄
膜２りと≠ｏｏ〜乙００　ｎｍのシリコ／酸化膜３０を
ＣＶＤ法により順次堆積する。その後、バタンニングし
たレジスト（図示せず）をマスクに、シリコン酸化膜３
０及びシリコン薄膜λりをＲＩＥ法によりエツチングし
てワード線としての配線を形成し、次に、例えば砒素を
イオン注入してＮ＋導電層／３／をソース、ドレインと
して形成する（第１Ｏ図ｈ）　）。

次に、シリコン酸化膜３／を層間膜として形成する。次
いでバタンニングしたレジスト３コをマスフに、シリコ
ン酸化膜３／にビット線へのコンタクトホール３３を形
成する（第１Ｏ図（ｎ））。

次に、例えばアルミニウム等の金属を用いて、ビット線
３≠を形成する（第１Ｏ図（０））。

以上が従来のメモリセル構造の製作工程である。

〔発明が解決しようとする問題点〕

従来のメモリセルでは、ビット線への接続をリングラフ
ィを用いてコンタクトホールを形成することにより行っ
ていたので、コンタクトホールとワード線及び溝エツジ
とをリソグラフィにおける合わせ余裕以上能して形成し
なければならず、第１／図に示すように、メモリセル面
積を３　（Ｆ＋ｆ）Ｘ２ＣＦ＋ｆ）＝６（Ｆ＋ｆ）２　
以下にできないという第７の欠点を有していた。

即ち、（イ）′〜に）′の寸法はマスクを用いたリソグ
ラフィーの合わせ余裕を見込んでいた。ここで、Ｆはバ
タンルール上の最小寸法％　ｆはバタンルール上の合わ
せ余裕寸法である。

また、メモリセルの配置を折返しビット線構成がとれる
ようにすると、第１２図に示すように、１　％　！Ｊ　
セル面ＰＲハＣＩ／ｌｐ＋２ｆ）ｘ２（ｐｘｒ）＞Ａ（
Ｆ＋ｆ）２（一般にＦ）ｆである）となり、必要以上に
メモリセル面積を大きくしなければならないという第２
の欠点を有していた。

更に、従来例においては、コンタクトホールに対して、
マスク合わせ余裕を見込んだ、より大面積のパッド部を
設けたビット線を用いる必要があり、高密度化を阻止し
ていた。その理由は、従来例においては、エツチングに
よりビット線を形成していたが、Ｓｉと配線金属とのエ
ツチング比を高くとれないため、ビット線パターンの位
置合わせ誤差が大きく、コンタクトホールを介して下地
のＳｉが露出した部分があると、引き続くエツチング工
程でこの下地Ｓｉ　（更に詳しくは、ソース・ドレイン
として動作するＮ＋拡散層）もエツチングされてしまう
。ゆえに、この点を防ぐため、ビット線の幅方向にもマ
スク合わせ余裕を見込んでビット線の一部を太くする必
要があったためである。

〔問題を解決するための手段〕

このような問題を解決するために、本発明はメモリセル
のコンタクトホールをワード線の側面に形成される絶縁
膜と溝エツジ、即ち、溝上部に設けた厚い絶縁膜の端部
で自己整合的に規定して形成するとともに、ビット線形
成時にエツチングを用いずリフトオフやシリサイドの選
択形成によりビット線を形成することによりコンタクト
ホール部での配線幅を太くしないでビット線を形成する
ようにしたものである。

〔作　用〕 本発明は、メモリセルのコンタクトホールを自己整合的
に形成し、かつビット線を幅の広い部分、即ちコンタク
トパッドなしで形成していることを最も主要な特徴とし
ている。そのため、図６に示すように、メモリセル面積
を（２，ｊＦ−１−２ｆ）　Ｘ、２Ｆと小さくできる。

たとえば、ｆ＝０．３″Ｆ　とすると。

本発明によるメモリセルの面積は７Ｆ２であシ、従来の
メモリセル面積は／３．Ｊ−Ｆ２であるので、同一バタ
ンルールのもとで、メモリセル面積を約半分にできる。

また１本発明によるメモリセルを折返しビット線構成が
とれるように配置しても、図７に示すように、メモリセ
ル面積は Ｃ３，３Ｆ＋ｆ）×２Ｆ−♂Ｆ２（ｆ＝０．ｊＦ　）　
　であり、はとんど面積は増加しない。

以下実施例により詳細を説明する。

〔実施例〕

以下の実施例では、ｎチャンネル形ＭＯ８ＦＥＴを基本
に説明するが、導電形をすべて逆にすればＰチャンネル
形にできる。また、シリコン基板として、エピタキシャ
ルウェハを用いても良い。

実施例／ 第１図（ａ）〜（ｂ）は、本発明の第７の実施例を説明
する図である。第１図（、）は、本発明の第１の実施例
の半導体メモリの平面図、第１図（ｂ）は、第１図（、
）のＡ　−Ａ’断面図である。これらの図において、数
字は第ｒ図、第り図及び第１Ｏ図の従来例の数字に対応
する・ 本実施例では、コンタクトホール３３がワード線として
作用するシリコン薄膜−タとシリコン酸化膜２７のエツ
ジで規定されて自己整合的に形成されており（即ち、第
１図、第２図における（−ｒ）〜に）のすべての部分が
自己整合的に形成されており）。

また層間絶縁膜として作用するシリコン酸化膜３／が１
つのシリコン薄膜λりの上面（更に詳しくは酸化膜３０
）上にエツジが位置して重なり。

かつコンタクトホールが形成されていないほうの「２つ
のシリコン薄膜２りの間隙部」を被覆して形成されてい
る。また、シリコン酸化膜／ｒが形成されていない溝側
壁上部のシリコン基板領域Ｉ１０は、溝１０／で囲まれ
たシリコン基板領域の長辺に延伸して形成されている。

（即ち、第ｒ図と比較すれば明らかなように、欠損部Ｉ
１０はセルの短辺のみならず長辺の一部にまで及んでい
る）なお、溝１０／で囲まれたシリコン基板領域の幅Ｗ
がバタンルール上の最小寸法と合わせ余裕寸法の２倍の
和より大きい場合には、シリコン基板領域／１０は上記
長辺に延伸して形成されていなくても良いのは明らかで
ある。また、ビット線３弘のコンタクトホール３３の部
分での幅は、コンタクトホールが形成されていない部分
の幅と等しく形成されている。なお、コンタクトホール
３３の部分でのビット線の幅は、バタンルール上の最小
寸法以上であれば特に制限されない。

、実施例λ 第２図（ａ）〜（ｂ）は、本発明の第２の実施例を説明
する図である。第２図（ａ）は、本発明の第２の実施例
の半導体メモリの平面図、第２図（ｂ）は、第２図（、
）のＡ−Ａ’断面図である。これらの図において、第７
図と同じ数字は、第１図の数字に対応する。

本実施例では、ワード線として作用するシリコン薄膜λ
りの上面と側面が、シリコン窒化膜夕／とシリコン窒化
膜夕≠により被覆されており、コンタクトホール３３が
シリコン薄膜λりとシリコン酸化膜２７のエツジで規定
されて自己整合的に形成されており、また１層間絶縁膜
として作用するシリコン窒化膜よ≠とシリコン酸化膜Ｊ
′Ｊ−の積層膜が、２つのシリコン薄膜２りに重なり、
かつコンタクトホールが形成されていないλつのシリコ
ン薄膜の間を被覆して形成されており、ビット線３≠が
ｎ形にドープされたシリコン薄膜Ｊ″７とシリコン薄膜
！７の上に自己整合的に形成された金属からなる導電性
薄膜Ｊ′ｇの多層構造導電体により形成されている。

この構造では、Ｎ＋導電層／３／とｎ形にドープされた
シリコン薄膜タフは材質はともにシリコンであり、コン
タクト抵抗は無視できる程度に小さい。また、ｎ形にド
ープされたシリコン薄膜タフとその上の導電性薄膜夕♂
は、全配線領域において接触しているので、両者の実効
的なコンタクト面積は大きい。

従来例では、コンタクトホール部でのみビット線を構成
する金属膜とＮ＋導電層が接触しているので、この両者
間の接触抵抗は上記のシリコンどうしの接触抵抗に比べ
て大きいので、コンタクトホールサイズの縮小とともに
、コンタクト抵抗がコンタクトホールサイズに逆比例し
て急激に増加するという問題があったが、本実施例では
、コンタクトホールサイズが縮小しても、上述のごとく
コンタクトホール内の抵抗はシリコンどうしの接触ゆえ
無視できるほど小さいので、コンタクトホールサイズの
縮小に対して、この部分の抵抗は実質上はとんど変化し
ないものとみなせる上、更に導電性薄膜Ｊ″♂とシリコ
ン薄膜タフとの実効的な接触面積は大きいので、トータ
ルのコンタクト抵抗（即ち、計導電層→ｎ形ドープシリ
コン薄膜→金属からなる導電層に至る抵抗）が急激に増
加するということはない。

また、シリコン薄膜コタの上面と側面がシリコン窒化膜
により被覆されているので、層間絶縁膜形成工程以降の
可動イオンによる汚染やＰＳＧ膜。

ＢＰＳＧ膜の低温フローとして行うウェット雰囲気中で
の熱処理による１導電層のシート抵抗変化を防止できる
。

実施例３ 第３図（、）〜（ｂ）は、本発明の第３の実施例を説明
する図である。第３図（ａ）は１本発明の第３の実施例
の半導体メモリの平面図、第３図（ｂ）は、第３図（ａ
）のＡ−Ａ’断面図である。これらの図において、数字
は第２図の数字に対応する。

本実施例では、ワード線を構成するシリコン薄膜コタが
、ワード線方向のメモリセルピッチ毎に、溝で囲まれた
半導体基板表面領域と、溝が形成された領域の上を交互
に通過して形成されており、かつコンタクトホール３３
がビット線方向のメモリセルピッチ毎に、ワード線方向
に直線的に並んで形成されている。

この構造では、一本のワード線を選択して。

Ｈｉｇｈ　レベルにしても、注目するメモリセルのワー
ド線方向の隣接メモリセルは必ずＯＦＦ状態であるので
、折り返しビット線構成が実現でき、センスアンプの安
定動作が可能となる。

なお、本発明は平面的レイアウトのみが第２図に示す第
２の実施例と異なるのみであり、本質的には同じである
ので、第２図の構造を実現する製造工程と同様にして実
現できることは言うまでもない。

実施例弘 第４図（ａ）〜（ｄ）は、本発明の第４の実施例（即ち
第１図に示す第７の実施例の構造を実現する製造方法の
例）を説明する図であり、第７図（、）の人−Ａ′に沿
った断面を図示しである。第弘図（ａ）に至る製造方法
は、従来例として示した第７０図（、）〜（４）と同じ
であるので、本実施例では省略する。また、第４図（、
）〜（ｄ）において、第１Ｏ図（ａ）〜（６）及び第１
図（、）〜（ｂ）と同じ数字は、第１０図（、）〜（４
）及び第１図（、）〜（ｂ）に対応する。

第１Ｏ図（ａ）〜（６）の製造工程を経た後、ボロンの
イオン注入を行い、１１１１Ｏ７で囲まれたシリコン基
板表面にシリコン基板／よりボロン濃度の高いＰ形溝電
層ｊＯを形成する。なお、第１図においては、この高濃
度Ｐ型層　１０は特に形成していない例を示した。Ｒμ
ち、このＰ型層Ｊ−０は必須ではなく好ましい態様であ
るので第１図においては省略しである。次いで、緩衝弗
酸液により、シリコン酸化膜ｌ≠をエツチングして除去
する。このとき、シリコン酸化膜２７の表面もエツチン
グされる。その後、シリコン基板／を熱酸化してｊ〜ｊ
Ｏｎｍのシリコ／酸化膜２ｔをゲート絶縁膜として形成
し、次に２００−≠００　ｎｍの燐をドープしたシリコ
ン薄膜λりと２００　＝　ｕ　００　ｎｍ　のシリコン
酸化膜３０を順次堆積する。その後、バタンニングした
レジスト（図示せず）をマスクに、シリコン酸化膜３０
及びシリコン薄膜λりをＲＩｎ法によりエツチングして
ワード線としての配線を形成する（第４図（ａ））。

次に、緩衝弗酸液により、露出したシリコン酸化膜、２
ｇをエツチングして除去する。このとき。

シリコン酸化膜２７及びシリコン酸化膜３０の表面も一
部エッチングされる。次いで、シリコン基板／を熱酸化
して、露出したシリコン基板表面及びシリコン薄膜λり
の側面に５〜ｌｒ　Ｏｎｍのシリコン酸化膜Ｊ′３を形
成する。その後、例えば、砒素をイオン注入してＮ　導
電層／３／をソース。

ドレインとして形成する（第４図（ｂ））。

次に、層間絶縁膜としてシリコン酸化膜３／を堆積し、
レジスト３２を２つのシリコン薄膜２りに重なり、かつ
溝側面の計導電層２夕が形成されている２つのシリコン
薄膜コタの間を被覆するようにバタンニングして形成す
る。この際のバター二／グは、層間絶縁膜３１の両端部
がゲート配線λりの上面のどこかにあれば良く、極めて
大まかな位置合わせで良い。

ルから離れており、コンタクトホールの周囲側壁として
は何ら作用していない点が本発明の特徴の７つである。

その後、レジスト３２をマスクに、シリコン酸化膜３１
をＲＩＥ法によりエツチングする。このとき、コンタク
トホール３３がシリコン薄膜λりの側面に枠状に残るシ
リコン酸化膜ｊ３とシリコン酸化膜３／の積層膜と１辺
で接し、シリコン酸化膜２７のエツジで他の３辺を接す
る形で囲まれた領域に自己整合的に形成される（第４図
（Ｃ））。

ゆえに、第１図で示す（イ）〜に）の各部分は、マスク
を用いたリングラフイーの合わせ余裕寸法に比べ極めて
小さく形成できる。

次に、ビット線領域が残らないようにレジストをバタン
ニングしく図示せず）、その後、例えばＡｔをスパッタ
法により堆積し、す７トオフ法によりビット線３弘を形
成する（第４図（ｄ））。

以上が、実施例≠の半導体メモリの製造方法である。

実施例！ 第５図（ａ）〜（ｊ）は、本発明の第５の実施例（即ち
第２図に示す第２の実施例の構造を実現する製造方法の
例）を説明する図である。特にことわらない限り、第２
図（、）のＡ−Ａ’に沿った断面を図示している。第５
図（ａ）に至る製造方法は、従来例として示した第１Ｏ
図（ａ）〜（４）と同じであるので、本実施例では省略
する。また、第５図（ａ）〜（ｊ）において第１Ｏ図（
ａ）　〜（／Ｊ及び第２図（ａ）　〜（ｂ）と同じ数字
は、第１Ｏ図（ａ）〜（６）及び第２図（ａ）〜（ｂ）
に対応する。

第１０図（ａ）〜（イ）の製造工程を経た後、ポロンの
イオン注入を行い、溝１０／で囲まれたシリコン基板表
面にシリコン基板／よりボロン濃度が高いＰ形溝電層１
０を形成する。次いで、緩衝弗酸液によシ、シリコン酸
化膜／弘をエツチングして除去する。このとき、シリコ
ン酸化膜２７の表面も一部エソチングされる。その後、
シリコン基板／を熱酸化してオ〜！Ｏ１ｍのシリコン酸
化膜２どをゲート絶縁膜として形成し、次に２００〜ｔ
ｔｏ。

ｎｍの燐をドープしたシリコン薄膜２りと、！θ〜、／
　２０　ｎｍのシリコン窒化膜！／、／！０−１／−０
０ｎｍのシリコン酸化膜ｊ２を順次堆積する。その後、
バタンニングしたレジスト（図示せず）をマスクに、シ
リコン酸化膜ｊ２、シリコン窒化膜！／、シリコン薄膜
２りをＲＩＥ法により　エツチングしてワード線として
の配線を形成する（第５図（ａ））。

次に、緩衝弗酸液により、露出したシリコン酸化膜２♂
をエツチングして除去する。このとき、シリコン酸化膜
２７及びシリコン酸化膜ｊ２の表面も一部エッチングさ
れる。次いで、シリコン基板ｌを熱酸化して、露出した
シリコン基板表面及びシリコン薄膜２りの側面に夕〜♂
Ｑ　ｎｍのシリコン酸化膜ｊ３を形成する。その後、例
えば、砒素をイオン注入してＮ＋導電層／３／をソース
。

ドレインとして形成する（第５図（ｂ））。

次に、層間絶縁膜として、シリコン窒化膜よ≠とシリコ
ン酸化膜Ｊ′夕を順次堆積する（第５図（Ｃ））。

次に、レジストタロを、λつのシリコン薄膜λりに重な
り、かつ溝側面のＮ＋導電層２ｊが形成されているλつ
のシリコン薄膜コタの間を被覆するようにバタンニング
する。その後、レジストタロ乙をマスクに、シリコン酸
化膜Ｊ−Ｊ−とシリコン窒化膜ｔｇをＲＩＥによりエツ
チングする。このとき。

コンタクトホール３３が、シリコン薄膜λりの側面に枠
状に残るシリコン酸化膜Ｊ″３、シリコン窒化膜Ｊ−≠
及びシリコン酸化膜！夕の積層膜とシリコン酸化膜２７
のエツジで囲まれた領域に自己整合的に形成される（第
５図（ｄ））。

次に、コンタクトホール３３の領域で計導電層／３／に
接触させてシリコン薄膜Ｊ″７を堆積し、これに積層し
てシリコン窒化膜！♂を堆積する。

なお、シリコン薄膜タフとシリコン窒化膜！−１の間に
！〜／　Ｏｎｍのシリコン酸化膜を形成しておいても良
い。次いで、レジスト（図示せず）をビット線を形成す
る領域に残るようにバタンニングし、このレジストをマ
スクにシリコン窒化膜夕ｔを几ＩＥによりエツチングす
る（第５図（ｅ）、第夕図Ｃｏ　）　、なお、第５図（
ｆ）は、第２図（ａ）のＢ−Ｂ’に沿った断面図である
。

次いで、シリコン窒化膜！♂をマスクとして、シリコン
薄膜！７を選択酸化し、シリコン窒化膜Ｊ″？で被覆さ
れていなかったシリコン薄膜タフの領域をシリコン酸化
膜ｊりにかえる。

その後、選択酸化のときにシリコン窒化膜夕♂の上に形
成された薄いシリコン酸化膜を弗酸系溶液でエツチング
して除去し、つぎに、７６０〜１１０°Ｃに加熱された
熱リン酸によりシリコン窒化膜！？をエツチングして除
去する（第５図（ｇ）。

第５図（ｈ））。なお、第５図（ｈ）は、第２図（ａ）
のＢ−Ｂ′に沿った断面図である。

次いで、酸化されなかったシリコン薄膜！７の表面を露
出させ、その上にＭｏ薄膜（図示せず）をスパッタ法に
より堆積する。その後、弘！Ｏ〜ｔｏｏ’ｃの熱処理に
よりシリコン薄膜！７と上記Ｍｏ薄膜を反応させ、モリ
ブデンシリサイド層乙Ｏを形成する。つぎに、未反応の
ＭＯを、例えば、硫酸と過酸化水素水の混合液でエツチ
ングして除去し、その後、♂ｊＯ〜１０００’Ｃで熱処
理してモリブデンシリサイド層６０の抵抗を下げる（第
夕図（Ｉ）、第夕図（ｊ））。第６図（ｊ）は、第２図
（ａ）のＢ−Ｂ’に沿った断面図である。なお、上記の
Ｍ。

のかわりに、Ｔｉ、　Ｗ、　Ｔａなどの高融点金属を用
いてこれらのシリサイド層を形成しても良いことは言う
までもない。また、シリコン薄膜タフの上に、Ｗの選択
ＯＶＤ法によりＷ薄膜を成長させても良い。

以上が、実施例ｊの半導体メモリの製造方法である。

〔発明の効果〕

以上説明したように、この発明は、ビット線を接続する
コンタクトホールを、コンタクトホールの一方の端部と
ワード線の対向する端部間の寸法及びコンタクトホール
の他方の端部と溝側面に形成された絶縁膜の対向する端
部間の寸法のいずれもが、マスクを用いたリングラフィ
の合わせ余裕以下の寸法になっているので、メモリセル
面積を小さくできるという効果を有する。

また、シリコン薄膜と導電性薄膜から成る多層導電性薄
膜をビット線として用いる発明は、ビット線とＭＩＳ型
トランジスタのソースまたはドレインを接続するコンタ
クトホールのサイズが小さくなっても、シリコン薄膜と
その上の導電性薄膜の実効的な接触面積が大きいのでコ
ンタクト抵抗が急激に大きくならないという効果を有す
る。

また、メモリセルの配置を折返しビット線構成がとれる
ようにする発明は、カップリングによシピット線に誘起
されるノイズのセンスアンプへの影響を軽減でき、セン
スアンプの動作を安定にする効果を有する。

更に、製造方法に関する発明は、ビット線を構成する導
電性薄膜をエツチングしてビット線を形成する方法を用
いておらず、その代替工程としてリフトオフ技術、又は
シリサイドの選択形成技術を用いているので、仮にビッ
ト線が幅方向にずれて、コンタクトホール内に下地のＮ
　拡散シリコン面が露出してもこの部分がエツチングさ
れる心配がないので、コンタクトホール領域を通過する
部分でのビット線の幅を太くする必要がなく、その結果
、ビット線ピッチをつめることができ、結果としてメモ
リセル面積を小さくできるという効果を有する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図。第２図は本発
明の第２の実施例を示す図。第３図は本発明の第３の実
施例を示す図、第弘図は本発明の第４の実施例を示す図
。第５図は本発明の第５の実施例を示す図。第２図は本
発明のメモリセルで実現できるバタンルール上の最小面
積を説明する図。第７図は本発明のメモリセルで折返し
ビット線構成ができるようにメモリセルを配置するとき
実現できるバタンルール上の最小メモリセル面積を説明
する図。第ｒ図及び第り図はメモリセルの従来例の平面
図と断面図。第１Ｏ図はメモリセルの従来例の製造方法
を図す図。第１１図はメモリセルの従来例で実現できる
バタンルール上の最小メモリセル面積を説明する図。第
１２図はメモリセルの従来例で折返しビット線構成がで
きるようにメモリセルを配置するとき実現できるバタン
ルール上の最小メモリセル面積を説明する図。 ／　・・・半導体基板、／ｌ、／Ａ、／Ｉｒ、／９゜／
り’、２７．　、．２Ｆ、　　３０．　３／、　　！２
．　　、ｒ３゜夕！、ｊり・・・シリコン酸化膜、／ｊ
、ｊ／、夕≠。 ｊ　Ｉ−・・シリコン窒化膜％　／７，２０．２２，３
２゜２１・・・レジスト、２≠・・・絶縁体薄膜％２／
・・・スピン・オン・ガラス、２３．２１．．２９．Ｊ
″７・・・シリコン薄膜、２ｊ、／３／・・・Ｎ＋導電
層、　３３・・・コンタクトホール、３弘・・・ビット
線、夕Ｏ・・・Ｐ形溝電層、！ざ・・・導電性薄膜、ｔ
ｏ・・・モリブデンシリサイド層、／、０／、１０２．
１０３・・・溝、／１０・・・溝側壁上部のシリコン基
板領域、２００・・・溝で囲まれた島状のシリコン基板
領域、３００・・・レジストの抜きバタン、Ｆ・・・バ
タンルール上の最小寸法、ｆ・・・バタンルール上の合
わせ余裕寸法、Ｗ・・・溝で囲まれたシリコン基板領域
の幅。 茅ｌ田 （Ｑ） （レノ 峯２　回 ｔユＪ （レジ 磨ｆ個 ！ｒ圀 茅ｊ呪 茅７父 茅８圀 を９　固 奢７０剖 ￥−１０圀 謬１０閉 芒１０田 峯ｌ／図 峯／２ｆｆｉ

Claims (7)

【特許請求の範囲】
1. （１）キャパシタと当該キャパシタに連接されたＭＩＳ
   型トランジスタを単位のメモリセルとする半導体メモリ
   装置において、 メモリセル周辺の半導体基板に溝が形成さ れ、当該溝の内面に、側面の一部に設けられた開口部を
   除いて、第１の絶縁膜が形成され、上記開口部に接触し
   て半導体基板と反対の導電型の第１の導電型領域が形成
   され、上記溝内であって、上記第１の絶縁膜及び上記第
   １の導電型領域の表面を被って第１の導電性薄膜が形成
   され、更に上記溝内であって、上記第１の導電性範膜の
   表面を被って第２の絶縁膜が形成され、更に上記溝内で
   あって、上記第２の絶縁膜の表面を被い、かつ上記溝を
   埋め込んで第２の導電性薄膜が形成され上記第１の導電
   性薄膜、第２の絶縁膜及び第２の導電性薄膜で縦型キャ
   パシタが構成され、 当該縦型キャパシタの上記第１の導電型領 域にソースまたはドレイン領域が接続されてＭＩＳ型ト
   ランジスタが形成され、当該ＭＩＳ型トランジスタの上
   記縦型キャパシタと接続されていないソースまたはドレ
   イン領域はコンタクトホールを介してビット線と接続さ
   れ、上記ＭＩＳ型トランジスタのゲート電極は延長され
   てワード線を構成し、 上記コンタクトホールの周囲側壁が、上記 ゲート電極側の一部はゲート電極の側面に形　成された
   絶縁膜で形成され、他の部分は上記キャパスタの形成さ
   れた溝の上部に設けられた厚い絶縁膜のすそを引いた端
   部で形成されていることを特徴とする半導体メモリ装置
   。
2. （２）コンタクトホールの周囲側壁が自己整合的に形成
   され、よって上記コンタクトホールの一方の端部とゲー
   ト電極の対向する端部間の寸法及び上記コンタクトホー
   ルの他の端部と溝側面に形成された第１の絶縁膜の対向
   する端部間の寸法のいずれもが、マスクを用いたリソグ
   ラフィーの合わせ余裕以下の寸法となっていることを特
   徴とする特許請求の範囲第１項記載の半導体メモリ装置
   。
3. （３）ワード線の上面及び側面を包囲して少なくともシ
   リコン窒化膜が形成されており、かつビット線がシリコ
   ン薄膜と該シリコン薄膜の上に自己整合的に形成された
   導電体薄膜からなる多層構造導電体薄膜で構成されてい
   ることを特徴とする特許請求の範囲第１項記載の半導体
   メモリ装置。
4. （４）ワード線が、ワード線方向のメモリセルピッチ毎
   に、溝で囲まれた半導体基板表面領域と、溝が形成され
   た領域の上を交互に通過し、該溝で囲まれた半導体基板
   表面を通過するときにのみ活性なＭＩＳ型トランジスタ
   を構成して形成されていることを特徴とする特許請求の
   範囲第１項記載の半導体メモリ装置。
5. （５）キャパシタと当該キャパシタに連接されたＭＩＳ
   型トランジスタを単位のメモリセルとする半導体メモリ
   装置の製法において、 メモリセル周辺の半導体基板に溝を形成す る工程と、 該溝の底面と側面に、第１の絶縁膜を形成 する工程と、 該溝の側面の第１の絶縁膜の一部に開口部 を設け、溝側面の半導体基板の一部を露出させる工程と
   、 上記第１の絶縁膜及び上記溝側面の露出し た半導体基板の表面を被って、半導体基板と反対の導電
   形の導電層を形成する不純物を含んだ第１の導電性薄膜
   を形成する工程と、 上記第１の導電性薄膜の表面を被って第２ の絶縁膜を形成する工程と、 上記第２の絶縁膜の表面を被い、かつ上記 溝を埋込んで第２の導電性薄膜を形成する工程と、 上記埋込まれた溝の表面を被い、かつ溝に 囲まれた半導体基板表面の周辺の領域に重ねて厚い第３
   の絶縁膜を形成する工程と、 上記第３の絶縁膜に囲まれた半導体基板表 面に、ゲート絶縁膜として第４の絶縁膜を形成する工程
   と、 上記第３の絶縁膜及び第４の絶縁膜の表面 に、ワード線として第３の導電性薄膜を形成する工程と
   、 上記第３の導電性薄膜の両側の第３の絶縁 膜に囲まれた半導体基板表面に、ソースまたはドレイン
   として作用すべく半導体基板と反対の導電形を有する導
   電層を上記第１の導電性薄膜に接続して形成する工程と
   、 ワード線とビット線間の層間絶縁膜として 第５の絶縁膜を少なくともワード線の一方の側面に残存
   せしめて形成する工程と、 上記ワード線の側面に残存せしめた第５の 絶縁膜と一辺を接し、他の辺を上記溝部を被って形成さ
   れた厚い第３の絶縁膜のすそを引いた端部と接する態様
   でコンタクトホールを自己整合的に形成する工程と、 少なくとも上記コンタクトホール領域の一 部で、上記導電層と接触させてビット線を形成する工程 とを含むことを特徴とする半導体メモリ装置の製造方法
   。
6. （６）ワード線の形成工程がゲート絶縁膜の上に、表面
   がシリコン窒化膜を含む第１の多層絶縁膜で被覆された
   第３の導電体薄膜から成るワード線を形成する工程を含
   み、かつ、ワード線とビット線間の層間絶縁膜の形成工
   程がシリコン窒化膜を含む第２の多層絶縁膜を形成する
   工程を含み、 ビット線の形成工程がコンタクトホール領 域で、導電層と接触してシリコン薄膜を形成する工程と
   、 上記シリコン薄膜を選択酸化し、酸化され なかったシリコン薄膜からなるビット線を形成する工程
   と、 上記酸化されなかったシリコン薄膜の上に 自己整合的に導電性薄膜を形成する工程 を含むことを特徴とする特許請求の範囲第５項記載の半
   導体メモリ装置の製造方法。
7. （７）ビット線形成工程におけるシリコン薄膜の選択酸
   化を行う前に、選択酸化を行う領域のシリコン薄膜を、
   厚さ方向に一部エッチングして除去する工程を含むこと
   を特徴とする特許請求の範囲第６項記載の半導体メモリ
   装置の製造方法。