JP3161367B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＭＩＳ型電界効果トランジスタ
およびその製造方法に関する。
の製造方法に関し、特にＭＩＳ型電界効果トランジスタ
およびその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体集積回路は、フォトリソ
グラフィー工程を用いて製造されている。そして、素子
の集積度を向上するには、自己整合技術を用いてフォト
リソグラフィー工程時のマスク合わせマージンを縮小す
ることが重要である。このような技術に関しては、例え
ば特開昭６０−１９４５７０号公報、特開平４−３５４
１３７号公報、１９９５・インターナショナル・エレク
トロン・デバイセス・ミーティングのテクニカル・ダイ
ジェスト（1995, International Electron Devices Mee
ting Technical Digest）の６７９〜６８２頁等に記載
がある。
グラフィー工程を用いて製造されている。そして、素子
の集積度を向上するには、自己整合技術を用いてフォト
リソグラフィー工程時のマスク合わせマージンを縮小す
ることが重要である。このような技術に関しては、例え
ば特開昭６０−１９４５７０号公報、特開平４−３５４
１３７号公報、１９９５・インターナショナル・エレク
トロン・デバイセス・ミーティングのテクニカル・ダイ
ジェスト（1995, International Electron Devices Mee
ting Technical Digest）の６７９〜６８２頁等に記載
がある。
【０００３】コンタクトホールを自己整合的に開孔して
素子の高集積化を図る従来方法について、図５を参照し
て説明する。素子分離層１７は、分離用酸化膜１８、分
離用ゲート１３、上壁酸化膜１４と側壁酸化膜１５で構
成されている。分離用ゲート１３は必ずしも必要ではな
く、素子分離層１７は全て酸化膜等の絶縁膜で構成され
ていれば良い。素子分離層１７を形成後、上部を酸化膜
１６で覆ったゲート電極４を形成する。さらに、窒化シ
リコン膜を堆積してエッチバックをすると、ゲート側壁
５だけに窒化シリコン膜が残って、自己整合でコンタク
ト孔を開孔できる。次に、アルミ配線９を形成すると、
図５の構造になる。従来の自己整合コンタクトの製造方
法においては、この素子分離層１７をシリコン基板１か
ら上部に持ち上げることで形成している。
素子の高集積化を図る従来方法について、図５を参照し
て説明する。素子分離層１７は、分離用酸化膜１８、分
離用ゲート１３、上壁酸化膜１４と側壁酸化膜１５で構
成されている。分離用ゲート１３は必ずしも必要ではな
く、素子分離層１７は全て酸化膜等の絶縁膜で構成され
ていれば良い。素子分離層１７を形成後、上部を酸化膜
１６で覆ったゲート電極４を形成する。さらに、窒化シ
リコン膜を堆積してエッチバックをすると、ゲート側壁
５だけに窒化シリコン膜が残って、自己整合でコンタク
ト孔を開孔できる。次に、アルミ配線９を形成すると、
図５の構造になる。従来の自己整合コンタクトの製造方
法においては、この素子分離層１７をシリコン基板１か
ら上部に持ち上げることで形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、素子分
離層１７がシリコン基板１の上部に突出している構造で
は、素子の微細化に対応できなくなりつつある。その理
由の１つとして、微細化が進むと素子分幅も縮小する
が、それに伴い素子間の導通が起きやすくなることが挙
げられる。また他の理由として、ゲート電極４の加工精
度や均一性が低下することが挙げられる。すなわち、リ
ソグラフィーでゲート電極４の露光を行うと、ゲート電
極４が素子分離層１７に乗り上げた場所で、干渉効果に
よって露光のサイズが設計のサイズと大きくずれてくる
からである。
離層１７がシリコン基板１の上部に突出している構造で
は、素子の微細化に対応できなくなりつつある。その理
由の１つとして、微細化が進むと素子分幅も縮小する
が、それに伴い素子間の導通が起きやすくなることが挙
げられる。また他の理由として、ゲート電極４の加工精
度や均一性が低下することが挙げられる。すなわち、リ
ソグラフィーでゲート電極４の露光を行うと、ゲート電
極４が素子分離層１７に乗り上げた場所で、干渉効果に
よって露光のサイズが設計のサイズと大きくずれてくる
からである。
【０００５】これを解決する為に、図６に示すような、
素子分離層をシリコン基板１に埋め込んで表面を平坦化
した溝分離構造が知られている。しかしながら、素子分
離構造を溝分離にしてしまうと、上述した自己整合コン
タクトを実現できなくなってしまう。さらに溝分離構造
においては埋め込み膜２に酸化膜を用いているため、素
子分離形成後からゲート酸化までの酸化膜ウェットエッ
チング工程によって、溝端部の酸化膜が窪んでしまい、
その結果、ＭＯＳＦＥＴ動作に悪影響を及ぼすという問
題もある。
素子分離層をシリコン基板１に埋め込んで表面を平坦化
した溝分離構造が知られている。しかしながら、素子分
離構造を溝分離にしてしまうと、上述した自己整合コン
タクトを実現できなくなってしまう。さらに溝分離構造
においては埋め込み膜２に酸化膜を用いているため、素
子分離形成後からゲート酸化までの酸化膜ウェットエッ
チング工程によって、溝端部の酸化膜が窪んでしまい、
その結果、ＭＯＳＦＥＴ動作に悪影響を及ぼすという問
題もある。
【０００６】本発明は、これら課題を解決すべくなされ
たものであり、素子の集積度、ゲート電極の加工精度と
均一性、動作安定性等が向上したＭＯＳ型電界効果トラ
ンジスタ及び上部構造を実現しうる半導体装置およびそ
の製造方法を提供することを目的とする。
たものであり、素子の集積度、ゲート電極の加工精度と
均一性、動作安定性等が向上したＭＯＳ型電界効果トラ
ンジスタ及び上部構造を実現しうる半導体装置およびそ
の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
主表面を有する第１導電型の半導体基板と、前記半導体
基板の主表面上で素子形成領域を分離するように選択的
に形成され、少なくとも第１の絶縁材料で埋め込まれた
素子分離用の溝分離層と、前記素子形成領域表面に設け
たゲート絶縁膜と、前記ゲート絶縁膜上に設けたゲート
電極と、少なくとも第１の、あるいは、第２の絶縁材料
で構成されたゲート側壁と、前記溝分離層と前記ゲート
電極の間で前記半導体基板の主表面に形成された第２導
電型のソース・ドレイン領域と、第１の絶縁材料および
第２の絶縁材料に比べて高エッチング速度を有する第３
の絶縁材料で構成された層間絶縁膜とを備え、前記ソー
ス・ドレイン領域の表面に接触するように形成された導
電層の端部が、少なくとも前記溝分離層あるいは前記ゲ
ート側壁のどちらかにも接触し、前記溝分離層の埋め込
み膜と前記ゲート側壁が各々２層から成り、該２層の下
部領域は前記半導体基板に対する応力が小さい絶縁材料
で構成され、上部領域は前記層間絶縁膜に比べて高エッ
チング耐性を有する絶縁材料で構成されていることを特
徴とする半導体装置である。
主表面を有する第１導電型の半導体基板と、前記半導体
基板の主表面上で素子形成領域を分離するように選択的
に形成され、少なくとも第１の絶縁材料で埋め込まれた
素子分離用の溝分離層と、前記素子形成領域表面に設け
たゲート絶縁膜と、前記ゲート絶縁膜上に設けたゲート
電極と、少なくとも第１の、あるいは、第２の絶縁材料
で構成されたゲート側壁と、前記溝分離層と前記ゲート
電極の間で前記半導体基板の主表面に形成された第２導
電型のソース・ドレイン領域と、第１の絶縁材料および
第２の絶縁材料に比べて高エッチング速度を有する第３
の絶縁材料で構成された層間絶縁膜とを備え、前記ソー
ス・ドレイン領域の表面に接触するように形成された導
電層の端部が、少なくとも前記溝分離層あるいは前記ゲ
ート側壁のどちらかにも接触し、前記溝分離層の埋め込
み膜と前記ゲート側壁が各々２層から成り、該２層の下
部領域は前記半導体基板に対する応力が小さい絶縁材料
で構成され、上部領域は前記層間絶縁膜に比べて高エッ
チング耐性を有する絶縁材料で構成されていることを特
徴とする半導体装置である。
【０００８】また、本発明の半導体装置の製造方法は、
上記半導体装置を製造するための方法であって、自己整
合的にコンタクト孔を開孔する工程を含むことを特徴と
する半導体装置の製造方法である。
上記半導体装置を製造するための方法であって、自己整
合的にコンタクト孔を開孔する工程を含むことを特徴と
する半導体装置の製造方法である。
【０００９】本発明は、半導体基板に溝分離を形成し、
埋め込み膜とゲート電極横のゲート側壁に層間絶縁膜に
対して高エッチング耐性を有する絶縁膜を用いることに
より優れた効果を奏するものである。すなわち、本発明
においては、素子分離構造に溝分離を用いて表面を平坦
化するので、ゲート電極露光時に干渉効果を起こさず、
ゲート電極の加工精度と均一性が向上できる。また、本
発明においては、溝分離層の埋め込み膜とゲート側壁の
絶縁材料に、層間絶縁膜よりも高エッチング耐性を有す
る絶縁材料を用いることにより（例えば、埋め込み膜と
ゲート側壁に窒化シリコン、層間絶縁膜に酸化シリコ
ン）、リソグラフィー時にコンタクト孔の端部がゲート
側壁あるいは素子分離領域に乗り上げても正常な位置に
コンタクト孔を開孔することができ、自己整合コンタク
トを実現できる。
埋め込み膜とゲート電極横のゲート側壁に層間絶縁膜に
対して高エッチング耐性を有する絶縁膜を用いることに
より優れた効果を奏するものである。すなわち、本発明
においては、素子分離構造に溝分離を用いて表面を平坦
化するので、ゲート電極露光時に干渉効果を起こさず、
ゲート電極の加工精度と均一性が向上できる。また、本
発明においては、溝分離層の埋め込み膜とゲート側壁の
絶縁材料に、層間絶縁膜よりも高エッチング耐性を有す
る絶縁材料を用いることにより（例えば、埋め込み膜と
ゲート側壁に窒化シリコン、層間絶縁膜に酸化シリコ
ン）、リソグラフィー時にコンタクト孔の端部がゲート
側壁あるいは素子分離領域に乗り上げても正常な位置に
コンタクト孔を開孔することができ、自己整合コンタク
トを実現できる。
【００１０】また、窒化シリコンはシリコン基板に対す
る応力が大きいので、これが原因となって溝分離でリー
ク電流が発生したり、ゲート側壁下での劣化を促進され
る可能性がある。一方、本発明において、溝分離層の埋
め込み膜とゲート側壁を各々２層構造にして、大部分を
占める下部領域を半導体基板に対する応力が小さい絶縁
材料（例えば酸化シリコン）で構成し、エッチングのス
トッパーとなる上部領域を層間絶縁膜に比べて高エッチ
ング耐性を有する絶縁材料（例えば窒化シリコン）で構
成する態様によれば、その応力による問題が回避可能に
なる。
る応力が大きいので、これが原因となって溝分離でリー
ク電流が発生したり、ゲート側壁下での劣化を促進され
る可能性がある。一方、本発明において、溝分離層の埋
め込み膜とゲート側壁を各々２層構造にして、大部分を
占める下部領域を半導体基板に対する応力が小さい絶縁
材料（例えば酸化シリコン）で構成し、エッチングのス
トッパーとなる上部領域を層間絶縁膜に比べて高エッチ
ング耐性を有する絶縁材料（例えば窒化シリコン）で構
成する態様によれば、その応力による問題が回避可能に
なる。
【００１１】さらに、従来の溝分離構造においては、埋
め込み膜に酸化シリコンを用いていたため、溝端部での
酸化シリコンの窪みが生じるが、本発明において、少な
くとも溝の上部領域は酸化シリコン膜に比べて高エッチ
ング耐性を有する絶縁材料（例えば窒化シリコン）を用
いる態様によれば、溝端部に窪みができず、安定なＭＯ
ＳＦＥＴ動作を実現できる。
め込み膜に酸化シリコンを用いていたため、溝端部での
酸化シリコンの窪みが生じるが、本発明において、少な
くとも溝の上部領域は酸化シリコン膜に比べて高エッチ
ング耐性を有する絶縁材料（例えば窒化シリコン）を用
いる態様によれば、溝端部に窪みができず、安定なＭＯ
ＳＦＥＴ動作を実現できる。
【００１２】
【発明の実施の形態】以下、本発明の好適な実施形態
を、図面を参照して説明する。
を、図面を参照して説明する。
【００１３】図１は、本発明の半導体装置の第一の実施
形態を示すＭＯＳＦＥＴの模式的断面図である。図中の
ＭＯＳＦＥＴでは、第１導電型のシリコン半導体基板１
上に、素子形成領域を分離するように素子分離用溝分離
層が選択的に形成され、この溝分離層は窒化シリコン等
から成る埋め込み膜２で埋め込まれている。また、素子
形成領域表面にゲート絶縁膜３が設けられ、このゲート
絶縁膜３上にゲート電極４が設けられている。また、ゲ
ート電極４横の側壁として、窒化シリコン等から成るゲ
ート側壁５が設けられている。また、溝分離層とゲート
電極４の間の半導体基板１の主表面には、第２導電型の
ソース・ドレイン領域６が形成されている。また、窒化
シリコンに比べて高エッチング速度を有する酸化シリコ
ン等から成る層間絶縁膜７が設けられ、ソース・ドレイ
ン領域６の表面に接触する導電層（アルミ配線９）が設
けられている。
形態を示すＭＯＳＦＥＴの模式的断面図である。図中の
ＭＯＳＦＥＴでは、第１導電型のシリコン半導体基板１
上に、素子形成領域を分離するように素子分離用溝分離
層が選択的に形成され、この溝分離層は窒化シリコン等
から成る埋め込み膜２で埋め込まれている。また、素子
形成領域表面にゲート絶縁膜３が設けられ、このゲート
絶縁膜３上にゲート電極４が設けられている。また、ゲ
ート電極４横の側壁として、窒化シリコン等から成るゲ
ート側壁５が設けられている。また、溝分離層とゲート
電極４の間の半導体基板１の主表面には、第２導電型の
ソース・ドレイン領域６が形成されている。また、窒化
シリコンに比べて高エッチング速度を有する酸化シリコ
ン等から成る層間絶縁膜７が設けられ、ソース・ドレイ
ン領域６の表面に接触する導電層（アルミ配線９）が設
けられている。
【００１４】さらに、溝分離層の埋め込み膜２とゲート
壁５を、酸化シリコン等から成る層間絶縁膜７よりも高
エッチング耐性を有する窒化シリコン等の絶縁材料で構
成することにより、コンタクト孔８を自己整合で開孔し
ている。
壁５を、酸化シリコン等から成る層間絶縁膜７よりも高
エッチング耐性を有する窒化シリコン等の絶縁材料で構
成することにより、コンタクト孔８を自己整合で開孔し
ている。
【００１５】図２は、本発明の半導体装置の第二の実施
形態を示すＭＯＳＦＥＴの模式的断面図である。このＭ
ＯＳＦＥＴでは、溝分離層の埋め込み膜とゲート側壁に
２層構造（下部埋め込み膜２１と上部埋め込み膜２２、
下部ゲート側壁５１と上部ゲート側壁５２）を用いてい
る。下部埋め込み膜２１とゲート電極４直近の下部ゲー
ト側壁５１は、シリコンに対する応力が小さい酸化シリ
コン等の絶縁材料で構成してある。一方、上部埋め込み
膜２２と上部ゲート側壁５２は、酸化シリコン等から成
る層間絶縁膜７に比べて高エッチング耐性を有する窒化
シリコン等の絶縁材料で構成して、コンタクト孔８を自
己整合で開孔できるようにしている。
形態を示すＭＯＳＦＥＴの模式的断面図である。このＭ
ＯＳＦＥＴでは、溝分離層の埋め込み膜とゲート側壁に
２層構造（下部埋め込み膜２１と上部埋め込み膜２２、
下部ゲート側壁５１と上部ゲート側壁５２）を用いてい
る。下部埋め込み膜２１とゲート電極４直近の下部ゲー
ト側壁５１は、シリコンに対する応力が小さい酸化シリ
コン等の絶縁材料で構成してある。一方、上部埋め込み
膜２２と上部ゲート側壁５２は、酸化シリコン等から成
る層間絶縁膜７に比べて高エッチング耐性を有する窒化
シリコン等の絶縁材料で構成して、コンタクト孔８を自
己整合で開孔できるようにしている。
【００１６】次に、図３を用いて、本発明の半導体装置
の製造方法の第一の実施形態を説明する。
の製造方法の第一の実施形態を説明する。
【００１７】まず、シリコン半導体基板１上に酸化シリ
コン１０を堆積し、その後、フォトリソグラフィー工程
とエッチング工程でシリコン半導体基板１に溝１１を形
成する［図３（ａ）］。次に、埋め込み膜２を堆積した
後、化学機械研磨（ChemicalMechanical Polishing）と
エッチバックを用いて溝内部だけに埋め込み膜２を残す
［図３（ｂ）］。次に、ゲート絶縁膜３と多結晶シリコ
ン膜を堆積した後、リソグラフィー工程とエッチング工
程により、ゲート電極４を形成する［図３（ｃ）］。
コン１０を堆積し、その後、フォトリソグラフィー工程
とエッチング工程でシリコン半導体基板１に溝１１を形
成する［図３（ａ）］。次に、埋め込み膜２を堆積した
後、化学機械研磨（ChemicalMechanical Polishing）と
エッチバックを用いて溝内部だけに埋め込み膜２を残す
［図３（ｂ）］。次に、ゲート絶縁膜３と多結晶シリコ
ン膜を堆積した後、リソグラフィー工程とエッチング工
程により、ゲート電極４を形成する［図３（ｃ）］。
【００１８】次に、ゲート側壁用絶縁膜の堆積とエッチ
バックによりゲート側壁５を形成し、ヒ素あるいはフッ
化ホウ素をイオン注入して、ソース・ドレイン領域６を
形成する。次に、層間絶縁膜７を堆積した後、リソグラ
フィー工程とエッチング工程でコンタクト孔８を開孔す
る［図３（ｄ）］。埋め込み膜２とゲート側壁５は層間
絶縁膜７に比べて高エッチング耐性を有するので、リソ
グラフィー時にコンタクト孔８の位置が埋め込み膜２や
ゲート側壁５の上にずれても、自己整合的にコンタクト
孔８を開孔できる。次に、アルミ配線９を形成して、Ｍ
ＯＳＦＥＴを完成する［図３（ｅ）］。
バックによりゲート側壁５を形成し、ヒ素あるいはフッ
化ホウ素をイオン注入して、ソース・ドレイン領域６を
形成する。次に、層間絶縁膜７を堆積した後、リソグラ
フィー工程とエッチング工程でコンタクト孔８を開孔す
る［図３（ｄ）］。埋め込み膜２とゲート側壁５は層間
絶縁膜７に比べて高エッチング耐性を有するので、リソ
グラフィー時にコンタクト孔８の位置が埋め込み膜２や
ゲート側壁５の上にずれても、自己整合的にコンタクト
孔８を開孔できる。次に、アルミ配線９を形成して、Ｍ
ＯＳＦＥＴを完成する［図３（ｅ）］。
【００１９】次に、図４を用いて本発明半導体装置の製
造方法の第二の実施形態を説明する。まず、シリコン半
導体基板１に酸化シリコン１０と窒化シリコン１２を堆
積した後、リソグラフィー工程とエッチング工程でシリ
コン半導体基板に溝１１を形成する［図４（ａ）］。次
に、下部埋め込み膜２１を堆積した後、窒化シリコンを
エッチングしない条件でエッチバックして、溝１１内部
の下部領域だけに下部埋め込み膜２１を残す［図４
（ｂ）］。次に、上部埋め込み膜２２を堆積した後、エ
ッチバックあるいは化学機械研磨を用いて溝１１内部だ
けに上部埋め込み膜２２を残す［図４（ｃ）］。次に、
ゲート絶縁膜３と多結晶シリコン膜を堆積した後、リソ
グラフィー工程とエッチング工程によりゲート電極４を
形成する［図４（ｄ）］。
造方法の第二の実施形態を説明する。まず、シリコン半
導体基板１に酸化シリコン１０と窒化シリコン１２を堆
積した後、リソグラフィー工程とエッチング工程でシリ
コン半導体基板に溝１１を形成する［図４（ａ）］。次
に、下部埋め込み膜２１を堆積した後、窒化シリコンを
エッチングしない条件でエッチバックして、溝１１内部
の下部領域だけに下部埋め込み膜２１を残す［図４
（ｂ）］。次に、上部埋め込み膜２２を堆積した後、エ
ッチバックあるいは化学機械研磨を用いて溝１１内部だ
けに上部埋め込み膜２２を残す［図４（ｃ）］。次に、
ゲート絶縁膜３と多結晶シリコン膜を堆積した後、リソ
グラフィー工程とエッチング工程によりゲート電極４を
形成する［図４（ｄ）］。
【００２０】次に、下部ゲート側壁５１用絶縁膜と上部
ゲート側壁５２用絶縁膜を堆積した後、エッチバックに
よりゲート下部側壁５１とゲート上部側壁５２を形成す
る。さらに、ヒ素あるいはフッ化ホウ素をイオン注入し
て、ソース・ドレイン領域６を形成する。次に、層間絶
縁膜７を堆積した後、リソグラフィー工程とエッチング
工程でコンタクト孔８を開孔する［図４（ｅ）］。上部
埋め込み膜２１と上部ゲート側壁５２は層間絶縁膜７に
比べて高エッチング耐性を有するので、リソグラフィー
時にコンタクト孔８位置が上部埋め込み膜２２や上部ゲ
ート側壁５２の上にずれても、自己整合的にコンタクト
孔８を開孔できる。次に、アルミ配線９を形成して、Ｍ
ＯＳＦＥＴを完成する［図４（ｆ）］。
ゲート側壁５２用絶縁膜を堆積した後、エッチバックに
よりゲート下部側壁５１とゲート上部側壁５２を形成す
る。さらに、ヒ素あるいはフッ化ホウ素をイオン注入し
て、ソース・ドレイン領域６を形成する。次に、層間絶
縁膜７を堆積した後、リソグラフィー工程とエッチング
工程でコンタクト孔８を開孔する［図４（ｅ）］。上部
埋め込み膜２１と上部ゲート側壁５２は層間絶縁膜７に
比べて高エッチング耐性を有するので、リソグラフィー
時にコンタクト孔８位置が上部埋め込み膜２２や上部ゲ
ート側壁５２の上にずれても、自己整合的にコンタクト
孔８を開孔できる。次に、アルミ配線９を形成して、Ｍ
ＯＳＦＥＴを完成する［図４（ｆ）］。
【００２１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００２２】＜実施例１＞本実施例では図１の半導体装
置を以下の通り作製した。また、本実施例では、ゲート
長２５０ｎｍ、ゲート絶縁膜３は膜厚５ｎｍの酸化シリ
コン、ゲート電極４は２００ｎｍの多結晶シリコン、溝
分離層の深さは３００ｎｍ、埋め込み膜２は窒化シリコ
ンとした。ゲート側壁５は窒化シリコン、側壁幅は１０
０ｎｍとした。また、層間絶縁膜７は膜厚５００ｎｍの
酸化シリコンとした。
置を以下の通り作製した。また、本実施例では、ゲート
長２５０ｎｍ、ゲート絶縁膜３は膜厚５ｎｍの酸化シリ
コン、ゲート電極４は２００ｎｍの多結晶シリコン、溝
分離層の深さは３００ｎｍ、埋め込み膜２は窒化シリコ
ンとした。ゲート側壁５は窒化シリコン、側壁幅は１０
０ｎｍとした。また、層間絶縁膜７は膜厚５００ｎｍの
酸化シリコンとした。
【００２３】まず、Ｐ型シリコン半導体基板１に厚さ５
０ｎｍの酸化膜１０を成長した後、リソグラフィー工程
とエッチング工程でシリコン深さ３００ｎｍの溝１１を
形成した［図３（ａ）］。次に、厚さ８００ｎｍの窒化
シリコンを堆積した後、化学機械研磨で窒化シリコン表
面を平坦化した。さらに、窒化シリコン表面がシリコン
半導体基板から１０ｎｍ程度高くなるようにエッチバッ
クを行い、溝１１内部に埋め込み膜２を形成した。その
後、フッ酸溶液によるウェットエッチングで酸化シリコ
ンを取り除いた［図３（ｂ）］。次に、５ｎｍ厚のゲー
ト酸化膜を熱酸化法により、続いて２００ｎｍ厚の多結
晶シリコンを化学気相成長法（ChmicalVapor Depositio
n）で堆積した。さらに、リソグラフィー工程とエッチ
ング工程により、ゲート電極４を形成した［図３
（ｃ）］。
０ｎｍの酸化膜１０を成長した後、リソグラフィー工程
とエッチング工程でシリコン深さ３００ｎｍの溝１１を
形成した［図３（ａ）］。次に、厚さ８００ｎｍの窒化
シリコンを堆積した後、化学機械研磨で窒化シリコン表
面を平坦化した。さらに、窒化シリコン表面がシリコン
半導体基板から１０ｎｍ程度高くなるようにエッチバッ
クを行い、溝１１内部に埋め込み膜２を形成した。その
後、フッ酸溶液によるウェットエッチングで酸化シリコ
ンを取り除いた［図３（ｂ）］。次に、５ｎｍ厚のゲー
ト酸化膜を熱酸化法により、続いて２００ｎｍ厚の多結
晶シリコンを化学気相成長法（ChmicalVapor Depositio
n）で堆積した。さらに、リソグラフィー工程とエッチ
ング工程により、ゲート電極４を形成した［図３
（ｃ）］。
【００２４】次に、１００ｎｍ厚の窒化シリコンの堆積
とエッチバックにより、幅１００ｎｍのゲート側壁５を
形成した後、ヒ素をエネルギー３０ｋｅＶ、ドーズ量３
×１０15ｃｍ-2の条件でイオン注入し、さらに、１００
０℃の熱処理でソース・ドレイン領域６を形成した［図
３（ｄ）］。次に、５００ｎｍ厚の酸化シリコン７を堆
積した後、リソグラフィー工程とエッチング工程でコン
タクト孔８を開孔した。エッチング条件を適当に選ぶ
と、酸化シリコンと窒化シリコンのエッチング速度比が
１０以上になり、酸化シリコンだけを選択的にエッチン
グできた。すなわち、リソグラフィー時にコンタクト孔
位置が埋め込み膜２やゲート側壁５の上にずれても、自
己整合的にコンタクト孔を開孔できた。次に、アルミ配
線９を形成して、ＭＯＳＦＥＴを完成した［図３
（ｅ）］。
とエッチバックにより、幅１００ｎｍのゲート側壁５を
形成した後、ヒ素をエネルギー３０ｋｅＶ、ドーズ量３
×１０15ｃｍ-2の条件でイオン注入し、さらに、１００
０℃の熱処理でソース・ドレイン領域６を形成した［図
３（ｄ）］。次に、５００ｎｍ厚の酸化シリコン７を堆
積した後、リソグラフィー工程とエッチング工程でコン
タクト孔８を開孔した。エッチング条件を適当に選ぶ
と、酸化シリコンと窒化シリコンのエッチング速度比が
１０以上になり、酸化シリコンだけを選択的にエッチン
グできた。すなわち、リソグラフィー時にコンタクト孔
位置が埋め込み膜２やゲート側壁５の上にずれても、自
己整合的にコンタクト孔を開孔できた。次に、アルミ配
線９を形成して、ＭＯＳＦＥＴを完成した［図３
（ｅ）］。
【００２５】以上の様にして作製した本実施例の半導体
装置は、加工精度や均一性、動作安定性等について良好
なものであった。
装置は、加工精度や均一性、動作安定性等について良好
なものであった。
【００２６】＜実施例２＞本実施例では図２の半導体装
置を以下の通り作製した。また、本実施例では、ゲート
長２５０ｎｍ、ゲート絶縁膜３は膜厚５ｎｍの酸化シリ
コンとした。溝分離層の深さは３００ｎｍで、下部埋め
込み膜２１は膜厚２５０ｎｍの酸化シリコン、上部埋め
込み膜２２は膜厚５０ｎｍの窒化シリコンとした。下部
ゲート側壁５１は酸化シリコンで幅５０ｎｍ、上部ゲー
ト側壁５２は窒化シリコンで幅５０ｎｍとした。また、
層間絶縁膜７は膜厚５００ｎｍの酸化シリコンとした。
置を以下の通り作製した。また、本実施例では、ゲート
長２５０ｎｍ、ゲート絶縁膜３は膜厚５ｎｍの酸化シリ
コンとした。溝分離層の深さは３００ｎｍで、下部埋め
込み膜２１は膜厚２５０ｎｍの酸化シリコン、上部埋め
込み膜２２は膜厚５０ｎｍの窒化シリコンとした。下部
ゲート側壁５１は酸化シリコンで幅５０ｎｍ、上部ゲー
ト側壁５２は窒化シリコンで幅５０ｎｍとした。また、
層間絶縁膜７は膜厚５００ｎｍの酸化シリコンとした。
【００２７】まず、Ｐ型シリコン半導体基板１に厚さ５
０ｎｍの酸化膜１０と厚さ１００ｎｍの窒化シリコンを
成長した後、リソグラフィー工程とエッチング工程でシ
リコン深さ３００ｎｍの溝１１を形成した［図４
（ａ）］。次に、厚さ１μｍの酸化シリコンを堆積した
後、化学機械研磨で酸化シリコン表面を平坦化した。さ
らに、酸化シリコン表面がシリコン半導体基板から１０
０ｎｍ程度低くなるようにエッチバックを行い、溝内部
の下部領域だけに下部埋め込み膜２１を形成した［図４
（ｂ）］。次に、厚さ６００ｎｍの窒化シリコンを堆積
した後、化学機械研磨で窒化シリコン表面を平坦化し
た。さらに、窒化シリコン表面がシリコン半導体基板か
ら１０ｎｍ程度高くなるようにエッチバックを行い、溝
上部に上部埋め込み膜２２を形成した。その後、フッ酸
溶液によるウェットエッチングで酸化シリコンを取り除
いた［図４（ｃ）］。次に、５ｎｍ厚のゲート酸化膜を
熱酸化法により、続いて、２００ｎｍ厚の多結晶シリコ
ンを化学気相成長法で堆積した。さらに、リソグラフィ
ー工程とエッチング工程により、ゲート電極４を形成し
た［図４（ｄ）］。
０ｎｍの酸化膜１０と厚さ１００ｎｍの窒化シリコンを
成長した後、リソグラフィー工程とエッチング工程でシ
リコン深さ３００ｎｍの溝１１を形成した［図４
（ａ）］。次に、厚さ１μｍの酸化シリコンを堆積した
後、化学機械研磨で酸化シリコン表面を平坦化した。さ
らに、酸化シリコン表面がシリコン半導体基板から１０
０ｎｍ程度低くなるようにエッチバックを行い、溝内部
の下部領域だけに下部埋め込み膜２１を形成した［図４
（ｂ）］。次に、厚さ６００ｎｍの窒化シリコンを堆積
した後、化学機械研磨で窒化シリコン表面を平坦化し
た。さらに、窒化シリコン表面がシリコン半導体基板か
ら１０ｎｍ程度高くなるようにエッチバックを行い、溝
上部に上部埋め込み膜２２を形成した。その後、フッ酸
溶液によるウェットエッチングで酸化シリコンを取り除
いた［図４（ｃ）］。次に、５ｎｍ厚のゲート酸化膜を
熱酸化法により、続いて、２００ｎｍ厚の多結晶シリコ
ンを化学気相成長法で堆積した。さらに、リソグラフィ
ー工程とエッチング工程により、ゲート電極４を形成し
た［図４（ｄ）］。
【００２８】次に、５０ｎｍ厚の酸化シリコンと５０ｎ
ｍ厚の窒化シリコンの堆積、およびエッチバックにより
幅５０ｎｍの下部ゲート側壁５１と上部ゲート側壁５２
を形成した。その後、ヒ素をエネルギー３０ｋｅＶ、ド
ーズ量３×１０15ｃｍ-2の条件でイオン注入し、さらに
１０００℃の熱処理でソース・ドレイン領域６を形成し
た［図４（ｅ）］。次に、５００ｎｍ厚の酸化シリコン
７を堆積した後、リソグラフィー工程とエッチング工程
でコンタクト孔８を開孔した。エッチング条件を適当に
選ぶと、酸化シリコンと窒化シリコンのエッチング速度
比が１０以上になり、酸化シリコンだけを選択的にエッ
チングできた。従って、リソグラフィー時にコンタクト
孔位置が埋め込み膜２やゲート側壁５の上にずれても、
自己整合的にコンタクト孔を開孔できた。次に、アルミ
配線９を形成して、ＭＯＳＦＥＴを完成した［図４
（ｆ）］。
ｍ厚の窒化シリコンの堆積、およびエッチバックにより
幅５０ｎｍの下部ゲート側壁５１と上部ゲート側壁５２
を形成した。その後、ヒ素をエネルギー３０ｋｅＶ、ド
ーズ量３×１０15ｃｍ-2の条件でイオン注入し、さらに
１０００℃の熱処理でソース・ドレイン領域６を形成し
た［図４（ｅ）］。次に、５００ｎｍ厚の酸化シリコン
７を堆積した後、リソグラフィー工程とエッチング工程
でコンタクト孔８を開孔した。エッチング条件を適当に
選ぶと、酸化シリコンと窒化シリコンのエッチング速度
比が１０以上になり、酸化シリコンだけを選択的にエッ
チングできた。従って、リソグラフィー時にコンタクト
孔位置が埋め込み膜２やゲート側壁５の上にずれても、
自己整合的にコンタクト孔を開孔できた。次に、アルミ
配線９を形成して、ＭＯＳＦＥＴを完成した［図４
（ｆ）］。
【００２９】以上の様にして作製した本実施例の半導体
装置は、加工精度や均一性、動作安定性等について良好
なものであった。
装置は、加工精度や均一性、動作安定性等について良好
なものであった。
【００３０】なお、以上の各実施例ではＮチャネルＭＯ
ＳＦＥＴの例を示したが、本発明はＰチャネルＭＯＳＦ
ＥＴや、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦ
ＥＴの両方を含むＣＭＯＳＦＥＴに対しても適用でき
る。
ＳＦＥＴの例を示したが、本発明はＰチャネルＭＯＳＦ
ＥＴや、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦ
ＥＴの両方を含むＣＭＯＳＦＥＴに対しても適用でき
る。
【００３１】
【発明の効果】以上説明した本発明によれば、溝分離と
自己整合コンタクトを組み合わせることで、素子の集積
度を大幅に向上できる。
自己整合コンタクトを組み合わせることで、素子の集積
度を大幅に向上できる。
【００３２】さらに本発明によれば、溝分離を用いるこ
とにより、ゲート電極形成時の基板形状を平坦にでき
る。その結果、従来の自己整合コンタクトの製造方法に
比べてゲート電極の加工精度と均一性の向上が図れる。
とにより、ゲート電極形成時の基板形状を平坦にでき
る。その結果、従来の自己整合コンタクトの製造方法に
比べてゲート電極の加工精度と均一性の向上が図れる。
【００３３】また、本発明において、溝分離の埋め込み
膜に窒化膜等を用いる態様によれば、溝端部の埋め込み
形状に窪みが生じないため、安定なＭＯＳＦＥＴ動作を
実現できる。
膜に窒化膜等を用いる態様によれば、溝端部の埋め込み
形状に窪みが生じないため、安定なＭＯＳＦＥＴ動作を
実現できる。
【図１】本発明の半導体装置の第一の実施形態を示すＭ
ＯＳＦＥＴの模式的断面図である。
ＯＳＦＥＴの模式的断面図である。
【図２】本発明の半導体装置の第二の実施形態を示すＭ
ＯＳＦＥＴの模式的断面図である。
ＯＳＦＥＴの模式的断面図である。
【図３】本発明の半導体装置の製造方法の第一の実施形
態の工程を示す模式的断面図である。
態の工程を示す模式的断面図である。
【図４】本発明の半導体装置の製造方法の第ニの実施形
態の工程を示す模式的断面図である。
態の工程を示す模式的断面図である。
【図５】従来の自己整合コンタクトを有する半導体装置
の例を示す模式的断面図である。
の例を示す模式的断面図である。
【図６】従来の溝分離を有する半導体装置の例を示す模
式的断面図である。
式的断面図である。
１ シリコン半導体基板 ２ 埋め込み膜 ２１ 下部埋め込み膜 ２２ 上部埋め込み膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ゲート側壁 ５１ 下部ゲート側壁 ５２ 上部ゲート側壁 ６ ソース・ドレイン領域 ７ 層間絶縁膜 ８ コンタクト孔 ９ アルミ配線 １０ 酸化シリコン １１ 溝 １２ 窒化シリコン １３ 分離用ゲート １４ 分離用ゲート上部酸化膜 １５ 分離用ゲート側壁酸化膜 １６ ゲート上部酸化膜 １７ 素子分離層 １８ 分離用酸化膜
Claims (4)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、前記半導体基板の主表面上で素子形成領域を分離す
るように選択的に形成され、少なくとも第１の絶縁材料
で埋め込まれた素子分離用の溝分離層と、前記素子形成
領域表面に設けたゲート絶縁膜と、前記ゲート絶縁膜上
に設けたゲート電極と、少なくとも第１の、あるいは、
第２の絶縁材料で構成されたゲート側壁と、前記溝分離
層と前記ゲート電極の間で前記半導体基板の主表面に形
成された第２導電型のソース・ドレイン領域と、第１の
絶縁材料および第２の絶縁材料に比べて高エッチング速
度を有する第３の絶縁材料で構成された層間絶縁膜とを
備え、前記ソース・ドレイン領域の表面に接触するよう
に形成された導電層の端部が、少なくとも前記溝分離層
あるいは前記ゲート側壁のどちらかにも接触し、前記溝
分離層の埋め込み膜と前記ゲート側壁が各々２層から成
り、該２層の下部領域は前記半導体基板に対する応力が
小さい絶縁材料で構成され、上部領域は前記層間絶縁膜
に比べて高エッチング耐性を有する絶縁材料で構成され
ていることを特徴とする半導体装置。 - 【請求項２】 前記溝分離層の埋め込み膜の下部領域と
前記ゲート側壁の下部領域が酸化シリコンで構成され、
前記溝分離層の埋め込み膜の上部領域と前記ゲート側壁
の上部領域が窒化シリコンで構成され、前記層間絶縁膜
が酸化シリコンで構成されている請求項１記載の半導体
装置。 - 【請求項３】 請求項１記載の半導体装置を製造するた
めの方法であって、自己整合的にコンタクト孔を開孔す
る工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 少なくとも前記埋め込み膜と前記ゲート
側壁と前記層間絶縁膜とが形成された前記半導体基板
に、リソグラフィー工程とエッチング工程を施すことに
より、自己整合的に前記層間絶縁膜にコンタクト孔を開
孔する請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15855397A JP3161367B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15855397A JP3161367B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118383A JPH118383A (ja) | 1999-01-12 |
| JP3161367B2 true JP3161367B2 (ja) | 2001-04-25 |
Family
ID=15674230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15855397A Expired - Lifetime JP3161367B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161367B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001972A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1997
- 1997-06-16 JP JP15855397A patent/JP3161367B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH118383A (ja) | 1999-01-12 |
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