JP4368095B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体層に圧縮或いは引っ張り歪みを導入したトランジスタ構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、情報処理やデータ通信の高速化、低消費電力化のために、トランジスタ等の電子デバイスに対して、低リーク電流で高速動作できることが求められている。
【０００３】
トランジスタを高速化する方法の一つとして、異なる材料を組み合わせて積層することによりチャネルとなる半導体層に圧縮或いは引っ張り歪みを導入する方法が知られている。図２２及び図２３はチャネルとなる半導体層に圧縮或いは引っ張り歪みを導入することにより高速化を図った従来のトランジスタの構造を示す断面図である。
【０００４】
図２２は、引っ張り歪みが導入されたＳｉチャネル層を有するＭＯＳトランジスタの構造を示す断面図である。
【０００５】
ｐ型Ｓｉ基板２００上に、ＳｉＧｅバッファー層２０２と、歪みＳｉチャネル層２０４とが積層されている。ＳｉＧｅバッファー層２０２及び歪みＳｉチャネル層２０４には、素子分離領域２０６となる素子分離溝２０８が形成されており、この素子分離溝２０８により、素子が形成される活性領域２１０が画定されている。
【０００６】
素子分離溝２０８には、シリコン酸化膜からなる素子分離絶縁膜２１２が埋め込まれている。
【０００７】
活性領域２１０の歪みＳｉチャネル層２０４及びＳｉＧｅバッファー層２０２には、ソース／ドレイン拡散層２１４ａ、２１４ｂが形成されている。ソース／ドレイン拡散層２１４ａ、２１４ｂ間の歪みＳｉチャネル層２０４上には、シリコン酸化膜からなるゲート絶縁膜２１６を介してゲート電極２１８が形成されている。ソース／ドレイン拡散層２１４ａ、２１４ｂには、ソース／ドレイン電極２２０ａ、２２０ｂが接続されている。こうして、活性領域２１０に、ゲート電極２１８と、ソース／ドレイン拡散層２１４ａ、２１４ｂとを有するトランジスタが構成されている。
【０００８】
また、図２３は、圧縮歪みが加えられたＳｉＧｅチャネル層を有するＭＯＳトランジスタの構造を示す断面図である。
【０００９】
ｐ型Ｓｉ基板２２２に、Ｓｉバッファー層２２４と、歪みＳｉＧｅチャネル層２２６と、Ｓｉキャップ層２２８とが積層されている。
【００１０】
Ｓｉバッファー層２２４、歪みＳｉＧｅチャネル層２２６、及びＳｉキャップ層２２８には、素子分離領域２３０となる素子分離溝２３２が形成されており、この素子分離溝２３２により、素子が形成される活性領域２３４が画定されている。
【００１１】
素子分離溝２３２には、シリコン酸化膜からなる素子分離絶縁膜２３６が埋め込まれている。
【００１２】
活性領域２３４のＳｉキャップ層２２８及び歪みＳｉＧｅチャネル層２２６には、ソース／ドレイン拡散層２３８ａ、２３８ｂが形成されている。ソース／ドレイン拡散層２３８ａ、２３８ｂ間のＳｉキャップ層２２８上には、シリコン酸化膜からなるゲート絶縁膜２４０を介してゲート電極２４２が形成されている。ソース／ドレイン拡散層２３８ａ、２３８ｂには、ソース／ドレイン電極２４４ａ、２４４ｂが接続されている。こうして、活性領域２３４において、ゲート電極２４２と、ソース／ドレイン拡散層２３８ａ、２３８ｂとを有するトランジスタが構成されている。
【００１３】
【発明が解決しようとする課題】
上述した図２２及び図２３に示す構造により、移動度やドライブ電流が向上することが報告されている。しかしながら、図２２及び図２３に示す構造では、ＳＴＩ（Shallow Trench Isolation）法により素子分離が行われているが、シリコン酸化膜からなる素子分離絶縁膜と活性領域のＳｉＧｅ層とが、素子分離領域２０６、２３０の端部において接することとなる。この結果、図２４の上面図に示すように、素子分離領域２０６、２３０の端部に沿ってリーク電流のパスが形成される。このため、トランジスタのオフ電流が増大し、デバイスの消費電力が増大してしまうという難点があった。
【００１４】
素子分離溝に埋め込まれたシリコン酸化膜からなる素子分離絶縁膜とＳｉＧｅ層との接触に起因するリーク電流の発生を抑制する方法としては、例えば図２５に示すように、素子分離溝の側壁にポリＳｉのサイドウォールを形成する方法が提案されている。すなわち、活性領域２３４端部に露出した歪みＳｉＧｅチャネル層２２６を覆うように、素子分離溝２３２の側壁にポリＳｉのサイドウォール２４６を形成する。このサイドウォール２３６により、歪みＳｉＧｅチャネル層２２６と素子分離絶縁膜２３６との接触を防止することができる。しかしながら、この方法では、サイドウォール２４６を形成する際に、活性領域２３４がドライエッチングに曝されてしまう。
【００１５】
本発明の目的は、半導体層に圧縮或いは引っ張り歪みが加えられたトランジスタ構造において、活性領域端部におけるリーク電流パスの形成を抑制し、低消費電力で高速動作しうる半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的は、活性領域を画定する素子分離溝が表面に形成されたシリコン基板と、前記シリコン基板の前記素子分離溝の側壁及び前記活性領域に形成されたＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたシリコン層と、前記シリコン層が形成された前記素子分離溝に埋め込まれた素子分離絶縁膜とを有することを特徴とする半導体装置により達成される。
【００１９】
また、上記目的は、シリコン基板に、活性領域を画定する素子分離溝を形成する工程と、前記シリコン基板の前記素子分離溝の側壁及び活性領域に、ＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層上に、シリコン層を形成する工程と、前記シリコン層が形成された前記素子分離溝に、素子分離絶縁膜を埋め込む工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００２０】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図４を用いて説明する。図１は本実施形態による半導体装置の構造を示す断面図、図２乃至図４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２１】
まず、本実施形態による半導体装置について図１を用いて説明する。本実施形態による半導体装置は、引っ張り歪みが導入されたｎ型の歪みＳｉチャネル層を有するｐ型ＭＯＳトランジスタである。
【００２２】
ボロンがドープされたｐ型Ｓｉ基板１０上に、ＳｉＧｅバッファー層１２が形成されている。ＳｉＧｅバッファー層１２には、素子分離領域１４となる素子分離溝１６が形成されており、この素子分離溝１６により、素子が形成される活性領域１８が画定されている。ここで、ＳｉＧｅの組成は、例えばＳｉ８０％、Ｇｅ２０％となっている。
【００２３】
素子分離溝１６が形成されたＳｉＧｅバッファー層１２上には、ＳｉＧｅ再成長バッファー層２０と、ｎ型の歪みＳｉチャネル層２２とが順次積層されている。
【００２４】
素子分離溝１６の側壁及び底面に形成された歪みＳｉチャネル層２２上には、ＳｉＮ膜２４が形成されている。ＳｉＮ膜２４が形成された素子分離溝１６には、シリコン酸化膜からなる素子分離絶縁膜２６が埋め込まれている。
【００２５】
活性領域１８の歪みＳｉチャネル層２２及びＳｉＧｅ再成長バッファー層２０には、ソース／ドレイン拡散層２８ａ、２８ｂが形成されている。ソース／ドレイン拡散層２８ａ、２８ｂ間の歪みＳｉチャネル層２２上には、シリコン酸化膜からなるゲート絶縁膜３０を介してゲート電極３２が形成されている。ソース／ドレイン拡散層２８ａ、２８ｂには、ソース／ドレイン電極３４ａ、３４ｂが接続されている。こうして、活性領域１８において、ゲート電極３２と、ソース／ドレイン拡散層２８ａ、２８ｂとを有するトランジスタが構成されている。
【００２６】
本実施形態による半導体装置は、チャネルとなる半導体層に歪みが加えられたトランジスタ構造の活性領域１８端部において、ＳｉＧｅ層と素子分離絶縁膜との間に介在する歪みＳｉチャネル層２２及びＳｉＮ膜２４を有することに主たる特徴がある。この歪みＳｉチャネル層２２及びＳｉＮ膜２４により、ＳｉＧｅ層とシリコン酸化膜からなる素子分離絶縁膜２６との接触が防止されるので、活性領域１８端部にリーク電流のパスが形成されるのを抑制することができる。これにより、低消費電力で高速動作が可能なＭＯＳトランジスタを提供することができる。
【００２７】
次に、本実施形態による半導体装置の製造方法について図２乃至図４を用いて説明する。本実施形態による半導体装置の製造方法では、ＳＴＩ法により素子分離が行われる。
【００２８】
まず、１×１０16／ｃｍ3程度のボロンがドープされたｐ型Ｓｉ基板１０上に、例えばＭＯＣＶＤ法により、厚さ２μｍのＳｉＧｅバッファー層１２と、厚さ５ｎｍのＳｉキャップ層３５とを順次積層する。ここで形成するＳｉキャップ層３５は、次工程の熱酸化処理により、マスク膜として用いるＳｉＮ膜を形成する際の下地となるシリコン酸化膜となるものである。
【００２９】
次いで、ＳｉＧｅバッファー層１２とＳｉキャップ層とを形成したｐ型Ｓｉ基板１０表面を例えば熱酸化法により酸化する。これにより、Ｓｉキャップ層３５表面には、シリコン酸化膜３６が形成される。埋め込み酸化膜とＳｉとの接触よりも、熱酸化膜とＳｉとの接触の方が緻密であるため、この熱酸化により界面の準位を少なくすることができる。このとき、ＳｉＧｅバッファー層１２上のＳｉキャップ層３５により、ＳｉＧｅバッファー層１２は直接酸化されない。これにより、後の工程において歪みＳｉチャネル層２２を形成する際に、Ｓｉキャップ層を形成しない場合に比して結晶モフォロジーが良好になっており、成長する歪みＳｉチャネル層２２の結晶の質が向上し、移動度を向上することができる。
【００３０】
次いで、酸化によりＳｉキャップ層３５表面に形成されたシリコン酸化膜３６上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、厚さ１００ｎｍのＳｉＮ膜３７を形成する（図２（ａ）を参照）。
【００３１】
次いで、リソグラフィー及びエッチング技術を用いてＳｉＮ膜３７をパターニングし、活性領域１８となる領域にＳｉＮ膜３７を残存させる。
【００３２】
次いで、例えばＲＩＥ（Reactive Ion Etching）法により、パターニングされたＳｉＮ膜３７をマスクとして、ＳｉＧｅバッファー層１２をエッチングして素子分離溝１６を形成する（図２（ｂ）を参照）。
【００３３】
素子分離溝１６を形成した後、マスクとして用いたＳｉＮ膜３７をエッチングにより除去する。次いで、シリコン酸化膜３６を弗酸などにより除去する。なお、Ｓｉキャップ層３５は残存していてもよい。図２（ｃ）以降においては、Ｓｉキャップ層３５を省略している。
【００３４】
次いで、例えばＭＯＣＶＤ法により、素子分離溝１６が形成されたＳｉＧｅバッファー層１２の全面に、厚さ１０ｎｍのＳｉＧｅ再成長バッファー層２０と、厚さ１０ｎｍのｎ型の歪みＳｉチャネル層２２とを順次積層する（図２（ｃ）を参照）。
【００３５】
次いで、歪みＳｉチャネル層２２を熱酸化処理し、歪みＳｉチャネル層２２表面に熱酸化膜を形成する。この熱酸化膜により、次工程で形成するＳｉＮ膜の密着性を向上することができる。なお、歪みＳｉチャネル層２２のすべてが熱酸化膜の形成に消費されないように、予め形成する歪みＳｉチャネル層２２の膜厚や、熱酸化処理の条件等を考慮する必要がある。
【００３６】
次いで、例えばＭＯＣＶＤ法により、全面に、研磨の際のストッパ膜として用いるＳｉＮ膜２４を形成する。
【００３７】
次いで、例えばＣＶＤ法により、全面に、シリコン酸化膜３８を形成し、素子分離溝１６をシリコン酸化膜３８で埋め込む（図３（ａ）を参照）。
【００３８】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜３８を、ストッパ膜のＳｉＮ膜２４まで研磨して平坦化する。こうして、シリコン酸化膜３８からなる素子分離絶縁膜２６により素子分離溝１６が埋め込まれる。
【００３９】
次いで、露出したＳｉＮ膜２４を、例えば熱リン酸処理により除去する（図３（ｂ）を参照）。なお、このとき、活性領域１８端部の歪みＳｉチャネル層２２と素子分離絶縁膜１６との間に形成されたＳｉＮ膜２４は、熱リン酸が滲入しないため除去されることはない。
【００４０】
次いで、例えば熱酸化処理により、全面に、厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜３０を形成する。
【００４１】
次いで、例えばＣＶＤ法により、ポリシリコン膜を形成する。次いで、ポリシリコン膜をパターニングすることにより、活性領域１８にゲート電極３２を形成する（図３（ｃ）を参照）。
【００４２】
次いで、ゲート電極３２をマスクとして、例えばボロンをイオン注入し、ゲート電極３２両側の歪みＳｉチャネル層２２内に、寄生領域４０を形成する（図４（ａ）を参照）。
【００４３】
次いで、例えばＣＶＤ法により全面にシリコン酸化膜を形成した後、形成したシリコン酸化膜をエッチングすることにより、ゲート電極３２にサイドウォール４２を形成する。
【００４４】
次いで、ソース／ドレイン、及びゲートに高濃度不純物領域を形成するために、例えばボロンをイオン注入する（図４（ｂ）を参照）。イオン注入終了後、イオンを活性化するためのアニーリングを行う。こうして、ソース／ドレイン拡散層２８ａ、２８ｂが形成される。
【００４５】
次いで、ソース／ドレイン拡散層２８ａ、２８ｂに電気的に接続するソース／ドレイン電極３４ａ、３４ｂを形成する（図４（ｃ）を参照）。
【００４６】
こうして、図１に示す本実施形態による半導体装置が製造される。
【００４７】
このように、本実施形態によれば、歪みＳｉチャネル層２２及びＳｉＮ膜２４により、活性領域１８のＳｉＧｅ層とシリコン酸化膜からなる素子分離絶縁膜２６との接触が防止されるので、活性領域１８端部にリーク電流のパスが形成されるのを抑制することができる。これにより、低消費電力で高速動作が可能なＭＯＳトランジスタを提供することができる。
【００４８】
また、従来のＭＯＳトランジスタに比べても、露光工程等の製造工程数を増加することなく製造することができる。
【００４９】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図５及び６を用いて説明する。図５は本実施形態による半導体装置の構造を示す断面図、図６は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００５０】
第１実施形態では、ＳｉＮ膜２４を活性領域１８におけるＳｉＧｅ層と素子分離絶縁膜との間に介在させたが、ＳｉＮ膜２４を必ずしも形成する必要はない。本実施形態による半導体装置は、第１実施形態による半導体装置においてＳｉＮ膜２４を形成しないものである。
【００５１】
図５に示すように、本実施形態による半導体装置では、側壁及び底面に歪みＳｉチャネル層２２が形成された素子分離溝１６に、素子分離絶縁膜２６が直接埋め込まれている。
【００５２】
このように、第１実施形態におけるＳｉＮ膜２４が形成されていない場合であっても、歪みＳｉチャネル層２２により、活性領域１８のＳｉＧｅ層と素子分離絶縁膜との接触を防止することができる。これにより、活性領域１８端部におけるリーク電流パスの形成を抑制することができる。
【００５３】
次に、本実施形態による半導体装置の製造方法について図６を用いて説明する。
【００５４】
まず、第１実施形態による場合と同様にして、素子分離溝１６が形成されたＳｉＧｅバッファー層１２の全面に、ＳｉＧｅ再成長バッファー層２０と、歪みＳｉチャネル層２２とを順次積層する（図６（ａ）を参照）。
【００５５】
次いで、例えばＣＶＤ法により、全面に、シリコン酸化膜３８を形成し、素子分離溝１６をシリコン酸化膜３８で埋め込む（図６（ｂ）を参照）。
【００５６】
次いで、例えばＣＭＰ法により、シリコン酸化膜３８を、素子分離溝１６により画定された活性領域１８における歪みＳｉチャネル層２２が露出するまで研磨して平坦化する。こうして、シリコン酸化膜３８からなる素子分離絶縁膜２６により素子分離溝１６が埋め込まれる（図６（ｃ）を参照）。
【００５７】
以後、第１実施形態による場合と同様にして、ゲート電極３２、ソース／ドレイン拡散層２８ａ、２８ｂ等を形成する。
【００５８】
こうして、図５に示す本実施形態による半導体装置が製造される。
【００５９】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図７乃至図１０を用いて説明する。図７は本実施形態による半導体装置の構造を示す断面図、図８乃至図１０は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６０】
まず、本実施形態による半導体装置について図７を用いて説明する。本実施形態による半導体装置は、圧縮歪みが導入されたｎ型の歪みＳｉＧｅチャネル層を有するｐ型ＭＯＳトランジスタである。
【００６１】
ボロンがドープされたｐ型Ｓｉ基板４４に、素子分離領域４６となる素子分離溝４８が形成されており、この素子分離溝４８により、素子が形成される活性領域５０が画定されている。
【００６２】
素子分離溝４８が形成されたｐ型Ｓｉ基板４４上には、Ｓｉ再成長バッファー層５２と、歪みＳｉＧｅチャネル層５４と、Ｓｉキャップ層５６とが順次積層されている。
【００６３】
素子分離溝４８の側壁及び底面に形成されたＳｉキャップ層５６上には、ＳｉＮ膜５８が形成されている。ＳｉＮ膜５８が形成された素子分離溝４８には、シリコン酸化膜からなる素子分離絶縁膜６０が埋め込まれている。
【００６４】
活性領域５０のＳｉキャップ層５６及び歪みＳｉＧｅチャネル層５４には、ソース／ドレイン拡散層６２ａ、６２ｂが形成されている。ソース／ドレイン拡散層６２ａ、６２ｂ間のＳｉキャップ層５６上には、シリコン酸化膜からなるゲート絶縁膜６４を介してゲート電極６６が形成されている。ソース／ドレイン拡散層６２ａ、６２ｂには、ソース／ドレイン電極６８ａ、６８ｂが接続されている。こうして、活性領域５０において、ゲート電極６６と、ソース／ドレイン拡散層６２ａ、６２ｂとを有するトランジスタが構成されている。
【００６５】
本実施形態による半導体装置は、チャネルとなる半導体層に歪みが加えられたトランジスタ構造の活性領域５０端部において、ＳｉＧｅ層と素子分離絶縁膜との間に介在するＳｉキャップ層５６及びＳｉＮ膜５８を有することに主たる特徴がある。このＳｉキャップ層５６及びＳｉＮ膜５８により、ＳｉＧｅ層とシリコン酸化膜からなる素子分離絶縁膜６０との接触が防止されるので、活性領域５０端部にリーク電流のパスが形成されるのを抑制することができる。これにより、低消費電力で高速動作が可能なＭＯＳトランジスタを提供することができる。
【００６６】
次に、本実施形態による半導体装置の製造方法について図８乃至図１０を用いて説明する。
【００６７】
まず、１×１０16／ｃｍ3程度のボロンがドープされたｐ型Ｓｉ基板４４表面を酸化する。
【００６８】
次いで、表面が酸化されたｐ型Ｓｉ基板４４上に、例えばＣＶＤ法により、厚さ１００ｎｍのＳｉＮ膜７０を形成する（図８（（ａ））。
【００６９】
次いで、リソグラフィー及びエッチング技術を用いてＳｉＮ膜７０をパターニングし、活性領域５０となる領域にＳｉＮ膜７０を残存させる。
【００７０】
次いで、例えばＲＩＥ法により、パターニングされたＳｉＮ膜７０をマスクとして、ｐ型Ｓｉ基板４４をエッチングして素子分離溝４８を形成する（図８（ｂ）を参照）。
【００７１】
素子分離溝４８を形成した後、マスクとして用いたＳｉＮ膜７０をエッチングにより除去する。
【００７２】
次いで、例えばＭＯＣＶＤ法により、素子分離溝４８が形成されたｐ型Ｓｉ基板４４の全面に、厚さ１０ｎｍのＳｉ再成長バッファー層５２と、厚さ１０ｎｍのｎ型の歪みＳｉＧｅチャネル層５４と、厚さ１０ｎｍのＳｉキャップ層５６とを順次積層する（図８（ｃ）を参照）。
【００７３】
次いで、例えばＭＯＣＶＤ法により、全面に、研磨の際のストッパ膜として用いるＳｉＮ膜５８を形成する。なお、ＳｉＮ膜５８を形成する前に、第１実施形態による場合と同様に、Ｓｉキャップ層５６を熱酸化することにより、Ｓｉキャップ層５６表面に熱酸化膜を形成し、ＳｉＮ膜５８の密着性を向上してもよい。
【００７４】
次いで、例えばＣＶＤ法により、全面に、シリコン酸化膜７２を形成し、素子分離溝４８をシリコン酸化膜７２で埋め込む（図９（ａ）を参照）。
【００７５】
次いで、例えばＣＭＰ法により、シリコン酸化膜７２を、ストッパ膜のＳｉＮ膜５８まで研磨して平坦化する。こうして、シリコン酸化膜７２からなる素子分離絶縁膜６０により素子分離溝４８が埋め込まれる。
【００７６】
次いで、露出したＳｉＮ膜５８を、例えば熱リン酸処理により除去する（図９（ｂ）を参照）。なお、このとき、活性領域５０端部のＳｉキャップ層５６と素子分離絶縁膜６０との間に形成されたＳｉＮ膜５８は、第１実施形態による場合と同様に、熱リン酸が滲入しないため除去されることはない。
【００７７】
次いで、例えば熱酸化処理により、全面に、厚さ２ｎｍのシリコン酸化膜からなるゲート絶縁膜６４を形成する。
【００７８】
次いで、例えばＣＶＤ法により、ポリシリコン膜を形成する。次いで、ポリシリコン膜をパターニングすることにより、ゲート電極６６を形成する（図９（ｃ）を参照）。
【００７９】
次いで、ゲート電極６６をマスクとして、例えばボロンをイオン注入し、ゲート電極６６両側の歪みＳｉチャネル層２２内に、寄生領域７４を形成する（図１０（ａ）を参照）。
【００８０】
次いで、例えばＣＶＤ法により全面にシリコン酸化膜を形成した後、形成したシリコン酸化膜をエッチングすることにより、ゲート電極６６にサイドウォール７６を形成する。
【００８１】
次いで、ソース／ドレイン、及びゲートに高濃度不純物領域を形成するために、例えばボロンをイオン注入する（図１０（ｂ）を参照）。イオン注入終了後、イオンを活性化するためのアニーリングを行う。こうして、ソース／ドレイン拡散層６２ａ、６２ｂが形成される。
【００８２】
次いで、ソース／ドレイン拡散層６２ａ、６２ｂに電気的に接続するソース／ドレイン電極６８ａ、６８ｂを形成する（図１０（ｃ）を参照）。
【００８３】
こうして、図７に示す本実施形態による半導体装置が製造される。
【００８４】
このように、本実施形態によれば、Ｓｉキャップ層５６及びＳｉＮ膜５８により、活性領域５０のＳｉＧｅ層とシリコン酸化膜からなる素子分離絶縁膜６０との接触が防止されるので、活性領域５０端部にリーク電流のパスが形成されるのを抑制することができる。これにより、低消費電力で高速動作が可能なＭＯＳトランジスタを提供することができる。
【００８５】
また、第１実施形態による場合と同様に、従来のＭＯＳトランジスタに比べても、露光工程等の製造工程数を増加することなく製造することができる。
【００８６】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１１及び図１２を用いて説明する。図１１は本実施形態による半導体装置の構造を示す断面図、図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第３実施形態による半導体装置及びその製造方法と同一の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００８７】
第３実施形態では、ＳｉＮ膜５８を活性領域５０におけるＳｉＧｅ層と素子分離絶縁膜との間に介在させたが、第１実施形態におけるＳｉＮ膜２４と同様に、ＳｉＮ膜５８を必ずしも形成する必要はない。本実施形態による半導体装置は、第３実施形態による半導体装置においてＳｉＮ膜５８を形成しないものである。
【００８８】
図１１に示すように、本実施形態による半導体装置では、側壁及び底面にＳｉキャップ層５６が形成された素子分離溝４８に、素子分離絶縁膜６０が直接埋め込まれている。
【００８９】
このように、第３実施形態におけるＳｉＮ膜５８が形成されていない場合であっても、Ｓｉキャップ層５６により、活性領域５０のＳｉＧｅ層と素子分離絶縁膜６０との接触を防止することができる。これにより、活性領域５０端部におけるリーク電流パスの形成を抑制することができる。
【００９０】
次に、本実施形態による半導体装置の製造方法について図１２を用いて説明する。
【００９１】
まず、第３実施形態による場合と同様にして、素子分離溝４８が形成されたｐ型Ｓｉ基板４４の全面に、Ｓｉ再成長バッファー層５２と、歪みＳｉＧｅチャネル層５４と、Ｓｉキャップ層５６とを順次積層する（図１２（ａ）を参照）。
【００９２】
次いで、例えばＣＶＤ法により、全面に、シリコン酸化膜７２を形成し、素子分離溝４８をシリコン酸化膜７２で埋め込む（図１２（ｃ）を参照）。
【００９３】
次いで、例えばＣＭＰ法により、シリコン酸化膜７２を、素子分離溝４８により画定された活性領域５０におけるＳｉキャップ層５６が露出するまで研磨して平坦化する。こうして、シリコン酸化膜７２からなる素子分離絶縁膜６０により素子分離溝４８が埋め込まれる。
【００９４】
以後、第３実施形態による場合と同様にして、ゲート電極６６、ソース／ドレイン拡散層６２ａ、６２ｂ等を形成する。
【００９５】
こうして、図１１に示す本実施形態による半導体装置が製造される。
【００９６】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図１３乃至図１６を用いて説明する。図１３は本実施形態による半導体装置の構造を示す断面図、図１４乃至図１６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９７】
まず、本実施形態による半導体装置について図１３を用いて説明する。本実施形態による半導体装置は、圧縮歪みが導入されたｐ型歪みＳｉＧｅ層を有するｎｐｎ型バイポーラトランジスタである。
【００９８】
ｐ型Ｓｉ基板に形成されたｎ型領域７８に、素子分離領域８０となる素子分離溝８２が形成され、エミッタベース形成領域８４と、コレクタ形成領域８６とが画定されている。
【００９９】
素子分離溝８２が形成されたｎ型領域７８の全面には、Ｓｉ再成長バッファー層８８と、ｐ型歪みＳｉＧｅチャネル層９０と、ノンドープのＳｉエミッタ層９２とが積層されている。
【０１００】
素子分離溝８２の側壁及び底面に形成されたＳｉエミッタ層９２上には、ＳｉＮ膜９４が形成されている。ＳｉＮ膜９４が形成された素子分離溝８２には、シリコン酸化膜からなる素子分離絶縁膜９６が埋め込まれている。
【０１０１】
コレクタ形成領域８６におけるｐ型Ｓｉ基板のｎ型領域７８、Ｓｉ再成長バッファー層８８、ｐ型歪みＳｉＧｅチャネル層９０、及びＳｉエミッタ層９２には、リンがイオン注入されてなるコレクタ電極コンタクト領域９８が形成されている。コレクタ電極コンタクト領域９８上には、コレクタ電極１００が形成されている。
【０１０２】
エミッタベース形成領域８４におけるＳｉエミッタ層９２には、リンがイオン注入されてなるエミッタ電極コンタクト領域１０２が形成されている。エミッタ電極コンタクト領域１０２上には、エミッタ電極１０４が形成されている。
【０１０３】
また、エミッタベース形成領域８４におけるｐ型歪みＳｉＧｅチャネル層９０及びＳｉエミッタ層９２には、ボロンがイオン注入されてなるベース電極コンタクト領域１０６が形成されている。ベース電極コンタクト領域１０６上には、ベース電極１０８が形成されている。
【０１０４】
本実施形態による半導体装置は、半導体層に歪みが導入されたバイポーラトランジスタ構造のエミッタベース形成領域８４及びコレクタ形成領域８６端部において、ＳｉＧｅ層と素子分離絶縁膜との間に介在するＳｉエミッタ層９２及びＳｉＮ膜９４を有することに主たる特徴がある。このＳｉエミッタ層９２及びＳｉＮ膜９４により、ＳｉＧｅ層とシリコン酸化膜からなる素子分離絶縁膜９６との接触が防止されるので、エミッタベース形成領域８４及びコレクタ形成領域８６端部にリーク電流のパスが形成されるのを抑制することができる。これにより、低消費電力で高速動作が可能なバイポーラトランジスタを提供することができる。
【０１０５】
次に、本実施形態による半導体装置の製造方法について図１４乃至図１６を用いて説明する。
【０１０６】
まず、１×１０16／ｃｍ3程度のボロンがドープされたｐ型Ｓｉ基板に、レジストマスクを介してリンをイオン注入することにより、ｎ型領域７８を形成する。
【０１０７】
次いで、ｐ型Ｓｉ基板のｎ型領域７８上に、例えばＣＶＤ法により、厚さ１００ｎｍのＳｉＮ膜１１０を形成する（図１４（ａ）を参照）。
【０１０８】
次いで、リソグラフィー及びエッチング技術を用いてＳｉＮ膜１１０をパターニングし、エミッタベース形成領域８４及びコレクタ形成領域８６となる領域にＳｉＮ膜１１０を残存させる。
【０１０９】
次いで、例えばＲＩＥ法により、パターニングされたＳｉＮ膜１１０をマスクとして、ｐ型Ｓｉ基板のｎ型領域７８をエッチングして素子分離溝８２を形成する（図１４（ｂ）を参照）。
【０１１０】
素子分離溝８２を形成した後、マスクとして用いたＳｉＮ膜１１０をエッチングにより除去する。
【０１１１】
次いで、例えばＭＯＣＶＤ法により、素子分離溝８２が形成されたｐ型Ｓｉ基板のｎ型領域７８の全面に、厚さ１０ｎｍのＳｉ再成長バッファー層８８と、厚さ２０ｎｍの歪みＳｉＧｅチャネル層９０と、厚さ２０ｎｍのノンドープのＳｉエミッタ層９２とを順次積層する（図１４（ｃ）を参照）。
【０１１２】
次いで、例えばＭＯＣＶＤ法により、全面に、研磨の際のストッパ膜として用いるＳｉＮ膜９４を形成する。
【０１１３】
次いで、例えばＣＶＤ法により、全面に、シリコン酸化膜１１２を形成し、素子分離溝８２をシリコン酸化膜１１２で埋め込む（図１５（ａ）を参照）。
【０１１４】
次いで、例えばＣＭＰ法により、シリコン酸化膜１１２を、ストッパ膜のＳｉＮ膜９４まで研磨して平坦化する。こうして、シリコン酸化膜１１２からなる素子分離絶縁膜９６により素子分離溝８２が埋め込まれる。
【０１１５】
次いで、露出したＳｉＮ膜９４を、例えば熱リン酸処理により除去する（図１５（ｂ）を参照）。なお、このとき、エミッタベース形成領域８４及びコレクタ形成領域８６端部のＳｉエミッタ層９２と素子分離絶縁膜９６との間に形成されたＳｉＮ膜９４は、第１実施形態による場合と同様に、熱リン酸が滲入しないため除去されることはない。
【０１１６】
次いで、全面にレジスト膜１１４を形成する。次いで、レジスト膜１１４を、コレクタ形成領域８６を露出する形状にパターニングする。
【０１１７】
次いで、パターニングされたレジスト膜１１４を介してリンをイオン注入することにより、コレクタ電極コンタクト領域９８を形成する（図１５（ｃ）を参照）。
【０１１８】
コレクタ電極コンタクト領域９８を形成した後、マスクとして用いたレジスト膜１１４を除去する。
【０１１９】
次いで、全面にレジスト膜１１６を形成する。次いで、レジスト膜１１６を、エミッタベース形成領域８４のうち、ベース電極コンタクト領域１０６を形成する領域を露出する形状にパターニングする。
【０１２０】
次いで、パターニングされたレジスト膜１１６を介してボロンをイオン注入することにより、ベース電極コンタクト領域１０６を形成する（図１６（ａ）を参照）。
【０１２１】
ベース電極コンタクト領域１０６を形成した後、マスクとして用いたレジスト膜１１６を除去する。
【０１２２】
次いで、全面にレジスト膜１１８を形成する。次いで、レジスト膜１１８を、エミッタベース形成領域８４のうち、エミッタ電極コンタクト領域１０２を形成する領域を露出する形状にパターニングする。
【０１２３】
次いで、パターニングされたレジスト膜１１８を介してリンをイオン注入することにより、エミッタ電極コンタクト領域１０２を形成する（図１６（ｂ）を参照）。
【０１２４】
エミッタ電極コンタクト領域１０２を形成した後、マスクとして用いたレジスト膜１１８を除去する。
【０１２５】
次いで、アニーリングを行うことにより、上述のイオン注入を行った領域を活性化する。
【０１２６】
次いで、全面に金属膜を形成する。形成した金属膜を、リソグラフィー及びエッチング技術によりパターニングし、コレクタ電極コンタクト領域９８、エミッタ電極コンタクト領域１０２、及びベース電極コンタクト領域１０６にそれぞれ接続するコレクタ電極１００、エミッタ電極１０４、及びベース電極１０８を形成する（図１６（ｃ）を参照）。
【０１２７】
こうして、図１３に示す本実施形態による半導体装置が製造される。
【０１２８】
このように、本実施形態によれば、Ｓｉエミッタ層９２及びＳｉＮ膜９４により、エミッタベース形成領域８４及びコレクタ形成領域８６のＳｉＧｅ層とシリコン酸化膜からなる素子分離絶縁膜９６との接触が防止されるので、エミッタベース形成領域８４及びコレクタ形成領域８６端部にリーク電流のパスが形成されるのを抑制することができる。これにより、低消費電力で高速動作が可能なバイポーラトランジスタを提供することができる。
【０１２９】
また、従来のバイポーラトランジスタに比べても、露光工程等の製造工程数を増加することなく製造することができる。
【０１３０】
なお、本実施形態では、歪みＳｉＧｅチャネル層を有するバイポーラトランジスタについて説明したが、第１実施形態による場合のように、歪みＳｉチャネル層を有するバイポーラトランジスタについても本発明を適用することができる。
【０１３１】
また、本実施形態による半導体装置についても、第１実施形態による半導体装置に対する第２実施形態及び第３実施形態による半導体装置に対する第４実施形態による場合と同様に、ＳｉＮ膜９４を必ずしも形成する必要はない。
【０１３２】
図１７は、本実施形態による半導体装置においてＳｉＮ膜９４を形成しない場合の構造を示す断面図である。図示すように、側壁及び底面にＳｉエミッタ層９２が形成された素子分離溝８２に、素子分離絶縁膜９６が直接埋め込まれている。
【０１３３】
このように、ＳｉＮ膜９４が形成されていない場合であっても、Ｓｉエミッタ層９２により、エミッタベース形成領域８４及びコレクタ形成領域８６のＳｉＧｅ層と素子分離絶縁膜９６との接触を防止することができる。これにより、エミッタベース形成領域８４及びコレクタ形成領域８６端部におけるリーク電流パスの形成を抑制することができる。
【０１３４】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図１８乃至図２１を用いて説明する。図１８は本実施形態による半導体装置の構造を示す断面図、図１９乃至図２１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１３５】
まず、本実施形態による半導体装置について図１８を用いて説明する。本実施形態による半導体装置は、圧縮歪みが導入された歪みＳｉＧｅチャネル層を有するＨＥＭＴ（High Electron Mobility Transistor）である。
【０１３６】
ボロンがドープされた数百Ωｃｍ程度の高抵抗ｎ型Ｓｉ基板１２０に、素子分離領域１２２となる素子分離溝１２４が形成されており、この素子分離溝１２４により、素子が形成される活性領域１２６が画定されている。
【０１３７】
素子分離溝１２４が形成されたｎ型Ｓｉ基板１２０上には、Ｓｉ再成長バッファー層１２８と、ノンドープの歪みＳｉＧｅチャネル層１３０と、歪みＳｉＧｅチャネル層１３０にキャリアとなる正孔を供給するｐ型のＳｉ正孔供給層１３２とが順次積層されている。
【０１３８】
素子分離溝１２４の側壁及び底面に形成されたＳｉ正孔供給層１３２上には、ＳｉＮ膜１３４が形成されている。ＳｉＮ膜１３４が形成された素子分離溝１２４には、シリコン酸化膜からなる素子分離絶縁膜１３６が埋め込まれている。
【０１３９】
活性領域１２６のＳｉ正孔供給層１３２及び歪みＳｉＧｅチャネル層１３０には、ソース／ドレイン拡散層１３８ａ、１３８ｂが形成されている。ソース／ドレイン拡散層１３８ａ、１３８ｂ間のＳｉ正孔供給層１３２上には、ゲート電極１４０が形成されている。ソース／ドレイン拡散層１３８ａ、１３８ｂには、ソース／ドレイン電極１４２ａ、１４２ｂが接続されている。こうして、活性領域１２６において、ゲート電極１４０と、ソース／ドレイン拡散層１３８ａ、１３８ｂとを有するトランジスタが構成されている。
【０１４０】
本実施形態による半導体装置は、チャネルとなる半導体層に歪みが加えられたトランジスタ構造の活性領域１２６端部において、ＳｉＧｅ層と素子分離絶縁膜との間に介在するＳｉ正孔供給層１３２及びＳｉＮ膜１３４を有することに主たる特徴がある。このＳｉ正孔供給層１３２及びＳｉＮ膜１３４により、ＳｉＧｅ層とシリコン酸化膜からなる素子分離絶縁膜１３６との接触が防止されるので、活性領域１２６端部にリーク電流のパスが形成されるのを抑制することができる。これにより、低消費電力で高速動作が可能なＨＥＭＴを提供することができる。
【０１４１】
次に、本実施形態による半導体装置の製造方法について図１９乃至図２１を用いて説明する。
【０１４２】
まず、第３実施形態による場合と同様にして、ｎ型Ｓｉ基板１２０上に形成したＳｉＮ膜１４４をパターニングし、パターニングしたＳｉＮ膜１４４をマスクとするエッチングにより、ｎ型Ｓｉ基板１２０に素子分離溝１２４を形成する（図１９（ａ）を参照）。
【０１４３】
素子分離溝１２４を形成した後、マスクとして用いたＳｉＮ膜１４４をエッチングにより除去する。
【０１４４】
次いで、例えばＭＯＣＶＤ法により、素子分離溝１２４が形成されたｎ型Ｓｉ基板１２０の全面に、厚さ１０ｎｍのＳｉ再成長バッファー層１２８と、厚さ１０ｎｍのノンドープの歪みＳｉＧｅチャネル層１３０と、ボロン等のｐ型ドーパントがドープされた厚さ２０ｎｍのＳｉ正孔供給層１３２とを順次積層する（図１９（ｂ）を参照）。
【０１４５】
次いで、例えばＭＯＣＶＤ法により、全面に、研磨の際のストッパ膜として用いるＳｉＮ膜１３４を形成する。
【０１４６】
次いで、例えばＣＶＤ法により、全面に、シリコン酸化膜１４６を形成し、素子分離溝１２４をシリコン酸化膜１４６で埋め込む（図１９（ｃ）を参照）。
【０１４７】
次いで、例えばＣＭＰ法により、シリコン酸化膜１４６を、ストッパ膜のＳｉＮ膜１３４まで研磨して平坦化する。こうして、シリコン酸化膜１４６からなる素子分離絶縁膜１３６により素子分離溝１２４が埋め込まれる。
次いで、露出したＳｉＮ膜１３４を、例えば熱リン酸処理により除去する（図２０（ａ）を参照）。なお、このとき、活性領域１２６端部のＳｉ正孔供給層１３２と素子分離絶縁膜１３６との間に形成されたＳｉＮ膜１３４は、第１実施形態による場合と同様に、熱リン酸が滲入しないため除去されることはない。
【０１４８】
次いで、例えばＣＶＤ法により、活性領域１２６のＳｉ正孔供給層１３２上に金属膜を形成する。次いで、金属膜をパターニングすることにより、ゲート電極１４０を形成する（図２０（ｂ）を参照）。
【０１４９】
次いで、ゲート電極１４０をマスクとしてリンをイオン注入し、ゲート電極１４０両側のＳｉ正孔供給層１３２内に、ソース／ドレイン拡散層１３８ａ、１３８ｂを形成する（図２０（ｃ）を参照）。
【０１５０】
次いで、ソース／ドレイン拡散層６２ａ、６２ｂに電気的に接続するソース／ドレイン電極１４２ａ、１４２ｂを形成する。
【０１５１】
こうして、図１８に示す本実施形態による半導体装置が製造される。
【０１５２】
このように、本実施形態によれば、Ｓｉ正孔供給層１３２及びＳｉＮ膜１３４により、ＳｉＧｅ層とシリコン酸化膜からなる素子分離絶縁膜１３６との接触が防止されるので、活性領域１２６端部にリーク電流のパスが形成されるのを抑制することができる。これにより、低消費電力で高速動作が可能なＨＥＭＴを提供することができる。
【０１５３】
また、従来のＨＥＭＴに比べても、露光工程等の製造工程数を増加することなく製造することができる。
【０１５４】
なお、本実施形態による半導体装置についても、第１実施形態による半導体装置に対する第２実施形態及び第３実施形態による半導体装置に対する第４実施形態による場合と同様に、ＳｉＮ膜１３４を必ずしも形成する必要はない。
【０１５５】
図２１は、本実施形態による半導体装置においてＳｉＮ膜１３４を形成しない場合の構造を示す断面図である。図示すように、側壁及び底面にＳｉ正孔供給層１３２が形成された素子分離溝１２４に、素子分離絶縁膜１３６が直接埋め込まれている。
【０１５６】
このように、ＳｉＮ膜１３４が形成されていない場合であっても、Ｓｉ正孔供給層１３２により活性領域１２６のＳｉＧｅ層と素子分離絶縁膜１３６との接触を防止することができる。これにより、活性領域１２６端部におけるリーク電流パスの形成を抑制することができる。
【０１５７】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【０１５８】
例えば、上記実施形態では、ｐ型ＭＯＳトランジスタ、ｎｐｎ型バイポーラトランジスタ等について説明したが、上記実施形態において説明した導電型と逆の導電型のｎ型ＭＯＳトランジスタ、ｐｎｐ型バイポーラトランジスタ等についても、本発明を適用することができる。
【０１５９】
また、上記実施形態では、活性領域等におけるＳｉＧｅ層と素子分離絶縁膜との接触を防止するためＳｉＮ膜を介在させていたが、介在させる膜はＳｉＮ膜に限定されるものではない。ＳｉＮ膜の代わりに、例えばＳｉＯＮ膜を介在させてもよい。ＳｉＯＮ膜を用いる場合には、ＣＶＤ法によりＳｉＮ膜を形成する代わりに、歪みＳｉチャネル層、Ｓｉキャップ層等のＳｉ層を形成した後、Ｓｉ層の熱酸化膜を形成する。次いで、熱酸化膜を窒化することによりＳｉＯＮ膜を形成する。但し、この場合には、歪みＳｉチャネル層、Ｓｉキャップ層等のＳｉＯＮ膜が形成される下地のＳｉ層が熱酸化によりに消費される。このため、熱酸化による消費分を考慮した厚さに、歪みＳｉチャネル層、Ｓｉキャップ層等を形成することが望ましい。
【０１６０】
また、上記実施形態では、素子分離溝を形成されたＳｉＧｅバッファー層上にはＳｉＧｅ再成長バッファー層を形成し、また、素子分離溝が形成されたｐ型Ｓｉ基板上にはＳｉ再成長バッファー層を形成したが、ＳｉＧｅ再成長バッファー層又はＳｉ再成長バッファー層は必ずしも形成しなくてもよい。なお、上記実施形態において、ＳｉＧｅ再成長バッファー層又はＳｉ再成長バッファー層を形成するのは次の理由による。すなわち、ＣＶＤ法により半導体装置を構成する層を成長する際には、通常、空気中で前処理を行ってから成長炉に基板を導入する。このため、再成長界面には不純物が残存し、トランジスタ特性のばらつきの原因の一つとなる。上記実施形態にように、再成長バッファー層を形成することにより、かかる不純物のトランジスタ特性への影響を低減することができる。
【０１６１】
（付記１） シリコン基板と、前記シリコン基板上に形成され、活性領域を画定する素子分離溝が表面に形成されたＳｉＧｅ層と、前記素子分離溝の側壁及び前記活性領域の前記ＳｉＧｅ層上に形成されたシリコン層と、前記シリコン層が形成された前記素子分離溝に埋め込まれた素子分離絶縁膜とを有することを特徴とする半導体装置。
【０１６２】
（付記２） 付記１記載の半導体装置において、前記活性領域に形成されたソース拡散層及びドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記シリコン層上に、ゲート絶縁膜を介して形成されたゲート電極とを更に有する
ことを特徴とする半導体装置。
【０１６３】
（付記３） 付記１記載の半導体装置において、前記活性領域は、前記素子分離溝により、コレクタ形成領域と、ベースエミッタ形成領域とが分離されており、前記コレクタ形成領域の前記ＳｉＧｅ層及び前記シリコン層に形成された第１の導電型のコレクタ領域と、前記ベースエミッタ形成領域の前記シリコン層に形成された第２の導電型のベース領域と、前記ベースエミッタ形成領域の前記シリコン層に形成された第１の導電型のエミッタ電極コンタクト領域とを更に有することを特徴とする半導体装置。
【０１６４】
（付記４） 付記１乃至３のいずれかに記載の半導体装置において、前記素子分離溝の側壁の前記シリコン層上に形成された絶縁膜を更に有することを特徴とする半導体装置。
【０１６５】
（付記５） 活性領域を画定する素子分離溝が表面に形成されたシリコン基板と、前記シリコン基板の前記素子分離溝の側壁及び前記活性領域に形成されたＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたシリコン層と、前記シリコン層が形成された前記素子分離溝に埋め込まれた素子分離絶縁膜とを有することを特徴とする半導体装置。
【０１６６】
（付記６） 付記５記載の半導体装置において、前記活性領域に形成されたソース拡散層及びドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記シリコン層上に、ゲート絶縁膜を介して形成されたゲート電極とを更に有することを特徴とする半導体装置。
【０１６７】
（付記７） 付記５記載の半導体装置において、前記活性領域は、前記素子分離溝により、コレクタ形成領域と、ベースエミッタ形成領域とが分離されており、前記コレクタ形成領域の前記ＳｉＧｅ層及び前記シリコン層に形成された第１の導電型のコレクタ領域と、前記ベースエミッタ形成領域の前記ＳｉＧｅ層及び前記シリコン層に形成された第２の導電型のベース領域と、前記ベースエミッタ形成領域の前記シリコン層に形成された第１の導電型のエミッタ電極コンタクト領域とを更に有することを特徴とする半導体装置。
【０１６８】
（付記８） 付記５記載の半導体装置において、前記シリコン層は、ＳｉＧｅ層にキャリアとして電子を供給する電子供給層であり、前記活性領域に形成されたソース拡散層及びドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記シリコン層上に形成されたゲート電極とを更に有することを特徴とする半導体装置。
【０１６９】
（付記９） 付記５乃至８のいずれかに記載の半導体装置において、前記素子分離溝の側壁の前記シリコン層上に形成された絶縁膜を更に有することを特徴とする半導体装置。
【０１７０】
（付記１０） 付記４又は９記載の半導体装置において、前記絶縁膜は、ＳｉＮ膜又はＳｉＯＮ膜であることを特徴とする半導体装置。
【０１７１】
（付記１１） シリコン基板上に、ＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層に、活性領域を画定する素子分離溝を形成する工程と、前記素子分離溝の側壁及び前記活性領域の前記第ＳｉＧｅ層上に、シリコン層を形成する工程と、前記シリコン層が形成された前記素子分離溝に、素子分離絶縁膜を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
【０１７２】
（付記１２） 付記１１記載の半導体装置の製造方法において、前記素子分離溝に前記素子分離絶縁膜を埋め込む工程の前に、前記シリコン層上に、絶縁膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０１７３】
（付記１３） 付記１２記載の半導体装置の製造方法において、前記絶縁膜を形成する工程では、前記絶縁膜としてＳｉＮ膜を形成することを特徴とする半導体装置の製造方法。
【０１７４】
（付記１４） 付記１３記載の半導体装置の製造方法において、前記絶縁膜を形成する工程の前に、前記シリコン層を酸化することにより、前記シリコン層表面にシリコン酸化膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０１７５】
（付記１５） 付記１２記載の半導体装置の製造方法において、前記絶縁膜を形成する工程では、前記シリコン層を酸化及び窒化することにより前記絶縁膜としてのＳｉＯＮ膜を形成することを特徴とする半導体装置の製造方法。
【０１７６】
（付記１６） 付記１１乃至１５のいずれかに記載の半導体装置の製造方法において、前記ＳｉＧｅ層に前記素子分離溝を形成する工程は、前記ＳｉＧｅ層上にシリコン層を形成する工程と、前記シリコン層を酸化する工程と、酸化された前記シリコン層上にＳｉＮ膜を形成する工程と、前記ＳｉＮ膜を介してエッチングすることにより、前記ＳｉＧｅ層に前記素子分離溝を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１７７】
（付記１７） シリコン基板に、活性領域を画定する素子分離溝を形成する工程と、前記シリコン基板の前記素子分離溝の側壁及び活性領域に、ＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層上に、シリコン層を形成する工程と、前記シリコン層が形成された前記素子分離溝に、素子分離絶縁膜を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
【０１７８】
（付記１８） 付記１７記載の半導体装置の製造方法において、前記素子分離溝に前記素子分離膜を埋め込む工程の前に、前記シリコン層上に、絶縁膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０１７９】
（付記１９） 付記１８記載の半導体装置の製造方法において、前記絶縁膜を形成する工程では、前記絶縁膜としてＳｉＮ膜を形成することを特徴とする半導体装置の製造方法。
【０１８０】
（付記２０） 付記１９記載の半導体装置の製造方法において、前記絶縁膜を形成する工程の前に、前記シリコンキャップ層を酸化することにより、前記シリコン層表面にシリコン酸化膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０１８１】
（付記２１） 付記１８記載の半導体装置の製造方法において、前記絶縁膜を形成する工程では、前記シリコン層を酸化及び窒化することにより前記絶縁膜としてのＳｉＯＮ膜を形成することを特徴とする半導体装置の製造方法。
【０１８２】
【発明の効果】
以上の通り、本発明によれば、シリコン基板と、シリコン基板上に形成され、活性領域を画定する素子分離溝が表面に形成されたＳｉＧｅ層と、素子分離溝の側壁及び活性領域のＳｉＧｅ層上に形成されたシリコン層と、シリコン層が形成された素子分離溝に埋め込まれた素子分離絶縁膜とを有するので、活性領域のＳｉＧｅ層と素子分離絶縁膜との接触が防止され、活性領域端部にリーク電流のパスが形成されるのを抑制することができる。
【０１８３】
また、活性領域を画定する素子分離溝が表面に形成されたシリコン基板と、シリコン基板の素子分離溝の側壁及び活性領域に形成されたＳｉＧｅ層と、ＳｉＧｅ層上に形成されたシリコン層と、シリコン層が形成された素子分離溝に埋め込まれた素子分離絶縁膜とを有するので、活性領域のＳｉＧｅ層と素子分離絶縁膜との接触が防止され、活性領域端部にリーク電流のパスが形成されるのを抑制することができる。
【０１８４】
また、素子分離溝の側壁の歪みシリコン層又はシリコン層上に形成されたＳｉＮ膜等の絶縁膜を有するので、活性領域端部にリーク電流のパスが形成されるのを更に効果的に抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第２実施形態による半導体装置の構造を示す断面図である。
【図６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図７】本発明の第３実施形態による半導体装置の構造を示す断面図である。
【図８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１１】本発明の第４実施形態による半導体装置の構造を示す断面図である。
【図１２】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図１３】本発明の第５実施形態による半導体装置の構造を示す断面図である。
【図１４】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１７】本発明の第５実施形態の変形例による半導体装置の構造を示す断面図である。
【図１８】本発明の第６実施形態による半導体装置の構造を示す断面図である。
【図１９】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２０】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２１】本発明の第６実施形態の変形例による半導体装置の構造を示す断面図である。
【図２２】チャネルとなる半導体層に歪みを加えた従来のＭＯＳトランジスタの構造を示す断面図（その１）である。
【図２３】チャネルとなる半導体層に歪みを加えた従来のＭＯＳトランジスタの構造を示す断面図（その２）である。
【図２４】チャネルとなる半導体層に歪みを加えた従来のＭＯＳトランジスタの活性領域端部に沿って形成されるリーク電流パスを示す上面図である。
【図２５】チャネルとなる半導体層に歪みを加えた従来のＭＯＳトランジスタにおいて活性領域端部にポリＳｉのサイドウォールを形成した場合の構造を示す断面図である。
【符号の説明】
１０…ｐ型Ｓｉ基板
１２…ＳｉＧｅバッファー層
１４…素子分離領域
１６…素子分離溝
１８…活性領域
２０…ＳｉＧｅ再成長バッファー層
２２…歪みＳｉチャネル層
２４…ＳｉＮ膜
２６…素子分離絶縁膜
２８ａ、２８ｂ…ソース／ドレイン拡散層
３０…ゲート絶縁膜
３２…ゲート電極
３４ａ、３４ｂ…ソース／ドレイン電極
３５…Ｓｉキャップ層
３６…シリコン酸化膜
３７…ＳｉＮ膜
３８…シリコン酸化膜
４０…寄生領域
４２…サイドウォール
４４…ｐ型Ｓｉ基板
４６…素子分離領域
４８…素子分離溝
５０…活性領域
５２…Ｓｉ再成長バッファー層
５４…歪みＳｉＧｅチャネル層
５６…Ｓｉキャップ層
５８…ＳｉＮ膜
６０…素子分離絶縁膜
６２ａ、６２ｂ…ソース／ドレイン拡散層
６４…ゲート絶縁膜
６６…ゲート電極
６８ａ、６８ｂ…ソース／ドレイン電極
７０…ＳｉＮ膜
７２…シリコン酸化膜
７４…寄生領域
７６…サイドウォール
７８…ｎ型領域
８０…素子分離領域
８２…素子分離溝
８４…エミッタベース形成領域
８６…コレクタ形成領域
８８…Ｓｉ再成長バッファー層
９０…ｐ型歪みＳｉＧｅチャネル層
９２…Ｓｉエミッタ層
９４…ＳｉＮ膜
９６…素子分離絶縁膜
９８…コレクタ電極コンタクト領域
１００…コレクタ電極
１０２…エミッタ電極コンタクト領域
１０４…エミッタ電極
１０６…ベース電極コンタクト領域
１０８…ベース電極
１１０…ＳｉＮ膜
１１２…シリコン酸化膜
１１４、１１６、１１８…レジスト膜
１２０…ｎ型Ｓｉ基板
１２２…素子分離領域
１２４…素子分離溝
１２６…活性領域
１２８…Ｓｉ再成長バッファー層
１３０…歪みＳｉＧｅチャネル層
１３２…Ｓｉ正孔供給層
１３４…ＳｉＮ膜
１３６…素子分離絶縁膜
１３８ａ、１３８ｂ…ソース／ドレイン拡散層
１４０…ゲート電極
１４２ａ、１４２ｂ…ソース／ドレイン電極
１４４…ＳｉＮ膜
１４６…シリコン酸化膜
２００…ｐ型Ｓｉ基板
２０２…ＳｉＧｅバッファー層
２０４…歪みＳｉチャネル層
２０６…素子分離領域
２０８…素子分離溝
２１０…活性領域
２１２…素子分離絶縁膜
２１４ａ、２１４ｂ…ソース／ドレイン拡散層
２１６…ゲート絶縁膜
２１８…ゲート電極
２２０ａ、２２０ｂ…ソース／ドレイン電極
２２２…ｐ型Ｓｉ基板
２２４…Ｓｉバッファー層
２２６…歪みＳｉＧｅチャネル層
２２８…Ｓｉキャップ層
２３０…素子分離領域
２３２…素子分離溝
２３４…活性領域
２３６…素子分離絶縁膜
２３８ａ、２３８ｂ…ソース／ドレイン拡散層
２４０…ゲート絶縁膜
２４２…ゲート電極
２４４ａ、２４４ｂ…ソース／ドレイン電極
２４６…サイドウォール

Claims (5)

  1. 活性領域を画定する素子分離溝が表面に形成されたシリコン基板と、
    前記シリコン基板の前記素子分離溝の側壁及び前記活性領域に形成されたＳｉＧｅ層と、
    前記ＳｉＧｅ層上に形成されたシリコン層と、
    前記シリコン層が形成された前記素子分離溝に埋め込まれた素子分離絶縁膜と
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記活性領域に形成されたソース拡散層及びドレイン拡散層と、
    前記ソース拡散層と前記ドレイン拡散層との間の前記シリコン層上に、ゲート絶縁膜を介して形成されたゲート電極とを更に有する
    ことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記活性領域は、前記素子分離溝により、コレクタ形成領域と、ベースエミッタ形成領域とが分離されており、
    前記コレクタ形成領域の前記ＳｉＧｅ層及び前記シリコン層に形成された第１の導電型のコレクタ領域と、
    前記ベースエミッタ形成領域の前記ＳｉＧｅ層及び前記シリコン層に形成された第２の導電型のベース領域と、
    前記ベースエミッタ形成領域の前記シリコン層に形成された第１の導電型のエミッタ電極コンタクト領域とを更に有する
    ことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記素子分離溝の側壁の前記シリコン層上に形成された絶縁膜を更に有する
    ことを特徴とする半導体装置。
  5. シリコン基板に、活性領域を画定する素子分離溝を形成する工程と、
    前記シリコン基板の前記素子分離溝の側壁及び活性領域に、ＳｉＧｅ層を形成する工程と、
    前記ＳｉＧｅ層上に、シリコン層を形成する工程と、
    前記シリコン層が形成された前記素子分離溝に、素子分離絶縁膜を埋め込む工程と
    を有することを特徴とする半導体装置の製造方法。
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