JP3532188B1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
【要約】
【課題】 絶縁層上に形成されたＭＯＳトランジスタ
（ＭＯＳＦＥＴ）を含んで成る集積度の高い半導体装置
を製造する際、層間絶縁膜にコンタクトホールを形成す
るときにエッチングが半導体層で止まらず、絶縁層を突
き抜けることを防止する。 【解決手段】 層間絶縁膜８のエッチング速度よりも遅
いエッチング速度を有するエッチングストッパー膜１２
をＭＯＳＦＥＴ素子を構成するシリコン活性層３の側面
を囲むように層間絶縁膜内８に埋め込む。
（ＭＯＳＦＥＴ）を含んで成る集積度の高い半導体装置
を製造する際、層間絶縁膜にコンタクトホールを形成す
るときにエッチングが半導体層で止まらず、絶縁層を突
き抜けることを防止する。 【解決手段】 層間絶縁膜８のエッチング速度よりも遅
いエッチング速度を有するエッチングストッパー膜１２
をＭＯＳＦＥＴ素子を構成するシリコン活性層３の側面
を囲むように層間絶縁膜内８に埋め込む。
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁層上に形成
された半導体層（拡散層とチャネル領域）を含んで成る
半導体装置及びその製造方法に関するものである。
された半導体層（拡散層とチャネル領域）を含んで成る
半導体装置及びその製造方法に関するものである。
【０００２】一般に、ＭＯＳＦＥＴに要求される特性と
しては、高速化と低消費電力化があげられる。このよう
な要求に対処するため、Ｓｉ基板の表面に形成された絶
縁層（ＳｉＯ２層）と該絶縁層上に形成されたシリコン
層とを含むＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌ
ａｔｏｒ）基板上にＭＯＳＦＥＴを作製することが近年
行われている。
しては、高速化と低消費電力化があげられる。このよう
な要求に対処するため、Ｓｉ基板の表面に形成された絶
縁層（ＳｉＯ２層）と該絶縁層上に形成されたシリコン
層とを含むＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌ
ａｔｏｒ）基板上にＭＯＳＦＥＴを作製することが近年
行われている。
【０００３】ＳＯＩ基板上にＭＯＳＦＥＴを作成すると
接合容量が低減するので高速化が図られるとともに、オ
フリークや駆動電圧も減少できるため、通常のＳｉ基板
上にＭＯＳＦＥＴを作製した場合に比べより、低消費電
力で高速な半導体装置を得ることができる。また、ＳＯ
Ｉ基板上のシリコン層を薄膜化するとＭＯＳＦＥＴの性
能が更に向上することが知られている。これは、シリコ
ン層の薄膜化により短チャネル効果が抑制されるととも
に、シリコン活性層が完全に空乏化してＭＯＳＦＥＴの
サブスレッショルド特性が向上するからである。
接合容量が低減するので高速化が図られるとともに、オ
フリークや駆動電圧も減少できるため、通常のＳｉ基板
上にＭＯＳＦＥＴを作製した場合に比べより、低消費電
力で高速な半導体装置を得ることができる。また、ＳＯ
Ｉ基板上のシリコン層を薄膜化するとＭＯＳＦＥＴの性
能が更に向上することが知られている。これは、シリコ
ン層の薄膜化により短チャネル効果が抑制されるととも
に、シリコン活性層が完全に空乏化してＭＯＳＦＥＴの
サブスレッショルド特性が向上するからである。
【０００４】しかし、ＭＯＳＦＥＴの性能向上のためシ
リコン活性層を極薄化した場合、層間絶縁膜にコンタク
トホールを形成する際、エッチングがシリコン活性層で
止まらず、絶縁層を突き抜け、その結果、その後の電極
形成時においてシリコン活性層と支持基板とが導通して
しまうことがある。
リコン活性層を極薄化した場合、層間絶縁膜にコンタク
トホールを形成する際、エッチングがシリコン活性層で
止まらず、絶縁層を突き抜け、その結果、その後の電極
形成時においてシリコン活性層と支持基板とが導通して
しまうことがある。
【０００５】これは、シリコン活性層はコンタクトエッ
チング時のエッチングストップ材としての役割も果たし
ているのであるが、ＭＯＳＦＥＴの性能向上のためシリ
コン活性層を極薄化した場合には、エッチング剤によっ
てシリコン活性層の一部がその底部まで完全に削られて
無くなることがあるからである。
チング時のエッチングストップ材としての役割も果たし
ているのであるが、ＭＯＳＦＥＴの性能向上のためシリ
コン活性層を極薄化した場合には、エッチング剤によっ
てシリコン活性層の一部がその底部まで完全に削られて
無くなることがあるからである。
【０００６】この問題に対処するために、エッチングス
トッパー膜を各ＭＯＳＦＥＴ素子の上方に設ける構成
（特許文献１）、あるいはエッチングストッパー膜を絶
縁層の全面に形成する構成（特許文献２）が提案されて
いる。
トッパー膜を各ＭＯＳＦＥＴ素子の上方に設ける構成
（特許文献１）、あるいはエッチングストッパー膜を絶
縁層の全面に形成する構成（特許文献２）が提案されて
いる。
【０００７】
【特許文献１】特開平７−７４１２６号公報（第５図）
【特許文献２】特開２０００−１３３７０９号公報（第
１８図）
１８図）
【０００８】
【発明が解決しようとする課題】しかしながら、特許文
献１に記載のエッチングストッパー膜を基板の一部に形
成する構成では、コンタクトホトリソ工程での合わせず
れが生じた場合、コンタクトホールが絶縁層を突き抜
け、支持基板に開口する可能性があるので、ＭＯＳＦＥ
Ｔ素子の設計レイアウトに十分な余裕をとることのでき
ない集積度の高い半導体装置には適用が困難である。
献１に記載のエッチングストッパー膜を基板の一部に形
成する構成では、コンタクトホトリソ工程での合わせず
れが生じた場合、コンタクトホールが絶縁層を突き抜
け、支持基板に開口する可能性があるので、ＭＯＳＦＥ
Ｔ素子の設計レイアウトに十分な余裕をとることのでき
ない集積度の高い半導体装置には適用が困難である。
【０００９】また、特許文献２に記載のエッチングスト
ッパー膜を基板全面に形成する構成では、ＭＯＳＦＥＴ
の特性が著しく劣化する。これは、よく知られているよ
うにＳｉ３Ｎ４膜等のＳｉＯ２膜以外の絶縁膜はＳｉに
対して多くの界面準位を形成するので、ＭＯＳＦＥＴの
チャネル領域の上にもエッチングストッパー膜が形成さ
れる構成ではチャネル領域に多くの界面準位が形成され
てしまうからである。
ッパー膜を基板全面に形成する構成では、ＭＯＳＦＥＴ
の特性が著しく劣化する。これは、よく知られているよ
うにＳｉ３Ｎ４膜等のＳｉＯ２膜以外の絶縁膜はＳｉに
対して多くの界面準位を形成するので、ＭＯＳＦＥＴの
チャネル領域の上にもエッチングストッパー膜が形成さ
れる構成ではチャネル領域に多くの界面準位が形成され
てしまうからである。
【００１０】本発明は上記の問題に鑑みなされたもので
あり、その目的は、支持基板上の絶縁層上に形成された
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る集積
度の高い半導体装置を製造する際、層間絶縁膜にコンタ
クトホールを形成するときにエッチングが活性シリコン
等の半導体層で止まらず、絶縁層を突き抜け、その結
果、その後の電極形成時において半導体層と支持基板と
が導通することを、ＭＯＳＦＥＴの特性を劣化させるこ
となく防止することである。
あり、その目的は、支持基板上の絶縁層上に形成された
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る集積
度の高い半導体装置を製造する際、層間絶縁膜にコンタ
クトホールを形成するときにエッチングが活性シリコン
等の半導体層で止まらず、絶縁層を突き抜け、その結
果、その後の電極形成時において半導体層と支持基板と
が導通することを、ＭＯＳＦＥＴの特性を劣化させるこ
となく防止することである。
【００１１】
【課題を解決するための手段】上記目的を達成すべく本
発明によれば、絶縁層上に形成され、チャネル領域を有
する半導体層と、前記半導体層内に形成され、前記チャ
ネル領域に隣接して配置された拡散層と、前記拡散層の
側面及び下部に隣接して形成されたエッチングストッパ
ー膜とを有し、前記チャネル領域下には前記絶縁層が隣
接して配置されていることを特徴とする半導体装置が提
供される。
発明によれば、絶縁層上に形成され、チャネル領域を有
する半導体層と、前記半導体層内に形成され、前記チャ
ネル領域に隣接して配置された拡散層と、前記拡散層の
側面及び下部に隣接して形成されたエッチングストッパ
ー膜とを有し、前記チャネル領域下には前記絶縁層が隣
接して配置されていることを特徴とする半導体装置が提
供される。
【００１２】また、上記目的を達成すべく本発明によれ
ば、絶縁層上にチャネル領域を有する半導体層を形成す
る工程と、前記半導体層内に前記チャネル領域に隣接し
て配置された拡散層を形成する工程と、前記拡散層下部
の絶縁層を前記半導体層をマスクとしてエッチングする
工程と、前記拡散層の側面及び下部にエッチングストッ
パー膜を隣接して形成する工程と、形成した前記エッチ
ングストッパー膜をエッチングしてサイドウォールを形
成する工程とを具備することを特徴とする半導体装置の
製造方法が提供される。
ば、絶縁層上にチャネル領域を有する半導体層を形成す
る工程と、前記半導体層内に前記チャネル領域に隣接し
て配置された拡散層を形成する工程と、前記拡散層下部
の絶縁層を前記半導体層をマスクとしてエッチングする
工程と、前記拡散層の側面及び下部にエッチングストッ
パー膜を隣接して形成する工程と、形成した前記エッチ
ングストッパー膜をエッチングしてサイドウォールを形
成する工程とを具備することを特徴とする半導体装置の
製造方法が提供される。
【００１３】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて具体的に説明する。
示す図面に基づいて具体的に説明する。
【００１４】図１を参照して本発明の第１の実施形態に
係る半導体装置を説明する。本実施形態は、図１（ｇ）
に示す様に、基板１の表面に形成された絶縁層２上に形
成された半導体層（拡散層とチャネル領域）３の側面
と、該半導体層３の底面の中のＭＯＳＦＥＴのチャネル
領域の下（即ちゲート電極５の直下）を除いた部分とを
囲むようにシリコン窒化膜（Ｓｉ３Ｎ４膜）等のエッチ
ングストッパー膜１２を形成することを特徴とするもの
である。この半導体装置の製造方法を以下に説明する。
係る半導体装置を説明する。本実施形態は、図１（ｇ）
に示す様に、基板１の表面に形成された絶縁層２上に形
成された半導体層（拡散層とチャネル領域）３の側面
と、該半導体層３の底面の中のＭＯＳＦＥＴのチャネル
領域の下（即ちゲート電極５の直下）を除いた部分とを
囲むようにシリコン窒化膜（Ｓｉ３Ｎ４膜）等のエッチ
ングストッパー膜１２を形成することを特徴とするもの
である。この半導体装置の製造方法を以下に説明する。
【００１５】まず、ホトリソ・エッチング技術により例
えば膜厚が１０〜２００ｎｍの絶縁層２が形成されたＳ
ｉ支持基板１上に、例えば膜厚が５〜５０ｎｍのシリコ
ン活性層等の半導体層３を形成する（図１（ａ））。そ
の後、熱酸化処理により例えば膜厚が０．５〜１０ｎｍ
のゲート酸化膜またはゲート窒化膜４を形成し、続いて
ＣＶＤ法により例えばポリシリコンを堆積させ、ホトリ
ソ・エッチング技術によりこれを加工して膜厚が例えば
１０〜２００ｎｍのゲート電極５を形成する（図１
（ｂ））。次に、ＣＶＤ法により例えばシリコン窒化膜
（Ｓｉ３Ｎ４膜）を堆積させて、エッチング技術による
エッチバックにより例えば１〜１００ｎｍのサイドウォ
ール６を形成し、続いて、イオン注入技術により例えば
不純物としてリンイオン注入し、半導体層内にソース−
ドレイン拡散層領域７を形成する（図１（ｃ））。
えば膜厚が１０〜２００ｎｍの絶縁層２が形成されたＳ
ｉ支持基板１上に、例えば膜厚が５〜５０ｎｍのシリコ
ン活性層等の半導体層３を形成する（図１（ａ））。そ
の後、熱酸化処理により例えば膜厚が０．５〜１０ｎｍ
のゲート酸化膜またはゲート窒化膜４を形成し、続いて
ＣＶＤ法により例えばポリシリコンを堆積させ、ホトリ
ソ・エッチング技術によりこれを加工して膜厚が例えば
１０〜２００ｎｍのゲート電極５を形成する（図１
（ｂ））。次に、ＣＶＤ法により例えばシリコン窒化膜
（Ｓｉ３Ｎ４膜）を堆積させて、エッチング技術による
エッチバックにより例えば１〜１００ｎｍのサイドウォ
ール６を形成し、続いて、イオン注入技術により例えば
不純物としてリンイオン注入し、半導体層内にソース−
ドレイン拡散層領域７を形成する（図１（ｃ））。
【００１６】次に、例えば膜厚が１０〜２００ｎｍの絶
縁層２を例えば０．１〜５０％のＨＦ（フッ化水素）溶
液により、ウェットエッチングする（図１（ｄ））。続
いて、ＣＶＤ法により例えば５〜１００ｎｍのシリコン
窒化層１１を堆積する（図１（ｅ））。その後、エッチ
ング技術により、シリコン窒化層１１をエッチバックし
て半導体層３の側面と底面の一部とを埋めるシリコン窒
化膜等のエッチングストッパー膜１２を形成する（図１
（ｆ））。
縁層２を例えば０．１〜５０％のＨＦ（フッ化水素）溶
液により、ウェットエッチングする（図１（ｄ））。続
いて、ＣＶＤ法により例えば５〜１００ｎｍのシリコン
窒化層１１を堆積する（図１（ｅ））。その後、エッチ
ング技術により、シリコン窒化層１１をエッチバックし
て半導体層３の側面と底面の一部とを埋めるシリコン窒
化膜等のエッチングストッパー膜１２を形成する（図１
（ｆ））。
【００１７】その後、層間絶縁膜８を形成し、ホトリソ
−エッチング技術により、コンタクトホールを開口し、
例えばタングステンをコンタクトホールに埋め込んでコ
ンタクト電極９を形成し、更に、例えばアルミニウムを
堆積し、これをホトリソ−エッチング技術により加工し
て配線１０を形成する。これにより、絶縁層上の半導体
層の側面及び底面の一部に埋め込まれたエッチングスト
ッパー膜１２を持つＭＯＳＦＥＴを含む半導体装置が完
成する（図１（ｇ））。
−エッチング技術により、コンタクトホールを開口し、
例えばタングステンをコンタクトホールに埋め込んでコ
ンタクト電極９を形成し、更に、例えばアルミニウムを
堆積し、これをホトリソ−エッチング技術により加工し
て配線１０を形成する。これにより、絶縁層上の半導体
層の側面及び底面の一部に埋め込まれたエッチングスト
ッパー膜１２を持つＭＯＳＦＥＴを含む半導体装置が完
成する（図１（ｇ））。
【００１８】本実施形態では、絶縁層上の半導体層３の
側面にエッチングストッパー膜１２が形成されるため、
コンタクト形成時にホトリソ合わせずれが生じた場合に
おいても、コンタクトホールが絶縁層２まで伸びること
はない。即ち、半導体層３の側面に形成されたエッチン
グストッパー膜１２の幅分だけ、合わせ余裕が増加する
ことになる。また、半導体層３の底面（但し、ＭＯＳＦ
ＥＴのチャネル領域の下、即ち、ゲート電極５の直下を
除く）にもエッチングストッパー膜が埋め込まれるの
で、ある確率で半導体層に生じるピンホールの様な局所
的に薄い箇所がコンタクトホールの直下に存在する場合
に、図２に示すようにエッチング時にコンタクトホール
が絶縁層２を突き抜けてしまうことを防止できる。その
結果、ＭＯＳＦＥＴ半導体装置の歩留まりが向上する。
側面にエッチングストッパー膜１２が形成されるため、
コンタクト形成時にホトリソ合わせずれが生じた場合に
おいても、コンタクトホールが絶縁層２まで伸びること
はない。即ち、半導体層３の側面に形成されたエッチン
グストッパー膜１２の幅分だけ、合わせ余裕が増加する
ことになる。また、半導体層３の底面（但し、ＭＯＳＦ
ＥＴのチャネル領域の下、即ち、ゲート電極５の直下を
除く）にもエッチングストッパー膜が埋め込まれるの
で、ある確率で半導体層に生じるピンホールの様な局所
的に薄い箇所がコンタクトホールの直下に存在する場合
に、図２に示すようにエッチング時にコンタクトホール
が絶縁層２を突き抜けてしまうことを防止できる。その
結果、ＭＯＳＦＥＴ半導体装置の歩留まりが向上する。
【００１９】さらに、本実施形態によれば、半導体層の
ＭＯＳＦＥＴのチャネル領域の下（ゲート電極直下）に
は、エッチングストッパー膜は存在しないので、ＭＯＳ
ＦＥＴの特性が劣化することはない。
ＭＯＳＦＥＴのチャネル領域の下（ゲート電極直下）に
は、エッチングストッパー膜は存在しないので、ＭＯＳ
ＦＥＴの特性が劣化することはない。
【００２０】尚、本実施形態の半導体装置を製造する
際、サイドウォール６とエッチングストッパー膜１２と
を同時に形成するようにしてもよく、この場合、従来の
工程から新たに必要となる工程は絶縁層２のＨＦ溶液に
よるウェットエッチングのみであるので、大幅な工程変
更を伴わずに上記構成の半導体装置を製造することがで
きる。
際、サイドウォール６とエッチングストッパー膜１２と
を同時に形成するようにしてもよく、この場合、従来の
工程から新たに必要となる工程は絶縁層２のＨＦ溶液に
よるウェットエッチングのみであるので、大幅な工程変
更を伴わずに上記構成の半導体装置を製造することがで
きる。
【００２１】次に、図３を参照して本発明の第２の実施
形態に係る半導体装置を説明する。本実施形態の半導体
装置を製造するに際は、先ず、従来公知の工程により、
第１の実施形態と同様の構造を有するＭＯＳＦＥＴを作
成した後、例えばアルゴンイオン（Ａｒ＋）を、例えば
加速電圧１Ｋ〜１ＭｅＶ、ドーズ量１Ｅ１２ｃｍ−２〜
１Ｅ１６ｃｍ−２の条件でイオン注入する（図３
（ａ））。
形態に係る半導体装置を説明する。本実施形態の半導体
装置を製造するに際は、先ず、従来公知の工程により、
第１の実施形態と同様の構造を有するＭＯＳＦＥＴを作
成した後、例えばアルゴンイオン（Ａｒ＋）を、例えば
加速電圧１Ｋ〜１ＭｅＶ、ドーズ量１Ｅ１２ｃｍ−２〜
１Ｅ１６ｃｍ−２の条件でイオン注入する（図３
（ａ））。
【００２２】続いて、第１の実施形態と同様にして、例
えば１０〜２００ｎｍの膜厚の絶縁層２を例えば０.１
〜５０％のＨＦ（フッ化水素）溶液により、ウェットエ
ッチングする（図３（ｂ））。その後の工程は第１の実
施形態の場合と同様である。
えば１０〜２００ｎｍの膜厚の絶縁層２を例えば０.１
〜５０％のＨＦ（フッ化水素）溶液により、ウェットエ
ッチングする（図３（ｂ））。その後の工程は第１の実
施形態の場合と同様である。
【００２３】本実施形態では、ゲート電極５及び半導体
層３はアルゴンイオン注入時のマスクとして働くが、特
に、ゲート電極５は膜厚も厚いため、イオン注入時のマ
スクとしての効果が大きい。その結果、ゲート電極５直
下の絶縁層へのアルゴン不純物の導入量は少なくなる。
一般に、イオン注入技術により酸化膜中に不純物が導入
されると酸化膜中に誘起される欠陥や不純物の作用によ
り、ウェットエッチング時のエッチング速度が増大する
ことが知られている。
層３はアルゴンイオン注入時のマスクとして働くが、特
に、ゲート電極５は膜厚も厚いため、イオン注入時のマ
スクとしての効果が大きい。その結果、ゲート電極５直
下の絶縁層へのアルゴン不純物の導入量は少なくなる。
一般に、イオン注入技術により酸化膜中に不純物が導入
されると酸化膜中に誘起される欠陥や不純物の作用によ
り、ウェットエッチング時のエッチング速度が増大する
ことが知られている。
【００２４】本実施形態では、アルゴンイオン注入時の
加速電圧の最適化により、ゲート電極５直下の部分を除
き、絶縁層２内に、半導体層３との界面付近の部分でア
ルゴンイオンを注入することができる。また、このと
き、絶縁層層の半導体層３直下以外の領域には、膜中の
深い位置にアルゴンイオンが注入される。その結果、以
下に説明するように絶縁層２の半導体層３直下以外の領
域が過度にエッチングされることを防止できる。
加速電圧の最適化により、ゲート電極５直下の部分を除
き、絶縁層２内に、半導体層３との界面付近の部分でア
ルゴンイオンを注入することができる。また、このと
き、絶縁層層の半導体層３直下以外の領域には、膜中の
深い位置にアルゴンイオンが注入される。その結果、以
下に説明するように絶縁層２の半導体層３直下以外の領
域が過度にエッチングされることを防止できる。
【００２５】即ち、ＭＯＳＦＥＴを上方から見た図３
（ｃ）の平面図から明らかなように、基板にはゲート電
極が絶縁層上に直接形成される領域がある。半導体層３
の下方の部分をより多くエッチングするためエッチング
時間を長くした場合、ゲート電極が絶縁層に直接形成さ
れた領域では、絶縁層がエッチングにより完全に除去さ
れてしまう可能性がある。絶縁層が完全に除去されてし
まうとゲート電極を支えるものがなくなるので、半導体
層と隣の半導体層との距離が長い場合、最悪、ゲート電
極が支持基板に接触して短絡する可能性がある。
（ｃ）の平面図から明らかなように、基板にはゲート電
極が絶縁層上に直接形成される領域がある。半導体層３
の下方の部分をより多くエッチングするためエッチング
時間を長くした場合、ゲート電極が絶縁層に直接形成さ
れた領域では、絶縁層がエッチングにより完全に除去さ
れてしまう可能性がある。絶縁層が完全に除去されてし
まうとゲート電極を支えるものがなくなるので、半導体
層と隣の半導体層との距離が長い場合、最悪、ゲート電
極が支持基板に接触して短絡する可能性がある。
【００２６】そのため、第１の実施形態では、半導体層
の下の絶縁層のエッチング量には制限があるが、本第２
の実施形態では、絶縁層のエッチング速度は、半導体層
直下のアルゴンイオンの注入された部分で速くなってい
るので、第１の実施形態に比べ、半導体層の下にある絶
縁層をより多くエッチングすることが可能となる。これ
により、その後に形成されるエッチングストッパー膜は
拡散層の下部にも埋め込まれ、より大きくなるので、コ
ンタクト電極形成時、コンタクトホールが絶縁層を突き
抜ける可能性は更に減少する。
の下の絶縁層のエッチング量には制限があるが、本第２
の実施形態では、絶縁層のエッチング速度は、半導体層
直下のアルゴンイオンの注入された部分で速くなってい
るので、第１の実施形態に比べ、半導体層の下にある絶
縁層をより多くエッチングすることが可能となる。これ
により、その後に形成されるエッチングストッパー膜は
拡散層の下部にも埋め込まれ、より大きくなるので、コ
ンタクト電極形成時、コンタクトホールが絶縁層を突き
抜ける可能性は更に減少する。
【００２７】次に、図４を参照して本発明の第３の実施
形態に係る半導体装置を説明する。本実施形態の半導体
装置は、その構成を図４（ａ）の平面図に示すように、
絶縁層上のゲート電極の長さが、半導体層上のゲート電
極の長さよりも長いことを特徴とする。本実施形態の半
導体装置を製造するには、先ず第１の実施形態の場合と
同様の工程により、図４（ａ）の平面レイアウトを持つ
ＭＯＳＦＥＴを作製する。このとき、ゲート電極直下の
部分を除き、絶縁層を完全にＨＦ溶液によりウェットエ
ッチングすると、図４（ａ）のＡ−Ａ'断面構造が図４
（ｂ）に示すようなものとなるＭＯＳＦＥＴができる。
これに、第１の実施形態の場合と同様、ＣＶＤ法により
例えばシリコン窒化層を形成し、エッチバックすること
によりエッチングストッパー膜１２を形成する（図４
（ｃ））。更に従来公知の方法により、コンタクト電極
と配線を形成すれば、エッチングストッパー膜１２が半
導体層の側面と拡散層の下部とに埋め込まれたＭＯＳＦ
ＥＴが完成する（図４（ｄ））。
形態に係る半導体装置を説明する。本実施形態の半導体
装置は、その構成を図４（ａ）の平面図に示すように、
絶縁層上のゲート電極の長さが、半導体層上のゲート電
極の長さよりも長いことを特徴とする。本実施形態の半
導体装置を製造するには、先ず第１の実施形態の場合と
同様の工程により、図４（ａ）の平面レイアウトを持つ
ＭＯＳＦＥＴを作製する。このとき、ゲート電極直下の
部分を除き、絶縁層を完全にＨＦ溶液によりウェットエ
ッチングすると、図４（ａ）のＡ−Ａ'断面構造が図４
（ｂ）に示すようなものとなるＭＯＳＦＥＴができる。
これに、第１の実施形態の場合と同様、ＣＶＤ法により
例えばシリコン窒化層を形成し、エッチバックすること
によりエッチングストッパー膜１２を形成する（図４
（ｃ））。更に従来公知の方法により、コンタクト電極
と配線を形成すれば、エッチングストッパー膜１２が半
導体層の側面と拡散層の下部とに埋め込まれたＭＯＳＦ
ＥＴが完成する（図４（ｄ））。
【００２８】図４（ｅ）に、例えばシリコン窒化層を堆
積する前の上記ＭＯＳＦＥＴの図４（ａ）のＢ−Ｂ'断
面の構造を示す。本実施形態では、Ｂ−Ｂ'断面におけ
るゲート電極の長さ、即ち、絶縁層上のゲート電極の長
さを、図４（ｂ）に示したＡ−Ａ'断面におけるゲート
電極の長さ、即ち、半導体層上のゲート電極の長さより
長くしている。これにより、半導体層下の絶縁層をゲー
ト電極直下の部分を除き、完全にＨＦ溶液によりエッチ
ングする場合においても、絶縁層上に直接形成されたゲ
ート電極下の絶縁層が完全に除去されてしまうことを避
けることが可能であり、それによりゲート電極が支持基
板に接触することを防止できる。
積する前の上記ＭＯＳＦＥＴの図４（ａ）のＢ−Ｂ'断
面の構造を示す。本実施形態では、Ｂ−Ｂ'断面におけ
るゲート電極の長さ、即ち、絶縁層上のゲート電極の長
さを、図４（ｂ）に示したＡ−Ａ'断面におけるゲート
電極の長さ、即ち、半導体層上のゲート電極の長さより
長くしている。これにより、半導体層下の絶縁層をゲー
ト電極直下の部分を除き、完全にＨＦ溶液によりエッチ
ングする場合においても、絶縁層上に直接形成されたゲ
ート電極下の絶縁層が完全に除去されてしまうことを避
けることが可能であり、それによりゲート電極が支持基
板に接触することを防止できる。
【００２９】次に、図５を参照して本発明の第４の実施
形態に係る半導体装置を説明する。本実施形態の特徴
は、第１〜３の実施形態において、ＨＦ溶液による絶縁
層のウェットエッチング後、シリコン活性層の下にＣＶ
Ｄ法により、例えばシリコン窒化膜をエッチングストッ
パー膜として埋め込む際に、堆積後のシリコン窒化膜の
熱収縮率がＳｉ及びＳｉＯ２よりも大きくなる条件下で
堆積させることにある。ＣＶＤ法によるシリコン窒化膜
の形成条件としては、成膜温度は例えば６００〜８００
℃、圧力０．１〜１Ｔｏｒｒであるが、成膜温度および
圧力を低くするとシリコン窒化膜はより大きな熱収縮率
を持つために、成膜温度および圧力は低い方が好まし
い。
形態に係る半導体装置を説明する。本実施形態の特徴
は、第１〜３の実施形態において、ＨＦ溶液による絶縁
層のウェットエッチング後、シリコン活性層の下にＣＶ
Ｄ法により、例えばシリコン窒化膜をエッチングストッ
パー膜として埋め込む際に、堆積後のシリコン窒化膜の
熱収縮率がＳｉ及びＳｉＯ２よりも大きくなる条件下で
堆積させることにある。ＣＶＤ法によるシリコン窒化膜
の形成条件としては、成膜温度は例えば６００〜８００
℃、圧力０．１〜１Ｔｏｒｒであるが、成膜温度および
圧力を低くするとシリコン窒化膜はより大きな熱収縮率
を持つために、成膜温度および圧力は低い方が好まし
い。
【００３０】本実施形態によれば、半導体層の下にＣＶ
Ｄ法により埋め込まれたエッチングストッパー膜の熱収
縮率は大きく、室温付近の温度に戻った際のエッチング
ストッパー膜の収縮量は、半導体層３や絶縁層２より多
い。従って本実施形態では、薄い半導体層はゲート直下
の絶縁層を支点として下方に曲げられ、該半導体層内に
引っ張り応力が発生して歪むことになる。よく知られて
いるように、半導体層に引っ張り応力が発生すると、Ｎ
型ＭＯＳＦＥＴのキャリアの移動度が増大するので、本
実施形態によればＮＭＯＳＦＥＴの性能を向上させるこ
とができる。
Ｄ法により埋め込まれたエッチングストッパー膜の熱収
縮率は大きく、室温付近の温度に戻った際のエッチング
ストッパー膜の収縮量は、半導体層３や絶縁層２より多
い。従って本実施形態では、薄い半導体層はゲート直下
の絶縁層を支点として下方に曲げられ、該半導体層内に
引っ張り応力が発生して歪むことになる。よく知られて
いるように、半導体層に引っ張り応力が発生すると、Ｎ
型ＭＯＳＦＥＴのキャリアの移動度が増大するので、本
実施形態によればＮＭＯＳＦＥＴの性能を向上させるこ
とができる。
【００３１】以上、本発明の第１〜第４の実施形態を説
明したが、本発明はそれらに限定されるものではない。
例えば、第１の実施形態では、素子分離はＬＯＣＯＳ法
によらないが、ＬＯＣＯＳ法により素子分離を行っても
よい。また、ゲート絶縁膜は、酸化膜でも窒化膜のいず
れであってもよい。但し、ＨＦ溶液での耐性を考えた場
合、窒化膜の方が好ましい。ゲート絶縁膜には、シリコ
ン系の膜に限らず、例えば、ＺｒＯ２、ＨｆＯ２、Ａｔ
２Ｏ３等の金属酸化膜を用いることも可能である。ま
た、第１の実施形態では、サイドウォール形成後にＨＦ
溶液による絶縁層の除去を行ったが、サイドウォール形
成前でも可能である。この場合、半導体層下のエッチン
グストッパー膜とサイドウォールとを同時に形成できる
ので、工程が簡略化される。更に、半導体層下のエッチ
ングストッパー膜はシリコン窒化膜に限らず、コンタク
トホールエッチングにおけるエッチング速度が層間絶縁
膜のエッチング速度よりも遅いものであれば他の絶縁材
料を用いることができる。例えばＳｉを用いてもよく、
この場合、拡散層の抵抗を低減できる。
明したが、本発明はそれらに限定されるものではない。
例えば、第１の実施形態では、素子分離はＬＯＣＯＳ法
によらないが、ＬＯＣＯＳ法により素子分離を行っても
よい。また、ゲート絶縁膜は、酸化膜でも窒化膜のいず
れであってもよい。但し、ＨＦ溶液での耐性を考えた場
合、窒化膜の方が好ましい。ゲート絶縁膜には、シリコ
ン系の膜に限らず、例えば、ＺｒＯ２、ＨｆＯ２、Ａｔ
２Ｏ３等の金属酸化膜を用いることも可能である。ま
た、第１の実施形態では、サイドウォール形成後にＨＦ
溶液による絶縁層の除去を行ったが、サイドウォール形
成前でも可能である。この場合、半導体層下のエッチン
グストッパー膜とサイドウォールとを同時に形成できる
ので、工程が簡略化される。更に、半導体層下のエッチ
ングストッパー膜はシリコン窒化膜に限らず、コンタク
トホールエッチングにおけるエッチング速度が層間絶縁
膜のエッチング速度よりも遅いものであれば他の絶縁材
料を用いることができる。例えばＳｉを用いてもよく、
この場合、拡散層の抵抗を低減できる。
【００３２】第２の実施形態では、アルゴンイオンを注
入したが、必ずしもアルゴンイオンに限定されるもので
はなく、他の元素のイオンを注入するようにしてもよ
い。
入したが、必ずしもアルゴンイオンに限定されるもので
はなく、他の元素のイオンを注入するようにしてもよ
い。
【００３３】第３の実施形態では、半導体層下の絶縁層
を、ゲート電極直下の部分を除き完全にＨＦ溶液により
ウェットエッチングしたが、一部分だけウェットエッチ
ングするようにしてもよい。また、第２の実施形態と第
３の実施形態とを組み合わせてもよい。
を、ゲート電極直下の部分を除き完全にＨＦ溶液により
ウェットエッチングしたが、一部分だけウェットエッチ
ングするようにしてもよい。また、第２の実施形態と第
３の実施形態とを組み合わせてもよい。
【００３４】第４の実施形態では、エッチングストッパ
ー膜を熱収縮率が半導体層及び絶縁層のそれよりも大き
くなる条件下で堆積させたが、半導体層または絶縁層の
熱収縮率よりもエッチングストッパー膜の熱収縮率が小
さくなる条件下で堆積させてもよい。ただし、この場
合、Ｎ型ではなく、Ｐ型のＭＯＳＦＥＴの駆動能力が向
上する。また、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥ
Ｔ領域とでエッチングストッパー膜の熱収縮率を変えて
堆積させることも可能である。
ー膜を熱収縮率が半導体層及び絶縁層のそれよりも大き
くなる条件下で堆積させたが、半導体層または絶縁層の
熱収縮率よりもエッチングストッパー膜の熱収縮率が小
さくなる条件下で堆積させてもよい。ただし、この場
合、Ｎ型ではなく、Ｐ型のＭＯＳＦＥＴの駆動能力が向
上する。また、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥ
Ｔ領域とでエッチングストッパー膜の熱収縮率を変えて
堆積させることも可能である。
【００３５】また、第１〜４の実施形態では、ＨＦ溶液
によるウェットエッチング技術により埋め込み酸化層を
除去したが、必ずしもウェットエッチング法に限られる
ものではなく、ドライエッチング法を用いることも可能
である。この場合、等方的にエッチングされる条件がよ
り好ましい。さらに、ソース−ドレイン活性領域の形成
はコンタクトホール形成前であればよく、特定の順序に
限定されるものではない。
によるウェットエッチング技術により埋め込み酸化層を
除去したが、必ずしもウェットエッチング法に限られる
ものではなく、ドライエッチング法を用いることも可能
である。この場合、等方的にエッチングされる条件がよ
り好ましい。さらに、ソース−ドレイン活性領域の形成
はコンタクトホール形成前であればよく、特定の順序に
限定されるものではない。
【００３６】
【発明の効果】本発明によれば、ＳＯＩ基板上に形成さ
れたＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る
集積度の高い半導体装置を製造する際、層間絶縁膜にコ
ンタクトホールを形成するときにエッチングが半導体層
で止まらず、絶縁層を突き抜け、その結果、その後の電
極形成時において半導体層と支持基板とが導通すること
を、ＭＯＳＦＥＴの特性を劣化させることなく防止する
ことが可能になる。
れたＭＯＳトランジスタ（ＭＯＳＦＥＴ）を含んで成る
集積度の高い半導体装置を製造する際、層間絶縁膜にコ
ンタクトホールを形成するときにエッチングが半導体層
で止まらず、絶縁層を突き抜け、その結果、その後の電
極形成時において半導体層と支持基板とが導通すること
を、ＭＯＳＦＥＴの特性を劣化させることなく防止する
ことが可能になる。
【００３７】また、エッチングストッパー膜の熱収縮率
が、半導体層と絶縁層の熱収縮率と異なる場合には、上
記効果に加え、ＭＯＳＦＥＴの駆動能力が向上するとい
う効果が得られる。
が、半導体層と絶縁層の熱収縮率と異なる場合には、上
記効果に加え、ＭＯＳＦＥＴの駆動能力が向上するとい
う効果が得られる。
【図１】 本発明の第１の実施形態に係る半導体装置の
構成及び製造方法を示す図である。
構成及び製造方法を示す図である。
【図２】 コンタクトホトリソ工程での合わせずれが生
じた場合にコンタクトホールが絶縁層を突き抜けること
を説明する図である。
じた場合にコンタクトホールが絶縁層を突き抜けること
を説明する図である。
【図３】 本発明の第２の実施形態に係る半導体装置の
構成及び製造方法を示す図である。
構成及び製造方法を示す図である。
【図４】 本発明の第３の実施形態に係る半導体装置の
構成及び製造方法を示す図である。
構成及び製造方法を示す図である。
【図５】 本発明の第４の実施形態に係る半導体装置の
構成を示す図である。
構成を示す図である。
１ 支持基板、 ２ 絶縁層、 ３ 半導体層、 ４
ゲート酸化膜、 ５ゲート電極、 ６ サイドウォー
ル、 ７ ソース・ドレイン拡散領域、 ８層間絶縁
膜、 ９ コンタクト電極、 １０ 配線、 １１ シ
リコン窒化層、１２ エッチングストッパー膜。
ゲート酸化膜、 ５ゲート電極、 ６ サイドウォー
ル、 ７ ソース・ドレイン拡散領域、 ８層間絶縁
膜、 ９ コンタクト電極、 １０ 配線、 １１ シ
リコン窒化層、１２ エッチングストッパー膜。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/417 Ｈ０１Ｌ 21/90 Ｃ
21/76 Ｄ
Ｒ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/28
H01L 21/76
H01L 21/762
H01L 21/768
H01L 29/40
H01L 29/417
Claims (15)
- 【請求項１】 絶縁層上に形成され、チャネル領域を有
する半導体層と、前記半導体層内に形成され、前記チャ
ネル領域に隣接して配置された拡散層と、前記拡散層の
側面及び下部に隣接して形成されたエッチングストッパ
ー膜とを有し、 前記チャネル領域下の前記半導体層に、前記絶縁層が隣
接して配置されていることを特徴とする半導体装置。 - 【請求項２】 前記エッチングストッパー膜は前記絶縁
層に隣接して形成されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 前記エッチングストッパー膜の熱収縮率
が、前記半導体層と前記絶縁層の熱収縮率と異なること
を特徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 前記半導体層がチャネル領域下の絶縁層
を支点として曲げられていることを特徴とする請求項３
に記載の半導体装置。 - 【請求項５】 絶縁層上に形成され、チャネル領域を有
する半導体層と、前記半導体層内に形成され、前記チャ
ネル領域に隣接して配置された拡散層と、前記拡散層の
側面及び下部に隣接して形成されたエッチングストッパ
ー膜とを有し、 前記チャネル領域下の前記半導体層に、前記絶縁層が隣
接して配置され、 ゲート電極は第１の方向に延在して、前記半導体層の前
記チャネル領域、前記エッチングストッパー膜及び前記
絶縁層上に形成されており、 前記ゲート電極の前記第１の方向に略垂直な第２の方向
の長さに関して、前記エッチングストッパー膜及び前記
絶縁層上における前記ゲート電極の前記第２の方向の長
さは、前記チャネル領域上における前記ゲート電極の前
記第２の方向の長さよりも長いことを特徴とする半導体
装置。 - 【請求項６】 前記エッチングストッパー膜は前記絶縁
層に隣接して形成されていることを特徴とする請求項５
に記載の半導体装置。 - 【請求項７】 前記エッチングストッパー膜の熱収縮率
が、前記半導体層と前記絶縁層の熱収縮率と異なること
を特徴とする請求項５または６に記載の半導体装置。 - 【請求項８】 前記半導体層がチャネル領域下の絶縁層
を支点として曲げられていることを特徴とする請求項７
に記載の半導体装置。 - 【請求項９】 絶縁層上に形成され、チャネル領域を有
する半導体層と、前記半導体層内に形成され、前記チャ
ネル領域に隣接して配置された拡散層と、前記拡散層の
側面及び下部に隣接して形成されたエッチングストッパ
ー膜とを有し、 前記チャネル領域下の前記半導体層に、前記絶縁層が隣
接して配置され、 ゲート電極は第１の方向に延在して、前記半導体層の前
記チャネル領域、前記エッチングストッパー膜及び前記
絶縁層上に形成されており、 前記ゲート電極の前記第１の方向に略垂直な第２の方向
の長さは、前記エッチングストッパー膜及び前記絶縁層
上における前記ゲート電極の前記第２の方向の長さより
も前記チャネル領域上における前記ゲート電極の一部の
前記第２の方向の長さが短くなっていることを特徴とす
る半導体装置。 - 【請求項１０】 前記エッチングストッパー膜は前記絶
縁層に隣接して形成されていることを特徴とする請求項
９に記載の半導体装置。 - 【請求項１１】 前記エッチングストッパー膜の熱収縮
率が、前記半導体層と前記絶縁層の熱収縮率と異なるこ
とを特徴とする請求項９または１０に記載の半導体装
置。 - 【請求項１２】 前記半導体層がチャネル領域下の絶縁
層を支点として曲げられていることを特徴とする請求項
１１に記載の半導体装置。 - 【請求項１３】 絶縁層上にチャネル領域を有する半導
体層を形成する工程と、 前記半導体層内に前記チャネル領域に隣接して配置され
た拡散層を形成する工程と、 前記拡散層下部の絶縁層を前記半導体層をマスクとして
エッチングする工程と、 前記拡散層の側面及び下部にエッチングストッパー膜を
隣接して形成する工程と、 形成した前記エッチングストッパー膜をエッチングして
サイドウォールを形成する工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項１４】 前記エッチングストッパー膜を形成す
る工程において、前記拡散層と前記絶縁層との間に、エ
ッチングストッパー膜を隣接して形成することを特徴と
する請求項１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記拡散層下部の前記絶縁層を前記半
導体層をマスクとしてエッチングする工程の前に、前記
拡散層下の前記絶縁層の上面に不純物イオンを注入する
工程を具備することを特徴とする請求項１３または１４
に記載の半導体装置の製造方法。
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