JP2018032877A

JP2018032877A - 半導体装置

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Publication number: JP2018032877A
Application number: JP2017228511A
Authority: JP
Inventors: 沖原　将生; Masao Okihara; 将生沖原
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2017-11-29
Filing date: 2017-11-29
Publication date: 2018-03-01

Abstract

【課題】支持基板と半導体素子を覆う層間絶縁膜に形成されたコンタクトホール内に形成される導電性部材とのショートを防止する。【解決手段】半導体装置は、支持基板上の第１の絶縁層１０２と、その上の素子形成層１０３と、厚さが第１の絶縁層１０２の厚さと素子形成層１０３の厚さの和に等しく、第１の絶縁層１０２の側面と素子形成層１０３の側面とに隣接して配置された第２の絶縁層１０７と、少なくとも一部が第２の絶縁層１０７に近接するように、素子形成層１０３の表面に形成された半導体素子１２０と、半導体素子１２０と素子形成層１０３の表面と第２の絶縁層１０７の頂面とを被覆する第３の絶縁層１２８と、第３の絶縁層１２８を貫通して半導体素子１２０の一部を露出させる開口部１３１と、開口部１３１によって露出した半導体素子１２０に接するように開口部１３１内を埋める導電性部材１３３とを備える。【選択図】図１２

Description

本発明は、例えば、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を用いた半導体装置に関するものである。

図１は、支持基板１とＢＯＸ（ＢｕｒｉｅｄＯｘｉｄｅ）層２とＳＯＩ層３とを有するＳＯＩ基板を用いて製造された従来の半導体装置の構造を概略的に示す断面図である。図１に示されるように、従来の半導体装置においては、半導体素子としてのＭＯＳトランジスタ２０を覆う層間絶縁膜２８に開口部（コンタクトホール）３１を形成するためのエッチング時にエッチングマスクの位置ズレに起因する合わせズレＤが生じると、破線領域４０内に示すように、ＢＯＸ層２の下方の領域（すなわち、支持基板１の上面）とコンタクト３３とがショートしてしまい、半導体素子に所望の特性を持たせることができないという問題が発生した（例えば、特許文献１及び２参照）。なお、ＭＯＳトランジスタ２０は、ゲート絶縁膜２１、ゲート電極２２、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）サイドウォール２５、金属シリサイド膜２６，２７、及びコンタクトホール３１内に形成されたコンタクト３２，３３を有し、素子分離用層としての絶縁層７によって隣接する素子と電気的に分離されている。

本出願の発明者は、コンタクト３３のショートの問題に対し、層間絶縁膜２８とは選択比の異なるエッチングストッパ膜（例えば、特許文献２の図１の符号１２１に相当する膜）を半導体素子２０上に形成した上で、層間絶縁膜２８及び開口部（コンタクトホール）３１を形成し、その後に、エッチングストッパ膜を除去する方法を検討した。

特開平８−８４３６号公報特開２００１−１８５７０３号公報（例えば、図１）

しかしながら、半導体装置の薄型化に伴ってＳＯＩ層及びＢＯＸ層が薄くなっているので、上記合わせズレが生じている場合には、エッチングストッパ膜を除去するためのエッチング処理によってＳＯＩ層及びＢＯＸ層に貫通部が形成されてしまい、ＢＯＸ層の下方の領域とコンタクトとのショートによって、半導体素子に所望の特性を持たせることができない問題が解消されなかった。

本発明の目的は、支持基板と半導体素子を覆う絶縁層に形成された開口部内に形成される導電性部材とのショートを防止することができる半導体装置を提供することである。

本発明の一態様に係る半導体装置は、支持基板の主面に一方の面を接して配置される第１の絶縁層と、前記第１の絶縁層の前記一方の面の反対側の面である他方の面に裏面を接して配置される素子形成層と、厚さが前記第１の絶縁層の第１の厚さと前記素子形成層の第２の厚さとの和に等しく、前記第１の絶縁層の第１の側面と前記素子形成層の第２の側面とに隣接して配置された第２の絶縁層と、少なくとも一部が前記第２の絶縁層に近接するように、前記素子形成層の表面に形成された半導体素子と、前記半導体素子と前記素子形成層の前記表面と前記第２の絶縁層の頂面とを被覆する第３の絶縁層と、前記第３の絶縁層を貫通して前記半導体素子の一部を露出させる開口部と、前記開口部によって露出した前記半導体素子に接するように前記開口部内を埋める導電性部材とを備えることを特徴とする。

本発明によれば、支持基板と半導体素子を覆う第３の絶縁層に形成された開口部内に形成される導電性部材とのショートを防止することができ、半導体素子に所望の特性を持たせることができる。

従来の半導体装置の構造を概略的に示す断面図である。本発明の第１の実施形態に係る半導体装置の製造方法のプロセスを概略的に示す断面図である。図２の次のプロセスを概略的に示す断面図である。図３の次のプロセスを概略的に示す断面図である。図４の次のプロセスを概略的に示す断面図である。図５の次のプロセスを概略的に示す断面図である。図６の次のプロセスを概略的に示す断面図である。図７の次のプロセスを概略的に示す断面図である。図８の次のプロセスを概略的に示す断面図である。図９の次のプロセスを概略的に示す断面図である。図１０の次のプロセスを概略的に示す断面図である。図１１の次のプロセス及び第１の実施形態に係る半導体装置を概略的に示す断面図である。（ａ）及び（ｂ）はそれぞれ、第１の実施形態及び比較例の要部を概略的に示す拡大断面図である。本発明の第２の実施形態に係る半導体装置の製造方法のプロセスを概略的に示す断面図である。図１４の次のプロセスを概略的に示す断面図である。図１５の次のプロセスを概略的に示す断面図である。図１６の次のプロセスを概略的に示す断面図である。図１７の次のプロセスを概略的に示す断面図である。図１８の次のプロセスを概略的に示す断面図である。図１９の次のプロセスを概略的に示す断面図である。図２０の次のプロセスを概略的に示す断面図である。図２１の次のプロセスを概略的に示す断面図である。図２２の次のプロセスを概略的に示す断面図である。図２３の次のプロセス及び第２の実施形態に係る半導体装置を概略的に示す断面図である。第２の実施形態の要部を概略的に示す拡大断面図である。

《第１の実施形態》
図２から図１２までは、本発明の第１の実施形態に係る半導体装置の製造方法のプロセスを概略的に示す断面図である。なお、図１２は、第１の実施形態に係る半導体装置の構造を示す図でもある。

以下に、第１の実施形態に係る半導体装置の製造方法を説明する。先ず、図２に示されるように、支持基板１０１と第１の絶縁層であるＢＯＸ層１０２と半導体素子が形成される素子形成層であるＳＯＩ層１０３とを積層させた構造を有するＳＯＩ基板１００を準備する。次に、ＳＯＩ層１０３上にパッド酸化膜１０４を形成し、パッド酸化膜１０４上にシリコン窒化膜１０５を形成する。パッド酸化膜１０４は、例えば、ＳＯＩ層１０３の表面を熱酸化させる等の方法によって形成される。パッド酸化膜１０４の膜厚は、例えば、１５［ｎｍ］程度である。シリコン窒化膜１０５は、例えば、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により形成される。シリコン窒化膜１０５の膜厚は、例えば、２００［ｎｍ］程度である。

次に、図３に示されるように、ホトリソグラフィー技術を用いて、ＳＯＩ層１０３の素子形成領域上であって、シリコン窒化膜１０５上にレジストマスク１０６を形成する。

次に、図４に示されるように、エッチング技術を用いて素子形成領域以外のシリコン窒化膜１０５、パッド酸化膜１０４、ＳＯＩ層１０３、及びＢＯＸ層１０２を除去する。第１の実施形態においては、素子形成層としてのＳＯＩ層１０３及び第１の絶縁層としてのＢＯＸ層１０２が除去された部分を、第１の開口部とも言う。このときのエッチングは、通常は、厚み方向にエッチングが進む異方性エッチングである。その後、ウェットエッチング等の等方性エッチングを行なうことで、図４に示されるように、ＢＯＸ層１０２の端部がＳＯＩ層１０３の素子形成領域の端部よりも内側になるように、ＢＯＸ層１０２の側面を少し除去する。言い換えれば、ＳＯＩ層１０３の素子形成領域の端部（側面）の位置Ｅ１と、ＢＯＸ層１０２の端部（側面）の位置Ｅ２とが、支持基板１に平行な水平方向について、一致しないようにする。図４においては、位置Ｅ１と位置Ｅ２との距離Ｅを、少なくとも１０［ｎｍ］以上にすることが望ましい。

また、第１の開口部を形成した後に、露出した素子形成層の側面を洗浄する工程を備えることが望ましい。洗浄液としては、フッ酸系の洗浄液のように、酸化膜を除去できる洗浄液を用いる。素子形成層を除去した場合、露出した素子形成層の側面が酸化されてしまう場合があり、この場合、第２の絶縁層を形成した場合であっても、コンタクト形成のためのエッチング時に酸化箇所のエッチングが進んでしまいコンタクト１３３が支持基板１０１とショートするおそれが高まるが、素子形成層の側面を洗浄して酸化膜を除去しておくと、このような問題が生じ難くなるからである。

次に、図５に示されるように、レジストマスク１０６を除去する。

次に、図６に示されるように、支持基板１０１の上面、ＢＯＸ層１０２の側面、ＳＯＩ層１０３の素子形成領域の側面、パッド酸化膜１０４の側面、シリコン窒化膜１０５の側面及び上面を覆うように、第２の絶縁層としての第１素子分離膜１０７を形成する。第１素子分離膜１０７は、例えば、シリコン窒化膜等のようなコンタクトエッチング時（後述の図１１で説明する）におけるエッチングレートが遅い膜であり、ＣＶＤ法等により形成する。第１素子分離膜１０７の膜厚は、例えば、２００［ｎｍ］程度であることが望ましい。なお、第１素子分離膜１０７がシリコン窒化膜である場合には、ＳＯＩ層１０３の界面にシリコン窒化膜が形成されて界面準位が多くなることで、トランジスタの寄生リークが増大する懸念があるため、シリコン窒化膜である第１素子分離膜１０７の下にシリコン酸化膜を形成してもよい。このシリコン酸化膜は、例えば、熱酸化法あるいはＣＶＤ法等で形成することができる。

次に、図６に示されるように、第１素子分離膜１０７上に、第２素子分離膜１０８を形成する。第２素子分離膜１０８は、例えば、シリコン酸化膜をＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａ）装置等を用いてＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）の埋め込みのために堆積させることによって形成される。

次に、図７に示されるように、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術を用いて平坦化を行なうことで、素子分離領域のみにシリコン窒化膜である第１素子分離膜１０７とシリコン酸化膜である第２素子分離膜１０８とが残る形状を得る。

次に、図８に示されるように、少なくとも一部が第２の絶縁層としての第１素子分離膜１０７に近接するように、ＳＯＩ層１０３の素子形成領域（ＳＯＩ層１０３のうちの、図４の処理によって除去されなかった部分）上に半導体素子１２０を形成する。半導体素子１２０は、例えば、ＭＯＳトランジスタであり、公知のトランジスタ形成プロセスを用いて形成する。また、半導体素子１２０は、ＭＯＳトランジスタ以外の素子であってもよい。なお、ここで言う「近接」は、層間絶縁膜１２８において開口する半導体素子１２０へのコンタクト（図１におけるコンタクト１３２，１３３）の径よりも短い距離である。

半導体素子１２０は、例えば、以下の手順で形成される。先ず、ホトリソグラフィー及びエッチング処理により、図８に示されるように、ＳＯＩ層１０３上にゲート酸化膜１２１を形成し、ゲート酸化膜１２１の上にポリシリコン等からなるゲート電極１２２を形成する。次に、ＳＯＩ層１０３に不純物を打ち込み、ｎ型又はｐ型の不純物拡散領域１２３，１２４を形成する。次に、ＳＯＩ層１０３上に、半導体素子１２０の側壁絶縁膜であるＬＤＤサイドウォール１２５を形成し、金属シリサイド膜１２６，１２７を形成する。ＬＤＤサイドウォール１２５は、例えば、シリコン窒化膜である。

次に、図９に示されるように、半導体素子１２０を覆うように、第３の絶縁層としての層間絶縁膜１２８を形成する。層間絶縁膜１２８は、例えば、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃｏｎＧｌａｓｓ）等からなる。

次に、図１０に示されるように、層間絶縁膜１２８上にコンタクトを形成するために、ホトリソグラフィー技術を用いて、レジストマスク１２９を形成する。図１０の例では、レジストマスク１２９の右側の開口１２９ａに合せズレが発生している場合が示されている。

次に、図１１に示されるように、エッチングにより、層間絶縁膜１２８を貫通して半導体素子の一部を露出させる第２の開口部としてのコンタクトホール１３１を形成する。なお、図１１には、本来、金属シリサイド膜１２７上から外れた領域を持たないように形成されるべきであるが、何らかの原因によって、コンタクトホール１３１がずれて（合わせズレが発生し）、金属シリサイド膜１２７の外側に及んでいる場合（符号１３１ａで示す部分）を例示している。

次に、図１２に示されるように、コンタクトホール１３１によって露出した半導体素子に接するように第２の開口部内を埋める導電性部材であるコンタクト１３２，１３３を形成する。コンタクト１３２，１３３は、例えば、タングステン（Ｗ）等の金属を、ＣＶＤ法等によって形成する。

図１２の破線領域１４０内に示されるように、コンタクトホール１３１の外側の端部がＳＯＩ層１０３の素子形成領域の端部よりも外側にずれて形成されるが、ＢＯＸ層１０２の外側に形成されたシリコン窒化膜等のエッチングレートが遅い膜１０７がエッチングストッパとして働いて、コンタクトホール１３１を支持基板１０１に到達させない役目を担っている。したがって、第１の実施形態に係る半導体装置の製造方法によれば、半導体装置の製造に際して、層間絶縁膜１２８を貫通して半導体素子１２０の一部を露出させるコンタクトホール１３１を形成する工程において、ＳＯＩ基板１００を構成する支持基板１０１とコンタクトホール１３１内に形成されるコンタクト１３３とのショートを防止することができ、半導体素子１２０に所望の特性を持たせることができる。

図１３（ａ）及び（ｂ）はそれぞれ、第１の実施形態及び比較例の要部を概略的に示す拡大断面図である。図１３（ａ）に示されるように、第１の実施形態によれば、ＳＯＩ層１０３の端部に接するＳＴＩ領域（符号１０７の領域）にコンタクトエッチングのレートが遅いシリコン窒化膜が形成されているため、コンタクトホール１３１が素子領域からはみ出して形成された場合であっても、コンタクトエッチングがシリコン窒化膜（符号１０７）でストップされるので、コンタクトエッチングがシリコン窒化膜（符号１０７）でストップされるので、コンタクト１３３の先端１３３ａもＢＯＸ層１０２でストップされ、支持基板１０１とＳＯＩ層１０３のショートに起因する不良を無くすることが可能である。

特に、ＢＯＸ層１０２に接するように形成されるシリコン窒化膜（符号１０７）がＳＯＩ層１０３の端部よりも１０［ｎｍ］以上食込んだ（内側に後退した）形状とすることで、ＳＯＩ層１０３のシリコン表面に酸化膜が形成されていると、その部分のみエッチングが早く進み、図１３（ｂ）のようにシリコンである支持基板１０１とのコンタクト３３３の先端とのショートが発生する危険性を低減させることが可能となる。

また、シリコン窒化膜の誘電率（約７．５）は、シリコン酸化膜の誘電率（約３．９）に比べて、約２倍であるため、ＢＯＸ層１０２の下にＳｉＮ層が一様に存在する場合に比べて、寄生容量の増大を抑制することが可能であり、トランジスタの高速動作に悪影響を与える原因を減らすことができる。

《第２の実施形態》
図１４から図２４までは、本発明の第２の実施形態に係る半導体装置の製造方法のプロセスを概略的に示す断面図である。なお、図２４は、第２の実施形態に係る半導体装置の構造を示す図でもある。

以下に、第２の実施形態に係る半導体装置の製造方法を説明する。先ず、図１４に示されるように、支持基板２０１と第１の絶縁層であるＢＯＸ層２０２と半導体素子が形成される素子形成層であるＳＯＩ層２０３とを積層させた構造を有するＳＯＩ基板２００を準備する。次に、ＳＯＩ層２０３上にパッド酸化膜２０４を形成し、パッド酸化膜２０４上にシリコン窒化膜２０５を形成する。パッド酸化膜２０４は、例えば、ＳＯＩ層２０３の表面を熱酸化させる等の方法によって形成される。シリコン窒化膜２０５は、例えば、ＣＶＤ法により形成される。パッド酸化膜２０４の膜厚は、例えば、１５［ｎｍ］程度である。シリコン窒化膜２０５の膜厚は、例えば、２００［ｎｍ］程度である。

次に、図１５に示されるように、ホトリソグラフィー技術を用いて、ＳＯＩ層２０３の素子形成領域上であって、シリコン窒化膜２０５上にレジストマスク２０６を形成する。

次に、図１６に示されるように、エッチング技術を用いて素子形成領域以外のシリコン窒化膜２０５、パッド酸化膜２０４、及びＳＯＩ層２０３を除去する。第２の実施形態においては、素子形成層としてのＳＯＩ層２０３が除去された部分を、第１の開口部とも言う。このときのエッチング処理には、主に、厚み方向にエッチングが進む異方性エッチングを行う。

次に、図１７に示されるように、レジストマスク２０６を除去する。

次に、図１８に示されるように、ＢＯＸ層２０２の上面、ＳＯＩ層２０３の素子形成領域の側面、パッド酸化膜２０４の側面、シリコン窒化膜２０５の側面及び上面を覆うように、第２の絶縁層としての第１素子分離膜２０７を形成する。第１素子分離膜２０７は、例えば、シリコン窒化膜等のようなコンタクトエッチング時（後述の図２３で説明する）におけるエッチングレートが遅い膜であり、ＣＶＤ法等により形成する。第１素子分離膜２０７の膜厚は、例えば、２００［ｎｍ］程度であることが望ましい。なお、第１素子分離膜２０７がシリコン窒化膜である場合には、ＳＯＩ層２０３の界面にシリコン窒化膜が形成されて界面準位が多くなることで、トランジスタの寄生リークが増大する懸念があるため、シリコン窒化膜である第１素子分離膜２０７の下にシリコン酸化膜を形成してもよい。このシリコン酸化膜は、例えば、熱酸化法あるいはＣＶＤ法等で形成することができる。

次に、図１８に示されるように、第１素子分離膜２０７上に、第２素子分離膜２０８を形成する。第２素子分離膜２０８は、例えば、シリコン酸化膜をＨＤＰ装置等を用いてＳＴＩの埋め込みのために堆積させることによって形成される。

次に、図１９に示されるように、ＣＭＰ技術を用いて平坦化を行なうことで、素子分離領域のみにシリコン窒化膜である第１素子分離膜２０７とシリコン酸化膜である第２素子分離膜１０８とが残る形状を得る。

次に、図２０に示されるように、少なくとも一部が第２の絶縁層としての第１素子分離膜２０７に近接するように、ＳＯＩ層２０３の素子形成領域上に半導体素子２２０を形成する。半導体素子２２０は、例えば、ＭＯＳトランジスタであり、公知のトランジスタ形成プロセスを用いて形成する。また、半導体素子２２０は、例えば、ＭＯＳトランジスタ以外の素子であってもよい。なお、ここで言う「近接」は、層間絶縁膜２２８において開口する半導体素子２２０へのコンタクト（図１におけるコンタクト２３２，２３３）の径よりも短い距離である。

半導体素子２２０は、例えば、以下の手順で形成される。先ず、ホトリソグラフィー及びエッチング処理により、図２０に示されるように、ＳＯＩ層２０３上にゲート酸化膜２２１を形成し、ゲート酸化膜２２１の上にポリシリコン等からなるゲート電極２２２を形成する。次に、ＳＯＩ層２０３に不純物を打ち込み、ｎ型又はｐ型の不純物拡散領域２２３，２２４を形成する。次に、ＳＯＩ層２０３上に、半導体素子１２０の側壁絶縁膜であるＬＤＤサイドウォール２２５を形成し、金属シリサイド膜２２６，２２７を形成する。ＬＤＤサイドウォール２２５は、例えば、シリコン窒化膜である。

次に、図２１に示されるように、半導体素子２２０を覆うように、第３の絶縁層としての層間絶縁膜２２８を形成する。

次に、図２２に示されるように、層間絶縁膜２２８上にコンタクトを形成するために、ホトリソグラフィー技術を用いて、レジストマスク２２９を形成する。

次に、図２３に示されるように、エッチングにより、層間絶縁膜２２８を貫通して半導体素子の一部を露出させる第２の開口部としてのコンタクトホール２３１を形成する。なお、図２３には、本来、金属シリサイド膜２２７上から外れた領域を持たないように形成されるべきであるが、何らかの原因によって、コンタクトホール２３１がずれて（合わせズレが発生し）、金属シリサイド膜２２７の外側に及んでいる場合を例示している。

次に、図２４に示されるように、コンタクトホール２３１によって露出した半導体素子に接するように第２の開口部内を埋める導電性部材であるコンタクト２３２，２３３を形成する。コンタクトホール２３１は、例えば、タングステン（Ｗ）等の金属を、ＣＶＤ法等によって形成する。

図２４の破線領域２４０内に示されるように、コンタクトホール２３１の外側の端部がＳＯＩ層２０３の素子形成領域の端部よりも外側にずれて形成されるが、ＢＯＸ層２０２上面がエッチングストッパとして働いて、コンタクトホール２３１を支持基板１０１に到達させない役目を担っている。したがって、第２の実施形態に係る半導体装置の製造方法によれば、半導体装置の製造に際して、層間絶縁膜２２８を貫通して半導体素子２２０の一部を露出させるコンタクトホール２３１を形成する工程において、ＳＯＩ基板２００を構成する支持基板２０１とコンタクトホール２３１内に形成されるコンタクト２３３とのショートを防止することができ、半導体素子２２０に所望の特性を持たせることができる。

図２５はそれぞれ、第２の実施形態の要部を概略的に示す拡大断面図である。図２５（ａ）に示されるように、第２の実施形態によれば、ＳＯＩ層２０３の端部に接するＳＴＩ領域（符号２０７の領域）にコンタクトエッチングのレートが遅いシリコン窒化膜が形成されており、ＳＯＩ層２０３の下層及びシリコン窒化膜（符号２０７）の下層にＢＯＸ層２０２を備えており、コンタクトエッチングがＢＯＸ層２０２でストップされるので、コンタクト２３３の先端２３３ａもＢＯＸ層２０２でストップされ、支持基板２０１とＳＯＩ層２０３のショートに起因する不良を無くすることが可能である。

１００，２００ＳＯＩ基板、１０１，２０１支持基板、１０２，２０２ＢＯＸ層（第１の絶縁層）、１０３，２０３ＳＯＩ層、１０４，２０４パッド酸化膜、１０５，２０５シリコン窒化膜、１０６，２０６レジストマスク、１０７，２０７第１素子分離膜（第２の絶縁層）、１０８，２０８第２素子分離膜、１２０，２２０半導体素子、１２１，２１２ゲート酸化膜、１２２，２２２ゲート電極、１２３，１２４，２２３，２２４不純物拡散領域、１２５，２２５ＬＤＤサイドウォール、１２６，１２７，２２６，２２７金属シリサイド膜、１２８，２２８層間絶縁膜（第３の絶縁層）、１２９，２２９レジストマスク、１３１，２３１コンタクトホール（第２の開口部）、１３２，１３３，２３２，２３３コンタクト。

Claims

支持基板の主面に一方の面を接して配置される第１の絶縁層と、
前記第１の絶縁層の前記一方の面の反対側の面である他方の面に裏面を接して配置される素子形成層と、
厚さが前記第１の絶縁層の第１の厚さと前記素子形成層の第２の厚さとの和に等しく、前記第１の絶縁層の第１の側面と前記素子形成層の第２の側面とに隣接して配置された第２の絶縁層と、
少なくとも一部が前記第２の絶縁層に近接するように、前記素子形成層の表面に形成された半導体素子と、
前記半導体素子と前記素子形成層の前記表面と前記第２の絶縁層の頂面とを被覆する第３の絶縁層と、
前記第３の絶縁層を貫通して前記半導体素子の一部を露出させる開口部と、
前記開口部によって露出した前記半導体素子に接するように前記開口部内を埋める導電性部材と
を備えることを特徴とする半導体装置。
前記第２の絶縁層は、前記素子形成層の構成材料よりもエッチング速度が遅い材料で形成されることを特徴とする請求項１に記載の半導体装置。
前記第２の絶縁層の前記頂面の反対側の面である下面が、前記第１の絶縁層の前記一方の面と同一の平面で前記支持基板と接することを特徴とする請求項１または２に記載の半導体装置。
前記第２の絶縁層が、前記第１の絶縁層の前記第１の側面と前記素子形成層の前記第２の側面とに直接接することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
前記第２の絶縁層が前記頂面に、凹部を有することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。