TWI780753B - 半導體元件 - Google Patents

半導體元件 Download PDF

Info

Publication number
TWI780753B
TWI780753B TW110120942A TW110120942A TWI780753B TW I780753 B TWI780753 B TW I780753B TW 110120942 A TW110120942 A TW 110120942A TW 110120942 A TW110120942 A TW 110120942A TW I780753 B TWI780753 B TW I780753B
Authority
TW
Taiwan
Prior art keywords
layer pattern
diffusion barrier
barrier layer
pattern
polysilicon
Prior art date
Application number
TW110120942A
Other languages
English (en)
Other versions
TW202230732A (zh
Inventor
金孝敬
具滋玟
金宗赫
文大榮
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202230732A publication Critical patent/TW202230732A/zh
Application granted granted Critical
Publication of TWI780753B publication Critical patent/TWI780753B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)
  • Heterocyclic Carbon Compounds Containing A Hetero Ring Having Oxygen Or Sulfur (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

一種半導體元件包括：基板，包括隔離層圖案及主動圖案；緩衝絕緣層圖案，位於基板上；複晶矽結構，位於主動圖案及緩衝絕緣層圖案上，複晶矽結構與主動圖案的一部分接觸，且複晶矽結構在與基板的上表面平行的方向上延伸；第一擴散障壁層圖案，位於複晶矽結構的上表面上，第一擴散障壁層圖案包含經至少碳摻雜的複晶矽；第二擴散障壁層圖案，位於第一擴散障壁層圖案上，第二擴散障壁層圖案包含至少金屬；以及第一金屬圖案及第一頂蓋層圖案，堆疊於第二擴散障壁層圖案上。

Description

半導體元件 [相關申請案的交叉參考]
於2020年10月14日在韓國智慧財產局提出申請且標題為：「半導體元件(Semiconductor Devices)」的韓國專利申請案第10-2020-0132672號全文併入本案供參考。
示例性實施例是有關於一種半導體元件。更具體而言，示例性實施例是有關於一種動態隨機存取記憶體(dynamic random-access memory，DRAM)元件。
半導體元件可包括複晶矽圖案。舉例而言，在DRAM元件中，位元線結構可包括彼此上下堆疊的複晶矽圖案、金屬障壁層圖案及金屬圖案。
根據示例性實施例，提供一種半導體元件，所述半導體元件可包括：基板，包括隔離層圖案及主動圖案；緩衝絕緣層圖案，位於所述基板上；複晶矽結構，位於所述主動圖案及所述緩衝絕緣層圖案上；第一擴散障壁層圖案，位於所述複晶矽結構的上表面上；第二擴散障壁層圖案，包含至少金屬，位於所述第一 擴散障壁層圖案上；以及第一金屬圖案及第一頂蓋層圖案，堆疊於所述第二擴散障壁層圖案上。所述複晶矽結構可在與所述基板的上表面平行的方向上延伸。所述第一擴散障壁層圖案可包含經至少碳摻雜的複晶矽。
根據示例性實施例，提供一種半導體元件，所述半導體元件可包括：基板，包括隔離層圖案及主動圖案；閘極結構，形成於處於所述隔離層圖案及所述主動圖案處的閘極溝渠中；多個緩衝絕緣層圖案，位於所述隔離層圖案、所述主動圖案及所述閘極結構上；位元線結構，與所述緩衝絕緣層圖案的上表面及位於所述緩衝絕緣層圖案之間的所述主動圖案的上表面接觸；接觸插塞，與所述主動圖案接觸且與所述位元線結構間隔開；以及電容器，與所述接觸插塞的上表面接觸。所述閘極結構可在與所述基板的上表面平行的第一方向上延伸。所述位元線結構可在與所述基板的所述上表面平行且與所述第一方向垂直的第二方向上延伸。所述接觸插塞可包含至少複晶矽。所述位元線結構可包括：複晶矽結構，位於所述主動圖案及所述緩衝絕緣層圖案上；第一擴散障壁層圖案，位於所述複晶矽結構的上表面上；以及第二擴散障壁層圖案、第一金屬圖案、及第一頂蓋層圖案，依序堆疊於所述第一擴散障壁層圖案上。所述第一擴散障壁層圖案可包含經至少碳摻雜的複晶矽。
根據示例性實施例，提供一種半導體元件，所述半導體元件可包括：複晶矽結構，位於基板上；第一擴散障壁層圖案， 位於所述複晶矽結構的表面上；以及第一金屬圖案及第一頂蓋層圖案，堆疊於所述第一擴散障壁層圖案上。所述第一擴散障壁層圖案可包含經碳摻雜的複晶矽。所述第一擴散障壁層圖案中所包含的所述碳可具有介於約1原子%至約5原子%的範圍內。
根據示例性實施例，提供一種製造半導體元件的方法。在所述方法中，可在包括隔離層圖案及主動圖案的基板上形成緩衝絕緣層圖案。可在所述主動圖案及所述緩衝絕緣層圖案上形成複晶矽結構。所述複晶矽結構可與所述主動圖案的一部分接觸。所述複晶矽結構可在與所述基板的上表面平行的方向上延伸。可在複晶矽結構的上表面上摻雜包含碳的源氣體，以在複晶矽結構的上表面上形成包含經至少碳摻雜的複晶矽的第一擴散障壁層圖案。可在第一擴散障壁層圖案上形成第二擴散障壁層圖案。第二擴散障壁層圖案可包含至少金屬。可在第二擴散障壁層圖案上堆疊第一金屬圖案與第一頂蓋層圖案。
100:基板
102:溝渠
104:主動圖案
106:隔離層
106a:隔離層圖案
108:閘極溝渠
120:閘極絕緣層
122:閘極電極
124:複晶矽圖
126:第一頂蓋層圖案
128:閘極結構
129:雜質區
130:第一緩衝絕緣層
130a:第一緩衝絕緣層圖案
132:第二緩衝絕緣層
132a:第二緩衝絕緣層圖案
134:第三緩衝絕緣層
134a:第三緩衝絕緣層圖案
136:第一複晶矽層
136a:第一複晶矽圖案
138:第三罩幕圖案
140:第一開口
142:初步第二複晶矽層
144:第二複晶矽層
144a:第二複晶矽圖案
146:初步複晶矽結構
146a:複晶矽結構
150:第一擴散障壁層
150a:第一擴散障壁層圖案
152:第二擴散障壁層
152a:第二擴散障壁層圖案
154:第一金屬層
154a:第一金屬圖案
156:第二頂蓋層圖案
158:位元線結構
160:間隔件
162:第二開口
164:第三複晶矽層
164a:下接觸插塞
164b:接觸插塞
166:上接觸插塞
167:接觸插塞結構
168:上絕緣圖案
170:電容器
170a:下電極
170b:介電層
170c:上電極
A-A’，B-B’、C-C’:線
D1:第一方向
D2:第二方向
D3:第三方向
藉由參照附圖詳細闡述示例性實施例，特徵對於熟習此項技術者而言將變得顯而易見，在附圖中：圖1及圖2是根據示例性實施例的半導體元件的剖視圖及平面圖。
圖3至圖21是根據示例性實施例的製造半導體元件的方法中的階段的剖視圖及平面圖。
圖22是根據示例性實施例的半導體元件的剖視圖。
圖1示出根據示例性實施例的半導體元件的剖視圖，且圖2示出根據示例性實施例的半導體元件的平面圖。圖1示出沿著圖2所示線A-A’及B-B’截取的剖視圖。
在下文中，與基板的上表面平行的一個方向被稱為第一方向D1，且與基板的上表面平行且與第一方向D1垂直的方向被稱為第二方向D2。垂直方向與基板的上表面垂直。
參照圖1及圖2，半導體元件可包括：閘極結構128，隱埋於基板100中；以及位元線結構158、間隔件160、接觸插塞結構167及電容器170，形成於基板100上。
舉例而言，基板100可包含矽、鍺、矽-鍺、或III-V族化合物(例如GaP、GaAs或GaSb)。在另一實例中，基板100可為絕緣體上矽(silicon-on-insulator，SOI)基板或絕緣體上鍺(germanium-on-insulator，GOI)基板。
在基板100中可形成有溝渠102，且在溝渠102中可形成有隔離層圖案106a。隔離層圖案106a可包含例如絕緣材料，例如氧化矽或氮化矽。
基板100的上面未形成溝渠102的突出部分被稱為主動圖案104。上面未形成溝渠102的基板100的上表面(即，主動圖案104的上表面)可用作主動區。
在示例性實施例中，主動區可具有孤島形狀，如圖2中的主動圖案104所示。主動區可設置於傾斜於第一方向D1的第三 方向D3上。第三方向D3可為主動區的縱向方向。在剖視圖中，溝渠102的內部寬度可端視主動圖案104之間的空間而變化。亦即，對於基板100的每一位置，溝渠102的內部寬度可不同。
在主動圖案104的部分及隔離層圖案106a的部分處可形成有閘極溝渠。閘極結構128可形成於閘極溝渠中。閘極結構128可在第一方向D1上延伸。多個閘極結構128可在第二方向D2上彼此間隔開。閘極結構128可包括閘極絕緣層120、閘極電極122、複晶矽圖案124及第一頂蓋層圖案126。
閘極絕緣層120可共形地形成於閘極溝渠108(圖6)的內表面上。閘極絕緣層120可包含例如氧化矽。閘極電極122可包含例如金屬。在示例性實施例中，閘極電極122可包括障壁圖案及金屬圖案。障壁圖案可包含鈦(Ti)、鉭(Ta)、氮化鎢、氮化鈦、氮化鉭等，且金屬圖案可包含鎢。第一頂蓋層圖案126可包含例如氮化矽。
在與閘極結構128的兩個側鄰近的主動圖案104的上部部分處可形成有雜質區129。雜質區129的底部可位於複晶矽圖案124的上表面與下表面之間的水準處。
在基板100的上表面、隔離層圖案106a的上表面及第一頂蓋層圖案126的上表面上可依序堆疊有第一緩衝絕緣層圖案130a、第二緩衝絕緣層圖案132a及第三緩衝絕緣層圖案134a。第一緩衝絕緣層圖案130a及第三緩衝絕緣層圖案134a可包含例如氧化矽。第二緩衝絕緣層圖案132a可包含例如氮化矽。
在示例性實施例中，第一緩衝絕緣層圖案130a及第二緩衝絕緣層圖案132a中的每一者可具有約35埃至約100埃的厚度(例如在垂直方向上)。在示例性實施例中，第三緩衝絕緣層圖案134a的厚度可小於第一緩衝絕緣層圖案130a及第二緩衝絕緣層圖案132a中的每一者的厚度(例如在垂直方向上)。在一些示例性實施例中，第三緩衝絕緣層圖案134a可不形成於第二緩衝絕緣層圖案132a上。
位元線結構158可具有其中依序堆疊有複晶矽結構146a、第一擴散障壁層圖案150a、第二擴散障壁層圖案152a、第一金屬圖案154a及第二頂蓋層圖案156的結構。位元線結構158可在第二方向D2上延伸。
位元線結構158的底部的第一部分可與主動圖案104的上表面接觸。位元線結構158的底部的第二部分可與第三緩衝絕緣層圖案134a的上表面接觸。位元線結構158的第一部分可與主動圖案104的和主動區在縱向方向上的中心部分對應的上表面接觸。
詳言之，位元線結構158的複晶矽結構146a可例如與主動圖案104的上表面(例如主動圖案104的上部部分中的雜質區129)以及第三緩衝絕緣層圖案134a的上表面直接接觸，並且可在第二方向D2上延伸。複晶矽結構146a可包含經N型雜質或P型雜質摻雜的複晶矽。複晶矽結構146a的上表面可為實質上平的。多個複晶矽結構146a的上表面可實質上彼此共面。
第一擴散障壁層圖案150a可例如直接形成於複晶矽結構146a的上表面上，例如，第一擴散障壁層圖案150a可覆蓋複晶矽結構146a的整個上表面。第一擴散障壁層圖案150a可包含例如經至少碳摻雜的複晶矽。
第一擴散障壁層圖案150a可用作障壁層，用於防止矽自複晶矽結構146a擴散(即，移動)至位於複晶矽結構146a之上的金屬圖案中。因此，第一擴散障壁層圖案150a可不包含金屬。
舉例而言，第一擴散障壁層圖案150a的厚度可小於第二擴散障壁層圖案152a的厚度。當第一擴散障壁層圖案150a的厚度大於第二擴散障壁層圖案152a的厚度時，位元線結構158的電阻可增加。
在示例性實施例中，第一擴散障壁層圖案150a可為經碳摻雜的複晶矽。以第一擴散障壁層圖案150a中的原子的總量計，所述碳可以約1原子%(at.%)至約5原子%包含於第一擴散障壁層圖案150a中。舉例而言，碳可以約1.5原子%包含於第一擴散障壁層圖案150a中。當碳以約5原子%或高於5原子%包含於第一擴散障壁層圖案150a中時，位元線結構158的電阻可增加，藉此導致難以形成具有目標低電阻的位元線結構。當碳以小於約1原子%包含於第一擴散障壁層圖案150a中時，防止複晶矽結構中所包含的矽的擴散(即，移動)可能是困難的。
在示例性實施例中，第一擴散障壁層圖案150a可包含經碳及另外的氮摻雜的複晶矽。在示例性實施例中，以第一擴散 障壁層圖案150a中的原子的總量計，氮可以約2原子%至約10原子%包含於第一擴散障壁層圖案150a中。當氮以約多於10原子%包含於第一擴散障壁層圖案150a中時，位元線結構158的電阻可增加。
第二擴散障壁層圖案152a可被形成為防止第二擴散障壁層圖案152a上的第一金屬圖案154a中所包含的金屬的擴散。此外，第二擴散障壁層圖案152a可插入第一擴散障壁層圖案150a與第一金屬圖案154a之間，使得第一擴散障壁層圖案150a與第一金屬圖案之間的黏合可增加。由於包括第二擴散障壁層圖案152a，因此位元線結構158的電阻可減小。
第二擴散障壁層圖案152a可包含金屬，例如含鉭層、含鈦層或含鎢層。在示例性實施例中，第二擴散障壁層圖案152a可包含經矽摻雜的氮化鈦(TSN)、Ti、TiN、TaC、TaCN、TaSiN、TaN、WN等。
第二擴散障壁層圖案152a可具有約10埃至約50埃(例如，約25埃至約35埃)的厚度。當第二擴散障壁層圖案152a的厚度小於10埃時，防止第一金屬圖案154a中所包含的金屬的擴散可能是困難的。當第二擴散障壁層圖案152a的厚度大於50埃時，位元線結構158的電阻可增加。
第一金屬圖案154a可包含具有較第二擴散障壁層圖案152a的電阻低的電阻的金屬材料。舉例而言，第一金屬圖案154a可包含鎢。
第二頂蓋層圖案156可包含例如氮化矽。間隔件160可形成於例如位元線結構158的整個側壁及第三緩衝絕緣層圖案134a的整個側壁上。
可使主動圖案104的與位元線結構158接觸的一部分凹陷(而不是位於第一緩衝絕緣層圖案130a下面的主動圖案104)。舉例而言，如圖1中所示，位元線結構158的一部分(例如，圖1右側的第二複晶矽圖案144a)可穿過第一緩衝絕緣層圖案130a至第三緩衝絕緣層圖案134a延伸至主動圖案104的頂部中的凹陷部中，例如延伸至主動圖案104的頂部及雜質區129中的凹陷部中。亦即，如圖1至圖2中所示，在主動圖案104的一部分處可形成有第一開口140，且位元線結構158的底部(例如，第二複晶矽圖案144a)可填充第一開口140以與第一開口140的底部接觸。亦可使位元線結構158之間的主動圖案104及隔離層圖案106a局部地凹陷。
在位元線結構158之間可形成有絕緣圖案。絕緣圖案可包含例如氮化物，例如氮化矽。第二開口162(圖19)可被界定為位元線結構158與絕緣圖案之間的隔離空間。主動區在縱向方向上的邊緣的上表面可被第二開口162的底部暴露出。
可形成用於填充第二開口162的下部部分的下接觸插塞164a，且下接觸插塞164a可與被第二開口162暴露出的主動圖案104接觸。下接觸插塞164a可包含經雜質摻雜的複晶矽。
上接觸插塞166可例如與下接觸插塞164a直接接觸。 上接觸插塞166的上表面可高於位元線結構158的上表面。亦即，接觸插塞結構167可包括堆疊的下接觸插塞164a與上接觸插塞166。接觸插塞結構167的上表面可高於位元線結構158的上表面。
在上接觸插塞166之間可形成有第三開口，且上絕緣圖案168可填充第三開口。上接觸插塞166可包括障壁金屬層圖案及第二金屬圖案。上接觸插塞166可用作與電容器170的下電極170a電性連接的接墊電極。電容器170可與上接觸插塞166的上表面接觸。
在半導體元件中，位元線結構158可包括依序堆疊的複晶矽結構146a、第一擴散障壁層圖案150a、第二擴散障壁層圖案152a、第一金屬圖案154a及第二頂蓋層圖案156。若未形成第一擴散障壁層圖案150a，則在複晶矽結構的上部部分中可能由於柯肯德爾效應(Kirkendall effect)而產生空隙。然而，在示例性實施例中，第一擴散障壁層圖案150a形成於複晶矽結構146a與第二擴散障壁層圖案152a之間，藉此防止在複晶矽結構146a中由於柯肯德爾效應而形成空隙。因此，位元線結構158可具有目標低電阻，且半導體元件可具有高的可靠性。
圖3至圖21是示出根據示例性實施例的製造半導體元件的方法中的階段的剖視圖及平面圖。詳言之，圖4、圖8及圖14是平面圖，且圖3、圖5至圖7、圖9至圖13、及圖15至圖21是剖視圖。在此種情形中，圖3、圖5至圖7、圖9至圖13、及圖15至圖21中的每一者包括沿著平面圖的線A-A’及B-B’的剖視 圖。另外，圖6及圖7中的每一者更包括沿著平面圖的線C-C’的剖視圖。
參照圖3及圖4，可在基板100上形成第一罩幕圖案。第一罩幕圖案可選擇性地覆蓋基板100中的用於形成主動區的一部分。可使用第一罩幕圖案作為蝕刻罩幕來對基板100的上部部分進行蝕刻，以在基板100的場區處形成溝渠102。可將基板100的上面未形成溝渠102的突出部分用作主動圖案104。
參照圖5，可在主動圖案104上形成隔離層106以填充溝渠102。隔離層106可被形成為完全填充溝渠102。可執行平坦化製程，使得隔離層106的上表面可為實質上平的。平坦化製程可包括化學機械拋光(chemical mechanical polishing，CMP)及/或回蝕製程。
隔離層106可包含絕緣材料，例如氧化矽、氮化矽等。舉例而言，隔離層106可包含氧化矽。隔離層106可被形成為具有單個層或者具有堆疊的二或更多個層。
在示例性實施例中，在形成隔離層106之前，可在溝渠102的內表面及基板100的表面上共形地形成複晶矽層，且可將複晶矽層熱氧化以在溝渠102的內表面形成氧化物層。
參照圖6，可在隔離層106上形成用於形成閘極溝渠108的第二罩幕圖案。第二罩幕圖案可在第一方向上延伸。第二罩幕圖案可被形成為暴露出用於形成閘極結構的一部分。亦即，第二罩幕圖案之間的一部分可對應於用於形成閘極結構的所述部分。 可對隔離層106的上部部分及基板100的上部部分進行蝕刻以形成在第一方向上延伸的閘極溝渠108。
參照圖7及圖8，可在閘極溝渠108中共形地形成閘極絕緣層120，且可在閘極絕緣層120上形成閘極電極層。此後，可藉由回蝕製程來局部地蝕刻閘極電極層，以形成填充閘極溝渠108的下部部分的閘極電極122。
在示例性實施例中，閘極電極122可包括障壁圖案及金屬圖案。在示例性實施例中，可在閘極電極122上進一步形成複晶矽圖案124。
可在複晶矽圖案124上形成第一頂蓋層，以完全填充閘極溝渠108。第一頂蓋層可包含氮化矽。
可局部地移除第一頂蓋層，使得第一頂蓋層可僅保留於閘極溝渠108的內部部分處。因此，可在閘極溝渠108中形成第一頂蓋層圖案126。移除製程可包括回蝕製程或化學機械拋光製程。
藉由執行以上製程，可在閘極溝渠108中形成包括閘極絕緣層120、閘極電極122、複晶矽圖案124及第一頂蓋層圖案126的閘極結構128。此後，可移除第二罩幕圖案，且可移除形成於基板100的上表面上的隔離層106以形成隔離層圖案106a。因此，可暴露出基板100的上表面、隔離層圖案106a的上表面及第一頂蓋層圖案126的上表面。
可在與閘極結構128的兩個側鄰近的基板100上摻雜n 型雜質，以形成雜質區129。雜質區129的底部可位於複晶矽圖案124的上表面與下表面之間的水準處。
參照圖9，可在主動圖案104的上表面、隔離層圖案106a的上表面及第一頂蓋層圖案126的上表面上依序形成第一緩衝絕緣層130、第二緩衝絕緣層132及第三緩衝絕緣層134。第一緩衝絕緣層130、第二緩衝絕緣層132及第三緩衝絕緣層134可被形成為在隨後形成的導電圖案(例如，位元線)與主動圖案104之間絕緣。
第一緩衝絕緣層130及第三緩衝絕緣層134可包含氧化矽。可藉由原子層沈積製程來形成第一緩衝絕緣層130及第三緩衝絕緣層134。
第二緩衝絕緣層132可用作蝕刻停止層。第二緩衝絕緣層132可包含相對於氧化矽具有高的蝕刻選擇性的絕緣材料。第二緩衝絕緣層132可包含氮化矽。可藉由原子層沈積製程來形成第二緩衝絕緣層132。
在示例性實施例中，第一緩衝絕緣層130及第二緩衝絕緣層132中的每一者可具有約35埃至約100埃的厚度。在示例性實施例中，第三緩衝絕緣層134的厚度可小於第一緩衝絕緣層130及第二緩衝絕緣層132中的每一者的厚度。在一些示例性實施例中，第三緩衝絕緣層可不形成於第二緩衝絕緣層132上。
可在第三緩衝絕緣層134上形成第一複晶矽層136。第一複晶矽層136可包含經N型雜質或P型雜質摻雜的複晶矽。第 一複晶矽層136的一部分可用作隨後形成的位元線結構的下部部分。
參照圖10，可在第一複晶矽層136上形成第三罩幕圖案138。第三罩幕圖案138可選擇性地暴露出用於形成位元線結構的部分。第三罩幕圖案138可包含例如氧化矽。
可使用第三罩幕圖案138作為蝕刻罩幕來對第一複晶矽層136、第三緩衝絕緣層134、第二緩衝絕緣層132及第一緩衝絕緣層130進行蝕刻。隨後，可將被暴露的主動圖案104及與所述被暴露的主動圖案104鄰近的隔離層圖案106a及閘極結構128局部地蝕刻在一起以形成第一開口140。
可在第一開口140的底部處暴露出主動區在縱向方向上的中心部分。藉由蝕刻製程，被第一開口140的底部暴露出的主動圖案104的上表面可低於主動圖案104的其他部分的上表面。
參照圖11，可在第三罩幕圖案138上形成初步第二複晶矽層142，以完全填充第一開口140。初步第二複晶矽層142可包含經N型雜質或P型雜質摻雜的複晶矽。第一複晶矽層136與初步第二複晶矽層142可包含實質上相同的材料，且因此可將第一複晶矽層136與初步第二複晶矽層142彼此合併。
參照圖12，可藉由回蝕製程來對初步第二複晶矽層142的上部部分進行蝕刻，以形成填充第一開口140的第二複晶矽層144。
在回蝕製程之後，第二複晶矽層144可具有與第一複晶 矽層136的上表面實質上共面的上表面。亦即，第二複晶矽層144的上表面可位於與第一複晶矽層136的上表面的水準實質上相同的水準處。當執行回蝕製程時，可完全移除形成於第三罩幕圖案138上的初步第二複晶矽層142。
參照圖13及圖14，可藉由移除製程來移除第三罩幕圖案138。移除製程可包括濕式蝕刻製程。因此，第一複晶矽層136可設置於第三緩衝絕緣層134上，且第二複晶矽層144可設置於第一開口140中。第二複晶矽層144可與主動圖案104的上表面(例如主動圖案104的上表面及雜質區129的上表面)接觸。可將第一複晶矽層136與第二複晶矽層144彼此合併，使得第一複晶矽層136及第二複晶矽層144可用作初步複晶矽結構146。
參照圖15，可利用至少碳對初步複晶矽結構146的上表面進行摻雜，以在初步複晶矽結構146的上表面上形成第一擴散障壁層150。舉例而言，參照圖15，可向初步複晶矽結構146的上表面中摻雜碳，使得可將初步複晶矽結構146的上部部分(即，具有摻雜的碳的部分)轉變成第一擴散障壁層150。因此，第一擴散障壁層150可包含經至少碳摻雜的複晶矽，即經碳摻雜的複晶矽。
可將第一擴散障壁層150用作障壁層，用於防止矽自初步複晶矽結構146擴散(即，移動)至初步複晶矽結構146之上的包含金屬的層中。因此，第一擴散障壁層150可不包含金屬。
即使包括第一擴散障壁層150，位元線結構的總電阻仍 可不增加，或者位元線結構可具有目標低電阻。因此，第一擴散障壁層150可與在第一擴散障壁層150之下形成的複晶矽層以及隨後在第一擴散障壁層150上形成的包含金屬的層(即，第二擴散障壁層)穩定地結合。此外，當執行後續製程時，第一擴散障壁層150可穩定地位於初步複晶矽結構146的上表面上。為此，第一擴散障壁層150可包含至少碳。
可調整第一擴散障壁層150中所包含的碳的量，使得位元線結構可具有目標低電阻。當第一擴散障壁層150中所包含的碳處於5原子%或多於5原子%時，位元線結構158的電阻可增加。因此，形成具有目標低電阻的位元線結構可能是困難的。當第一擴散障壁層150中所包含的碳處於小於1原子%時，防止矽的擴散(即移動)可能是困難的。因此，可將第一擴散障壁層150中所包含的碳調整至介於約1原子%至約5原子%(例如約1.5原子%)的範圍內。
當第一擴散障壁層150具有厚的厚度時，位元線結構的電阻可增加。較佳地，第一擴散障壁層150可具有非常薄的厚度。因此，可不藉由沈積製程形成第一擴散障壁層150。在示例性實施例中，第一擴散障壁層150可具有較隨後形成的第二擴散障壁層(參照圖14，152)的厚度小的厚度。
在示例性實施例中，可藉由使用包含至少碳的源氣體的摻雜製程來形成第一擴散障壁層150。可藉由氣相摻雜製程或離子植入製程來形成第一擴散障壁層150。較佳地，可藉由氣相摻雜製 程來形成第一擴散障壁層150。在此種情形中，雜質可僅摻雜於初步複晶矽結構146的表面上，使得第一擴散障壁層150可具有非常薄的厚度，例如，碳雜質可僅摻雜於初步複晶矽結構146的上表面上，以在初步複晶矽結構146的上表面上提供具有處於約1原子%至約5原子%的碳濃度的非常薄的第一擴散障壁層150。
摻雜製程中所使用的源氣體可包含至少碳，且可進一步包含H、N及/或Si。舉例而言，源氣體可包括二異丙基氨基矽烷(diisopropylamino silane，DIPAS)、CH4氣體、C2H4氣體、C2H6氣體、C3H6氣體、C3H8氣體等。
在示例性實施例中，可在約450℃至約500℃的溫度下執行氣相摻雜製程。當在低於450℃的溫度下執行氣相摻雜製程時，可能難以分解源氣體。當在高於500℃的溫度下執行氣相摻雜製程時，源氣體可能難以僅摻雜於層的表面上。
在示例性實施例中，第一擴散障壁層150可為經碳摻雜且進一步經氮摻雜的複晶矽。可藉由對源氣體進行摻雜而在第一擴散障壁層150中摻雜氮的一部分。可藉由使氮的一部分自隨後形成的第二擴散障壁層擴散而在第一擴散障壁層150中摻雜氮的所述一部分。在示例性實施例中，第一擴散障壁層150中所包含的氮可介於約2原子%至約10原子%的範圍內。當第一擴散障壁層150中所包含的氮處於大於10原子%時，位元線結構的電阻可增加。
參照圖16，可在第一擴散障壁層150上形成第二擴散障 壁層152。可在第二擴散障壁層152上形成第一金屬層154。
第二擴散障壁層152可被形成為防止第二擴散障壁層152上的第一金屬層154中所包含的金屬的擴散。第二擴散障壁層152可插入第一擴散障壁層150與第一金屬層154之間，使得第一擴散障壁層150與第一金屬層154之間的黏合可增加。在第一擴散障壁層150上形成第二擴散障壁層152可降低位元線結構158的總電阻。
第二擴散障壁層152可包括金屬層，例如含鉭層、含鈦層或含鎢層。在示例性實施例中，第二擴散障壁層152可包含經矽摻雜的氮化鈦(TSN)、Ti、TiN、TaC、TaCN、TaSiN、TaN、WN等。
可藉由原子層沈積製程來形成第二擴散障壁層152。第二擴散障壁層152可被形成為具有約10埃至約50埃的厚度。當第二擴散障壁層152具有小於10埃的厚度時，防止金屬的擴散可能是困難的。當第二擴散障壁層152具有大於50埃的厚度時，位元線結構158的電阻可增加。舉例而言，較佳地，第二擴散障壁層152可具有約25埃至約35埃的厚度。
第一金屬層154可包含例如鎢。由於包括第一金屬層154，因此位元線結構158的總電阻可減小。
參照圖17，可在第一金屬層154上形成第二頂蓋層。可藉由光微影製程將第二頂蓋層圖案化，以形成第二頂蓋層圖案156。在示例性實施例中，第二頂蓋層圖案156可包含氮化矽。
第二頂蓋層圖案156可用作用於形成位元線結構的蝕刻罩幕。因此，第二頂蓋層圖案156可具有在第二方向上延伸的線形狀。第二頂蓋層圖案156的一部分可面對填充第一開口140的第二複晶矽層144。
參照圖18，可使用第二頂蓋層圖案156作為蝕刻罩幕來依序對第一金屬層154、第二擴散障壁層152、第一擴散障壁層150、初步複晶矽結構146及第三緩衝絕緣層134進行蝕刻以形成位元線結構158。位元線結構158可包括依序堆疊的複晶矽結構146a、第一擴散障壁層圖案150a、第二擴散障壁層圖案152a、第一金屬圖案154a及第二頂蓋層圖案156。
複晶矽結構146a可包括：第一複晶矽圖案136a，與主動圖案104的上表面接觸；以及第二複晶矽圖案144a，位於第三緩衝絕緣層圖案134a上。第二複晶矽圖案144a可與第一複晶矽圖案136a的上側壁接觸。
位元線結構158的底部的第一部分可與主動圖案104的上表面接觸。位元線結構158的底部的第二部分可與藉由對第三緩衝絕緣層134進行蝕刻而形成的第三緩衝絕緣層圖案134a的上表面接觸。
在位元線結構158中，如圖18中所示，第一擴散障壁層圖案150a及第二擴散障壁層圖案152a可設置於複晶矽結構146a與第一金屬圖案154a之間。包含至少碳且不包含金屬的第一擴散障壁層圖案150a可設置於複晶矽結構146a與第二擴散障壁 層圖案152a之間。第一擴散障壁層圖案150a可防止複晶矽結構146a中所包含的矽向上擴散。
參照圖19，可在位元線結構158的側壁及第三緩衝絕緣層圖案134a的側壁上形成間隔件160。間隔件160可包含絕緣材料。
在示例性實施例中，間隔件160可由其中堆疊有多個間隔件的間隔件結構形成。在一些示例性實施例中，間隔件結構中的間隔件中的一者可為空氣間隔件。
可形成第一絕緣夾層(insulating interlayer)以填充位元線結構158上所形成的間隔件160之間的空間。此後，可將第一絕緣夾層平坦化，直至可暴露出間隔件160的上表面。第一絕緣夾層可包含氧化矽。
可在第一絕緣夾層及間隔件160上形成第四罩幕圖案。可使用第四罩幕圖案作為蝕刻罩幕來對第一絕緣夾層進行蝕刻，以形成開口。
在示例性實施例中，第四罩幕圖案可在第一方向上延伸。多個第四罩幕圖案可在第二方向上彼此間隔開。在此種情形中，開口可被形成為與閘極結構128交疊。可形成絕緣圖案以填充開口。絕緣圖案可包含氮化物，例如氮化矽。
可對第一絕緣夾層進行蝕刻，且然後可對第二緩衝絕緣層132、第一緩衝絕緣層130、以及基板100的上部部分進行蝕刻，以形成暴露出基板100的上表面的第二開口162。在蝕刻製程中， 可將主動圖案104的上部部分及鄰近主動圖案104的隔離層圖案106a的上部部分蝕刻在一起。
參照圖20，可形成第三複晶矽層164以覆蓋位元線結構158，同時填充第二開口162。第三複晶矽層164可包含經N型雜質或P型雜質摻雜的複晶矽。
第二開口162可自位元線結構158的上表面延伸至基板100的表面。隨著半導體元件被整合，位元線結構158之間的空間可減小，且因此第二開口162的內部寬度可減小。第二開口162可具有高的縱橫比，使得可在填充第二開口162的第三複晶矽層164中產生空隙。
可執行熱處置以移除第三複晶矽層164中的空隙。可在約900℃至約1300℃的高溫下執行熱處置。熱處置可包括雷射退火製程。
一般而言，當執行熱處置製程且未形成第一擴散障壁層圖案150a時，位元線結構158中的複晶矽結構146a中所包含的矽可藉由柯肯德爾效應而向上擴散至上覆層中。當矽向上擴散時，可能在複晶矽結構146a的上部部分中產生空隙，藉此增加位元線結構158的電阻且導致可靠性故障。
相比之下，在示例性實施例中，由於第一擴散障壁層圖案150a經碳摻雜且位於複晶矽結構146a與第二擴散障壁層圖案152a之間，因此可藉由第一擴散障壁層圖案150a有效地防止矽自複晶矽結構146a向上擴散。因此，可能不會由於柯肯德爾效應而 產生複晶矽結構146a中的空隙，且位元線結構158可能具有目標低電阻。此外，半導體元件可具有高的可靠性。
參照圖21，可移除第三複晶矽層164的上部部分，以形成填充第二開口162的下部部分的下接觸插塞164a。第三複晶矽層164的移除製程可包括回蝕製程。
可在位元線結構158的表面及下接觸插塞164a的表面上共形地形成障壁金屬層。可在障壁金屬層上形成第二金屬層。第二金屬層可具有較位元線結構158的上表面高的上表面。
可對第二金屬層的一部分進行蝕刻以在下接觸插塞164a上形成上接觸插塞166。在第二金屬層的蝕刻製程中，可在上接觸插塞166之間形成第三開口。
可形成上絕緣圖案168以填充第三開口。可在上接觸插塞166的上表面上形成電容器170。電容器170可與上接觸插塞166的上表面接觸。電容器170可包括堆疊的下電極170a、介電層170b及上電極170c。
藉由執行以上製程，可製造DRAM元件。
圖22是示出根據示例性實施例的半導體元件的剖視圖。除了電性連接至電容器的接觸插塞之外，圖22中所示的半導體元件可與圖1及圖2中所示的半導體元件實質上相同。
參照圖22，接觸插塞164b可在第二開口162的下表面處與主動圖案104接觸，且接觸插塞164b可具有較位元線結構158的上表面高的上表面。接觸插塞164b可包含經雜質摻雜的複晶矽。
圖22中所示的半導體元件可藉由與先前參照圖3至圖21闡述的製程類似的製程來形成。詳言之，可執行與先前參照圖3至圖20所闡述的相同的製程。
此後，可不執行藉由移除第三複晶矽層的上部部分來形成下接觸插塞的製程，且可不執行在下接觸插塞上形成上接觸插塞的製程。此外，可對第三複晶矽層的上部部分進行蝕刻以形成接觸插塞164b。在蝕刻製程中，可在接觸插塞164b之間形成第三開口。
此後，可形成上絕緣圖案168以填充第三開口。可在接觸插塞164b的上表面上形成電容器170。電容器170可與接觸插塞164b的上表面接觸。
如上所述，在半導體元件中，可減少由於位元線結構中所包括的複晶矽圖案中的空隙而可能出現的可靠性缺陷。因此，半導體元件可具有高的可靠性。
作為總結及回顧，在以高溫進行的熱製程期間，複晶矽圖案中所包含的矽可能自複晶矽圖案擴散，藉此導致在複晶矽圖案中產生空隙。當在複晶矽圖案中產生空隙時，半導體元件可能具有可靠性故障。
相比之下，示例性實施例提供具有高的可靠性的半導體元件。示例性實施例提供製造具有高的可靠性的半導體元件的方法。
亦即，在半導體元件的示例性實施例中，包含經至少碳 摻雜的複晶矽的第一擴散障壁層圖案及包含至少金屬的第二擴散障壁層圖案可設置於複晶矽結構與第一金屬圖案之間。當形成第一擴散障壁層圖案時，複晶矽結構可不與包含金屬的第二擴散障壁層圖案直接接觸。此外，第一擴散障壁層圖案可防止複晶矽結構中所包含的矽擴散至第二擴散障壁層圖案及第一金屬圖案中。因此，由於複晶矽結構中所包含的矽擴散至第二擴散障壁層圖案及第一金屬圖案中而在複晶矽結構中產生的空隙可減少。由於複晶矽結構中的空隙導致的缺陷可減少，使得半導體元件可具有高的可靠性。
本文中已揭露出示例性實施例，且儘管採用特定的用語，然而所述示例性實施例僅在一般性及闡述性意義上而非出於限制性目的被使用且將僅在一般性及闡述性意義上而非出於限制性目的被解釋。在一些情況下，除非以其他方式特別指出，否則對於此項技術中具有通常知識者而言，在提交本申請案時將顯而易見的是，結合特定實施例闡述的特徵、特性及/或部件可單獨使用或者與結合其他實施例闡述的特徵、特性及/或部件結合使用。因此，熟習此項技術者將理解，在不背離如以下申請專利範圍中陳述的本發明的精神及範圍的條件下，可進行形式及細節上的各種改變。
100:基板 102:溝渠 104:主動圖案 106a:隔離層圖案 120:閘極絕緣層 122:閘極電極 124:複晶矽圖 126:第一頂蓋層圖案 128:閘極結構 129:雜質區 130a:第一緩衝絕緣層圖案 132a:第二緩衝絕緣層圖案 134a:第三緩衝絕緣層圖案 136a:第一複晶矽圖案 140:第一開口 144a:第二複晶矽圖案 146a:複晶矽結構 150a:第一擴散障壁層圖案 152a:第二擴散障壁層圖案 154a:第一金屬圖案 156:第二頂蓋層圖案 158:位元線結構 160:間隔件 164a:下接觸插塞 166:上接觸插塞 167:接觸插塞結構 168:上絕緣圖案 170:電容器 170a:下電極 170b:介電層 170c:上電極 A-A’，B-B’:線

Claims (20)

  1. 一種半導體元件，包括： 基板，包括隔離層圖案及主動圖案； 緩衝絕緣層圖案，位於所述基板上； 複晶矽結構，位於所述主動圖案及所述緩衝絕緣層圖案上，所述複晶矽結構與所述主動圖案的一部分接觸，且所述複晶矽結構在與所述基板的上表面平行的方向上延伸； 第一擴散障壁層圖案，位於所述複晶矽結構的上表面上，所述第一擴散障壁層圖案包含經至少碳摻雜的複晶矽； 第二擴散障壁層圖案，位於所述第一擴散障壁層圖案上，所述第二擴散障壁層圖案包含至少金屬；以及 第一金屬圖案及第一頂蓋層圖案，堆疊於所述第二擴散障壁層圖案上。
  2. 如請求項1所述的半導體元件，其中所述第一擴散障壁層圖案具有較所述第二擴散障壁層圖案的厚度小的厚度。
  3. 如請求項1所述的半導體元件，其中所述第二擴散障壁層圖案具有約10埃至約50埃的厚度。
  4. 如請求項1所述的半導體元件，其中以所述第一擴散障壁層圖案中的原子的總量計，所述第一擴散障壁層圖案中的所述碳介於約1原子%至約5原子%的範圍內。
  5. 如請求項1所述的半導體元件，其中所述第一擴散障壁層圖案更包含氮。
  6. 如請求項5所述的半導體元件，其中以所述第一擴散障壁層圖案中的原子的總量計，所述第一擴散障壁層圖案中的所述氮介於約2原子%至約10原子%的範圍內。
  7. 如請求項1所述的半導體元件，其中所述第二擴散障壁層圖案包含經矽摻雜的氮化鈦、Ti、TiN、TaC、TaCN、TaSiN、TaN、及WN中的至少一者。
  8. 如請求項1所述的半導體元件，更包括與所述主動圖案接觸的接觸插塞，所述接觸插塞包含至少複晶矽， 其中所述複晶矽結構、所述第一擴散障壁層圖案、所述第二擴散障壁層圖案、所述第一金屬圖案及所述第一頂蓋層圖案進行堆疊以界定位元線結構，且 其中所述接觸插塞與所述位元線結構間隔開，所述接觸插塞的上表面高於所述位元線結構的上表面。
  9. 一種半導體元件，包括： 基板，包括隔離層圖案及主動圖案； 閘極結構，位於處於所述隔離層圖案及所述主動圖案處的閘極溝渠中，所述閘極結構在與所述基板的上表面平行的第一方向上延伸； 緩衝絕緣層圖案，位於所述隔離層圖案、所述主動圖案及所述閘極結構上； 位元線結構，與所述緩衝絕緣層圖案的上表面及位於所述緩衝絕緣層圖案之間的所述主動圖案的上表面接觸，所述位元線結構在與所述基板的所述上表面平行且與所述第一方向垂直的第二方向上延伸； 接觸插塞，與所述主動圖案接觸且與所述位元線結構間隔開，所述接觸插塞包含至少複晶矽；以及 電容器，與所述接觸插塞的上表面接觸， 其中所述位元線結構包括： 複晶矽結構，位於所述主動圖案及所述緩衝絕緣層圖案上， 第一擴散障壁層圖案，位於所述複晶矽結構的上表面上，所述第一擴散障壁層圖案包含經至少碳摻雜的複晶矽，以及 第二擴散障壁層圖案、第一金屬圖案及第一頂蓋層圖案，依序堆疊於所述第一擴散障壁層圖案上。
  10. 如請求項9所述的半導體元件，其中所述第一擴散障壁層圖案具有較所述第二擴散障壁層圖案的厚度小的厚度。
  11. 如請求項9所述的半導體元件，其中所述第二擴散障壁層圖案具有約10埃至約50埃的厚度。
  12. 如請求項9所述的半導體元件，其中以所述第一擴散障壁層圖案中的原子的總量計，所述第一擴散障壁層圖案中的所述碳介於約1原子%至約5原子%的範圍內。
  13. 如請求項9所述的半導體元件，其中所述第一擴散障壁層圖案更包含氮。
  14. 如請求項13所述的半導體元件，其中以所述第一擴散障壁層圖案中的原子的總量計，所述第一擴散障壁層圖案中的所述氮介於約2原子%至約10%原子的範圍內。
  15. 如請求項9所述的半導體元件，其中所述第一擴散障壁層圖案不包含金屬，且所述第二擴散障壁層圖案包含至少金屬。
  16. 如請求項9所述的半導體元件，其中所述複晶矽結構在所述第二方向上延伸，且所述複晶矽結構的所述上表面是實質上平的。
  17. 如請求項9所述的半導體元件，其中所述複晶矽結構包括： 第一複晶矽圖案，與所述主動圖案的所述上表面接觸；以及 第二複晶矽圖案，位於所述緩衝絕緣層圖案上，所述第二複晶矽圖案與所述第一複晶矽圖案的上側壁接觸。
  18. 一種半導體元件，包括： 複晶矽結構，位於基板上； 第一擴散障壁層圖案，位於所述複晶矽結構的表面上，所述第一擴散障壁層圖案包含經碳摻雜的複晶矽，以所述第一擴散障壁層圖案中的原子的總量計，所述第一擴散障壁層圖案中的所述碳介於約1原子%至約5原子%的範圍內；以及 第一金屬圖案及第一頂蓋層圖案，堆疊於所述第一擴散障壁層圖案上。
  19. 如請求項18所述的半導體元件，更包括位於所述第一擴散障壁層圖案上的第二擴散障壁層圖案，所述第二擴散障壁層圖案具有較所述第一擴散障壁層圖案的厚度大的厚度。
  20. 如請求項19所述的半導體元件，其中所述第一擴散障壁層圖案不包含金屬，且所述第二擴散障壁層圖案包含至少金屬。
TW110120942A 2020-10-14 2021-06-09 半導體元件 TWI780753B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0132672 2020-10-14
KR1020200132672A KR20220049253A (ko) 2020-10-14 2020-10-14 반도체 소자

Publications (2)

Publication Number Publication Date
TW202230732A TW202230732A (zh) 2022-08-01
TWI780753B true TWI780753B (zh) 2022-10-11

Family

ID=81078105

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110120942A TWI780753B (zh) 2020-10-14 2021-06-09 半導體元件

Country Status (4)

Country Link
US (1) US11729963B2 (zh)
KR (1) KR20220049253A (zh)
CN (1) CN114361161A (zh)
TW (1) TWI780753B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223603A1 (en) * 2021-01-14 2022-07-14 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure
US20230029202A1 (en) * 2021-07-21 2023-01-26 Changxin Memory Technologies, Inc. Contact structure forming method, contact structure, and semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201405640A (zh) * 2012-07-17 2014-02-01 Sk Hynix Inc 金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置
US20140264953A1 (en) * 2013-03-14 2014-09-18 Samsung Electronics Co., Ltd. Wiring structures, methods of manufacturing the same, and methods of manufacturing semiconductor devices having the same
CN105719998A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 具有空气间隙的半导体器件及其制造方法
CN108987397A (zh) * 2017-06-02 2018-12-11 三星电子株式会社 包括接触结构的半导体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006019921B4 (de) 2006-04-28 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung des Transistors mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode
US7977798B2 (en) 2007-07-26 2011-07-12 Infineon Technologies Ag Integrated circuit having a semiconductor substrate with a barrier layer
KR101675459B1 (ko) * 2010-07-02 2016-11-11 삼성전자 주식회사 전극 구조체 및 그 제조방법, 및 전극 구조체를 포함하는 반도체 소자
KR101758312B1 (ko) 2010-10-18 2017-07-17 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자
KR101096226B1 (ko) 2010-10-28 2011-12-22 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR102188883B1 (ko) 2013-12-13 2020-12-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102452290B1 (ko) 2015-09-04 2022-12-01 에스케이하이닉스 주식회사 반도체구조물 및 그 제조 방법
KR102444707B1 (ko) 2018-03-26 2022-09-19 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
US10957549B2 (en) * 2018-10-08 2021-03-23 Micron Technology, Inc. Methods of forming semiconductor devices using mask materials, and related semiconductor devices and systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201405640A (zh) * 2012-07-17 2014-02-01 Sk Hynix Inc 金屬氧化半導體電容器、製造其之方法以及使用其之半導體裝置
US20140264953A1 (en) * 2013-03-14 2014-09-18 Samsung Electronics Co., Ltd. Wiring structures, methods of manufacturing the same, and methods of manufacturing semiconductor devices having the same
CN105719998A (zh) * 2014-12-18 2016-06-29 爱思开海力士有限公司 具有空气间隙的半导体器件及其制造方法
CN108987397A (zh) * 2017-06-02 2018-12-11 三星电子株式会社 包括接触结构的半导体装置

Also Published As

Publication number Publication date
CN114361161A (zh) 2022-04-15
US20220115377A1 (en) 2022-04-14
KR20220049253A (ko) 2022-04-21
TW202230732A (zh) 2022-08-01
US11729963B2 (en) 2023-08-15

Similar Documents

Publication Publication Date Title
KR102444707B1 (ko) 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
US10103152B2 (en) Semiconductor device and method for fabricating the same
US9543308B2 (en) Semiconductor device
US20210020509A1 (en) Semiconductor devices including contact plugs
KR20190024538A (ko) 매립된 금속 트랙 및 그 형성 방법들
KR102496973B1 (ko) 반도체 장치 및 그 제조 방법
TWI780753B (zh) 半導體元件
TWI767293B (zh) 半導體元件及其形成方法
TW202119639A (zh) 半導體元件結構及其形成方法
CN114078951A (zh) 具有低k间隔件的半导体器件
TWI822847B (zh) 半導體裝置
US20220406789A1 (en) Semiconductor device and method for fabricating the same
US20240114681A1 (en) Semiconductor device and method for fabricating the same
US20230017800A1 (en) Semiconductor device and method for fabricating the same
US20230037646A1 (en) Semiconductor device with low k spacer and method for fabricating the same
US20240147702A1 (en) Semiconductor device
US11895828B2 (en) Semiconductor memory device
US20240074165A1 (en) Semiconductor device and method for fabricating the same
US20220352309A1 (en) Semiconductor device
US20230038881A1 (en) Semiconductor device with buried gate structure
US20230085456A1 (en) Semiconductor devices
US20230290681A1 (en) Semiconductor device and method of fabricating the same
US20240172422A1 (en) Semiconductor device and method for fabricating the same
TW202418948A (zh) 半導體元件
CN118317597A (zh) 半导体装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent