TW202119639A - 半導體元件結構及其形成方法 - Google Patents

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朱熙甯
江國誠
鄭冠倫
王志豪
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Abstract

提供一種半導體元件結構及其形成方法。半導體元件結構包括於基底上的半導體鰭片，以及懸置於半導體鰭片上的多個半導體奈米結構（nanostructure）。半導體元件結構也包括延伸跨越半導體鰭片的閘極堆疊，且閘極堆疊包繞每個半導體奈米結構。半導體元件結構更包括包夾半導體奈米結構的第一磊晶結構和第二磊晶結構。第一磊晶結構和第二磊晶結構的每一個延伸超過半導體鰭片的頂面。此外，半導體元件結構包括於半導體鰭片和閘極堆疊之間的隔離結構。隔離結構更延伸超過第一磊晶結構的兩側側壁。

Description

半導體元件結構及其形成方法
本發明實施例是關於積體電路及其形成方法，特別是關於奈米結構的形成。
半導體積體電路（integrated circuit, IC）經歷了快速的成長。積體電路材料和設計的技術進步產生了好幾世代的積體電路。每個世代都具有比前一個世代更小且更複雜的電路。
在積體電路的演化過程中，總體而言增加了功能密度（例如每個晶片面積單位中的互連元件數量），而減少了幾何尺寸（例如可使用製造過程創造出的最小組件（或走線））。此微縮化製程總體而言藉由增加量產效率和減少相關成本而提供了利潤。
然而，這些進步增加了積體電路製造過程的複雜度。由於部件尺寸持續減少，製造過程的進行持續變得越來越困難。因此，形成越來越小尺寸的可靠半導體元件是一個挑戰。
一種半導體元件結構，包括：半導體鰭片，於基底上；複數個半導體奈米結構（nanostructure），懸置於半導體鰭片上；閘極堆疊，延伸跨越半導體鰭片，其中閘極堆疊包繞半導體奈米結構的每一個；第一磊晶結構和第二磊晶結構，包夾半導體奈米結構，其中第一磊晶結構和第二磊晶結構的每一個延伸超過半導體鰭片的頂面；以及隔離結構，於半導體鰭片和閘極堆疊之間，其中隔離結構更延伸超過第一磊晶結構的兩側側壁。
一種半導體元件結構，包括：複數個通道結構，懸置於基底上；閘極堆疊，包繞通道結構；第一磊晶結構和第二磊晶結構，各連接通道結構，其中第一磊晶結構和第二磊晶結構的每一個延伸超過閘極堆疊的底面；以及隔離結構，於通道結構和基底之間，其中第一磊晶結構的整體位在隔離結構的底面之上。
一種半導體元件結構的形成方法，包括：形成鰭片結構於基底上，其中鰭片結構具有犧牲基座層（sacrificial base layer）和半導體堆疊於犧牲基座層上，且半導體堆疊具有複數個犧牲層和複數個半導體層交錯鋪設；形成虛置閘極堆疊以包繞鰭片結構的一部分；部分地移除鰭片結構以形成第一凹槽，露出半導體層和犧牲層的側面；至少部分地移除犧牲基座層以於半導體堆疊和基底之間形成第二凹槽；形成隔離結構以填入第二凹槽；形成磊晶結構於第一凹槽中；移除虛置閘極堆疊和犧牲層以釋放複數個半導體奈米結構，半導體奈米結構係由半導體層的剩餘部分所形成；以及形成金屬閘極堆疊以包繞半導體奈米結構的每一個。
以下揭露提供了許多不同的實施例或範例，用於實施本揭露的不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本揭露可在各種範例中重複參考符號及∕或字母。這樣重複是為了簡化和清楚的目的，其本身並非主導所討論各種實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在…之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
敘述中的用語「實質上地（substantially）」，如在「實質上地平坦」或在「實質上地共面」等，會為在所屬技術領域中具有通常知識者所理解。在一些實施例中，可移除「實質上地」的形容詞。在適用的地方，「實質上地」的用語也可包括具有「完整地」、「完全地」、「全部」等實施例。在適用的地方，「實質上地」的用語也可關於90％或更高，如95％或更高，特別是99％或更高，包括100％。再者，如「實質上地平行」或「實質上地垂直」等用語是被詮釋為未排除特定配置的微量偏差，且可包括例如高達10°的偏差。「實質上地」的用語並未排除「完全地」，例如「實質上地不包括」Y的組成可為「完全地不包括」Y。
如「約」的用語並結合特定距離或尺寸是被詮釋為未排除特定距離或尺寸的微量偏差，且可包括例如高達10％的偏差。關於數值X的「約」用語可表示X±5％或10％。
本揭露的實施例可關於具有鰭片的鰭式場效電晶體（fin field-effect transistor, FinFET）。可使用任何合適的方法圖案化鰭片。舉例來說，可使用一或多個光微影製程（包括雙圖案化或多圖案化製程）圖案化鰭片。總體而言，雙圖案化或多圖案化製程結合光微影和自我對準製程，允許所創造的圖案具有比使用單一或直接光微影製程所獲得的節距更小的節距。舉例來說，在一實施例中，在基底上形成並使用光微影製程圖案化犧牲層。使用自我對準製程沿著圖案化後的犧牲層形成間隔物。然後，移除犧牲層，而可使用剩餘的間隔物以圖案化鰭片。然而，可使用一或多個合適製程形成鰭片。
本揭露的實施例可關於全繞式閘極（gate all-around, GAA）電晶體結構。可使用任何合適的方法圖案化全繞式閘極結構。舉例來說，可使用一或多個光微影製程（包括雙圖案化或多圖案化製程）圖案化全繞式閘極結構。在一實施例中，雙圖案化或多圖案化製程結合光微影和自我對準製程，允許所創造的圖案具有比使用單一或直接光微影製程所獲得的節距更小的節距。舉例來說，在一實施例中，在基底上形成並使用光微影製程圖案化犧牲層。使用自我對準製程沿著圖案化後的犧牲層形成間隔物。然後，移除犧牲層，而可使用剩餘的間隔物以圖案化全繞式閘極結構。
描述了本揭露的一些實施例。可在這些實施例中所述的步驟之前、期間、及∕或之後提供額外的操作。所述的一些步驟可在不同實施例中被取代或消除。可於半導體元件結構增加額外部件。於下描述的一些部件可在不同實施例中被取代或消除。儘管可討論一些實施例具有在特定的順序中進行的操作，可在另一個符合邏輯的順序中進行這些操作。
第2A至2I圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖。如第2A圖所示，接收或提供半導體基底100。半導體基底100具有第一區10和第二區20。在一些實施例中，在第一區10上形成一或多個短通道（short channel, SC）元件。在第二區20上形成一或多個長通道（long channel, LC）元件。在一些實施例中，半導體基底100為主體（bulk）半導體基底，如半導體晶圓。半導體基底100可包括矽或其他元素半導體材料，如鍺。半導體基底100可為未摻雜或摻雜（例如P型、N型、或其組合）。在一些實施例中，半導體基底100包括在介電層上磊晶成長的半導體層。磊晶成長的半導體層可以矽鍺（silicon germanium, SiGe）、矽、鍺、一或多個其他合適材料、或其組合所形成。
在一些其他實施例中，半導體基底100包括化合物半導體。舉例來說，化合物半導體包括一或多個III-V族化合物半導體，具有以化學式AlX1 GaX2 InX3 AsY1 PY2 NY3 SbY4 所定義的成分，其中X1、X2、X3、Y1、Y2、Y3、和Y4代表相關比重。每個相關比重大於或等於0，且它們加起來等於1。化合物半導體可包括碳化矽（silicon carbide, SiC）、砷化鎵（gallium arsenide）、砷化銦（indium arsenide）、磷化銦（indium phosphide）、一或多個其他合適化合物半導體、或其組合。也可使用其他合適的基底，包括II-VI族化合物半導體。
在一些其他實施例中，半導體基底100為絕緣層上半導體（semiconductor-on-insulator, SOI）基底的主動層。可使用氧氣植入分離（separation by implantation of oxygen, SIMOX）製程、晶圓黏接（wafer bonding）製程、另一個合適方法、或其組合製造絕緣層上半導體基底。在一些其他實施例中，半導體基底100包括多膜層結構。舉例來說，半導體基底100包括形成在主體矽層上的矽鍺層。
如第2A圖所示，根據一些實施例，在半導體基底100上形成具有多個半導體層的半導體堆疊。半導體堆疊覆蓋半導體基底100的第一區10和第二區20。在一些實施例中，半導體堆疊包括多個半導體層102a、102b、102c、和102d，且半導體堆疊也包括多個半導體層104a、104b、104c、和104d。在一些實施例中，半導體層102a～102d和半導體層104a～104d為交錯鋪設，如第2A圖所示。
在一些實施例中，使用半導體層102a作為犧牲基座層（sacrificial base layer），且在後續製程中將被部分地或完全地移除。在一些實施例中，半導體層104a作為保護層，避免其上的半導體層102b在後續製造過程期間不被損害。在一些實施例中，半導體層102b～102d作為犧牲層，其在後續製程中將被移除以釋放半導體層104b～104d。被釋放的半導體層104b～104d可作為一或多個電晶體的通道結構。
在一些實施例中，半導體層104a比半導體層104b、104c、和104d更薄。如第2A圖所示，半導體層104a具有厚度T1 ，而半導體層104b具有厚度T2 。在一些實施例中，厚度T2 大於厚度T1 。厚度T1 可在約2nm至6nm的範圍中。舉例來說，厚度T1 約4nm。厚度T1 和厚度T2 的比例（T1 /T2 ）可在約2/5至2/3的範圍中。在一些其他實施例中，厚度T1 和厚度T2 的比例（T1 /T2 ）在約3/5至3/4的範圍中。比例（T1 /T2 ）將於後詳細討論。
在一些實施例中，每個半導體層102b～102d和每個半導體層104b～104d大抵具有相同厚度。在一些實施例中，每個半導體層104b～104d比每個半導體層102a～102d更厚。在一些其他實施例中，每個半導體層102a～102d比每個半導體層104b～104d更厚。
在一些實施例中，半導體層102a（作為犧牲基座層）比半導體層102b、102c、或102d（作為犧牲層）更厚，或大抵相等。如第2A圖所示，半導體層102a具有厚度T3 ，而半導體層102b具有厚度T4 。在一些實施例中，厚度T3 大於厚度T4 。厚度T3 可在約4nm至10nm的範圍中。舉例來說，厚度T3 約5nm。厚度T3 和厚度T4 的比例（T3 /T4 ）可在約1至2的範圍中。在一些其他實施例中，厚度T3 和厚度T4 的比例（T3 /T4 ）可在約1.1至1.8的範圍中。比例（T3 /T4 ）將於後詳細討論。
在一些實施例中，半導體層102a～102d和半導體層104a～104d係以不同的材料所形成。在一些實施例中，半導體層102a～102d係以矽鍺或鍺所形成，或包括上述材料，而半導體層104a～104d係以矽所形成，或包括矽。
在一些實施例中，半導體層102a具有與半導體層102b、102c、或102d不同的鍺原子濃度。在一些實施例中，半導體層102a具有比半導體層102b、102c、或102d更高的鍺原子濃度。半導體層102a的鍺原子濃度可在約35％至50％的範圍中。半導體層102b、102c、或102d的鍺原子濃度可在約15％至25％的範圍中。半導體層102a較高的鍺原子濃度使得半導體層102a具有不同於半導體層102b、102c、或102d的蝕刻選擇比。
在一些實施例中，使用多個磊晶成長步驟形成半導體層102a～102d和半導體層104a～104d。可使用選擇性磊晶成長（selective epitaxial growth, SEG）製程、化學氣相沉積（chemical vapor deposition, CVD）製程（例如氣相磊晶（vapor-phase epitaxy, VPE）製程、低壓化學氣相沉積（low pressure chemical vapor deposition, LPCVD）製程、及∕或超高真空化學氣相沉積（ultra-high vacuum chemical vapor deposition, UHV-CVD）製程）、分子束磊晶（molecular beam epitaxy）製程、一或多個其他合適製程、或其組合形成半導體層102a～102d和半導體層104a～104d。
在一些實施例中，在同一個製程腔體中原位（in-situ）成長半導體層102a～102d和半導體層104a～104d。在一些實施例中，在同一個製程腔體中交錯地並相繼地進行半導體層102a～102d的成長和半導體層104a～104d的成長以完成半導體堆疊的形成。在一些實施例中，在達成半導體堆疊的磊晶成長之前，製程腔體的真空不會間斷。
之後，在半導體堆疊上形成硬遮罩部件以輔助半導體堆疊於後續的圖案化。根據一些實施例，使用一或多個蝕刻製程以圖案化半導體堆疊成為鰭片結構106A1 、106A2 、106B1 、和106B2 ，如第2B圖所示。在第一區10上形成鰭片結構106A1 和106A2 ，而在第二區20上形成鰭片結構106B1 和106B2 。部分地移除半導體堆疊以形成多個溝槽112，如第2B圖所示。每個鰭片結構106A1 、106A2 、106B1 、和106B2 可包括部分半導體層102a～102d和104a～104d，以及半導體鰭片101A1 、101A2 、101B1 、和101B2 。也可在形成鰭片結構106A1 、106A2 、106B1 、和106B2 的蝕刻製程期間部分地移除半導體基底100。剩餘的半導體基底100的凸出部分形成半導體鰭片101A1 、101A2 、101B1 、和101B2 。
每個用於圖案化半導體堆疊的硬遮罩部件可包括第一遮罩層108和第二遮罩層110。第一遮罩層108和第二遮罩層110可以不同材料所形成。在一些實施例中，形成第一遮罩層108的材料具有與半導體層104d良好的黏著度。第一遮罩層108可以氧化矽（silicon oxide）、氧化鍺（germanium oxide）、氧化矽鍺（silicon germanium oxide）、一或多個其他合適材料、或其組合所形成。在一些實施例中，形成第二遮罩層110的材料對於半導體層102a～102d和104a～104d具有良好的蝕刻選擇比。第二遮罩層110可以氮化矽（silicon nitride）、氧氮化矽（silicon oxynitride）、碳化矽、一或多個其他合適材料、或其組合所形成。
第1A和1B圖是根據一些實施例，形成半導體元件結構製程的各種階段的俯視圖。在一些實施例中，鰭片結構106A1 、106A2 、106B1 、和106B2 的延伸方向大抵彼此平行，如第1A圖所示。在一些實施例中，第2B圖為延著第1A圖中的線段2B-2B和2B’-2B’所獲得的結構的剖面示意圖。
如第2C圖所示，根據一些實施例，形成隔離部件114以圍繞鰭片結構106A1 、106A2 、106B1 、和106B2 的下部。在一些實施例中，在鰭片結構106A1 、106A2 、106B1 、和106B2 以及半導體基底100上沉積一或多個介電層以過度填充溝槽112。介電層可以氧化矽、氧氮化矽、硼矽酸玻璃（borosilicate glass, BSG）、磷矽酸玻璃（phosphoric silicate glass, PSG）、硼磷矽酸玻璃（borophosphosilicate glass, BPSG）、氟矽酸玻璃（fluorinated silicate glass, FSG）、低介電常數（low-k）材料、多孔性介電材料、一或多個其他合適的材料、或其組合所形成。可使用流動性化學氣相沉積（flowable chemical vapor deposition, FCVD）製程、原子層沉積（atomic layer deposition, ALD）製程、化學氣相沉積製程、一或多個其他合適製程、或其組合沉積介電層。
之後，使用平坦化製程以部分地移除介電層。硬遮罩部件（包括第一遮罩層108和第二遮罩層110）的功用也可作為平坦化製程的停止層。平坦化製程可包括化學機械拋光（chemical mechanical polish, CMP）製程、研磨製程、乾拋光製程、蝕刻製程、一或多個其他合適製程、或其組合。之後，使用一或多個回蝕製程以部分地移除介電層。如此一來，介電層的剩餘部分形成隔離部件114。鰭片結構106A1 、106A2 、106B1 、和106B2 的上部由隔離部件114的頂面凸出，如第2C圖所示。之後，移除硬遮罩部件（包括第一遮罩層108和第二遮罩層110）。替代地，在一些其他實施例中，在平坦化製程及∕或回蝕製程期間移除或消耗硬遮罩部件。
之後，根據一些實施例，形成虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 以延伸跨越鰭片結構106A1 、106A2 、106B1 、和106B2 ，如第1B圖所示。在一些實施例中，第2D圖為延著第1B圖中的線段2D-2D和2D’-2D’所獲得的結構的剖面示意圖。第3A至3K圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖。在一些實施例中，第3A圖為延著第1B圖中的線段3A-3A和3A’-3A’所獲得的結構的剖面示意圖。
如第1B、2D、和3A圖所示，根據一些實施例，形成虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 以部分地覆蓋並延伸跨越鰭片結構106A1 、106A2 、106B1 、和106B2 。在一些實施例中，虛置閘極堆疊120A1 和120A2 包繞鰭片結構106A1 和106A2 。虛置閘極堆疊120B1 和120B2 包繞鰭片結構106B1 和106B2 。如第2D圖所示，虛置閘極堆疊120A2 延伸跨越並包繞鰭片結構106A1 和106A2 ，而虛置閘極堆疊120B2 延伸跨越並包繞鰭片結構106B1 和106B2 。
在一些實施例中，形成於第二區20上的元件具有比形成於第一區10上的元件更長的通道寬度。如第1B圖所示，形成於第一區10上的原件具有通道寬度LSC ，而形成於第二區20上的元件具有通道寬度LLC 。通道寬度LLC 比通道寬度LSC 更長。通道寬度LSC 可在約4nm至20nm的範圍中。通道寬度LLC 可在約22nm至40nm的範圍中。如第1B圖所示，位於虛置閘極堆疊120B1 和120B2 之間的節距PLC 比位於虛置閘極堆疊120A1 和120A2 之間的節距PSC 更長。節距PSC 可在約15nm至60nm的範圍中。節距PLC 在約65nm至120nm的範圍中。
如第2D和3A圖所示，每個虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 包括虛置閘極介電層116和虛置閘極電極118。虛置閘極介電層116可以氧化矽所形成，或包括上述材料。虛置閘極電極118可以多晶矽所形成，或包括上述材料。在一些實施例中，於隔離部件114和鰭片結構106A1 、106A2 、106B1 、和106B2 上相繼地沉積虛置閘極介電材料層和虛置閘極電極層。可使用原子層沉積製程、化學氣相沉積製程、一或多個其他合適製程、或其組合沉積虛置閘極介電材料層。可使用化學氣相沉積製程沉積虛置閘極電極層。之後，圖案化虛置閘極介電材料層和虛置閘極電極層以形成虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 。
在一些實施例中，使用包括遮罩層122和124的硬遮罩部件以輔助形成虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 的圖案化製程。以硬遮罩部件作為蝕刻遮罩，使用一或多個蝕刻製程以部分地移除虛置閘極介電材料層和虛置閘極電極層。如此一來，虛置閘極介電材料層和虛置閘極電極層的剩餘部分分別形成虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 的虛置閘極介電層116和虛置閘極電極118。
如第3B圖所示，根據一些實施例，之後於第3A圖所示的結構上沉積間隔物層126和128。間隔物層126和128沿著虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 的側壁延伸。間隔物層126和128係以不同材料所形成。可以具有低介電常數的介電材料形成間隔物層126。間隔物層126可以碳化矽、氧碳化矽（silicon oxycarbide）、氧化矽、一或多個其他合適材料、或其組合所形成，或包括上述材料。可以介電材料形成間隔物層128，其可在後續製程期間對於閘極堆疊提供更多保護。間隔物層128可具有比間隔物層126更大的介電常數。間隔物層128可以氮化矽、氧氮化矽、含碳氮化矽、含碳氧氮化矽、一或多個其他合適材料、或其組合所形成。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積（physical vapor deposition, PVD）製程、一或多個其他合適製程、或其組合相繼地沉積間隔物層126和128。
如第3C圖所示，根據一些實施例，部分地移除間隔物層126和128。可使用一或多個異向性（anisotropic）蝕刻製程以部分地移除間隔物層126和128。如此一來，間隔物層126和128的剩餘部分分別形成間隔物部件126’和128’。 間隔物部件126’和128’沿著虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 的側壁延伸，如第3C圖所示。
部分地移除鰭片結構106A1 、106A2 、106B1 、和106B2 以形成凹槽130，其用以容納於之後形成的磊晶結構（如源極∕汲極結構）。凹槽130露出半導體層102a～102d和半導體層104a～104d的側面。
可使用一或多個蝕刻製程以形成凹槽130。在一些實施例中，使用乾蝕刻製程以形成凹槽130。替代地，可使用濕蝕刻製程以形成凹槽130。在一些實施例中，每個凹槽130穿過鰭片結構106A1 或106B1 。在一些實施例中，凹槽130更延伸進入半導體鰭片（如半導體鰭片101A1 或101B1 ），如第3C圖所示。凹槽130往下延伸超過半導體鰭片101A1 或101B1 的頂面。在一些實施例中，使用同一個蝕刻製程形成間隔物部件126’和128’，以及凹槽130。
在一些實施例中，每個凹槽130具有傾斜的側壁。凹槽130的上部比凹槽130的下部更大（或更寬）。在這些情形下，由於凹槽130的輪廓，上半導體層（如半導體層104d）比下半導體層（如半導體層104b）更短。
然而，本揭露的實施例具有許多變化。在一些其他實施例中，凹槽130具有大抵垂立的側壁。在這些情形下，由於凹槽130的輪廓，上半導體層（如半導體層104d）與下半導體層（如半導體層104b）大抵等寬。
如第3D圖所示，根據一些實施例，由凹槽130所露出的半導體層102b～102d的側面側向蝕刻半導體層102b～102d。如此一來，半導體層102b～102d的邊緣由半導體層104a～104d的邊緣往內退。如第3D圖所示，由於半導體層102b～102d的側向蝕刻，形成了凹槽132。凹槽132可用於容納將於之後形成的內間隔物。使用濕蝕刻製程、乾蝕刻製程、或其組合側向蝕刻半導體層102b～102d。
在一些實施例中，完全地或部分地移除半導體層102a（作為犧牲基座層）。在一些實施例中，完全地移除半導體層102a以形成凹槽133，如第3D和2E圖所示。由於虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 （如第2E圖所示）的支撐，即便完全地移除了半導體層102a，可避免鰭片結構106A1 、106A2 、106B1 、和106B2 塌下。在一些實施例中，在半導體層102b～102d的側向蝕刻期間，同時地蝕刻半導體層102a。在一些實施例中，使用相同的蝕刻製程蝕刻半導體層102a～102d。在半導體層102a的移除期間，半導體層104a作為保護層，以避免上方的半導體層102b由半導體層102b的底面被蝕刻或損傷。
如上所提及，在一些實施例中，半導體層102a（作為犧牲基座層）比半導體層102b、102c、或102d（作為犧牲層）更厚。如上所提及，在一些實施例中，半導體層102a具有比半導體層102b、102c、或102d更高的鍺原子濃度。由於半導體層102a較厚及∕或具有較高的鍺原子濃度，可在比半導體層102b～102d更高的蝕刻速率下蝕刻半導體層102a。如此一來，根據一些實施例，在蝕刻製程之後，完全地移除半導體層102a以形成凹槽133，而部分地蝕刻半導體層102b～102d以形成凹槽132，如第3D圖所示。
在半導體層102a～102d的蝕刻期間，也可稍微地蝕刻半導體層104a～104d。如此一來，部分地蝕刻半導體層104b～104d的邊緣部分，其因而內縮以成為邊緣部分105b～105d，如第3D圖所示。如第3D圖所示，半導體層104b～104d的每個邊緣部分105b～105d比對應的半導體層104b～104d的內部更薄。在一些實施例中，由於半導體層104a比每個半導體層104b～104d更薄，沒有邊緣部分形成在半導體層104a旁邊。如第3D和2E圖所示，根據一些實施例，在形成凹槽133之後，半導體層104a變得更薄。
如第3E圖所示，根據一些實施例，於第3D圖所示的結構上沉積間隔物層134。間隔物層134覆蓋虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 ，並填入凹槽132和133。間隔物層134可以含碳氮化矽（SiCN）、含碳氧氮化矽（SiOCN）、含碳氧化矽（SiOC）、一或多個其他合適材料、或其組合所形成，或包括上述材料。可使用化學氣相沉積製程、原子層沉積製程、一或多個其他合適製程、或其組合沉積間隔物層134。
如第3E圖所示，間隔物層134於第一區10上的部分在凹槽130底部具有厚度T5 ，而間隔物層134於第二區20上的部分在凹槽130底部具有厚度T6 。在一些實施例中，厚度T5 比厚度T6 更大。由於在第一區10上的虛置閘極堆疊之間的節距較小，在第一區10上的凹槽130比在第二區20上的凹槽130更窄。因此，用於形成間隔物層134的沉積材料可以較高的沉積速率累積在第一區10上的凹槽130底部。
如第3F圖所示，根據一些實施例，使用蝕刻製程以部分地移除間隔物層134。在一些實施例中，間隔物層134在凹槽132中的第一剩餘部分形成內間隔物136，如第3F圖所示。在一些實施例中，間隔物層134填入凹槽133和填入一些凹槽132的第二剩餘部分形成隔離結構137A1 、137A2 、137B1 、137B1 ’、和137B2 ’，如第3F和2F圖所示。在一些實施例中，內間隔物136和隔離結構137A1 、137A2 、137B1 、137B1 ’、和137B2 ’係以相同材料所形成。用於部分地移除間隔物層134的蝕刻製程可包括乾蝕刻製程、濕蝕刻製程、或其組合。
內間隔物136和隔離結構137A1 、137B1 、和137B1 ’覆蓋半導體層102b～102d的邊緣，其原本被凹槽132露出，如第3F圖所示。內間隔物136和隔離結構137A1 、137B1 、和137B1 ’可用於防止後續形成的磊晶結構（作為例如源極∕汲極結構）在後續半導體層102b～102d的移除製程期間損傷。內間隔物136和隔離結構137A1 、137B1 、和137B1 ’也可用於減少後續形成的源極∕汲極結構和閘極堆疊之間的寄生電容（parasitic capacitance）。隔離結構137A1 、137A2 、137B1 、137B1 ’、和137B2 ’可助於減少或防止後續形成的磊晶結構的漏電流。因此，可改善半導體元件結構的操作速度和可靠度。
如在第3C圖的一些實施例中所示，凹槽130往下延伸超過半導體鰭片101A1 或101B1 的頂面，其確保了半導體層102b～102d的側面露出。因此，在第3D圖所繪示的側向蝕刻期間，每個半導體層102b～102d被側向蝕刻至足夠的量。所有的凹槽132因而夠深以容納內間隔物136或部分隔離結構137A1 、137B1 、或137B1 ’。每個內間隔物136或隔離結構137A1 、137B1 、或137B1 ’因而夠厚以在半導體層102b～102d的後續移除製程期間對於後續形成的磊晶結構提供充足的保護。
在一些實施例中，在形成內間隔物136的蝕刻製程之後，半導體鰭片101B1 原本被間隔物層134覆蓋的部分藉由凹槽130露出，如第3F圖所示。與此同時，根據一些實施例，半導體鰭片101A1 維持被隔離結構137A1 （其為間隔物層134的剩餘部分）覆蓋，如第3F圖所示。
如第3G圖所示，根據一些實施例，在虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 旁邊形成磊晶結構138。在一些實施例中，磊晶結構138填入凹槽130，如第3G圖所示。在一些其他實施例中，磊晶結構138過度填入凹槽130。在這些情形下，磊晶結構138的頂面可比虛置閘極介電層116的頂面更高。在一些其他實施例中，磊晶結構138部分地填入凹槽130。在一些實施例中，磊晶結構138延伸超過或通過半導體鰭片101A1 或101B1 的頂面。
在一些實施例中，磊晶結構138連接至半導體層104b～104d。每個半導體層104b～104d在兩個磊晶結構138之間被包夾。在一些實施例中，磊晶結構138作為源極∕汲極結構。在一些實施例中，一些磊晶結構138直接接觸半導體鰭片101B1 ，如第3G圖所示。在一些實施例中，一些磊晶結構138藉由隔離結構137A1 與半導體鰭片101A1 分隔開，如第3G圖所示。在一些實施例中，一些磊晶結構138直接接觸隔離結構137A1 。
在一些實施例中，磊晶結構138為P型摻雜區。磊晶結構138可包括磊晶成長的矽鍺、磊晶成長的矽、或另一個合適的磊晶成長的半導體材料。在一些其他實施例中，磊晶結構138為N型摻雜區。磊晶結構138可包括磊晶成長的矽、磊晶成長的碳化矽、磊晶成長的磷化矽（silicon phosphide, SiP）、或另一個合適的磊晶成長的半導體材料。在一些實施例中，一些磊晶結構138為P型摻雜區，而其他磊晶結構138為N型摻雜區。
在一些實施例中，使用選擇性磊晶成長製程、化學氣相沉積製程（例如氣相磊晶製程、低壓化學氣相沉積製程、及∕或超高真空化學氣相沉積製程）、分子束磊晶製程、一或多個其他合適製程、或其組合形成磊晶結構138。
在一些實施例中，以一或多個合適的摻質摻雜磊晶結構138。舉例來說，磊晶結構138為矽鍺源極∕汲極部件或矽源極∕汲極部件，其以硼（B）、鎵（Ga）、銦（In）、碳（C）、磷（P）、或另一個合適摻質所摻雜。
在一些實施例中，在磊晶結構138的磊晶成長期間原位摻雜磊晶結構138。用來形成磊晶結構138的初始反應氣體混合物包括摻質。在一些其他實施例中，在磊晶結構138的成長期間未摻雜磊晶結構138。取而代之的，是在形成磊晶結構138之後，在後續的製程中摻雜磊晶結構138。在一些實施例中，藉由使用離子植入（ion implantation）製程、電漿浸沒離子植入（plasma immersion ion implantation）製程、氣體及∕或固體源擴散製程、一或多個其他合適製程、或其組合達到摻雜。在一些實施例中，進一步暴露磊晶結構138於一或多個退火（annealing）製程以活化摻質。舉例來說，使用快速熱退火（rapid thermal annealing）製程。
如第3H圖所示，根據一些實施例，形成接觸蝕刻停止層（contact etch stop layer）139和介電層140以覆蓋磊晶結構138，並圍繞虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 。接觸蝕刻停止層139可以氮化矽、氧氮化矽、碳化矽、氧化鋁（aluminum oxide）、一或多個其他合適材料、或其組合所形成，或包括上述材料。介電層140可以氧化矽、氧氮化矽、硼矽酸玻璃、磷矽酸玻璃、硼磷矽酸玻璃、氟矽酸玻璃、低介電常數材料、多孔性介電材料、一或多個其他合適的材料、或其組合所形成，或包括上述材料。
在一些實施例中，在第3G圖所示的結構上相繼地沉積蝕刻停止材料層和介電材料層。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、一或多個其他合適製程、或其組合沉積蝕刻停止材料層。可使用流動性化學氣相沉積製程、化學氣相沉積製程、原子層沉積製程、一或多個其他合適製程、或其組合沉積介電材料層。
之後，使用平坦化製程以部分地移除蝕刻停止材料層和介電材料層。如此一來，蝕刻停止材料層和介電材料層的剩餘部分分別形成接觸蝕刻停止層139和介電層140。平坦化製程可包括化學機械拋光製程、研磨製程、蝕刻製程、乾拋光製程、一或多個其他合適製程、或其組合。在一些實施例中，在平坦化製程期間移除遮罩層122和124。在一些實施例中，在平坦化製程之後，接觸蝕刻停止層139、介電層140、和虛置閘極電極118的頂面大抵共面。
如第2G和3I圖所示，根據一些實施例，移除虛置閘極堆疊120A1 、120A2 、120B1 、和120B2 的虛置閘極電極118以形成溝槽142A1 、142A2 、142B1 、和142B2 。溝槽142A1 、142A2 、142B1 、和142B2 露出虛置閘極介電層116。
如第2H和3J圖所示，根據一些實施例，移除虛置閘極介電層116和半導體層102b～102d（作為犧牲層）以形成凹槽144。在一些實施例中，使用蝕刻製程以移除半導體層102b～102d。由於高蝕刻選擇比，僅稍微地（或大抵未）蝕刻半導體層104b～104d。半導體層104b～104d的剩餘部分形成鰭片結構106A1 、106A2 、106B1 、和106B2 的多個半導體奈米結構（nanostructure）104b’～104d’， 如第2H和3J圖所示。藉由半導體層104b～104d的剩餘部分建構或形成半導體奈米結構104b’～104d’。 懸置於半導體鰭片101A1 、101A2 、101B1 、或101B2 上的半導體奈米結構104b’～104d’可作為電晶體的通道結構。
如上所提及，在一些實施例中，用來移除半導體層102b～102d的蝕刻劑也稍微地移除半導體層104b～104d，其形成半導體奈米結構104b’～104d’。如此一來，在移除半導體層102b～102d之後，所獲得的半導體奈米結構104b’～104d’變得更薄。在一些實施例中，每個半導體奈米結構104b’～104d’比邊緣部分105b～105d更薄，如第3J圖所示。藉由其他部件圍繞邊緣部分105b～105d，因而避免被蝕刻劑觸及並蝕刻。
在一些實施例中，用來移除半導體層102b～102d的蝕刻劑蝕穿比半導體層104b、104c、或104d更薄的半導體層104a。如此一來，露出隔離結構137A1 、137A2 、137B1 、137B1 ’、和137B2 ’。
如上所提及，在移除半導體層102b～102d（作為犧牲層）之後，形成凹槽144。凹槽144連接至溝槽142A1 、142A2 、142B1 、和142B2 並圍繞每個半導體奈米結構104b’～104d’。 如第3J圖所示，即便在半導體奈米結構104b’～104d’之間形成凹槽144，半導體奈米結構104b’～104d’維持由磊晶結構138所支撐。因此，在移除半導體層102b～102d（作為犧牲層）之後，避免被釋放的半導體奈米結構104b’～104d’不塌下。
在移除半導體層102b～102d（作為犧牲層）期間，內間隔物136和隔離結構137A1 、137B1 、和137B1 ’保護磊晶結構138不被蝕刻或損害。確保了半導體元件結構的品質和可靠度。
如上所提及，在第2A圖所示的一些實施例中，半導體層104a（其之後在第2E和3D圖所示的製程期間作為半導體層102b的保護層）的厚度T1 和半導體層104b（其之後變成半導體奈米結構104b’）的厚度T2 的比例（T1 /T2 ）可在約2/5至2/3的範圍中。在一些情形下，若厚度比例（T1 /T2 ）低於約2/5，具有厚度T1 的半導體層104a可能太薄。如此一來，在移除半導體層102a（作為犧牲基座層）期間，如第2E和3D圖所示，半導體層104a可能被截斷或完全地移除，使上方的半導體層102b暴露於蝕刻劑中。半導體層102b可能被損害或被移除。如此一來，之後形成的間隔物層134可能佔據用來容納半導體層102b的空間。進行後續的製程可能變得困難。
在一些其他情形下，若厚度比例（T1 /T2 ）大於約2/3，具有厚度T1 的半導體層104a可能太厚。如此一來，針對移除半導體層104a，可能需要使用額外或更強的蝕刻製程於第2H和3J圖所示的製程中。製程時間可變得更長。額外或更強的蝕刻製程也可能損害其他已經形成的部件（如通道結構）。半導體元件結構的性能和可靠度可能有不良影響的風險。
如第2I和3K圖所示，根據一些實施例，形成金屬閘極堆疊156A1 、156A2 、156B1 、和156B2 以填入溝槽142A1 、142A2 、142B1 、和142B2 。金屬閘極堆疊156A1 、156A2 、156B1 、和156B2 延伸進入凹槽144中以包繞每個半導體奈米結構104b’～104d’。在一些實施例中，每個隔離結構137A1 、137A2 、137B1 、137B1 ’、和137B2 ’直接接觸對應的半導體鰭片101A1 、101A2 、101B1 、和101B2 、對應的磊晶結構138、及∕或對應的金屬閘極堆疊156A1 、156A2 、156B1 、和156B2 ，如第2I和3K圖所示。
每個金屬閘極堆疊156A1 、156A2 、156B1 、和156B2 包括多個金屬閘極堆疊層。每個金屬閘極堆疊156A1 、156A2 、156B1 、和156B2 可包括閘極介電層150、功函數層152、和導電填充物154。在一些實施例中，金屬閘極堆疊156A1 、156A2 、156B1 、和156B2 的形成涉及在介電層140上沉積多個金屬閘極堆疊層以填入溝槽142A1 、142A2 、142B1 、和142B2 以及凹槽144。金屬閘極堆疊層延伸進入凹槽144以包繞每個半導體奈米結構104b’～104d’。
在一些實施例中，閘極介電層150係以具有高介電常數（high-k）的介電材料，或包括上述材料。閘極介電層150係以氧化鉿（hafnium oxide）、氧化鋯（zirconium oxide）、氧化鋁、二氧化鉿-氧化鋁（hafnium dioxide-alumina）合金、矽氧化鉿（hafnium silicon oxide）、矽氧氮化鉿（hafnium silicon oxynitride）、氧化鉿鉭（hafnium tantalum oxide）、氧化鉿鈦（hafnium titanium oxide）、氧化鉿鋯（hafnium zirconium oxide）、一或多個其他合適高介電常數材料、或其組合。可使用原子層沉積製程、化學氣相沉積製程、一或多個其他合適製程、或其組合沉積閘極介電層150。
在一些實施例中，在形成閘極介電層150之前，在半導體奈米結構104b’～104d’的表面上形成介面層（interfacial layer）。介面層非常薄，並以例如氧化矽或氧化鍺所形成。在一些實施例中，藉由在半導體奈米結構104b’～104d’的表面上塗覆氧化劑以形成介面層。舉例來說，在半導體奈米結構104b’～104d’的表面上塗覆或提供含雙氧水液體以形成介面層。
可使用功函數層152以針對電晶體提供所欲的功函數，以提升元件性能，包括改善的臨界電壓（threshold voltage）。在一些實施例中，針對形成N型金屬氧化物半導體（n-type metal-oxide semiconductor, NMOS）元件使用功函數層152。功函數層152為N型功函數層。N型功函數層能夠提供適用於其元件的功函數值，如等於或小於約4.5eV。
N型功函數層可包括金屬、金屬碳化物、金屬氮化物、或其組合。舉例來說，N型功函數層包括氮化鈦（titanium nitride）、鉭、氮化鉭（tantalum nitride）、一或多個其他合適材料、或其組合。在一些實施例中，N型功函數層為含鋁層。含鋁層可以碳化鈦鋁（TiAlC）、氧化鈦鋁（TiAlO）、氮化鈦鋁（TiAlN）、一或多個其他合適材料、或其組合所形成，或包括上述材料。
在一些其他實施例中，針對形成P型金屬氧化物半導體（p-type metal-oxide semiconductor, PMOS）元件使用功函數層152。功函數層152為P型功函數層。P型功函數層能夠提供適用於其元件的功函數值，如等於或大於約4.8eV。
P型功函數層可包括金屬、金屬碳化物、金屬氮化物、其他合適材料、或其組合。舉例來說，P型金屬包括氮化鉭、氮化鎢（tungsten nitride）、鈦、氮化鈦、一或多個其他合適材料、或其組合。
功函數層152也可以鉿、鋯、鈦、鉭、鋁、金屬碳化物（例如碳化鉿（hafnium carbide）、碳化鋯（zirconium carbide）、碳化鈦（titanium carbide）、碳化鋁（aluminum carbide））、鋁化物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物、或其組合所形成，或包括上述材料。可微調功函數層152的厚度及∕或成分以調整功函數等級。
可使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍（electroplating）製程、無電電鍍（electroless plating）製程、一或多個其他合適製程、或其組合在閘極介電層150上沉積功函數層152。
在一些實施例中，在功函數層152前形成阻障層（barrier layer）以作為閘極介電層150和後續形成的功函數層152的介面。也可使用阻障層來避免閘極介電層150和後續形成的功函數層152之間的擴散。阻障層可以含金屬材料所形成，或包括上述材料。含金屬材料可包括氮化鈦、氮化鉭、一或多個其他合適材料、或其組合。可使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一或多個其他合適製程、或其組合沉積阻障層。
在一些實施例中，導電填充物154係以金屬材料所形成，或包括上述材料。金屬材料可包括鎢、鋁、銅、鈷、一或多個其他合適材料、或其組合。可使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、旋轉塗佈製程、一或多個其他合適製程、或其組合在功函數層152上沉積用來形成導電填充物154的導電層。
在一些實施例中，在形成用來形成導電填充物154的導電層之前，在功函數層152上形成阻擋層（blocking layer）。阻擋層可用於防止後續形成的導電層擴散或穿透進入功函數層152。阻擋層可以氮化鉭、氮化鈦、一或多個其他合適材料、或其組合所形成，或包括上述材料。可使用原子層沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一或多個其他合適製程、或其組合沉積阻擋層。
之後，根據一些實施例，進行平坦化製程以移除金屬閘極堆疊層在溝槽142A1 、142A2 、142B1 、和142B2 之外的部分。如此一來，金屬閘極堆疊層的剩餘部分形成金屬閘極堆疊156A1 、156A2 、156B1 、和156B2 ，如第2I和3K圖所示。
在一些實施例中，由於凹槽144很小，且已被其他部件填入（如閘極介電層150和功函數層152），導電填充物154未延伸進入凹槽144。然而，本揭露的實施例並不以此為限。在一些其他實施例中，導電填充物154的一部分延伸進入凹槽144，特別是具有較大空間的下凹槽144。
如第3K圖所示，根據一些實施例，隔離結構137A1 延伸超過（如中間的）磊晶結構138的兩側側壁。在一些實施例中，隔離結構137A1 更沿著磊晶結構138的底部延伸。在一些實施例中，磊晶結構138的整體在隔離結構137A1 的底面之上。在一些實施例中，隔離結構137A1 更延伸於半導體鰭片101A1 和金屬閘極堆疊156A2 之間。在一些實施例中，隔離結構137A1 直接接觸磊晶結構138的底部。
由於隔離結構137A1 ，可藉由隔離結構137A1 阻擋磊晶結構138的漏電流。因而避免了磊晶結構138之間的漏電流穿過半導體鰭片及∕或半導體基底100。隔離結構137A1 也可助於減少磊晶結構138和金屬閘極堆疊156A1 或156A2 之間的寄生電容。因此，可改善半導體元件結構的操作速度和可靠度。
如第3K圖所示，根據一些實施例，每個金屬閘極堆疊156B1 和156B2 包繞多個半導體奈米結構104b’～104d’。每個金屬閘極堆疊156B1 和156B2 比每個金屬閘極堆疊156A1 或156A2 更寬。在一些實施例中，藉由金屬閘極堆疊156B1 或156B2 包繞的每個半導體奈米結構104b’～104d’比藉由金屬閘極堆疊156A1 或156A2 包繞的每個半導體奈米結構104b’～104d’更寬，如第3K圖所示。
形成在第二區20上的元件可為長通道元件。在一些實施例中，藉由其中一個磊晶結構138將隔離結構137B1 和137B1 ’彼此隔開，如第3K圖所示。在一些實施例中，磊晶結構138延伸超過隔離結構137B1 和137B1 ’的底面，如第3K圖所示。在一些實施例中，磊晶結構138直接接觸半導體鰭片101B1 。由於在第二區20上的磊晶結構138彼此以較長的距離分隔開，可能不會發生磊晶結構138之間的漏電流穿過半導體鰭片101B1 及∕或半導體基底100。
如上所提及，在一些實施例中，半導體層102a的厚度T3 和半導體層102b的厚度T4 的比例（T3 /T4 ）在約1至2的範圍中。在一些情形下，若厚度比例（T3 /T4 ）小於約1，半導體層102a可能太薄。在第3D圖所示的製程中，半導體層102a可能不會在足夠的蝕刻速率下被蝕刻，進行後續的製程可能變得困難。在一些其他情形下，若厚度比例（T3 /T4 ）大於約2，半導體層102a可能太厚。如此一來，在第3D或2E圖所示的凹槽133可能因而太大。在第3E圖所示的間隔物層134可能無法合併在一起。如此一來，所得的隔離結構可具有太多空洞及∕或縫隙，其可增加漏電流的風險。
在一些實施例中，在形成用於容納內間隔物136的凹槽132期間完全地移除半導體層102a（作為犧牲基座層），如第3C～3F圖所示。然而，本揭露的實施例並不以此為限。可對於本揭露的實施例做出許多變化及∕或修改。在一些其他實施例中，在形成凹槽132期間，部分地移除（而非完全地移除）半導體層102a。
第4A至4E圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖。如第4A圖所示，形成或接收與第3C圖所示相同或類似的結構。
如第4B圖所示，根據一些實施例，類似於第3D圖所示的實施例，側向蝕刻半導體層102b～102d以形成凹槽132。在一些實施例中，類似於第3D圖所示的實施例，完全地移除半導體層102a在虛置閘極堆疊120A1 和120A2 下方的部分以形成凹槽133。在一些實施例中，部分地移除（而非完全地移除）半導體層102a在虛置閘極堆疊120B1 和120B2 下方的部分，如第4B圖所示。半導體層102a的剩餘部分形成被凹槽133’圍繞的剩餘結構102a’，如第4B圖所示。
如第4B圖所示，在第二區20上的半導體層104a具有第一部分104a1 和第二部分104a2 。第一部分104a1 在剩餘結構102a’正上方，因而在形成凹槽132期間避免被蝕刻。因此，在一些實施例中，第一部分104a1 比第二部分104a2 更厚。
第5A至5C圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖（或平面圖）。在一些實施例中，第5A圖為延著第4B圖中的線段A-A所獲得的結構的剖面示意圖（或平面圖）。第6A至6C圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖（或平面圖）。在一些實施例中，第6A圖為延著第4B圖中的線段A-A所獲得的結構的剖面示意圖（或平面圖）。
在一些實施例中，剩餘結構102a’具有大抵垂立邊緣，如第5A圖所示。在一些其他實施例中，剩餘結構102a’具有彎曲邊緣，如第6A圖所示。
之後，根據一些實施例，對第4B圖所示的結構進行與第3E～3I圖所示相同或類似的製程。如此一來，形成了第4C圖所示的結構。
如第4D圖所示，與第3J圖所示的實施例類似，根據一些實施例，移除虛置閘極介電層116和半導體層102b～102d（作為犧牲層）以形成凹槽144。也移除了剩餘結構102a’。由於剩餘結構102a’的移除，凹槽144穿過隔離結構137B1 和137B1 ’以露出半導體鰭片101B1 。
在一些實施例中，第5B圖為延著第4D圖中的線段B-B所獲得的結構的剖面示意圖（或平面圖）。在一些實施例中，隔離結構137B1 具有大抵垂立邊緣並圍繞凹槽144，如第5B圖所示。
在一些實施例中，第6B圖為延著第4D圖中的線段B-B所獲得的結構的剖面示意圖（或平面圖）。在一些實施例中，隔離結構137B1 具有彎曲邊緣並圍繞凹槽144，如第6B圖所示。
如第4E圖所示，根據一些實施例，與第3K圖所示的實施例類似，形成了金屬閘極堆疊156A1 、156A2 、156B1 、和156B2 。在一些實施例中，每個金屬閘極堆疊156B1 和156B2 具有凸出部分，其穿入隔離結構137B1 和137B1 ’，如第4E圖所示。在一些實施例中，金屬閘極堆疊156B1 和156B2 的凸出部分穿透隔離結構137B1 和137B1 ’。在一些實施例中，金屬閘極堆疊156B1 和156B2 直接接觸半導體鰭片101B1 。舉例來說，閘極介電層150或在閘極介電層150下方的介面層（未繪示）直接接觸半導體鰭片101B1 。
在一些實施例中，第5C圖為延著第4E圖中的線段C-C所獲得的結構的剖面示意圖（或平面圖）。在一些實施例中，隔離結構137B1 具有大抵垂立邊緣並圍繞金屬閘極堆疊156B1 ，如第5C圖所示。金屬閘極堆疊156B1 的凸出部分和隔離結構137B1 之間的介面可大抵為垂立的。
在一些實施例中，第6C圖為延著第4E圖中的線段C-C所獲得的結構的剖面示意圖（或平面圖）。在一些實施例中，隔離結構137B1 具有彎曲邊緣並圍繞金屬閘極堆疊156B1 ，如第6C圖所示。金屬閘極堆疊156B1 的凸出部分和隔離結構137B1 之間的介面可為彎曲的。在一些實施例中，介面為凸面，其面對金屬閘極堆疊156B1 的凸出部分的內部，如第6C圖所示。
在一些實施例中，每個金屬閘極堆疊156A1 、156A2 、156B1 、和156B2 包括導電填充物154，如第3K和4E圖所示。然而，本揭露的實施例並不以此為限。可對於本揭露的實施例做出許多變化及∕或修改。在一些其他實施例中，一些金屬閘極堆疊不夠大，無法容納導電填充物154。
第7圖是根據一些實施例，半導體元件結構的剖面示意圖。如第7圖所示，形成了與第3K圖所示類似的結構。在一些實施例中，用來容納金屬閘極堆疊156A1 和156A2 的溝槽具有很窄的寬度。如此一來，可能沒有足夠的空間容納導電填充物154。在形成金屬閘極堆疊156A1 和156A2 的期間，功函數層152可填入溝槽的剩餘空間。在一些實施例中，用來容納金屬閘極堆疊156B1 和156B2 的溝槽具有足夠的空間容納導電填充物154。因此，與第3K圖所示的金屬閘極堆疊156B1 和156B2 類似，第7圖所示的金屬閘極堆疊156B1 和156B2 仍具有導電填充物154。
第8圖是根據一些實施例，半導體元件結構的剖面示意圖。如第8圖所示，形成了與第4E圖所示類似的結構。在一些實施例中，用來容納金屬閘極堆疊156A1 和156A2 的溝槽具有很窄的寬度。如此一來，可能沒有足夠的空間容納導電填充物154。在形成金屬閘極堆疊156A1 和156A2 的期間，功函數層152可填入溝槽的剩餘空間。在一些實施例中，用來容納金屬閘極堆疊156B1 和156B2 的溝槽具有足夠的空間容納導電填充物154。因此，與第4E圖所示的金屬閘極堆疊156B1 和156B2 類似，第8圖所示的金屬閘極堆疊156B1 和156B2 仍具有導電填充物154。
可對於本揭露的實施例做出許多變化及∕或修改。第9圖是根據一些實施例，半導體元件結構的剖面示意圖。在一些實施例中，形成了與第3K圖所示類似的結構。在一些實施例中，使用磊晶成長製程形成磊晶結構138。在一些條件下的磊晶成長製程中，半導體材料可傾向於成長在以半導體材料所形成的部件的表面上，如邊緣部分105b～105d的表面。半導體材料可能不會傾向於成長在隔離結構137A1 的表面上。如此一來，根據一些實施例，在磊晶結構138和隔離結構137A1 之間形成空洞V，如第9圖所示。
第10圖是根據一些實施例，半導體元件結構的剖面示意圖。在一些實施例中，形成了與第4E圖所示類似的結構。在一些實施例中，根據一些實施例，與第9圖所示的實施例類似，在磊晶結構138和隔離結構137A1 之間形成空洞V，如第10圖所示。
本揭露的實施例做出許多變化及∕或修改。第11圖是根據一些實施例，半導體元件結構的剖面示意圖。形成了與第3K圖所示類似的結構。在一些實施例中，間隔物層134可能無法完全地填入凹槽133。如此一來，根據一些實施例，可在隔離結構137B1 及∕或137B1 ’中形成一或多個縫隙S，如第11圖所示。
本揭露的實施例做出許多變化及∕或修改。第12圖是根據一些實施例，半導體元件結構的剖面示意圖。形成了與第3K圖所示類似的結構。在一些實施例中，與第11圖所示的實施例類似，可在隔離結構137A1 中形成一或多個縫隙S’，如第12圖所示。在一些實施例中，在隔離結構137B1 或137B1 ’中的縫隙S比在隔離結構137A1 中的縫隙S’更大。
本揭露的實施例形成具有介於通道結構和基底之間的隔離結構的半導體元件結構。藉由閘極堆疊包繞通道結構。舉例來說，半導體元件結構包括藉由金屬閘極堆疊包繞的多個通道結構的堆疊。形成磊晶結構鄰近於通道結構。隔離結構更延伸超過磊晶結構的兩側側壁。因而藉由隔離結構阻擋磊晶結構的漏電流。大幅地改善了半導體元件結構的性能和可靠度。
根據一些實施例，提供一種半導體元件結構。半導體元件結構包括於基底上的半導體鰭片和懸置於半導體鰭片上的多個半導體奈米結構。半導體元件結構也包括延伸跨越半導體鰭片的閘極堆疊，而閘極堆疊包繞每個半導體奈米結構。半導體元件結構更包括包夾半導體奈米結構的第一磊晶結構和第二磊晶結構。每個第一磊晶結構和第二磊晶結構延伸超過半導體鰭片的頂面。此外，半導體元件結構包括於半導體鰭片和閘極堆疊之間隔離結構。隔離結構更延伸超過第一磊晶結構的兩側側壁。
根據一些實施例，提供一種半導體元件結構。半導體元件結構包括懸置於基底上的多個通道結構。半導體元件結構也包括包繞通道結構的閘極堆疊。半導體元件結構更包括各自連接通道結構的第一磊晶結構和第二磊晶結構。每個第一磊晶結構和第二磊晶結構延伸超過閘極堆疊的底面。此外，半導體元件結構包括於通道結構和基底之間的隔離結構。第一磊晶結構的整體位在隔離結構的底面之上。
根據一些實施例，提供一種半導體元件結構的形成方法。半導體元件結構的形成方法包括於基底上形成鰭片結構。鰭片結構具有犧牲基座層和於犧牲基座層上的半導體堆疊。半導體堆疊具有多個犧牲層和多個半導體層交錯鋪設。半導體元件結構的形成方法也包括形成虛置閘極堆疊以包繞鰭片結構的一部分。半導體元件結構的形成方法更包括部分地移除鰭片結構以形成第一凹槽，露出半導體層和犧牲層的側面。此外，半導體元件結構的形成方法包括部分地或完全地移除犧牲基座層以於半導體堆疊和基底之間形成第二凹槽。半導體元件結構的形成方法包括形成隔離結構以填入第二凹槽和於第一凹槽中形成磊晶結構。半導體元件結構的形成方法也包括移除虛置閘極堆疊和犧牲層以釋放多個半導體奈米結構，半導體奈米結構係由半導體層的剩餘部分所形成。半導體元件結構的形成方法更包括形成金屬閘極堆疊以包繞每個半導體奈米結構。
以上概述數個實施例之部件，以便在所屬技術領域中具有通常知識者可以更加理解本揭露的觀點。在所屬技術領域中具有通常知識者應理解，他們能輕易地以本揭露為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
10:第一區 20:第二區 100:半導體基底 101A1 ,101A2 ,101B1 ,101B2 :半導體鰭片 102a,102b,102c,102d:半導體層 102a’:剩餘結構 104a,104b,104c,104d:半導體層 104a1 :第一部分 104a2 :第二部分 104b’,104c’,104d’:半導體奈米結構 105b,105c,105d:邊緣部分 106A1 ,106A2 ,106B1 ,106B2 :鰭片結構 108:第一遮罩層 110:第二遮罩層 112:溝槽 114:隔離部件 116:虛置閘極介電層 118:虛置閘極電極 120A1 ,120A2 ,120B1 ,120B2 :虛置閘極堆疊 122,124:遮罩層 126,128:間隔物層 126’,128’:間隔物部件 130:凹槽 132:凹槽 133:凹槽 133’:凹槽 134:間隔物層 136:內間隔物 137A1 ,137A2 ,137B1 ,137B1 ’,137B2 ’:隔離結構 138:磊晶結構 139:觸蝕刻停止層 140:介電層 142A1 ,142A2 ,142B1 ,142B2 :溝槽 144:凹槽 150:閘極介電層 152:功函數層 154:導電填充物 156A1 ,156A2 ,156B1 ,156B2 :金屬閘極堆疊 A-A:線段 B-B:線段 C-C:線段 2B-2B,2B’-2B’:線段 2D-2D,2D’-2D’:線段 3A-3A,3A’-3A’:線段 LLC :通道寬度 LSC :通道寬度 PLC :節距 PSC :節距 S:縫隙 S’:縫隙 T1 :厚度 T2 :厚度 T3 :厚度 T4 :厚度 T5 :厚度 T6 :厚度 V:空洞
以下將配合所附圖式詳述本揭露實施例的面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A和1B圖是根據一些實施例，形成半導體元件結構製程的各種階段的俯視圖。 第2A至2I圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖。 第3A至3K圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖。 第4A至4E圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖。 第5A至5C圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖。 第6A至6C圖是根據一些實施例，形成半導體元件結構製程的各種階段的剖面示意圖。 第7圖是根據一些實施例，半導體元件結構的剖面示意圖。 第8圖是根據一些實施例，半導體元件結構的剖面示意圖。 第9圖是根據一些實施例，半導體元件結構的剖面示意圖。 第10圖是根據一些實施例，半導體元件結構的剖面示意圖。 第11圖是根據一些實施例，半導體元件結構的剖面示意圖。 第12圖是根據一些實施例，半導體元件結構的剖面示意圖。
無
10:第一區
20:第二區
100:半導體基底
101A1,101B1:半導體鰭片
104b’,104c’,104d’:半導體奈米結構
105b,105c,105d:邊緣部分
106A1,106B1:鰭片結構
126’,128’:間隔物部件
136:內間隔物
137A1,137B1,137B1’:隔離結構
138:磊晶結構
139:觸蝕刻停止層
140:介電層
150:閘極介電層
152:功函數層
154:導電填充物
156A1,156A2,156B1,156B2:金屬閘極堆疊

Claims (20)

  1. 一種半導體元件結構，包括： 一半導體鰭片，於一基底上； 複數個半導體奈米結構（nanostructure），懸置於該半導體鰭片上； 一閘極堆疊，延伸跨越該半導體鰭片，其中該閘極堆疊包繞該些半導體奈米結構的每一個； 一第一磊晶結構和一第二磊晶結構，包夾該些半導體奈米結構，其中該第一磊晶結構和該第二磊晶結構的每一個延伸超過該半導體鰭片的頂面；以及 一隔離結構，於該半導體鰭片和該閘極堆疊之間，其中該隔離結構更延伸超過該第一磊晶結構的兩側側壁。
  2. 如請求項1之半導體元件結構，其中該隔離結構更沿著該第一磊晶結構的底部延伸。
  3. 如請求項1之半導體元件結構，更包括複數個內間隔物（inner spacer），其中該些內間隔物的每一個介於該閘極堆疊和該第一磊晶結構之間。
  4. 如請求項3之半導體元件結構，其中該些內間隔物和該隔離結構係以相同材料所形成。
  5. 如請求項1之半導體元件結構，更包括至少一空洞，於該隔離結構和該第一磊晶結構之間。
  6. 如請求項1之半導體元件結構，更包括： 複數個第二半導體奈米結構，懸置於該半導體鰭片上；以及 一第二閘極堆疊，延伸跨越該半導體鰭片，其中該第二閘極堆疊包繞該些第二半導體奈米結構的每一個，而該隔離結構更延伸於該半導體鰭片和該第二閘極堆疊之間。
  7. 如請求項1之半導體元件結構，更包括： 一第二半導體鰭片，於該基底上； 複數個第二半導體奈米結構，懸置於該第二半導體鰭片上，其中該些第二半導體奈米結構的每一個比該些半導體奈米結構的每一個更寬； 一第二閘極堆疊，延伸跨越該第二半導體鰭片，其中該第二閘極堆疊包繞該些第二半導體奈米結構的每一個； 一第三磊晶結構和一第四磊晶結構，包夾該些第二半導體奈米結構，其中該第三磊晶結構和該第四磊晶結構的每一個延伸超過該第二半導體鰭片的頂面；以及 一第二隔離結構，於該第二半導體鰭片和該第二閘極堆疊之間。
  8. 如請求項7之半導體元件結構，其中該第三磊晶結構直接接觸該第二半導體鰭片。
  9. 如請求項7之半導體元件結構，其中該第二閘極堆疊具有一凸出部分穿過該第二隔離結構。
  10. 如請求項9之半導體元件結構，其中介於該第二閘極堆疊的該凸出部分和該第二隔離結構之間的一介面為一凸面，面向該第二閘極堆疊的該凸出部分的一內部。
  11. 如請求項7之半導體元件結構，更包括至少一縫隙，於該第二隔離結構之內。
  12. 一種半導體元件結構，包括： 複數個通道結構，懸置於一基底上； 一閘極堆疊，包繞該些通道結構； 一第一磊晶結構和一第二磊晶結構，各連接該些通道結構，其中該第一磊晶結構和該第二磊晶結構的每一個延伸超過該閘極堆疊的底面；以及 一隔離結構，於該些通道結構和該基底之間，其中該第一磊晶結構的整體位在該隔離結構的底面之上。
  13. 如請求項12之半導體元件結構，更包括： 複數個第二通道結構，懸置於該基底上； 一第二閘極堆疊，包繞該些第二通道結構的每一個，其中該第二閘極堆疊比該閘極堆疊更寬； 一第三磊晶結構和一第四磊晶結構，各連接該些第二通道結構，其中該第三磊晶結構和該第四磊晶結構的每一個延伸超過該第二閘極堆疊的底面；以及 一第二隔離結構，於該些第二通道結構和該基底之間。
  14. 如請求項13之半導體元件結構，其中該第三磊晶結構延伸超過該第二隔離結構的底面。
  15. 如請求項13之半導體元件結構，其中該第二閘極堆疊具有一凸出部分穿入該第二隔離結構。
  16. 如請求項13之半導體元件結構，更包括一空洞，於該第一磊晶結構和該隔離結構之間。
  17. 一種半導體元件結構的形成方法，包括： 形成一鰭片結構於一基底上，其中該鰭片結構具有一犧牲基座層（sacrificial base layer）和一半導體堆疊於該犧牲基座層上，且該半導體堆疊具有複數個犧牲層和複數個半導體層交錯鋪設； 形成一虛置閘極堆疊以包繞該鰭片結構的一部分； 部分地移除該鰭片結構以形成一第一凹槽，露出該些半導體層和該些犧牲層的側面； 至少部分地移除該犧牲基座層以於該半導體堆疊和該基底之間形成一第二凹槽； 形成一隔離結構以填入該第二凹槽； 形成一磊晶結構於該第一凹槽中； 移除該虛置閘極堆疊和該些犧牲層以釋放複數個半導體奈米結構，該些半導體奈米結構係由該些半導體層的多個剩餘部分所形成；以及 形成一金屬閘極堆疊以包繞該些半導體奈米結構的每一個。
  18. 如請求項17之半導體元件結構的形成方法，更包括： 從該些犧牲層的側面部分地移除該些犧牲層，以在形成該第一凹槽後形成複數個第三凹槽； 形成一內間隔物層以填入該些第三凹槽；以及 部分地移除該內間隔物層，使得在該些第三凹槽中的該內間隔物層的多個剩餘部分形成複數個內間隔物。
  19. 如請求項18之半導體元件結構的形成方法，其中該內間隔物層亦填入該第二凹槽，而在部分地移除該內間隔物層之後，填入該第二凹槽的該內間隔物層的一第二剩餘部分形成該隔離結構。
  20. 如請求項17之半導體元件結構的形成方法，其中完全地移除該犧牲基座層。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI802402B (zh) * 2021-06-17 2023-05-11 台灣積體電路製造股份有限公司 半導體裝置的形成方法
TWI815482B (zh) * 2021-07-23 2023-09-11 台灣積體電路製造股份有限公司 積體電路及其形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200143988A (ko) * 2019-06-17 2020-12-28 삼성전자주식회사 집적회로 장치 및 그 제조 방법
CN112420831B (zh) * 2019-08-23 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20220009156A (ko) * 2020-07-15 2022-01-24 삼성전자주식회사 상부 채널 및 하부 채널을 갖는 반도체 소자 및 그 제조 방법
US20220416040A1 (en) * 2021-06-24 2022-12-29 Intel Corporation Released fin for advanced integrated circuit structure fabrication

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
KR102083627B1 (ko) 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
EP3185302B1 (en) 2014-03-27 2018-05-09 IMEC vzw Gate-all-around semiconductor device with two group iii-v semiconductor nanowires
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
EP3185299B1 (en) 2015-12-21 2023-05-24 IMEC vzw Self-alligned nanostructures for semi-conductor device
KR102574454B1 (ko) 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10361278B2 (en) 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10263100B1 (en) * 2018-03-19 2019-04-16 International Business Machines Corporation Buffer regions for blocking unwanted diffusion in nanosheet transistors
US10566445B2 (en) 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US20190319119A1 (en) * 2018-04-11 2019-10-17 International Business Machines Corporation Formation of inserted-oxide fin field-effect transistors
US10573755B1 (en) * 2018-09-12 2020-02-25 International Business Machines Corporation Nanosheet FET with box isolation on substrate
US11062937B2 (en) * 2019-01-11 2021-07-13 International Business Machines Corporation Dielectric isolation for nanosheet devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI802402B (zh) * 2021-06-17 2023-05-11 台灣積體電路製造股份有限公司 半導體裝置的形成方法
TWI815482B (zh) * 2021-07-23 2023-09-11 台灣積體電路製造股份有限公司 積體電路及其形成方法

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