TWI802402B - 半導體裝置的形成方法 - Google Patents

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吳少均
張永豐
謝東衡
楊寶如
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台灣積體電路製造股份有限公司
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Abstract

一種方法包括形成從基底突出的第一和第二半導體鰭部。第一和第二半導體鰭部各包括交替的通道層和非通道層的一堆疊。方法還包括在第一和第二半導體鰭部之間形成一介電頭盔，在介電頭盔上形成一虛置閘極堆疊，圖案化虛置閘極堆疊以暴露出一部分的介電頭盔，去除介電頭盔的暴露部分，以及形成一金屬閘極結構使得介電頭盔的留下部分係分隔位於第一和第二半導體鰭部之間的金屬閘極結構。方法還包括在金屬閘極結構的一部分的上方形成一接觸部件。此接觸部件的一側壁位於第一半導體鰭部或第二半導體鰭部之一者與介電頭盔的留下部分之間。

Description

半導體裝置的形成方法
本發明實施例內容是有關於一種半導體裝置的形成方法，特別是有關於一種增加金屬閘極回蝕刻製程的製程窗口的半導體裝置的形成方法。
半導體積體電路(integrated circuit，IC)產業已經歷了快速的成長。積體電路(IC)的材料與設計的技術發展已經創造了積體電路的多個世代，且各個世代具有相較於前一世代更小且更複雜的電路。在積體電路演進的歷程中，功能密度(例如單位晶片面積的互連裝置的數量)已普遍地增加，同時伴隨著幾何尺寸(是指可以使用製程形成的最小部件(或線)的尺寸)的縮小。這樣的尺寸縮減製程(scaling down process)普遍地帶來了提升生產效率與降低相關成本的益處。但這樣的尺寸縮減也增加了積體電路的加工和製造的複雜性。為了實現這些進步，需要在積體電路加工和製造方面進行類似的發展。
現有的半導體製造方法，例如切割多晶矽閘極(cut-poly-gate；CPO)和切割金屬閘極(cut-metal-gate；CMG)製程，通常足以提供金屬閘極結構(MG)之間的隔離部件(isolation features)。然而，它們並非在所有方面都完全令人滿意。例如，自對準切割多晶矽閘極(self-aligned CPO；SACPO)製程可能會導致M0金屬線(或導線)的置放不充足。一切割金屬閘極(CMG)製程通常包括蝕刻以 在金屬閘極結構中形成一切割溝槽(cut trench)，並且隨後以一介電材料填充此切割溝槽以用於隔離之用。在某些情況下，切割金屬閘極(CMG)製程可能會在光學微影製程中出現疊對(overlay；OVL)錯誤，從而導致切割結果不準確。當同時進行具有不同大小的關鍵尺寸的閘極製程時，可能會出現進一步的不準確性。至少出於這些原因，需要改進形成金屬閘極隔離部件的結構和方法。
本揭露的一些實施例提供一種半導體裝置的形成方法。此方法包括形成從一基底突出的一第一半導體鰭部(first semiconductor fin)和一第二半導體鰭部(second semiconductor fin)，其中前述第一半導體鰭部和前述第二半導體鰭部中的每一個係包括交替設置的通道層(channel layers)和非通道層(non-channel layers)的一堆疊；在前述第一半導體鰭部和前述第二半導體鰭部之間形成一介電頭盔(dielectric helmet)，且前述介電頭盔從前述第一半導體鰭部和前述第二半導體鰭部突出；在前述介電頭盔上形成一虛置閘極堆疊(dummy gate stack)；圖案化前述虛置閘極堆疊，以暴露出一部分的前述介電頭盔；去除前述介電頭盔的暴露出的部分；形成一金屬閘極結構(metal gate structure)以取代前述虛置閘極堆疊和前述非通道層，使得前述介電頭盔的一留下部分係分隔位於前述第一半導體鰭部和前述第二半導體鰭部之間的前述金屬閘極結構；以及在前述金屬閘極結構的一部分的上方形成一接觸部件(contact feature)。前述接觸部件的一側壁是位於前述第一半導體鰭部或前述第二半導體鰭部其中之一與前述介電頭盔的前述留下部分之間。
本揭露的一些實施例再提供一種半導體裝置的形成方法。此方法 包括形成從一基底突出的一半導體鰭部(semiconductor fin)，其中前述半導體鰭部包括設置的通道層(channel layers)和非通道層(non-channel layers)的一堆疊(stack)；沿著前述半導體鰭部的一側壁形成一包覆層(cladding layer)；沿著前述包覆層形成一隔離結構(isolation structure)；在前述隔離結構的上方形成一介電頭盔(dielectric helmet)，使得前述介電頭盔從前述半導體鰭部突出；在前述介電頭盔的上方形成一虛置閘極堆疊(dummy gate stack)；蝕刻前述虛置閘極堆疊，以暴露出前述介電頭盔的一部分；去除前述介電頭盔的前述暴露部分，以暴露出前述隔離結構的一部分；形成一金屬閘極結構(metal gate structure)。前述方法中，金屬閘極結構的一第一部分係替代前述虛置閘極堆疊，前述金屬閘極結構的一第二部分係替代前述非通道層，以及前述金屬閘極結構的一第三部分係替代前述包覆層。其中前述介電頭盔的一留下部分係定義前述金屬閘極結構的一側壁。前述形成方法還包括形成與前述金屬閘極結構接觸的一閘極接觸(gate contact)。前述閘極接觸係形成於前述金屬閘極結構的前述第三部分的上方。
本揭露的一些實施例提供一種半導體裝置的形成方法。此方法包括提供一工件(workpiece)，前述工件包括一基底、在前述基底的一第一部分上方的複數個第一通道構件、在前述基底的一第二部分上方的複數個第二通道構件、以及設置在前述第一通道構件和前述第二通道構件上方的一虛置閘極結構(dummy gate structure)；在前述第一通道構件和前述第二通道構件之間形成一第一介電鰭部(first dielectric fin)，且前述第一介電鰭部鄰近前述第一通道構件的一第一側(first side)；形成一第二介電鰭部(second dielectric fin)，前述第二介電鰭部相鄰於前述第一通道構件的相對的第二側；形成一第一溝槽(first trench)和一第二溝槽(second trench)作為相同製程的一部分，前述第一溝槽係暴露出前述第一 介電鰭部，並且前述第二溝槽係相鄰於前述第二介電鰭部，並且前述第二溝槽暴露出前述基底；以及在前述第一溝槽中形成一第一介電結構(first dielectric structure)，並且在前述第二溝槽中形成一第二介電結構(second dielectric structure)
100,1100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,1102,1104,1106,1108,1110,1112,1114,1116,1118,1120,1122,1124,1126:步驟
200:結構(半導體結構)
202,1202:半導體基底(基底)
203,236,248,270:溝槽
204a,204b,204c:鰭部(主動區域)
205:非通道層
206,1208:通道層(通道構件)
207,1214:硬質遮罩層
208,1216:隔離部件
209,1226:包覆層
210a,210b,1262,1263:溝槽
211:隔離結構
211a,211b:隔離結構的子層
214a,214b:介電頭盔
214a':閘極隔離部件(介電頭盔214a的部分)
215:介電頭盔214a的部分
220,1240:虛置閘極堆疊
222a:頂部閘極間隔物
222b:內部閘極間隔物
224:磊晶源極/汲極(S/D)部件
230:蝕刻停止層
232,288:層間介電層
240:圖案化遮罩元件
246,1266:閘極溝槽
250:開口
260,260a,260b:金屬閘極結構
264,1264:切割多晶矽在氧化物定義邊緣上(CPODE)結構
272:介電層
280,280':閘極接觸件
282:佔位閘極接觸件
290,290a,290b,290c,290d,290e,292a,292b:導線
302,304,306,308,310,312,314,316,320:蝕刻製程
318:片材形成製程(/片材形成製程)
1200:工件(裝置/半導體裝置)
1204:堆疊
1206:犧牲層
1206T:頂部犧牲層
1210:鰭形結構
1212:鰭部溝槽
1214:硬質遮罩層
1224:介電鰭部
1228:第一介電層
1230:第二介電層
1232:第三介電層(/頂部介電層)
1242:虛置介電層
1244:虛置電極
1270:閘極結構(功能性的閘極結構)
1271:界面層
1272:高介電常數之介電層
1274:閘極電極層
1300:裝置
ML:多層結構
W1,W2,W3,W4,W4',W11,W12,W13,W14:寬度
HW,HW1,HW2,HW3:隔離結構的寬度
FW,FW1,FW2,FW3:鰭部寬度
W5,W6:鰭部間距
AA',BB',CC',DD',EE',I-I:線
CH:單元高度
Cell 1:第一單元
Cell 2:第二單元
Cell 3:第三單元
S1:間距
H1,H2:高度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1A圖和第1B圖示出了根據本揭露的多個實施例的製造一半導體結構的形成方法的流程圖。
第2A圖是根據本揭露的多個實施例的一示例性的半導體結構的一部分的三維透視圖。
第2B圖是根據本揭露的多個實施例的如第2A圖中所示的半導體結構的平面俯視圖。
第13C圖是根據本揭露的多個實施例的如第14A圖以及/或第14B圖所示的半導體結構的平面俯視圖。
第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第13A-1圖、第13A-2圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖和第21B圖是根據本揭露的多個實施例中如第1A圖以及/或第1B圖所示的形成方法的中間製造階段，沿著如第2A圖、第2B圖以及/或第13C圖所示的半導體結構的線AA' 所截取的剖面示意圖。
第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B、第12B、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖和第20B圖是根據本揭露的多個實施例中如第1A圖以及/或第1B圖所示的形成方法的中間製造階段，沿著如第2A圖、第2B圖以及/或第13C圖所示的半導體結構的線BB'所截取的剖面示意圖，且此些圖式分別相對應於第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖和第20A圖。
第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C圖、第9C圖、第10C圖、第11C圖和第12C圖是根據本揭露的多個實施例中如第1A圖以及/或第1B圖所示的形成方法的中間製造階段，沿著如第2A圖以及/或第2B圖所示的半導體結構的線CC'所截取的剖面示意圖，且此些圖式分別相對應於第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖和第12A圖。
第13D圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖和第20C圖是根據本揭露的多個實施例中如第1A圖以及/或第1B圖所示的形成方法的中間製造階段，沿著如第13C圖所示的半導體結構的線DD'所截取的剖面示意圖，且此些圖式分別相對應於第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖和第20A圖。
第13E圖、第14D圖、第15D圖、第16D圖、第17D圖、第18D圖、第19D圖和第20D圖是根據本揭露的多個實施例中如第1A圖以及/或第1B圖所示的形成方法的中間製造階段，沿著如第13C圖所示的半導體結構的線EE'所截取的剖面示 意圖，且此些圖式分別相對應於第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖和第20A圖。
第22A圖、第22B圖、第23A圖和第23B圖是根據本揭露的多個實施例的一示例性的半導體結構的平面俯視圖。
第22B-I圖是沿著如第22B圖所示的線I-I所截取的半導體結構的剖面示意圖。
第24圖示出了根據本揭露的一個或多個方面的形成具有閘極隔離結構的一半導體裝置的方法的流程圖，其中此些閘極隔離結構是從半導體裝置的背面形成。
第25A圖、第25B圖、第25C圖、第25D圖、第25E圖、第25F圖、第25G圖、第25H圖、第25I圖、第25J圖、第25K圖、第25L圖、第25M圖、第25N圖、第25O圖和第25P圖示出了根據本揭露的一個或多個方面並且根據第24圖的方法的製造過程中，一工件的一通道區域中在不同製造階段的局部剖面示意圖。
第26圖示出了根據本揭露的一個或多個方面，並且根據第24圖的方法所形成的一示例性裝置的一工件的一通道區域的剖面示意圖。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，在隨後的本揭露內容中，在另一部件之上、連接以及/或耦接到另一部件上的部件的形成可以包括這些部件以直接接觸的方式形成的實施例，並且還可能包括形成額外的部件形 成於上述第一部件和上述第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，此處可能使用空間上的相關用語，例如「下方的」、「上方的」、「水平的」、「垂直的」、「在...上方」、「在...之上」、「在...下方」、「在...之下」、「朝上的」、「朝下的」、「頂部」、「底部」和其他類似的衍生用語(例如，「水平地」、「向下地」、「向上地」等)，以便於描述本發明實施例的一個部件與另一部件之間的關係。此些空間上的相關用語用於涵蓋包含此些部件的裝置的不同方位。
再者，當使用「約」、「大約」、或類似的用語來描述一個數字或一個數值範圍時，除非有另外指明，則此用語是用於表示包含此數值及與此數值相差±10%的數值範圍。舉例而言，「約5奈米」的用語包含了4.5奈米至5.5奈米的尺寸範圍。再進一步而言，本揭露可能在各個示例中重複使用參考標號及/或字母。如此重複的目的是為了可以簡單和清楚的搭配圖式以說明相關實施例，其本身並非用來表示所討論的各種實施例及/或配置之間的關係。
本揭露係一般性的涉及半導體裝置，並且更具體地涉及場效電晶體(field effect transistor，FET)，例如三維奈米片場效電晶體(NS FET)(或是稱為全繞式閘極(gate-all-around)或GAA、場效電晶體以及多橋通道(multi-bridge-channel；MBC)電晶體)。這些半導體裝置可使用在一積體電路結構的記憶體中以及/或標準邏輯單元中。通常，一奈米片場效電晶體(NS FET)包括了在場效電晶體的通道區中的多個垂直堆疊的片狀件(例如，奈米片(nanosheets))、線狀件(例如，奈米線(nanowires))或是棒狀件(例如，奈米棒(nanorods))，因而可以在各種積體電路應用中對半導體裝置有更良好的閘極控制(gate control)，降低漏電流，進而改善半導體裝置的尺寸縮放能力(scaling capability)。
多橋通道(MBC)電晶體(或者全繞式閘極電晶體、奈米片場效電晶體(NS FET)等)可以包括短通道裝置和長通道裝置。顧名思義，短通道裝置的通道區(channel region)比長通道裝置的通道區要短。在一些情況下，短通道裝置的通道區可能明顯小於長通道裝置的通道區。通道區的尺寸差異會對於同時進行兩個區域的製程造成困難。例如，在通道區上方形成一金屬閘極堆疊(metal gate stack)之後，可以進行一金屬閘極回蝕刻製程(metal gate etch back process)以使金屬閘極堆疊凹陷。金屬閘極回蝕刻製程所具有的一製程窗口(processing window)是由金屬閘極堆疊的高度、隔離部件(isolation features)的高度和通道區的寬度所定義。由於通道尺寸的不同，特別是在短通道裝置中的通道的暴露面積較小，短通道裝置和長通道裝置的蝕刻速率並不相同。本文所公開的方法，包括使用更高的隔離部件，可增加了金屬閘極蝕刻製程的製程窗口，從而提供了對於製程的更好控制，並且也減少了製程中的失效(failures)。本揭露包括多個實施例。不同的實施例可能具有不同的優點，並且沒有特定的優點是在任何實施例中都是必須具備的。
現在同時參照第1A圖和第1B圖，根據本揭露的各個方面示出了形成一半導體結構200(以下簡稱為結構200)的方法100的流程圖。方法100僅僅是一個示例，並不旨在將本揭露限制在權利要求中明確記載的範圍之外。可以在方法100之前、期間和之後進行一些額外的步驟，並且對於此些方法的其他實施例，可以替換、消除或移動所描述的某一些步驟。方法100在下文結合第3A-23B圖進行描述，其為根據方法100的中間步驟的結構200的各種剖面示意圖和俯視平面圖。
根據本揭露的一些實施例，第2A圖是結構200或結構200的一部分的三維透視圖；第2B圖是如第2A圖所示的結構200或結構200的一部分的平面俯視圖；第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖和第12A圖是沿著如第2A圖以及/或第2B圖所示的結構200或結構200的一部分的線AA'所截取的剖面示意圖；第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第10B圖、第11B和第12B是沿著如第2A圖以及/或第2B圖所示的結構200或結構200的一部分的線BB'所截取的剖面示意圖；第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C圖、第10C圖、第11C圖和第12C圖是沿著如第2A圖以及/或第2B圖所示的結構200或結構200的一部分的線CC'所截取的剖面示意圖；第13C圖是結構200或結構200的一部分的平面俯視圖；第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖和第21B圖是沿著如第13C圖所示的結構200或結構200的一部分的線AA'所截取的剖面示意圖；第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖和第20B圖是沿著如第13C圖所示的結構200或結構200的一部分的線BB'所截取的剖面示意圖；第13D圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖和第20C圖是沿著如第13C圖所示的結構200或結構200的一部分的線DD'所截取的剖面示意圖；第13E圖、第14D圖、第15D圖、第16D圖、第17D圖、第18D圖、第19D圖和第20D圖是沿著如第13C圖所示的結構200或結構200的一部分的線EE'所截取的剖面示意圖；以及第22-23B圖是結構200或結構200的一部分的平面俯視圖。
結構200可以是在一積體電路或積體電路的一部分的處理期間所製造的一中間裝置(intermediate device)，其可以包括靜態隨機存取記憶體(static random-access memory；SRAM)以及/或其他的邏輯電路、被動元件(passive components)例如電阻器、電容器和電感器、以及主動元件(active components)例如奈米片場效電晶體(NS FET)、鰭式場效電晶體(Fin field effect transistor；FinFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、以及/或其他電晶體。在本實施例中，結構200包括一個或多個奈米片場效電晶體(NS FET)。本揭露不限於任何特定數量的裝置或裝置區域，或任何特定的裝置配置。可以將附加部件添加至結構200，並且可以在結構200的其他實施例中替換、修改或消除下面所描述的一些部件。
在步驟102中，參照第1A圖和第2A圖-第3C圖，方法100所形成的結構200係包括從半導體基底(以下稱為基底)202突出的多個三維裝置主動區域(以下稱為鰭部(fins))204a、204b以及204c，其中鰭部204a、204b以及204c(或表示為鰭部204a-204c)係由隔離部件208而分隔開來。
基底202可以包括一元素(單元素)半導體，例如矽(Si)、鍺(Ge)以及/或其他合適的材料；一化合物半導體(compound semiconductor)，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、銻化銦(indium antimonide)、以及/或其他合適的材料；一合金半導體(alloy semiconductor)，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化鎵銦(GaInP)、砷磷化鎵銦(GaInAsP)、以及/或其他合適的材料。基底202可以是具有均勻組成的一單層材料。或者，基底202可以包括具有相似成分或是不同成分的多個材料層，以適用於積體電路裝置的製造。
在本實施例中，參照第2A圖、第3A圖和第3B圖所示，每個鰭部204a-204c包括垂直堆疊在基底202的突出部分之上的一多層結構(multi-layer structure；ML)，以及在多層結構ML的上方的一硬質遮罩層(hard mask layer)207，其中多層結構ML包括交替設置的非通道層(non-channel layers)(或犧牲層)205和通道層206。在一些實施例中，非通道層205為犧牲層，其被配置為在後續製程步驟中被去除，從而在通道層206之間提供開口(openings)，以在其中形成一金屬閘極堆疊(metal gate stack)。各個通道層206可以包括一半導體材料，例如矽(Si)、鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)、鍺錫(GeSn)合金、矽鍺錫(SiGeSn)合金、矽鍺碳錫(SiGeCSn)合金、其他合適的半導體材料、或前述材料的組合，而每個非通道層205具有的成分係不同於通道層206的成分。在一個這樣的示例中，通道層206可以包括元素矽(Si)，且非通道層205可以包括矽鍺(SiGe)。在另一示例中，通道層206可以包括元素矽(Si)，且非通道層205可以包括元素鍺(Ge)。在一些示例中，各個鰭部2204a-204c可以包括總共三對到十對交替的非通道層205和通道層206。其他的配置也可以根據具體的設計要求而應用。
在一些實施例中，硬質遮罩層207是一犧牲層(sacrificial layer)，其被配置為有助於形成一介電頭盔(dielectric helmet)且隨後從結構200中去除。因此，硬質遮罩層207的厚度T1可以基於閘極隔離部件(gate isolation feature)的所需厚度來做調整。在一些實施例中，硬質遮罩層207的厚度T1是大於非通道層205和通道層206的厚度。硬質遮罩層207可以包括任何合適的材料，例如半導體材料，只要其成分不同於閘極隔離部件的成分和設置在硬質遮罩層207下方的通道層206的成分以允許通過蝕刻製程選擇性地去除。在一些實施例中，硬質遮罩層207具有與非通道層205的成分相似或是相同的成分，硬質遮罩層207例如包括矽 鍺(SiGe)。
在一些實施例中，形成多層結構ML係包括在一系列的磊晶製程(epitaxy processes)中交替的生長非通道層205和通道層206。前述磊晶製程可以通過化學氣相沉積(chemical vapor deposition；CVD)技術(例如，氣相磊晶(vapor-phase epitaxy；VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD；UHV-CVD)、低壓化學氣相沉積(low-pressure CVD；LP-CVD)以及/或電漿輔助化學氣相沉積(plasma-enhanced CVD；PE-CVD)、分子束磊晶(molecular beam epitaxy)、其他合適的選擇性磊晶生長(selective epitaxial growth；SEG)製程、或前述製程的組合。前述磊晶製程可以使用含有一合適材料(例如，用於製作非通道層205的鍺)的氣體以及/或液體前驅物，其與下面的基底(例如基底202)的成分相互作用。在一些示例中，非通道層205以及通道層206可以形成奈米片、奈米線或奈米棒。然後，可以實施一片(或線)釋放製程(sheet(or wire)release process)以去除非通道層205，而在通道層206之間形成開口，以及隨後在開口中形成一金屬閘極結構(metal gate structure)，從而提供一奈米片場效電晶體(NS FET)。對於硬質遮罩層207具有與非通道層205相同的成分的實施例，硬質遮罩層207也可以通過如文中討論的一類似的磊晶製程而形成。
在一些實施例中，鰭部204a-204c是由多層結構ML(以及設置在其上的硬質遮罩層207)開始通過一系列的光學微影製程和蝕刻製程而製成。例如，光學微影製程可以包括形成於多層結構ML之上並覆蓋多層結構ML的一光阻層、曝光此光阻層以形成一圖案、進行曝光後烘烤製程(post-exposure bake processes)、以及對曝光後的光阻層進行顯影以形成一圖案化的遮罩元件(patterned masking element)(未示出)。然後，使用此圖案化的遮罩元件作為一蝕 刻遮罩以對多層結構ML進行蝕刻，從而使鰭部204a-204c自基底202突出。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應式離子蝕刻(reactive ion etching；RIE)、其他合適的製程、或前述製程的組合。隨後使用任何合適的製程，例如灰化(ashing)以及/或光阻剝離(resist stripping)，從多層結構ML去除此圖案化的遮罩元件。
隔離部件208可以包括氧化矽(SiO以及/或SiO2)、四乙氧基矽烷(tetraethoxysilane；TEOS)、摻雜的氧化矽(例如，硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟摻雜的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽酸鹽玻璃(BSG)等)、一低介電常數的介電材料(具有小於氧化矽的介電常數，大約為3.9)、其他合適的材料、或前述材料的組合。隔離部件208可以包括淺溝槽隔離(shallow trench isolation；STI)部件。在一些實施例中，隔離部件208是通過上述任何合適的方法，例如化學氣相沉積(CVD)、流動式化學氣相沉積(flowable CVD；FCVD)、旋轉塗佈玻璃(spin-on-glass；SOG)、其他合適的方法、或前述方法的組合，並且用上述一介電材料填充於將鰭部204a-204c分開的溝槽(trenches)而形成的。隨後，可通過對介電材料進行化學機械平坦化/研磨(CMP)製程而平坦化，並且選擇性的回蝕刻(selectively etched back)以形成隔離部件208。隔離部件208可包括一單層結構或一多層結構。如文中所描述的，鰭部204a-204c係由溝槽(trenches)203分開，其底面係由隔離部件208定義。
根據步驟104，參照第1A圖、第2A圖、第2B圖和第4A圖-第5C圖，方法100係在鰭部204a-204c和隔離部件208的上方形成一包覆層(cladding layer)209。在此實施例中，包覆層209以及非通道層205是犧牲層，其被配置為在 鰭部204a-204c的通道區中被一金屬閘極結構替代。在一些實施例中，包覆層209係具有與非通道層205相同的成分，使得它們可以通過一共同蝕刻製程而選擇性地去除。在一些實施例中，包覆層209包括矽鍺(SiGe)。在一些實施例中，包覆層209係通過例如上面討論的關於形成多層結構ML的方法而以一合適方法磊晶地生長。在一些實施例中，包覆層209係共形的沉積在結構200的表面上方以形成一非晶矽層(amorphous layer)，而不是磊晶的生長在結構200的表面上方，因此包覆層209也形成在隔離部件208的上方。
隨後，參照第5A圖-第5C圖，方法100係進行一蝕刻製程302，以選擇性的去除部分的包覆層209，而暴露出部分的隔離部件208和硬質遮罩層207的頂表面。因此，在進行蝕刻製程302之後，部分的包覆層209係沿著鰭部204a-204c的側壁表面而留下。蝕刻製程302可以包括一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、或是前述製程的組合。蝕刻製程302可以是選擇性的去除包覆層209的水平部分，而不去除或大致上不去除隔離部件208或不去除包覆層209的垂直部分的一方向性蝕刻製程(directional etching process)。在一些實施例中，包覆層209是由寬度W1所定義。在一個示例中，寬度W1可以是大約13奈米(nm)，但是本實施例不限於此。值得注意的是，第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C圖、第10C圖、第11C圖、第12C圖、第13C圖、第15C圖、第16C圖、第17C圖、第18C圖和第19C圖是沿著如第2A圖以及/或第2B圖所示的結構200的線CC'所截取的剖面示意圖，其中線CC'是通過覆蓋層209的部分之間的溝槽203。
在步驟106中，參照第1A圖和第6A圖-第6C圖，方法100是在結構200的上方形成隔離結構(isolation structures)211，從而完全填充溝槽203。隔離結 構211被配置為隔離相鄰的鰭部204a-204c，並提供上方具有附加的隔離部件(例如，在下面內容詳細討論的介電頭盔214a和214b)的一基底，且這些附加的隔離部件是在形成虛置閘極堆疊(dummy gate stacks)之前形成。隔離結構211可以包括任何合適的材料，例如氧化矽(SiO以及/或SiO2)、氮化矽(SiN)、碳化矽(SiC)、含氧氮化矽(例如SiON)、含氧碳化矽(例如SiOC)、含碳氮化矽(例如SiCN)、氟摻雜的矽酸鹽玻璃(FSG)、一低介電常數之介電材料、其他合適的材料、或前述材料的組合。在一些實施例中，隔離結構211具有與隔離部件208的成分相似或相同的成分。隔離結構211可以包括如本文中所描述的單層結構或多層結構，其中隔離結構211包括設置在子層211a上方的子層211b。隔離結構211(或者其每個子層)可以通過任何合適的方法沉積，例如化學氣相沉積(CVD)、流動式化學氣相沉積(FCVD)、旋轉塗佈玻璃(SOG)、其他合適的方法、或前述方法的組合，並且隨後可通過一個或多個化學機械研磨(CMP)製程進行平坦化，以暴露出硬質遮罩層207的頂表面。如本文所描述的，隔離結構211是通過包覆層209而與鰭部204a-204c的各個側壁分隔開來。
隨後，參照第7A圖-第7C圖，方法100是在一蝕刻製程304中使隔離結構211的頂部下凹，使得凹陷的隔離結構211的頂表面是與最頂部的通道層206大致上共平面。換句話說，所製得的溝槽210a(在鰭部204a和鰭部204b之間)和溝槽210b(在鰭部204b和鰭部204c之間)是形成在凹陷的隔離結構211的上方，且溝槽210a和溝槽210b分別具有對應於厚度T1的一深度(depth)。前述之蝕刻製程304可以包括任何合適的製程，例如一乾式蝕刻製程、濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、一其他合適的製程、或前述製程的組合。
在步驟108中，參照第1A圖和第8A圖-第8C圖，方法100是分別在 溝槽210a和210b中形成介電頭盔(dielectric helmets)214a和214b，從而填充鰭部204a-204c之間的空間。在一些實施例中，介電頭盔214a和214b中的一者或兩者是被配置成為了之後在鰭部204a-204c上方形成的金屬閘極結構提供隔離之用。換言之，介電頭盔214a和214b中的一者或兩者被配置為將金屬閘極結構截斷成多個部分。如果介電頭盔214a和214b中只有一個(例如，介電頭盔214a或者介電頭盔214a的一部分)保留在結構200中以提供金屬閘極結構的隔離之用，如在所描述的實施例中的情況，則介電頭盔214a和214b的另一個(例如，介電頭盔214b)則在形成金屬閘極結構之前被完全去除(例如，通過蝕刻而去除)。介電頭盔的留下部分被稱為一閘極隔離部件(或閘極切割部件)，且此閘極隔離部件是自對準(self-aligned)於下方的隔離結構211並且位於相鄰鰭部204a-204c之間。在一些實施例中，介電頭盔214a和214b是形成為具有相同的結構和組成。此外，介電頭盔214a和214b的長度方向是平行於鰭部204a-204c的長度方向，且介電頭盔214a和214b是通過部分的包覆層209而與鰭部204a-204c的側壁分隔開來。
介電頭盔214a和214b可以各自包括氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氧化鋁(Al2O3)、一氧化矽(SiO)以及/或二氧化矽(SiO2)、高介電常數的介電材料(介電常數值大於氧化矽的介電常數值，約為3.9)、其他合適的材料、或是前述材料的組合。高介電常數的介電材料可以包含氧、鑭、鋁、鈦、鋯、鉭、其他合適的材料或前述材料的組合。例如，高介電常數的介電材料可以包括氧化鉿(HfO2)、氧化鑭(La2O3)、其他高介電常數的氧化物材料、或前述材料組合。在一些實施例中，介電頭盔214a和214b包括可以在後續製程期間保護下方的組件(例如，硬質遮罩層)免受意外損壞的一種高介電常數的介電材料。在一些實施例中，介電頭盔214a和214b分別 包括一單層結構或一多層結構。
之後，參照第9A圖-9C圖，方法100是在一蝕刻製程306中從結構200去除硬質遮罩層207，從而暴露出多層結構ML的最頂部的通道層(topmost channel layer)206。因此，介電頭盔214a和214b從鰭部204a-204c的頂表面突出。在一些實施例中，蝕刻製程306係選擇性的去除硬質遮罩層207，而不去除或大致上不去除周圍部件例如介電頭盔214a/214b或是多層結構ML的最頂部的通道層206。
在步驟110中，參照第1A圖和第10A圖-第10C圖，方法100是在鰭部204a-204c的通道區上方形成虛置(或占位件)閘極堆疊220。在一些實施例中，在部分的介電頭盔214a和214b的上方形成一個或多個虛置閘極堆疊220。各個虛置閘極堆疊220可以包括設置在一可選擇性的虛置閘極介電層(dummy gate dielectric layer)以及/或一界面層(interfacial layer)上方的一虛置閘極電極(dummy gate electrode)(未單獨示出)。在一些實施例中，各個虛置閘極堆疊220的至少一部分是被金屬閘極結構替換，且此金屬閘極結構被介電頭盔214a以及/或214b至少一部分的分隔(或切割)開來。
可以通過一系列的沉積和圖案化製程而形成虛置閘極堆疊220。例如，可以通過在由介電頭盔214a和214b隔開的鰭部204a-204c上方沉積一多晶矽(poly-Si)層，並且隨後以一系列的光學微影製程和蝕刻製程(例如，一非等向性乾式蝕刻製程)對多晶矽層進行圖案化而形成虛置閘極堆疊220。為了適應圖案化製程並在隨後的製造製程期間保護虛置閘極堆疊220，可以在虛置閘極堆疊220的上方形成一個或多個硬質遮罩層(未示出)。
結構200還包括設置在虛置閘極堆疊220的側壁上的頂部閘極間 隔物(top gate spacers)222a。頂部閘極間隔物222a可以包括一單層結構或是一多層結構，並且可以包括氧化矽、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、空氣、一低介電常數之介電材料、一高介電常數之介電材料(例如氧化鉿(HfO2)、氧化鑭(La2O3)等)、其他合適的材料、或前述材料的組合。可以通過以下方式形成頂部閘極間隔物222a的各個間隔層，首先通過合適的沉積方法(例如，化學氣相沉積(CVD)以及/或原子層沉積(ALD))在虛置閘極堆疊220的上方沉積一介電層，並且隨後以一非等向性(例如，定向性的)蝕刻製程(例如，一乾式蝕刻製程)去除部分的介電層，而在虛置閘極堆疊220的側壁上留下頂部閘極間隔物222a。
在步驟112中，仍然參照第1A圖和第10A圖-第10C圖，方法100係在與虛置閘極堆疊220相鄰的部分的鰭部204a-204c中形成磊晶源極/汲極部件(epitaxial S/D features)224。在一些實施例中，形成磊晶源極/汲極(S/D)部件224包括首先在鰭部204a-204c(即多層結構ML)的源極/汲極區中形成源極/汲極凹槽(S/D recesses)(未示出)，在暴露於源極/汲極凹槽中的非通道層205的側壁上形成內部閘極間隔物(inner gate spacers)222b，並形成磊晶源極/汲極(S/D)部件在源極/汲極凹槽中的內部閘極間隔物222b上。
在一些實施例中，方法100係實施一蝕刻製程，其選擇性地去除在源極/汲極(S/D)區中的鰭部204a-204c的部分，而不去除或大致上不去除包括虛置閘極堆疊220和隔離部件208的周圍組件。在一些實施例中，前述蝕刻製程是採用一乾式蝕刻製程，此乾式蝕刻製程採用能夠去除多層結構ML的矽(即，通道層206)以及矽鍺(SiGe)(即，非通道層205)的一合適的蝕刻劑。在一些非限制性的示例中，乾式蝕刻劑可以是一含氯蝕刻劑(chlorine-containing etchant)，包括氯氣 (Cl2)、四氯矽烷(SiCl4)、氯化硼(BCl3)、其他含氯氣體、或是前述蝕刻劑的組合。隨後可以進行一清潔製程，例如使用一氫氟酸(HF)溶液或是使用其他合適的溶液，以清潔源極/汲極(S/D)凹槽。
內部閘極間隔物(inner gate spacers)222b可以是一單層結構或是一多層結構，並且可以包括氧化矽、氮化矽(SiN)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、低介電常數之介電材料、空氣、高介電常數之介電材料(例如氧化鉿(HfO2)、氧化鑭(La2O3)等)、其他合適的介電材料、或前述材料的組合。在一些實施例中，內部閘極間隔物222b具有不同於頂部閘極間隔物222a成分的組成。形成內部閘極間隔件222b可以包括進行一系列的蝕刻和沉積製程。例如，形成內部閘極間隔物222b可以開始於選擇性地去除非通道層205的部分，但是不去除或基本上不去除通道層206的部分，以形成溝槽(未示出)。可以通過一乾式蝕刻製程來蝕刻非通道層205。隨後，在形成的溝槽中形成一個或多個介電層(dielectric layers)，之後進行一個或多個蝕刻製程，以去除(即，回蝕刻)沉積在暴露在源極/汲極(S/D)凹槽中的通道層206表面上的過量的介電層，從而形成內部閘極間隔物222b，如第10B圖所示。再者，可以通過任何合適的方法來沉積一個或多個介電層，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition；PVD)、其他合適的方法、或前述方法的組合。
每個磊晶源極/汲極(S/D)部件224可以是適合用於形成一p型場效電晶體裝置(即，包括一p型磊晶材料)，或者是適合於形成一n型場效電晶體裝置(即，包括一n型磊晶材料)。前述的p型磊晶材料可以包括一個或多個矽鍺磊晶層(epi SiGe)，且每個矽鍺磊晶層都摻雜有p型摻雜物(p-type dopant)，此p型摻雜物 例如是硼、鍺、銦、鎵、其他p型摻雜物、或是前述材料的組合。前述的n型磊晶材料可以包括一個或多個矽的磊晶層(epi Si)或矽碳的磊晶層(epi SiC)的磊晶層，每個磊晶層都摻雜有n型摻雜物(n-type dopant)，例如砷、磷、其他n型摻雜物、或是前述材料的組合。在一些實施例中，進行一個或多個磊晶成長製程(epitaxy growth processes)，以在每個源極/汲極(S/D)凹槽中和在內部閘極間隔物222b的上方生長一磊晶材料。例如，根據實施例的方法100，可以實施類似於上述關於形成多層結構ML所討論的磊晶生長製程來生長前述的磊晶材料。在一些實施例中，在磊晶生長製程期間可以在來源材料中加入一摻雜物，以原位的摻雜(doped in-situ)磊晶材料。在一些實施例中，在進行沉積製程之後，可以通過一離子佈植製程(ion implantation process)來摻雜前述的磊晶材料。之後，在一些實施例中，可進行一退火製程(annealing process)，以活化磊晶源極/汲極(S/D)部件224中的摻雜物。
之後，仍參照第10A圖-第10C圖，方法100是在結構200的上方形成一蝕刻停止層(etch-stop layer；ESL)230，以在之後的製造過程中可以保護下方的組件，例如磊晶源極/汲極(S/D)部件224。蝕刻停止層(ESL)230可以包括任何合適的介電材料，例如氮化矽(SiN)、氮碳化矽(SiCN)、其他合適的材料、或前述材料的組合，並且可以通過化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、其他合適的方法、或前述方法的組合而形成蝕刻停止層230。在一些實施例中，蝕刻停止層230係相對於其周圍的介電元件提供一蝕刻選擇性(etching selectivity)，以確保防止對這些元件造成意外的損壞。
然後，根據方法100，係在蝕刻停止層230的上方形成一層間介電(interlayer dielectric；ILD)層232，以填充相鄰虛置閘極堆疊220之間的空間。層 間介電層232可以包括氧化矽(SiO)以及/或二氧化矽(SiO2)、低介電常數的介電材料、四乙氧基矽烷(TEOS)、摻雜矽氧化物(例如，硼磷矽玻璃(BPSG)、氟摻雜的矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽酸鹽玻璃(BSG)等)、其他合適的介電材料、或前述介電材料的組合，並且可以通過任何合適的方法形成，例如通過化學氣相沉積(CVD)、流動式化學氣相沉積(FCVD)、旋轉塗佈玻璃(SOG)、其他合適的方法、或前述方法的組合而形成層間介電層232。根據方法100，之後進行一個或多個化學機械研磨(CMP)製程，以暴露出虛置閘極堆疊220的頂表面。
在一些實施例中，參照第11A圖-第11C圖，方法100隨後在一蝕刻製程308中去除部分的虛置閘極堆疊220，以在頂部閘極間隔物222a之間形成溝槽(trenches)236。蝕刻製程308可以包括任何合適的製程，例如一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、或是前述製程的組合，被使用以選擇性的去除虛置閘極堆疊220而不去除或大致上不去除虛置閘極堆疊220周圍的組件，例如頂部閘極間隔物222a、蝕刻停止層230以及層間介電層232。在一些實施例中，蝕刻製程308包括使用合適的蝕刻劑以實施一乾式蝕刻製程和一濕式蝕刻製程的組合。可以通過調整蝕刻製程308的持續時間來控制凹陷的虛置閘極堆疊220的最終高度。在一些實施例中，蝕刻製程308減少了設置在介電頭盔214a和214b上方的虛置閘極堆疊220的部分的厚度，從而有助於隨後相對於介電頭盔214a而去除(通過蝕刻)介電頭盔214b。
在一些實施例中，參照第12A圖-第12C圖，方法100係進一步實施一蝕刻製程310，以選擇性地去除頂部閘極間隔件222a的部分，而不去除或大致上不去除包括虛置閘極堆疊220、蝕刻停止層(ESL)230和層間介電層232的部 分的周圍部件，使得凹陷的虛置閘極堆疊220與凹陷的頂部閘極間隔物222a具有大致上相同的高度。換言之，蝕刻製程310加寬了蝕刻停止層(ESL)230的相鄰側壁之間的溝槽236。在一些實施例中，蝕刻製程310包括任何合適的製程，例如一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、或是前述製程的組合，並且蝕刻製程310實施不同於蝕刻製程308的蝕刻劑以達到不同的蝕刻選擇性(etching selectivity)。相似於使虛置閘極堆疊220下凹，可以通過調整蝕刻製程310的持續時間來控制凹陷的頂部閘極間隔物222a的高度。在一些實施例中，方法100是在形成層間介電層232之後，省略了對於虛置閘極堆疊220和頂部閘極間隔物222a的蝕刻，並且直接進行步驟114。
之後，參照第1A圖和第13A圖-第13E圖，根據方法100的步驟114中，係形成一圖案化遮罩元件(patterned masking element)240，此圖案化遮罩元件240是位於與鰭部204a和204b之間的介電頭盔214a接合(engaged)的虛置閘極堆疊220的部分的上方。
在一些實施例中，設置在圖案化遮罩元件240下方的介電頭盔214a的部分214a'是保留在結構200中，以作為隨後形成的一金屬閘極結構的閘極隔離部件(gate isolation feature)，並且被圖案化遮罩元件240暴露的介電頭盔214a的一部分215(以及在所描述的實施例中的整個介電頭盔214b)是在隨後的步驟中被去除。應注意的是，雖然整個介電頭盔214b是被圖案化遮罩元件240暴露，但本揭露還包括了藉由形成另一個圖案化的遮罩元件，而部分保留或全部保留介電頭盔214b的實施例，使介電頭盔214b成為結構200的一部分。值得注意的是，之後的第13D圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖和第20C圖是沿著線DD'所截取的半導體結構的剖面示意圖，且線DD'穿過第13C 圖所示的介電頭盔214a的部分214a'。而第13E圖、第14D圖、第15D圖、第16D圖、第17D圖、第18D圖、第19D圖和第20D圖是沿著線EE'所截取的半導體結構的剖面示意圖，且線EE'穿過第13C圖所示的介電頭盔214a的部分215。
圖案化遮罩元件240的細節(即，在虛線圓圈內的結構200的部分)將參照第13A-1圖以及第13A-2圖進行討論。一併參照第13A-1圖以及第13A-2圖，由寬度W2所定義的圖案化遮罩元件240至少包括一光阻層(未單獨繪示)，其被配置為通過上面關於鰭部204a-204c進行圖案化而詳細討論的一系列光學微影製程和蝕刻製程而對光阻層進行圖案化。換言之，寬度W2定義了閘極隔離部件的一寬度，亦即，在對介電頭盔214a進行圖案化之後，介電頭盔214a的部分214a'(以下稱為閘極隔離部件214a')保留在結構200中。在一些實施例中，參照第3A-1圖，圖案化遮罩元件240被配置為與介電頭盔214a的其中一側壁(單側的配置)大致上對齊，使得介電頭盔214a的暴露部分215由寬度W3所定義。在一些實施例中，參照第13A-2圖，圖案化遮罩元件240被配置為覆蓋介電頭盔214a的一中心部分，使得介電頭盔214a的在圖案化遮罩元件240兩側的部分215被露出(雙側的配置)，介電頭盔214a的暴露部分215則由寬度W4和寬度W4'所定義。在一些實施例中，寬度W4和寬度W4'大致上相同(即在+/-1奈米(nm)以內)。在一些實施例中，寬度W4和寬度W4'的數值不同。
在一些實施例中，如下文詳細討論的，寬度W3、寬度W4和寬度W4'中的各個寬度表示隨後形成的閘極接觸件(例如，閘極接觸件280)和閘極隔離部件214a'之間的最小分隔距離(minimum separation distance)。本實施例並不將寬度W3、寬度W4和寬度W4'限制為任何特定數值，只要它們都處於或高於由後續蝕刻製程(即，步驟116以及/或步驟118)的限制所決定的臨界值(threshold value)。 在示例性的實施例中，寬度W3、寬度W4和寬度W4'都至少是在大約5奈米(nm)至約9奈米(nm)。如下面詳細討論的內容，寬度W3、寬度W4和寬度W4'的具體數值可以進一步基於兩個相鄰的鰭部204a-204c之間的間隔距離(間距(spacing))和閘極接觸件的位置而決定。
在步驟116中，仍然參照第1B圖和第13A圖-第13E圖，方法100係在一蝕刻製程312中去除部分的虛置閘極堆疊220，以暴露出介電頭盔214b以及介電頭盔214a的未被圖案化遮罩元件240所覆蓋的部分215。在一些實施例中，蝕刻製程312包括任何合適的製程，例如一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、或前述製程的組合，使用蝕刻製程312以選擇性的去除虛置閘極堆疊220，但是不去除或大致上不去除其周圍的組件例如頂部閘極間隔物222a、蝕刻停止層(ESL)230和層間介電(ILD)層232。在一些實施例中，蝕刻製程312使用類似於蝕刻製程308所使用的蝕刻劑。在一些實施例中，使用蝕刻製程312以僅暴露出介電頭盔214a和214b的頂部(top portions)，因此不需要完全去除虛置閘極堆疊220的暴露部分。在一些實施例中，前述去除的程度可以通過調整蝕刻製程312的持續時間來控制。在進行蝕刻製程312之後，可以通過任何合適的方法，例如光阻剝離(resist stripping)以及/或電漿灰化(plasma ashing)，以從結構200中去除圖案化遮罩元件240。
在步驟118中，參照第14A圖-第14D圖，方法100是在一蝕刻製程314中完全的去除介電頭盔214b以及介電頭盔214a的暴露部分215，使得閘極隔離部件214a'保留在結構200中。在這方面上，蝕刻製程314係加深溝槽236，以暴露出隔離結構211。在本實施例中，蝕刻製程314被配置為選擇性的去除介電頭盔214a和214b的暴露部分，而不去除或大致上不去除周圍的組件例如虛置閘極 堆疊220、隔離結構211、頂部閘極間隔物222a、蝕刻停止層(ESL)230和層間介電(ILD)層232。因此，虛置閘極堆疊220的留下部分可以保護閘極隔離部件214a'不因為蝕刻製程314而凹陷。前述之蝕刻製程314可以包括任何合適的製程，例如一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、或前述製程的組合。
在步驟120中，參照第1B圖和第15A圖-第15D圖，方法100是在一蝕刻製程316中從結構200去除虛置閘極堆疊220的留下部分，以形成閘極溝槽(gate trenches)246。在一些實施例中，蝕刻製程316是選擇性的去除虛置閘極堆疊220，而不去除或大致上不去除虛置閘極堆疊220的周圍部件，例如不去除或大致上不去除通道層206、閘極隔離部件214a'、隔離結構211、頂部閘極間隔件222a、蝕刻停止層(ESL)230和層間介電(ILD)層232。蝕刻製程316可以包括任何合適的製程，例如一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、或前述製程的組合。在一些實施例中，蝕刻製程316是使用類似於前述的蝕刻製程308所使用的蝕刻劑。
在步驟122中，參照第1B圖和第16A圖-第16D圖，方法100是在一片材形成製程(sheet formation process)或片材釋放製程(sheet release process)318中從多層結構ML去除非通道層205，而在通道層206之間形成開口(openings)250。在一些實施例中，片材形成製程318首先去除包覆層209，以沿著鰭部204a-204c的側壁形成溝槽(trenches)248，其中包覆層209的成分與非通道層205的成分相似或相同，隨後去除非通道層205以形成開口250。在一些實施例中，包覆層209和非通道層205一起被去除。片材形成製程318被配置為選擇性的去除非通道層205和包覆層209，而不去除或大致上不去除結構200的通道層206 或任何其他的周圍部件。在這方面，溝槽248是與通道層206交錯設置。在一些實施例中，片材形成製程318是在一系列的蝕刻製程和修整製程(etching and trimming processes)中進行。
在步驟124中，參照第1B圖和第17A圖-第17D圖，方法100是在閘極溝槽246、溝槽248以及開口250中形成一金屬閘極結構(metal gate structure)260，使得形成的金屬閘極結構260接觸鰭部204a-204c的側壁並且環繞各個通道層206(或是與各個通道層206交錯。在一些實施例中，金屬閘極結構260是與閘極隔離部件214a'接合。
在一些實施例中，金屬閘極結構260包括一閘極介電層(gate dielectric layer)(未單獨示出)和位於閘極介電層上方的一金屬閘極電極(metal gate electrode)(未單獨示出)。前述的閘極介電層可以包括一高介電常數之介電材料(high-k dielectric material)，例如氧化鉿(HfO2)、氧化鑭(La2O3)、其他合適的材料、或前述材料的組合。前述的金屬閘極電極包括至少一個功函數金屬層(work function metal layer)和設置在功函數金屬層上的一塊體導電層(bulk conductive layer)。前述的功函數金屬層可以是一p型功函數金屬層或一n型功函數金屬層。功函數金屬的例子包括TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的功函數金屬、或前述功函數金屬的組合。前述的塊體導電層可以包括Cu、W、Al、Co、Ru、其他合適的材料、或前述材料的組合。金屬閘極結構260還可以包括其他材料層(未示出)，例如設置在通道層206的表面上的一界面層(interfacial layer)、一覆蓋層(capping layer)、一阻障層(barrier layer)、其他合適的層、或前述材料層的組合。金屬閘極結構260的各個層可以通過各種方法形成，包括例如原子層沉積 (ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍、其他合適的方法、或前述方法的組合。在形成塊體導電層之後，係進行一個或多個化學機械研磨(CMP)製程，以去除形成在層間介電層232的頂表面上的過量材料，從而平坦化結構200。
在步驟126中，參照第1B圖和第18A圖-第18D圖，方法100是在一蝕刻製程320中使金屬閘極結構260下凹，從而暴露出在溝槽270中的閘極隔離部件214a'。在一些實施例中，蝕刻製程320係選擇性的去除金屬閘極結構260的頂部，包括去除至少部分的閘極介電層和金屬閘極電極，而不去除或大致上不去除閘極隔離部件214a'或附近的其他介電組件，例如頂部閘極間隔物222a、蝕刻停止層(ESL)230以及層間介電層232。前述之蝕刻製程320可以通過任何合適的方法實施，包括一乾式蝕刻製程、一濕式蝕刻製程、一反應式離子蝕刻(RIE)製程、其他合適的方法、或前述方法的組合，並且可使用一種或多種蝕刻劑以蝕刻金屬閘極堆疊260的組件。
在一些實施例中，控制前述的蝕刻製程320以使金屬閘極結構260下凹，使得凹陷的金屬閘極結構260的頂表面低於閘極隔離部件214a'的頂表面。換言之，閘極隔離部件214a'從凹陷的金屬閘極結構260的頂表面突出，從而將金屬閘極結構260分成兩個部分260a和260b。在一些實施例中，控制前述的蝕刻製程320，使得溝槽270不完全暴露出閘極隔離部件214a'的側壁。在一些實施例中，通過調整蝕刻製程320的一個或多個參數，例如調整蝕刻製程320的持續時間，以控制金屬閘極結構260的去除量，其中較長的蝕刻持續時間增加了溝槽270的深度。此外，在一些實施例中，進行前述的蝕刻製程320導致金屬閘極結構260的頂表面低於頂部閘極間隔物222a的頂表面。
隨後，參照第19A圖-第19D圖，方法100是在結構200的上方沉積一介電層(dielectric layer)272，從而填充溝槽270。在一些實施例中，介電層272係被配置為在隨後的製程期間，例如包括對層間介電層232進行圖案化以在磊晶源極/汲極(S/D)部件224的上方形成源極/汲極接觸開口(S/D contact openings)(未示出)的製程期間，提供自對準能力(self-alignment capability)和蝕刻選擇性(etching selectivity)。因此，在一些實施例中，介電層272的成分係與層間介電層232的成分不同。在一些實施例中，介電層272包括氮化矽(SiN)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、其他合適的材料、或前述材料的組合。介電層272可以通過任何合適的方法沉積，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、其他合適的方法、或前述方法的組合進行沉積。隨後，根據方法100，係在一個或多個化學機械研磨(CMP)製程中去除形成在層間介電層232上方的介電層272的部分，從而平坦化結構200的頂表面。
在步驟128中，參照第1B圖和第20A圖-第20D圖，根據方法100，在金屬閘極結構260的一部分的上方形成一閘極接觸件(gate contact)280，其中閘極接觸件280被配置為將金屬閘極結構260與一個或多個隨後形成的互連結構(interconnect structure)(例如，導線)相連接。在一些實施例中，儘管未示出，閘極接觸件280包括設置在一阻障層上方的一塊體導電層，其中前述塊體導電層可以包括Cu、W、Al、Co、Ru、其他合適的材料、或前述材料的組合，以及前述阻障層可以包括Ti、Ta、TiN、TaN、WN、其他合適的材料、或前述材料的組合。在一些實施例中，閘極接觸件280包括其他的材料層，例如一晶種層。在一些實施例中，閘極接觸件280中係省略了阻擋層。根據方法100，首先可以通過 在結構200的上方形成一圖案化遮罩元件(patterned masking element)(未示出)以暴露出介電層272的一部分，隨後對介電層272進行蝕刻以形成閘極接觸件280，使用前述圖案化遮罩元件作為一蝕刻遮罩以暴露出在一接觸開口(contact opening)中的金屬閘極結構260的一部分，之後在接觸開口中形成閘極接觸件280的材料層，並且進行一個或多個化學機械研磨(CMP)製程以平坦化結構200的頂表面。閘極接觸件280的各種材料層可以通過包括例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、其他合適的方法、或前述方法的組合而形成。
之後，根據方法100，在介電層272上方形成一條或多條導線290(例如，導線290a、290b、290c、290d等，如第21A圖和第21B圖所示)和其他的互連部件，以電性連接閘極接觸件280。導線290可以包括設置在一可選擇性設置的阻障層(未示出)上方的一塊體導電層(未示出)，其中塊體導電層和阻障層具有與上述關於閘極接觸件280所討論的內容相似的組成。導線290可包括在介電層272上方形成與層間介電層232相似的層間介電層288、圖案化層間介電層288以形成溝槽、用導線290的各種材料層填充溝槽以及進行一個或多個化學機械研磨(CMP)製程，以平坦化結構200的頂表面。導線290的各種材料層可以通過包括例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、其他合適的方法、或前述方法的組合而形成。
參照第21A圖，其示出了第20A圖的一部分的放大圖，第20A圖的實施例對應於第13A-1圖的實施例，設置在鰭部204a-204c的側壁與隔離結構211(亦即，替換包覆層209的部分)之間的金屬閘極結構260的部分是由寬度W1所定義，寬度W1也是包覆層209的寬度，閘極隔離部件214a'是由寬度W2所定義， 介電頭盔214a的去除部分215由寬度W3定義，並且隔離結構211由寬度HW1定義，寬度HW1是寬度W2和寬度W3的總和。因此，兩個相鄰鰭部204a-204c的側壁之間的鰭部間距(fin spacing)W5被定義為2倍寬度W1與寬度HW1的總和(亦即，2*W1+HW1)。在一些實施例中，寬度W3小於寬度W2。在一些示例中，寬度W1與寬度W2大致相同(例如，+/-1nm)，寬度W1與寬度W2可以各自為至少大約13奈米(nm)。在一些實施例中，參照第21B圖，其繪示了如第21A圖所示設置的另一方式，且第21B圖的實施例對應於第13A-2圖的實施例，其中是從閘極隔離部件214a'的每一側去除介電頭盔214a的部分215，使得隔離結構211的寬度HW2被定義為寬度W4、寬度W4'和寬度W2的總和(亦即，W4+W4'+W2)，而產生鰭部間距W6。前述鰭部間距W5和此鰭部間距W6可以相同或不同。對於給定的鰭部間距(即，鰭部間距W5與鰭部間距W6相同)，寬度W3可以大於寬度W4和寬度W4'中的各個寬度。在一些實施例中，寬度W3、寬度W4和寬度W4'的大小可以相同。在一些實施例中，寬度W3、W4和W4'各自為至少大約5奈米(nm)至大約9奈米(nm)。在另外的示例中，寬度HW1和HW2可以分別是大約27奈米(nm)到大約124奈米(nm)，並且鰭部間距W5和鰭部間距W6可以分別是在大約53奈米(nm)至大約150奈米(nm)。
一般而言，閘極接觸件280形成在金屬閘極結構260的區域的上方，以提供金屬閘極結構260和隨後形成的導線(例如，M0金屬層)之間的電性接觸，此導線可以形成在結構200上方的一位置處，此位置是根據一單元(例如，一標準邏輯單元)的期望佈線佈局(desired routing layout)而定。因此，閘極接觸件280和閘極隔離部件214a'之間的直接接觸可能會無意中增加結構200的電阻，並因此而損害裝置的性能。關於此點，取決於裝置單元的尺寸(例如，高度)和每個鰭部 的寬度FW，可能沒有足夠的間隙以在對應於導線的位置形成閘極接觸件280而卻不直接接觸閘極隔離部件214a'，如此係導致裝置單元的佈線選擇(routing options)不足。在一些實施例中，仍參照第21A圖和第21B圖，介電頭盔214a的去除部分215係將閘極接觸件280在金屬閘極結構260上方的接觸區域(landing area)擴大，此擴大的量係對應於寬度W3、寬度W4或寬度W4'，而導致用於形成閘極接觸件的額外間隙，此額外間隙在其他的情況下由於特定電路設計規則所指定的導線佈局是被禁止形成閘極接觸件的位置。例如，第21A圖和第21B圖中的箭頭係表示閘極接觸件280的接觸區域(landing area)可以從閘極隔離部件214a'的一側(第21A圖)或從閘極隔離部件214a'的兩側(第21B圖)朝著閘極隔離部件214a'延伸，其中虛線輪廓表示在介電頭盔214a保持完整的情況下所允許的閘極接觸件280的接觸位置(landing position)。換言之，介電頭盔214a的圖案化允許閘極接觸件280形成在比鰭部204a(或鰭部204b)的側壁更靠近閘極隔離部件214a'的位置處。在一些實施例中，閘極接觸件280的接觸區域的擴大(enlargement of landing area)還可以為與形成閘極接觸件280相關的非有意之疊對誤差(inadvertent overlay errors)提供了製程裕度(processing margins)。
第22A圖是分別繪示了根據一些實施例的第一單元Cell 1、第二單元Cell 2和第三單元Cell 3的一平面俯視圖，其中第一單元Cell 1、第二單元Cell 2和第三單元Cell 3是作為結構200的部分，且這些單元具有相同的單元高度(cell height)CH。應注意的是，所繪示的實施例中的單元不一定形成為彼此相鄰，並且這些單元可以是用來執行不同的功能。在所示實施例中，第一單元Cell 1-第三單元Cell 3包括具有不同鰭部寬度的鰭部，其中第一單元Cell 1的鰭部寬度FW1大於第二單元Cell 2的鰭部寬度FW2，第二單元Cell 2的鰭部寬度FW2大於第三單 元Cell 3的鰭部寬度FW3，使得不同單元的介電頭盔214a具有不同的寬度，其中第一單元Cell 1的隔離結構的寬度HW1小於第二單元Cell 2的隔離結構的寬度HW2，第二單元Cell 2的隔離結構的寬度HW2小於第三單元Cell 3的隔離結構的寬度HW3。
對於如第22A圖所示的結構200的一個給定單元佈局，閘極接觸件280係被放置在允許的位置，此些位置為M0導線290a、290b、290c、290d以及290e(即，形成在M0金屬層中的導線)中的一個或多個提供佈線(routings)。在所繪示的實施例中，導線292a和292b可以用作後續的金屬層(例如，M1金屬層)中的附加導線(例如，電源電壓供應CVDD或CVSS)。結構200還可包括設置在一禁止位置(forbidden position)中的佔位閘極接觸件(placeholder gate contacts)282，此禁止位置不為任何M0導線290a-290e提供佈線。佔位閘極接觸件282不會物理性的存在於結構200中，而是僅出於說明目的而被示出。前述之“禁止位置”可以表示閘極接觸件將直接接觸閘極隔離部件214a'(或介電頭盔214a，以存在者為準)，或是表示單元佈局(cell layout)並沒有為光學微影圖案化製程提供足夠的間隙以形成這樣的閘極接觸件。通過去除介電頭盔214a的部分215以在第二單元Cell 2和第三單元Cell 3的每一個單元中形成閘極隔離部件214a'，額外的閘極接觸件280'可以被容納在允許的位置，以提供用於至少一個額外的M0導線290a-290e的佈線。在此方面，如果介電頭盔214a保持完整(即，未部分去除介電頭盔以形成閘極隔離部件214a')，第二單元Cell 2和第三單元Cell 3分別為M0導線290a-290e中的五分之三提供佈線，這超過了允許的數量(參見在第二單元Cell 2和第三單元Cell 3中的閘極接觸件280的數量)。
在一個示例性的實施例中，對於單元高度CH為130nm以及寬度 W1為13nm的示例，鰭部寬度FW1可以是39nm，鰭部寬度FW2可以是32nm，並且鰭部寬度FW3可以是26nm。因此，隔離結構的寬度HW1可以是13nm，隔離結構的寬度HW2可以是27nm，隔離結構的寬度HW3可以是39nm。為了與閘極接觸件280'的配置相應，第二單元Cell 2的寬度W3被配置為大約5nm至大約9nm，並且第三單元Cell 3的寬度W3被配置為大約13nm。在一些示例中，單元高度CH可以是大於130nm，例如156nm或是169nm。
在一些實施例中，鰭部寬度FW係基於裝置的預期功能而決定。例如，增加的鰭部寬度FW係導致裝置具有更快的速度，並且相應的單元被認為是高性能單元(high-performance cell；HPC)，而減少的鰭部寬度FW係導致裝置具有更少的功率消耗(power consumption)和更少的漏電流(leakage current)。在一些實施例中，對於給定的單元高度CH和M0導線佈局，縮小鰭部寬度FW會擴大鰭部間距以及介電頭盔214a的寬度HW。因此，去除介電頭盔214a的一部分以形成閘極隔離部件214a'係允許將額外的閘極接觸件280'放置在被禁止的位置中，此些被禁止的位置是由於被介電頭盔214a佔據所增加的面積。因此，寬度W3和寬度W4(以及/或寬度W4')的數值大小以及(多個)閘極接觸件280'的位置是取決於包括單元高度(cell height)、鰭部寬度(fin widths)和導線佈局在內的多項因素。
第22B圖示出了類似於第22A圖中所繪示的替代實施例。在第22B圖中的一個區別處是在第一單元Cell 1和第二單元Cell 2之間以及第二單元Cell 2和第三單元Cell 3之間形成的切割多晶矽在氧化物定義邊緣上(cut polysilicon on oxide definition edge；CPODE)結構264，以改善單元之間的隔離狀態。在一個實施例中，首先通過去除設置在相鄰單元之間的一部分的虛置閘極堆疊220以形成一閘極溝槽(gate trench)，之後以一介電材料(例如SiN)填充閘極溝槽，以及以金 屬閘極結構260替換虛置閘極堆疊220的留下部分，而形成一切割多晶矽在氧化物定義邊緣上(CPODE)結構264。因此，在所示實施例中，切割多晶矽在氧化物定義邊緣上(CPODE)結構264係沿著金屬閘極結構260縱向延伸，並且相應的中心線係彼此對齊。如第22B圖所示的俯視圖，切割多晶矽在氧化物定義邊緣上(CPODE)結構264是設置在相鄰的介電頭盔214a(或214a')之間，但是不與介電頭盔214a(或214a')直接接觸。
第22B-I圖是例如沿著第22B圖所示的線I-I截取的半導體結構的剖面示意圖。在所示實施例中，閘極溝槽的形成以填充切割多晶矽在氧化物定義邊緣上(CPODE)結構264還包括在一蝕刻製程中去除相鄰的隔離結構211之間的通道層205和包覆層209。此蝕刻製程還可以去除隔離部件208之間的基底202的一部分，使得閘極溝槽可以延伸到隔離部件208的底表面下方的一位置。在閘極溝槽填充有介電材料之後以形成切割多晶矽在氧化物定義邊緣上(CPODE)結構264的步驟中，切割多晶矽在氧化物定義邊緣上(CPODE)結構264的一底部部份可以直接位於隔離部件208的下方，並且切割多晶矽在氧化物定義邊緣上(CPODE)結構264的一頂部部份可以直接位於隔離結構211的上方。值得注意的是，在沿線I-I所擷取的剖面示意圖中，在隔離結構211的上方沒有介電頭盔214a(或214a')。通過避免使介電頭盔214a(或214a')與切割多晶矽在氧化物定義邊緣上(CPODE)結構264之間的直接接觸，可以減輕切割多晶矽時位錯割階(jog)的影響。
第23A圖是如第22圖所示的第二單元Cell 2(或第三單元Cell 3)的一部分的放大示意圖，其中詳細說明了閘極接觸件280和280'相對於M0導線290b和290e的配置。閘極隔離部件214a'將金屬閘極結構260分成了部分260a和部分 260b，它們分別與鰭部204a和鰭部204b接合，以在單元中形成電晶體。這些電晶體可以是相同的導電類型，例如都是n型或都是p型，或是不同的導電類型，例如n型和p型的組合，視具體的設計要求而定。在一些實施例中，電晶體是邏輯裝置，例如反相器(inverters)、AOI、AND、NAD、OR、NOR或OAI。
第23B圖類似於第23A圖，除了第23B圖繪示了介電頭盔214a的兩側去除(two-sided removal)(圖案化)而第23A圖繪示了介電頭盔214a的單側去除(one-sided removal)之外。第23B圖擴大了閘極隔離部件214a'和相鄰鰭部之間的分隔距離，為另外的一個閘極接觸件280'提供了接觸區域，而此接觸區域在第23A圖所示的結構200中是禁止而無法提供的。在一些實施例中，寬度W4和寬度W4'中的各個寬度不需要與寬度W3相同，只要寬度W3、寬度W4、寬度W4'得以各自滿足允許設置閘極接觸件280'可靠近閘極隔離部件214a'的最小間隙(minimum clearance)。在一些示例中，寬度W3、寬度W4和寬度W4'各自為至少大約5奈米(nm)至大約9奈米(nm)。
之後，根據方法100的步驟130，是對結構200進行其他的製造製程，例如在結構的上方形成一多層互連(multi-layer interconnect；MLI)結構(未示出)。此多層互連結構可以包括各種互連部件，例如通孔(vias)和其他導線的互連部件，此些互連部件例如設置在如蝕刻停止層(ESLs)和層間介電層的介電層中。在一些實施例中，通孔是垂直互連部件(vertical interconnect features)，其被配置為將裝置級接觸件例如源極/汲極接觸件(未示出)或閘極接觸件280a與導線互連，或是配置為與水平互連部件例如不同的導線互連。多層互連結構的蝕刻停止層和層間介電層可以與上面分別關於蝕刻停止層230和層間介電層232所討論的內容具有大致上相同的成分。而通孔和導線可以各自包括任何合適的導電材 料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、金屬矽化物、其他合適的導電材料、或前述材料的組合，並且可以通過一系列的圖案化和沉積製程而形成通孔和導線。另外，每個通孔和導線可以另外包括包含氮化鈦(TiN)以及/或氮化鉭(TaN)的一阻障層(barrier layer)。
儘管不旨在限制，本揭露的一個或多個實施例為半導體裝置及其形成方法提供了許多益處。例如，本揭露提供了設置在兩個主動裝置區域(例如，鰭部)之間的一閘極隔離部件及其形成方法。在一些實施例中，閘極隔離部件是通過對設置在兩個相鄰鰭部之間的介電頭盔進行圖案化而形成，使得在進行閘極替換製程以形成一金屬閘極結構之後，位於金屬閘極結構上方的閘極接觸件的接觸區域可以增加。再者，對於根據特定設計規則而設置的各種互連導線的一特定單元佈局，增加可使用的接觸區域可以使得在原本靠近閘極隔離部件的其他禁止位置形成額外的閘極接觸件，從而為互連導線提供額外的佈線選擇(additional routing options)。再者，介電頭盔的圖案化可以根據不同的單元尺寸和鰭部寬度而進行定制，以進一步改善不同功能的裝置(例如，高效能運算(HPCs)和低漏電流裝置)的佈線選擇。所揭露的方法的實施例可以容易的整合至用於製造奈米片場效電晶體(NS FET)以及/或其他合適的裝置的現有製程和技術中。
本揭露的其他實施例係參照第24-26圖進行描述。這些分開說明的實施例並不旨在限制，而是對本揭露的其他方面提供說明。因此，這些實施例可以與上述實施例同時實施或是分開實施，並且可以提供額外的益處，這些額外的益處例如下面進一步描述的內容。
第24圖係示出了形成一半導體裝置的方法1100的流程圖。方法1100僅是一個示例，並不旨在將本揭露限制在如方法1100中所明確說明的內 容。可以在方法1100之前、期間和之後提供額外的步驟，並且可以替換、消除所描述的一些步驟，或前後移動以得到此方法的其他實施例。為簡化說明起見，本文內容並未詳細描述所有步驟。下面結合第25A-25P圖描述方法1100。第25A-25P圖示出了根據方法1100的一些實施例的一工件1200在不同製造階段的局部剖面示意圖。由於半導體裝置將由工件1200形成，所以工件1200也可以根據上下文所需被稱為一半導體裝置1200或是一裝置1200。在所有第25A-25P圖中，X方向、Y方向和Z方向係相互垂直，並且是在第25A-25P圖的所有圖式中一致性的使用。此外，在整個本揭露的內容中，相似的元件符號的標記是用於表示相似的部件。
參照第25A圖，根據方法1100的步驟1102，是接收一工件1200。此工件1200包括一基底1202和設置在基底1202上的一堆疊1204。在一個實施例中，基底1202可以是一矽(Si)基底。在一些其他的實施例中，基底1202可以包括其他的半導體材料，例如鍺(Ge)、矽鍺(SiGe)或一三-五族半導體材料(III-V semiconductor material)。示例性的III-V半導體材料可以包括砷化鎵(gallium arsenide；GaAs)、磷化銦(indium phosphide；InP)、磷化鎵(gallium phosphide；GaP)、氮化鎵(gallium nitride；GaN)、磷砷化鎵(gallium arsenide phosphide；GaAsP)、砷化鋁銦(aluminum indium arsenide；AlInAs)、砷化鎵鋁(aluminum gallium arsenide；AlGaAs)、磷化銦鎵(gallium indium phosphide；GaInP)以及砷化銦鎵(indium gallium arsenide；InGaAs)。基底1202可以包括多個n型井區和多個p型井區。前述p型井區可以摻雜有p型摻雜劑(即，硼(B))。前述n型井區可以摻雜有n型摻雜劑(即，磷(P)或砷(As))。
在如第25A圖所示的一些實施例中，堆疊1204可以包括在基底 1202上方交替設置的通道層1208和犧牲層1206，以及在犧牲層1206和通道層1208上方的一頂部犧牲層(top sacrificial layer)1206T。可以使用一磊晶製程來沉積頂部犧牲層1206T、犧牲層1206以及通道層1208。示例性的磊晶製程可以包括氣相磊晶(vapor-phase epitaxy；VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD；UHV-CVD)、分子束磊晶(molecular beam epitaxy；MBE)以及/或其他合適的製程。通道層1208和犧牲層1206可以具有不同的半導體成分。在一些實施方式中，此些通道層1208是由矽(Si)形成，並且此些犧牲層1206是由矽鍺(SiGe)形成。犧牲層1206中的額外的鍺(Ge)含量可允許選擇性去除犧牲層1206或使犧牲層1206下凹(recess)，而不會對通道層1208造成大致上的損傷。犧牲層1206和通道層1208是交替性的形成，使得犧牲層1206與通道層1208交錯設置。第25A圖示出了兩層的犧牲層1206和兩層的通道層1208交替的和垂直的設置，然而這僅用於說明目的，並非旨在限制超出權利要求中所具體記載的內容。這些材料層的數量是取決於半導體裝置1200的通道層(又稱通道構件)1208的期望數量。在一些實施例中，通道層1208的數量是在1和6之間。
與犧牲層1206一樣，頂部犧牲層1206T可以由矽鍺(SiGe)形成。在一些情況下，犧牲層1206和頂部犧牲層1206T的成分基本相同。在一些情況下，頂部犧牲層1206T可以與犧牲層1206具有相同的厚度。在一些其他情況下，頂部犧牲層1206T可以比犧牲層1206更厚，並且頂部犧牲層1206T可以用於保護堆疊1204在製造過程期間免於受到損壞。在一些情況下，頂部犧牲層1206T的厚度可以在大約20nm和大約40nm之間，而犧牲層1206的厚度可以在大約4nm和大約15nm之間。
參照第25B圖，方法1100包括步驟1104，其中是將堆疊1204圖案 化以形成由鰭部溝槽(fin trenches)1212分隔開的鰭形結構(fin-shaped structures)1210。為了對堆疊1204進行圖案化，將一硬質遮罩層(hard mask layer)1214沉積在頂部犧牲層1206T的上方。然後對硬質遮罩層1214進行圖案化以作為一蝕刻遮罩(etch mask)，以對頂部犧牲層1206T、交錯的犧牲層1206和通道層1208以及基底1202的一頂部部分進行圖案化。在一些實施例中，硬質遮罩層1214可以使用化學氣相沉積(CVD)、電漿輔助化學氣相沉積(plasma-enhanced CVD；PE-CVD)、原子層沉積(ALD)、電漿輔助原子層沉積(plasma-enhanced ALD；PEALD)、或合適的沉積方法來沉積。硬質遮罩層1214可以是單層或多層的遮罩層。當硬質遮罩層1214是多層時，硬質遮罩層1214可以包括襯墊氧化物(pad oxide)層和襯墊氮化物(pad nitride)層。在一替代性的實施例中，硬質遮罩層1214可以包括矽(Si)。鰭形結構1210可以使用合適的製程來進行圖案化，包括使用雙重圖案化(double-patterning)或多重圖案化(multi-patterning)來進行圖案化。一般而言，雙重圖案化或多重圖案化製程是結合了光學微影(photolithography)製程及自對準製程(self-aligned process)，以使得所形成的圖案的節距(pitch)小於使用單一、直接的微影製程所能得到的節距。例如，在一個實施例中，在一基底的上方形成一材料層，並使用一光學微影製程對材料層進行圖案化。使用一自對準製程在圖案化的材料層旁邊形成間隔物(spacers)。之後，去除材料層；然後，可以使用留下的間隔物或是芯軸(mandrels)來對硬質遮罩層1214進行圖案化，然後圖案化的硬質遮罩層1214可以作為一蝕刻遮罩以對堆疊1204進行蝕刻，以形成鰭形結構1210。前述的蝕刻製程可以包括乾式蝕刻製程、濕式蝕刻製程、反應式離子蝕刻(reactive ion etching；RIE)製程、以及/或其他合適的製程。
如第25B圖所示，鰭形結構1210沿著X方向縱向地延伸，並從基 底1202沿著Z方向垂直地延伸。沿著Y方向，鰭形結構1210是被鰭部溝槽1212所分隔開來。每個鰭部溝槽1212可以定義相鄰的鰭形結構1210之間為相同的間距或是不同的間距。鰭部溝槽1212係定義一間距(spacing)S1。在一些情況下，間距S1是大約22奈米(nm)至大約30奈米(nm)。鰭形結構1210具有寬度W11。在一些情況下，寬度W11是大約2奈米(nm)至大約55奈米(nm)。在一些示例中，鰭形結構1210可以是短通道裝置(short channel devices)，其中W11是大約2奈米(nm)至大約5奈米(nm)。在一些其他示例中，鰭形結構1210可以是長通道裝置(long channel devices)，其中W11是大約45奈米(nm)至大約55奈米(nm)。在本揭露的一些實施例中，工件1200可以包括短通道裝置和長通道裝置。
參照第25C圖，方法1100包括步驟1106，其中在鰭部溝槽1212中形成隔離部件1216。隔離部件1216可以被稱為淺溝槽隔離(shallow trench isolation；STI)部件1216。在形成隔離部件1216的一示例性製程中，在工件1200的上方沉積一介電材料，且此介電材料填充鰭部溝槽1212。在一些實施例中，介電材料可以包括四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜矽酸鹽玻璃或摻雜矽氧化物，例如硼磷矽玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽酸鹽玻璃(boron doped silicon glass；BSG)、以及/或其他合適的介電材料。在各種示例中，在步驟1106中，可以通過流動式化學氣相沉積(flowable CVD；FCVD)、旋轉塗佈、以及/或其他合適的製程，以沉積介電材料。然後，例如進行一化學機械研磨(CMP)製程以將沉積的介電材料減薄和平坦化，直到暴露出硬質遮罩層1214。在平坦化之後，沉積的介電材料在一回蝕製程(etching-back process)中凹陷，直到鰭形結構1210的頂部，特別是犧牲層1206和 通道層1208，上升到隔離部件1216之上。硬質遮罩層1214也可以在此回蝕製程中去除。在所示出的實施例中，基底1202的頂部也可以上升到隔離部件1216之上，如第25C圖所示。此時，鰭形結構1210的一底部是被隔離部件1216所包圍。此些隔離部件1216是減少了鰭部溝槽1212的深度。
參照第25D圖，方法1100包括步驟1108，其中包覆層(cladding layer)1226沉積在鰭形結構1210的側壁上。在一些實施例中，包覆層1226可以具有與犧牲層1206或頂部犧牲層1206T的成分相似的成分。在一個示例中，包覆層1226可以由矽鍺(SiGe)形成。它們的共同組成使得在隨後的蝕刻製程中可以選擇性的和同時的去除犧牲層1206和包覆層1226。在一些實施例中，可以使用氣相磊晶(vapor phase epitaxy；VPE)或是分子束磊晶(molecular beam epitaxy；MBE)方式而將包覆層1226共形的和磊晶的生長在工件1200上以作為一毯覆層(blanket layer)。取決於包覆層1226的選擇性生長的程度，可以進行一回蝕製程以暴露出隔離部件1216。
參照第25E圖和第25F圖，方法1100包括步驟1110，其中在鰭部溝槽1212中形成介電鰭部(dielectric fins)1224。形成介電鰭部1224的一示例性製程包括共形地沉積一第一介電層1228到鰭部溝槽1212中，並且隨後將第二介電層1230沉積到鰭部溝槽1212中。第二介電層1230是被第一介電層1228包圍。第一介電層1228可以使用化學氣相沉積(CVD)、原子層沉積(ALD)、或是一合適的方法以共形的沉積。第一介電層1228襯裡式的形成在鰭部溝槽1212的側壁和底表面上。然後，使用化學氣相沉積(CVD)、高密度電漿化學氣相沉積(high density plasma CVD；HDPCVD)、以及/或其他合適的製程以在第一介電層1228上沉積第二介電層1230。在一些情況下，第二介電層1230的介電常數是小於第一介電層 1228的介電常數。第一介電層1228可以包括矽、氮化矽、碳化矽(silicon carbide)、碳氮化矽(silicon carbonitride)、碳氮氧化矽(silicon oxycarbonitride)、氧化鋁(aluminum oxide)、氮化鋁(aluminum nitride)、氮氧化鋁(aluminum oxynitride)、氧化鋯(zirconium oxide)、氮化鋯(zirconium nitride)、氧化鋯鋁(zirconium aluminum oxide)、氧化鉿(hafnium oxide)、或其他一合適的介電材料。在一個實施例中，第一介電層1228包括氧化鋁。第二介電層1230可以包括氧化矽、碳化矽、氮氧化矽、碳氮氧化矽、或一合適的介電材料。在一個實施例中，第二介電層1230是包括氧化矽。
步驟1110的操作可以包括對第一介電層1228和第二介電層1230進行回蝕刻，以再次暴露出鰭部溝槽1212的頂部。此回蝕刻製程可以包括一乾式蝕刻製程，此乾式蝕刻製程使用氧氣、氮氣、一含氟氣體(例如，CF4、SF6、CH2F2、CHF3以及/或C2F6)、一含氯氣體(例如，Cl2、CHCl3、CCl4以及/或BCl3)、含溴氣體(例如，HBr以及/或CHBr3)、一含碘氣體、其他合適的氣體、以及/或電漿、以及/或前述的組合。隨後，使用化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)、以及/或其他合適的製程，以在第一介電層1228和第二介電層1230上方沉積第三介電層(third dielectric layer)1232。第三介電層1232包括一高介電常數之介電材料(例如，k>7)，並且也稱為高介電常數之介電層1232。在一些實施例中，高介電常數之介電層1232可以包括氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鋁鉿(HfAlOx)、矽酸鉿(HfSiOx)、氧化鋁(Al2O3)、或其他合適的高介電常數之介電材料。在沉積第三介電層1232之後，使用化學機械研磨(CMP)製程對工件1200進行平坦化，以暴露出頂部犧牲層1206T。如第25F圖所示，在化學機械研磨(CMP)製程結束時，第一介電層1228、第二介電層1230和第三介電層1232係共 同定義在鰭部溝槽1212中的介電鰭部1224。
參照第25G圖，方法1100包括步驟1112，其中鰭形結構1210中的頂部犧牲層1206T被去除。在步驟1112中，對工件1200進行蝕刻，以選擇性的去除頂部犧牲層1206T和一部分的包覆層1226，以暴露出最頂部的通道層(topmost channel layer)1208，但是不會實質的損壞介電鰭部1224。在一些情況下，由於頂部犧牲層1206T和包覆層1226是由矽鍺(SiGe)形成，在步驟1112中的蝕刻製程可以對矽鍺(SiGe)具有選擇性。例如，可以使用一選擇性的濕式蝕刻製程來蝕刻包覆層1226和頂部犧牲層1206T，其中此選擇性的濕式蝕刻製程係使用包括氫氧化銨(NH4OH)、氟化氫(HF)、過氧化氫(H2O2)、或前述的組合的蝕刻劑。在去除頂部犧牲層1206T和一部分的包覆層1226之後，介電鰭部1224，特別是其中的第三介電層1232，是上升到最頂部的通道層1208之上。
參照第25H圖，方法1100包括步驟1114，其中在鰭形結構1210的通道區上方形成虛置閘極堆疊(dummy gate stacks)1240。在一些實施例中，係採用一閘極替換製程(或閘極後製製程(gate-last process))，其中虛置閘極堆疊1240是作為功能性的閘極結構的佔位符。其他的製程和配置亦是可能的。在所示出的實施例中，虛置閘極堆疊1240包括虛置介電層(dummy dielectric layer)1242和設置在虛置介電層1242上方的虛置電極(dummy electrode)1244。在虛置閘極堆疊1240下方的鰭形結構1210的區域可以稱為通道區。鰭形結構1210中的每個通道區被夾置在兩個源極/汲極區(source/drain regions)之間，以形成源極/汲極。在一示例性的製程中，虛置介電層1242通過化學氣相沉積(CVD)被毯覆式地沉積在工件1200的上方。然後，將用於作為虛置電極1244的一材料層毯覆式地沉積在虛置介電層1242的上方。然後，使用光學微影製程(photolithography processes)對虛 置介電層1242和作為虛置電極1244的材料層進行圖案化，以形成虛置閘極堆疊1240。在一些實施例中，虛置介電層1242可以包括氧化矽，虛置電極1244可以包括多晶矽(polysilicon)。
參照第25I圖，方法1100包括步驟1116，其中是選擇性地去除部分的虛置閘極堆疊1240以及所選擇的鰭形結構1210。切割多晶矽(cut poly；CPO)製程可以用於去除部分的虛置閘極堆疊1240。切割多晶矽(CPO)製程可以包括在虛置閘極堆疊1240上方形成一圖案化遮罩(patterned mask)，此圖案化遮罩具有開口(openings)以暴露出在切割多晶矽(CPO)製程期間要去除的區域。切割多晶矽(CPO)製程可以是選擇性的濕式蝕刻製程、選擇性的乾式蝕刻製程、或前述製程的組合。在所描述的實施例中，選擇性的蝕刻製程是非等向性蝕刻(anisotropic etching)，其沿著Z方向選擇性的去除虛置介電層1242和虛置電極1244，而大致上沒有沿著Y方向蝕刻虛置介電層1242和虛置電極1244，並且大致上沒有沿著Z方向或沿著Y方向蝕刻第三介電層1232。切割多晶矽(CPO)製程導致在選擇的鰭形結構1210的上方形成溝槽(trenches)1262，並且在選擇的介電鰭部1224上方形成溝槽1263。在進行切割多晶矽(CPO)製程之後，選擇的鰭形結構1210的一頂部是暴露在溝槽1262中，並且包括第三介電層1232的介電鰭部的一頂部是暴露在溝槽1263中。在所描述的實施例中，溝槽1262是形成在外部的鰭形結構(outer fin-shaped structures)1210之上，並且溝槽1263形成在中心的介電鰭部(center dielectric fin)1224之上。這是為了說明實施例的目的，而不是為了限制請求項範圍的內容。如圖所示，溝槽1263具有與選擇的介電鰭部1224的第三介電層(又可稱為頂部介電層)1232相同的寬度。然而，在一些實施例中，溝槽1263可以具有比頂部介電層1232更小的寬度。在一些實施例中，溝槽1263的一頂部可以比溝 槽1263的一底部具有更大的寬度，如第26圖所示。也就是說，由於蝕刻製程，溝槽1263的開口可以比頂部介電層1232要寬，並且溝槽1263的底部可以比頂部介電層1232要窄。頂部介電層1232可作為一蝕刻停止件(etch stop)，以避免蝕刻溝槽1263下方的介電鰭部1224的任一側上的虛置閘極堆疊1240。
通道蝕刻製程(channel etching process)可用於進一步的蝕刻溝槽1262，以去除暴露出的鰭形結構1210。此通道蝕刻製程可以是選擇性的濕式蝕刻製程、選擇性的乾式蝕刻製程、或前述製程的組合。暴露出的鰭形結構1210可以使用合適的製程來進行蝕刻，例如使用上面關於第25B圖所述的製程進行蝕刻。通道蝕刻製程係對選定的鰭形結構1210進行蝕刻，去除犧牲層1206、通道層1208以及包覆層1226，並暴露出基底1202的頂表面，而大致上不蝕刻虛置閘極堆疊1240、介電鰭部1224和隔離部件(例如淺溝槽隔離(STI))1216。由於去除了包覆層1226，溝槽1262可以在隔離部件(例如淺溝槽隔離(STI))1216的頂表面的上方具有一較寬的頂部部分，而在隔離部件(例如淺溝槽隔離(STI))1216的頂表面的下方具有一較窄的底部部分。
在一些實施例中，切割多晶矽(CPO)製程和通道蝕刻製程可以是作為單獨的製程來進行。在所描述的實施例中，切割多晶矽(CPO)製程和通道蝕刻製程係如同單一製程而進行。通過蝕刻穿過第三介電層1232而一起進行切割多晶矽(CPO)製程和通道蝕刻製程可以降低切割失敗的風險。在蝕刻製程完成之後，溝槽1262是具有高度H1，此高度H1是從基底1202的頂表面到虛置閘極結構1240的頂表面的距離。高度H1是在大約1100奈米(nm)至大約1150奈米(nm)。溝槽1263則是具有高度H2，此高度H2是從介電鰭部1224的頂表面到虛置閘極結構1240的頂表面的距離。高度H2是在大約50奈米(nm)至大約75奈米(nm)。合併的 切割多晶矽(CPO)製程和通道蝕刻製程可以在短通道裝置上同時進行，也可以在長通道裝置上同時進行。
參照第25J圖，方法1100包括步驟1118，其中在溝槽1262和溝槽1263中形成切割多晶矽在氧化物定義邊緣上(CPODE)結構1264。切割多晶矽在氧化物定義邊緣上(CPODE)結構1264是提供了各個多橋通道(MBC)電晶體之間以及/或在多橋通道(MBC)電晶體的群組之間的閘極隔離(gate isolation)。切割多晶矽在氧化物定義邊緣上(CPODE)結構1264是進一步用在未來製程中，以擴大金屬閘極回蝕刻(metal gate etching back；MGEB)製程的窗口。由於通道區的尺寸不同，短通道裝置的金屬閘極回蝕刻(MGEB)製程的窗口可能與長通道裝置的金屬閘極回蝕刻(MGEB)製程的窗口不同。與長通道裝置相比，製程窗口的差異可能導致在短通道裝置中的蝕刻速率不同。不同的蝕刻速率可能會導致故障，例如造成金屬閘極之間的短路。根據本揭露提出的方法1100所形成的切割多晶矽在氧化物定義邊緣上(CPODE)結構1264，是提供了比單獨的介電鰭部1224更高的隔離結構。這種增加的高度是擴大了用於短通道和長通道的多橋通道(MBC)電晶體的未來金屬閘極回蝕刻(MGEB)製程的製程窗口，以提供改善的負載和製程控制。
切割多晶矽在氧化物定義邊緣上(CPODE)結構1264可以包括介電質或絕緣材料。可以沉積一介電材料，並且通過一化學機械研磨(CMP)製程對介電材料進行平坦化，以在溝槽1262和1263中形成切割多晶矽在氧化物定義邊緣上(CPODE)結構1264。可以使用高密度電漿化學氣相沉積(HDPCVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、或者一合適的沉積技術來沉積用於切割多晶矽在氧化物定義邊緣上(CPODE)結構1264的介電材料。在一些情況下，切割多 晶矽在氧化物定義邊緣上(CPODE)結構1264可以包括氧化矽、氮化矽、碳化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或一合適的介電材料。由於溝槽1262的形狀，填充溝槽1262的切割多晶矽在氧化物定義邊緣上(CPODE)結構1264也可以在隔離部件(例如淺溝槽隔離(STI))1216的頂表面上方具有一較寬的頂部，以及在隔離部件(例如淺溝槽隔離(STI))1216的頂表面下方具有一較窄的底部。
參照第25K圖和第25L圖，方法1100包括步驟1120，其中是選擇性的去除虛置閘極堆疊1240和犧牲層1206。通過一選擇性蝕刻製程(selective etching process)以從工件1200去除虛置閘極堆疊1240。此選擇性蝕刻製程可以是一選擇性的濕式蝕刻製程、選擇性的乾式蝕刻製程、或前述製程的組合。在所描述的實施例中，選擇性蝕刻製程是選擇性的去除虛置介電層1242和虛置電極1244，而大致上不損壞通道層1208。虛置閘極疊層1240的去除會形成位於通道區上方的閘極溝槽1266。在去除虛置閘極堆疊1240之後，通道區中的通道層1208、犧牲層1206和包覆層1226是暴露在閘極溝槽1266中。在步驟1120結束時，未被切割多晶矽在氧化物定義邊緣上(CPODE)結構1264覆蓋的介電鰭部1224的突出部分(protruding portions)，特別是第三介電層1232，可以在通道區中被回蝕，如第25K圖所示。之後，在步驟1120中係包括從閘極溝槽1266選擇性的去除犧牲層1206和包覆層1226，以釋放通道層1208，如第25L圖所示。步驟1120結束時，釋放的通道層1208也可稱為通道構件1208。在通道構件1208類似於一片材或奈米片材(nanosheet)的所示出的實施例中，此通道構件釋放製程(channel member release process)也可以稱為一片材形成製程(sheet formation process)。此些通道構件1208是沿著Z方向垂直堆疊。所有的通道構件1208與介電鰭部1224係間隔開由 包覆層1226所保留的距離。犧牲層1206和包覆層1226的選擇性去除可以通過選擇性乾式蝕刻、選擇性濕式蝕刻、或是其他選擇性去除蝕刻製程而進行。在一些實施例中，選擇性濕式蝕刻係使用包括氫氧化銨(NH4OH)、氟化氫(HF)、過氧化氫(H2O2)、或前述的組合(例如，一APM蝕刻包括氫氧化銨-過氧化氫-水的混合物)。在一些替代性的實施例中，選擇性去除是包括矽鍺的氧化(silicon germanium oxidation)，然後將矽鍺氧化物去除。例如，可以通過臭氧清潔(ozone clean)而提供氧化，然後通過使用例如氫氧化銨(NH4OH)的蝕刻劑以去除矽鍺氧化物。隨著從通道區去除犧牲層1206和包覆層1226，介電鰭部1224、通道構件1208、基底1202的頂表面和隔離部件1216是暴露在閘極溝槽1266中。
參照第25M圖所示，方法1100包括步驟1122，其中通過從第二介電層1230的側壁以選擇性的去除外部的介電層，亦即第一介電層1228，以減薄介電鰭部1224的寬度。介電鰭部1224的減薄可以提供更大的閘極溝槽的體積(a larger gate trench volume)，如此有助於在待形成的功能性的閘極結構中沉積各種介電層和金屬層。通過一選擇性蝕刻製程，以從通道區去除暴露在閘極溝槽1266中的第一介電層1228。此選擇性蝕刻製程可以是一選擇性的濕式蝕刻製程、選擇性的乾式蝕刻製程、或前述製程的組合。在所描述的實施例中，選擇性蝕刻製程係選擇性的去除第一介電層1228，而大致上不損傷第二介電層1230。在一些情況下，第三介電層1232可能也會有一些蝕刻損失(etching loss)，使得第三介電層1232的寬度變得小於其下方的第二介電層1230的寬度，以及小於其上方的切割多晶矽在氧化物定義邊緣上(CPODE)結構1264的寬度。如第25M圖所示，設置在第二介電層1230和切割多晶矽在氧化物定義邊緣上(CPODE)結構1264之間的第一介電層1228的一些部分可以留下，因為它們對於蝕刻劑的暴露面積較小 而因此蝕刻速率較小。類似地，設置在第二介電層1230和隔離部件(例如淺溝槽隔離(STI))1216之間的第一介電層1228的一些部分也可以留下。
參照第25N圖、第25O圖和第25P圖，方法1100包括步驟1124，其中在閘極溝槽1266中形成閘極結構(gate structures)1270(也稱為功能性的閘極結構1270或金屬閘極結構1270)，以與每個通道構件1208接合。閘極結構1270包括設置在通道構件1208上的一界面層(interfacial layer)1271、設置在界面層1271上的一高介電常數之介電層1272、以及位於高介電常數之介電層1272上方的閘極電極層(gate electrode layer)1274。界面層1271和高介電常數之介電層1272共同稱為一閘極介電層(gate dielectric layer)。界面層1271可以包括氧化矽，並且可以是因為一預清潔製程(pre-clean process)的結果而形成的氧化矽。一個示例性的預清潔過程可以包括使用RCA SC-1(包括氨、過氧化氫和水)以及/或使用RCA SC-2(包括鹽酸、過氧化氫和水)。預清潔製程係使通道構件1208的暴露的半導體表面氧化，而形成前述之界面層。亦即，隔離部件1216的暴露的介電表面可以不被界面層1271覆蓋。然後，使用原子層沉積(ALD)、化學氣相沉積(CVD)、以及/或其他合適的方法，以在界面層1271的上方沉積高介電常數之介電層1272。高介電常數之介電層1272還覆蓋了隔離部件1216的暴露表面。高介電常數之介電層1272包括高介電常數之介電材料。在一個實施例中，高介電常數之介電層1272可以包括氧化鉿(hafnium oxide)。或者，在其他實施例中，高介電常數之介電層1272可以包括其他高介電常數之介電材料，例如氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta2O5)、矽酸鉿(HfSiO4)、二氧化鋯(ZrO2)、天然鋯石英砂(或稱鋯英石；ZrSiO2)、氧化鑭(La2O3)、氧化鋁(Al2O3)、一氧化鋯(ZrO)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3；STO)、鈦酸鋇(BaTiO3；BTO)、鋯酸鋇(BaZrO)、氧化 鑭鉿(HfLaO)、氧化鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、鈦酸鍶鋇((Ba,Sr)TiO3；BST)、氮化矽(SiN)、氮氧化矽(SiON)、前述材料的組合、或是其他合適的材料。
在形成高介電常數之介電層1272之後，閘極電極層1274沉積在高介電常數之介電層1272的上方，如第25O圖所示。閘極電極層1274可以是一多層結構，此多層結構包括至少一個功函數層(work function layer)和一金屬填充層(metal fill layer)。舉例來說，前述的至少一個功函數層可以包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鋁鈦(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鋁鉭(TaAlN)、碳化鋁鉭(TaAlC)、氮碳化鉭(TaCN)或碳化鉭(TaC)。前述的金屬填充層可以包括鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、氮化矽鉭(TaSiN)、銅(Cu)、其他難熔金屬(refractory metals)、或其他合適的金屬材料、或前述材料的組合。在各種實施例中，閘極電極層1274可以通過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸發、或其他合適的製程而形成。如第25O圖所示，閘極結構1270被沉積為一聯合閘極結構(joint gate structure)，其填充閘極溝槽1266並且覆蓋了切割多晶矽在氧化物定義邊緣上(CPODE)結構1264的頂表面。在一後續步驟中，如第25P圖所示，是進行金屬閘極回蝕刻製程，以使閘極結構1270下凹，直到它們低於切割多晶矽在氧化物定義邊緣上(CPODE)結構1264的底表面。在一些實施例中，閘極結構1270的頂表面可以下凹至低於介電鰭部1224的頂表面。介電鰭部1224係提供相鄰的閘極結構1270和切割多晶矽在氧化物定義邊緣上(CPODE)結構1264之間的電性隔離，以增加金屬閘極回蝕刻製程(metal gate etch back process)的製程窗口。前述製程窗口的增加可以降低蝕刻過多材料和暴露出頂部通道層1208的機會，或是降低未蝕刻足 夠材料而導致相鄰的多橋通道(MBC)電晶體之間短路的機會。此外，短通道裝置和長通道裝置之間的製程窗口差異亦可減少，並且製程窗口可能重疊。這可以允許同時在短通道裝置和長通道裝置上進行金屬閘極回蝕刻處理。可以使用一選擇性濕式蝕刻製程以進行閘極結構1270的回蝕刻，此選擇性濕式蝕刻製程使用包括硝酸、鹽酸、硫酸、氫氧化銨、過氧化氫、或前述的組合。在所描述的實施例中，每個通道構件1208是被相應的閘極結構1270包圍。在所描述的實施例中，閘極結構1270是形成在介電鰭部1224的一頂部部分的上方，並且與切割多晶矽在氧化物定義邊緣上(CPODE)結構1264相鄰。由這種配置所提供的尺寸增加的閘極結構1270，可以改善電晶體的閘極控制。
參照第26圖，其繪示了根據本揭露的一些實施例的裝置1300，且此裝置1300可以根據方法1100的步驟形成。裝置1300包括一基底1202、通道層1208、介電鰭部1224、切割多晶矽在氧化物定義邊緣上(CPODE)結構1264以及圍繞通道層1208的金屬閘極結構1270。介電鰭部1224將各個多橋通道(MBC)電晶體分隔開，各多橋通道(MBC)電晶體如通道層1208和金屬閘結構1270所示。如圖所示，金屬閘極結構1270的頂表面下凹以低於介電鰭部1224的頂表面的下方。在一些實施例中，形成在介電鰭部上方的切割多晶矽在氧化物定義邊緣上(CPODE)結構1264可以在隨後的蝕刻製程期間被部分蝕刻，從而產生錐形的CPODE結構1264。CPODE結構1264的頂部部分沿著Y方向係具有寬度W12。此寬度W12可以是大約20nm至大約30nm。CPODE結構1264的底部部分沿著Y方向係具有寬度W13。此寬度W13可以是大約15nm至大約25nm。介電鰭片1224的一頂部部分沿著Y方向係具有寬度W14。此寬度W14可以是大約15nm至大約35nm。如上所述，CPODE結構1264和介電鰭片1224的排列是由用於形成CPODE 結構1264的蝕刻製程所引起的。這可能導致寬度W12大於寬度W13，並且寬度W13更小於寬度W14。在一些實施例中，寬度W12可以大於寬度W14。在一些其他的實施例中，寬度W12可以等於或小於寬度W14。
在一個示例性的方面，本揭露提供了一種半導體裝置的形成方法。此方法包括形成從一基底突出的一第一半導體鰭部(first semiconductor fin)和一第二半導體鰭部(second semiconductor fin)，其中前述第一半導體鰭部和前述第二半導體鰭部中的每一個係包括交替設置的通道層(channel layers)和非通道層(non-channel layers)的一堆疊；在前述第一半導體鰭部和前述第二半導體鰭部之間形成一介電頭盔(dielectric helmet)，且前述介電頭盔從前述第一半導體鰭部和前述第二半導體鰭部突出；在前述介電頭盔上形成一虛置閘極堆疊(dummy gate stack)；圖案化前述虛置閘極堆疊，以暴露出一部分的前述介電頭盔；去除前述介電頭盔的暴露出的部分；形成一金屬閘極結構(metal gate structure)以取代前述虛置閘極堆疊和前述非通道層，使得前述介電頭盔的一留下部分係分隔位於前述第一半導體鰭部和前述第二半導體鰭部之間的前述金屬閘極結構；以及在前述金屬閘極結構的一部分的上方形成一接觸部件(contact feature)。前述接觸部件的一側壁是位於前述第一半導體鰭部或前述第二半導體鰭部其中之一與前述介電頭盔的前述留下部分之間。在一些實施例中，上述半導體裝置的形成方法還包括在圖案化前述虛置閘極堆疊之前，在前述第一半導體鰭部和前述第二半導體鰭部中係形成源極/汲極部件(source/drain(S/D)features)；以及使前述金屬閘極結構相對於前述介電頭盔下凹，使得前述介電頭盔從前述金屬閘極結構突出，並且前述介電頭盔分隔前述金屬閘極結構。在一些實施例中，上述半導體裝置的形成方法還包括在前述凹陷的金屬閘極結構的上方形成一介電層 (dielectric layer)，使得前述接觸部件係延伸穿過前述介電層以直接接觸前述金屬閘極結構的前述部分。在一些實施例中，根據上述半導體裝置的形成方法，前述第一半導體鰭部和前述第二半導體鰭部的底部部分是由第一隔離結構(first isolation structures)分隔開來，且其中形成前述介電頭盔係包括：在前述第一隔離結構的上方形成第二隔離結構(second isolation structures)以填充前述第一半導體鰭部和前述第二半導體鰭部之間的空間；下凹前述第二隔離結構使其相對於前述第一半導體鰭部和前述第二半導體鰭部凹陷；以及在前述凹陷的第二隔離結構的上方形成前述介電頭盔。在一些實施例中，根據上述半導體裝置的形成方法，前述接觸部件是形成在前述凹陷的第二隔離結構的一部分的上方。在一些實施例中，根據上述半導體裝置的形成方法，前述的圖案化前述虛置閘極堆疊係包括：形成一圖案化遮罩(patterned mask)以暴露出前述虛置閘極堆疊的部分，其中前述圖案化遮罩的一寬度係小於前述介電頭盔的一寬度；去除前述虛置閘極堆疊的此些暴露部分，以暴露出前述介電頭盔的前述部分；以及去除前述圖案化遮罩，以暴露出設置在前述介電頭盔的留下部分的上方的前述虛置閘極堆疊的留下部分。在一些實施例中，根據上述半導體裝置的形成方法，形成前述第一半導體鰭部和前述第二半導體鰭部包括沿著前述第一半導體鰭部和前述第二半導體鰭部的每一個的側壁形成一包覆層(cladding layer)，其中形成前述金屬閘極結構以替代前述包覆層，且其中前述接觸部件(contact feature)是設置在替代前述包覆層而形成的前述金屬閘極結構的一部分的上方。
在另一方面，本揭露是提供了一種半導體裝置的形成方法。此方法包括形成從一基底突出的一半導體鰭部(semiconductor fin)，其中前述半導體鰭部包括設置的通道層(channel layers)和非通道層(non-channel layers)的一堆疊 (stack)；沿著前述半導體鰭部的一側壁形成一包覆層(cladding layer)；沿著前述包覆層形成一隔離結構(isolation structure)；在前述隔離結構的上方形成一介電頭盔(dielectric helmet)，使得前述介電頭盔從前述半導體鰭部突出；在前述介電頭盔的上方形成一虛置閘極堆疊(dummy gate stack)；蝕刻前述虛置閘極堆疊，以暴露出前述介電頭盔的一部分；去除前述介電頭盔的前述暴露部分，以暴露出前述隔離結構的一部分；形成一金屬閘極結構(metal gate structure)。前述方法中，金屬閘極結構的一第一部分係替代前述虛置閘極堆疊，前述金屬閘極結構的一第二部分係替代前述非通道層，以及前述金屬閘極結構的一第三部分係替代前述包覆層。其中前述介電頭盔的一留下部分係定義前述金屬閘極結構的一側壁。前述形成方法還包括形成與前述金屬閘極結構接觸的一閘極接觸(gate contact)。前述閘極接觸係形成於前述金屬閘極結構的前述第三部分的上方。在一些實施例中，根據上述半導體裝置的形成方法，前述金屬閘極結構包括形成在前述隔離結構的前述暴露部分上方的一第四部分(fourth portion)。且前述閘極接觸是形成在前述金屬閘極結構的前述第四部分的上方。在一些實施例中，上述半導體裝置的形成方法更包括使前述金屬閘極結構凹陷，使得前述介電頭盔的留下部分從前述凹陷的金屬閘極結構突出；以及在前述凹陷的金屬閘極結構的上方形成一介電層，使得前述閘極接觸形成在前述介電層中。在一些實施例中，上述半導體裝置的形成方法更包括在前述閘極接觸的上方形成一金屬層。在一些實施例中，根據上述半導體裝置的形成方法，其中蝕刻前述虛置閘極堆疊係包括：在前述虛置閘極堆疊的上方形成一圖案化遮罩元件(patterned masking element)，其中前述圖案化遮罩元件的一寬度小於前述介電頭盔的一寬度；以及使用前述圖案化遮罩元件作為一蝕刻遮罩而蝕刻前述虛置閘極堆疊，以暴露出 前述介電頭盔的前述部分。在一些實施例中，根據上述半導體裝置的形成方法，其中去除前述介電頭盔的前述暴露部分包括：使用前述蝕刻的虛置閘極堆疊作為一蝕刻遮罩，以對前述介電頭盔進行蝕刻。在一些實施例中，根據上述半導體裝置的形成方法，其中前述圖案化遮罩元件的前述寬度與前述介電頭盔的前述寬度之間的一差值係小於前述介電頭盔的前述留下部分的一寬度。
在另一方面，本揭露是提供了一種半導體裝置的形成方法。此方法包括提供一工件(workpiece)，前述工件包括一基底、在前述基底的一第一部分上方的複數個第一通道構件、在前述基底的一第二部分上方的複數個第二通道構件、以及設置在前述第一通道構件和前述第二通道構件上方的一虛置閘極結構(dummy gate structure)；在前述第一通道構件和前述第二通道構件之間形成一第一介電鰭部(first dielectric fin)，且前述第一介電鰭部鄰近前述第一通道構件的一第一側(first side)；形成一第二介電鰭部(second dielectric fin)，前述第二介電鰭部相鄰於前述第一通道構件的相對的第二側；形成一第一溝槽(first trench)和一第二溝槽(second trench)作為相同製程的一部分，前述第一溝槽係暴露出前述第一介電鰭部，並且前述第二溝槽係相鄰於前述第二介電鰭部，並且前述第二溝槽暴露出前述基底；以及在前述第一溝槽中形成一第一介電結構(first dielectric structure)，並且在前述第二溝槽中形成一第二介電結構(second dielectric structure)。在一些實施例中，上述半導體裝置的形成方法更包括在前述第一通道構件、前述第二通道構件、前述第一介電鰭部以及前述第二介電鰭部的上方形成前述虛置閘極結構。在一些實施例中，根據上述半導體裝置的形成方法，其中形成前述第一溝槽還包括蝕刻穿過前述虛置閘極結構，以暴露出前述第一介電鰭部。在一些實施例中，根據上述半導體裝置的形成方法，其中形成前述第 二溝槽還包括蝕刻穿過前述虛置閘極結構，以暴露出前述第二通道構件的一頂表面；以及蝕刻穿過前述第二通道構件，以暴露出前述基底的一頂表面。在一些實施例中，上述半導體裝置的形成方法更包括去除前述虛置閘極結構；在前述第一通道構件的周圍和上方形成一金屬閘極堆疊(metal gate stack)，前述金屬閘極堆疊的一頂表面係在前述第一介電鰭部的一頂表面的上方延伸；以及使前述金屬閘極堆疊凹陷，使得前述金屬閘極堆疊的前述頂表面是與前述第一介電鰭部的前述頂表面齊平。在一些實施例中，上述半導體裝置的形成方法更包括在形成前述金屬閘極堆疊之前，係去除前述第二介電鰭部的一頂部部分，暴露出在前述第一介電鰭部的前述頂表面下方的前述第二介電鰭部的一頂表面。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法
102,104,106,108,110,112,114:步驟

Claims (10)

  1. 一種半導體裝置的形成方法，包括：形成從一基底突出的一第一半導體鰭部(first semiconductor fin)和一第二半導體鰭部(second semiconductor fin)，其中該第一半導體鰭部和該第二半導體鰭部中的每一個係包括交替設置的通道層(channel layers)和非通道層(non-channel layers)的一堆疊；在該第一半導體鰭部和該第二半導體鰭部之間形成一介電頭盔(dielectric helmet)，且該介電頭盔從該第一半導體鰭部和該第二半導體鰭部突出；在該介電頭盔上形成一虛置閘極堆疊(dummy gate stack)；圖案化該虛置閘極堆疊，以暴露出一部分的該介電頭盔；去除該介電頭盔的暴露出的該部分；形成一金屬閘極結構(metal gate structure)以取代該虛置閘極堆疊和該些非通道層，使得該介電頭盔的一留下部分分隔位於該第一半導體鰭部和該第二半導體鰭部之間的該金屬閘極結構；以及在該金屬閘極結構的一部分的上方形成一接觸部件(contact feature)，其中該接觸部件的一側壁是位於該第一半導體鰭部或該第二半導體鰭部其中之一與該介電頭盔的該留下部分之間。
  2. 如請求項1所述的半導體裝置的形成方法，還包括：在圖案化該虛置閘極堆疊之前，在該第一半導體鰭部和該第二半導體鰭部中係形成源極/汲極部件(source/drain(S/D)features)；使該金屬閘極結構相對於該介電頭盔下凹，使得該介電頭盔從該金屬閘極結構突出，並且該介電頭盔分隔該金屬閘極結構；以及 在該凹陷的金屬閘極結構的上方形成一介電層(dielectric layer)，使得該接觸部件係延伸穿過該介電層以直接接觸該金屬閘極結構的該部分。
  3. 如請求項1所述的半導體裝置的形成方法，其中該第一半導體鰭部和該第二半導體鰭部的底部部分是由第一隔離結構(first isolation structures)分隔開來，且其中形成該介電頭盔係包括：在該些第一隔離結構的上方形成第二隔離結構(second isolation structures)以填充該第一半導體鰭部和該第二半導體鰭部之間的空間；下凹該些第二隔離結構使其相對於該第一半導體鰭部和該第二半導體鰭部凹陷；以及在該些凹陷的第二隔離結構的上方形成該介電頭盔，其中，該接觸部件是形成在該些凹陷的第二隔離結構的一部分的上方。
  4. 如請求項1-3任一項所述的半導體裝置的形成方法，其中圖案化該虛置閘極堆疊係包括：形成一圖案化遮罩(patterned mask)以暴露出該虛置閘極堆疊的部分，其中該圖案化遮罩的一寬度係小於該介電頭盔的一寬度；去除該虛置閘極堆疊的該些暴露部分，以暴露出該介電頭盔的該部分；以及去除該圖案化遮罩，以暴露出設置在該介電頭盔的該留下部分的上方的該虛置閘極堆疊的該些留下部分。
  5. 一種半導體裝置的形成方法，包括：形成從一基底突出的一半導體鰭部(semiconductor fin)，其中該半導體鰭部包括設置的通道層(channel layers)和非通道層(non-channel layers)的一堆疊(stack)；沿著該半導體鰭部的一側壁形成一包覆層(cladding layer)； 沿著該包覆層形成一隔離結構(isolation structure)；在該隔離結構的上方形成一介電頭盔(dielectric helmet)，使得該介電頭盔從該半導體鰭部突出；在該介電頭盔的上方形成一虛置閘極堆疊(dummy gate stack)；蝕刻該虛置閘極堆疊，以暴露出該介電頭盔的一部分；去除該介電頭盔的該暴露部分，以暴露出該隔離結構的一部分；形成一金屬閘極結構(metal gate structure)，其中該金屬閘極結構的一第一部分係替代該虛置閘極堆疊，該金屬閘極結構的一第二部分係替代該些非通道層，以及該金屬閘極結構的一第三部分係替代該包覆層，且其中該介電頭盔的一留下部分係定義該金屬閘極結構的一側壁；以及形成一閘極接觸(gate contact)，該閘極接觸與該金屬閘極結構接觸，其中該閘極接觸係形成在該金屬閘極結構的該第三部分的上方。
  6. 如請求項5所述的半導體裝置的形成方法，更包括：使該金屬閘極結構凹陷，使得該介電頭盔的該留下部分從該凹陷的金屬閘極結構突出；以及在該凹陷的金屬閘極結構的上方形成一介電層，使得該閘極接觸形成在該介電層中。
  7. 如請求項5或6所述的半導體裝置的形成方法，其中蝕刻該虛置閘極堆疊係包括：在該虛置閘極堆疊的上方形成一圖案化遮罩元件(patterned masking element)，其中該圖案化遮罩元件的一寬度小於該介電頭盔的一寬度；以及使用該圖案化遮罩元件作為一蝕刻遮罩而蝕刻該虛置閘極堆疊，以暴露出該 介電頭盔的該部分，其中，該圖案化遮罩元件的該寬度與該介電頭盔的該寬度之間的一差值係小於該介電頭盔的該留下部分的一寬度。
  8. 一種半導體裝置的形成方法，包括：提供一工件(workpiece)，該工件是包括一基底(substrate)、在該基底的一第一部分上方的複數個第一通道構件、在該基底的一第二部分上方的複數個第二通道構件、以及設置在該些第一通道構件和該些第二通道構件上方的一虛置閘極結構(dummy gate structure)；在該些第一通道構件和該些第二通道構件之間形成一第一介電鰭部(first dielectric fin)，且該第一介電鰭部鄰近該些第一通道構件的一第一側(first side)；形成一第二介電鰭部(second dielectric fin)，該第二介電鰭部相鄰於該些第一通道構件的相對的第二側；形成一第一溝槽(first trench)和一第二溝槽(second trench)作為相同製程的一部分，該第一溝槽係暴露出該第一介電鰭部，並且該第二溝槽係相鄰於該第二介電鰭部，並且該第二溝槽暴露出該基底；以及在該第一溝槽中形成一第一介電結構(first dielectric structure)，並且在該第二溝槽中形成一第二介電結構(second dielectric structure)。
  9. 如請求項8所述的半導體裝置的形成方法，更包括：在該些第一通道構件、該些第二通道構件、該第一介電鰭部以及該第二介電鰭部的上方形成該虛置閘極結構，其中形成該第一溝槽還包括：蝕刻穿過該虛置閘極結構，以暴露出該第一介電鰭部；或 形成該第二溝槽還包括：蝕刻穿過該虛置閘極結構，以暴露出該些第二通道構件的一頂表面；以及蝕刻穿過該些第二通道構件，以暴露出該基底的一頂表面。
  10. 如請求項8或9所述的半導體裝置的形成方法，更包括：去除該虛置閘極結構；在該些第一通道構件的周圍和上方形成一金屬閘極堆疊(metal gate stack)，該金屬閘極堆疊的一頂表面係在該第一介電鰭部的一頂表面的上方延伸；以及使該金屬閘極堆疊凹陷，使得該金屬閘極堆疊的該頂表面是與該第一介電鰭部的該頂表面齊平，其中，在形成該金屬閘極堆疊之前，係去除該第二介電鰭部的一頂部部分，而暴露出在該第一介電鰭部的該頂表面下方的該第二介電鰭部的一頂表面。
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