TW202121698A - 半導體元件及其製造方法 - Google Patents

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Abstract

一種方法包括以下步驟：在半導體區上方形成虛設閘極堆疊；去除虛設閘極堆疊以在閘極間隔物之間形成溝槽；形成延伸到溝槽中的替代閘極介電層；及在替代閘極介電層上形成替代閘極電極。形成替代閘極電極包括沉積含金屬層。沉積含金屬層包括沉積具有第一平均晶粒尺寸的下部層，及在下部層上方沉積上部層。下部層及上部層由相同材料形成，且上部層具有大於第一平均晶粒尺寸的第二平均晶粒尺寸。源極區及汲極區形成在替代閘極電極的相對側上。

Description

作為射頻裝置的P型FINFET及其形成方法
無
金屬氧化物半導體(Metal-Oxide-Semiconductor, MOS)裝置通常包括金屬閘極，此金屬閘極被形成以解決常規多晶矽閘極中的多晶矽耗盡效應(poly-depletion effect)。多晶矽耗盡效應在所施加電場從靠近閘極介電層的閘極區掃除載流子時發生，從而形成耗盡層。在n摻雜多晶矽層中，耗盡層包括離子化非移動供體位點(non-mobile donor site)，其中在p摻雜多晶矽層中，耗盡層包括離子化非移動受體位點(non-mobile acceptor site)。耗盡效應導致有效閘極介電層厚度增加，使得更加難以在半導體的表面處產生反轉層(inversion layer)。
金屬閘極可包括複數個層，使得可滿足NMOS裝置及PMOS裝置的不同需求。金屬閘極的形成通常涉及：去除虛設閘極堆疊以形成溝槽；沉積延伸到溝槽中的複數個金屬層；形成金屬區以填充溝槽的剩餘部分；然後執行化學機械拋光(Chemical Mechanical Polish, CMP)製程以去除金屬層的過量部分。金屬層及金屬區的剩餘部分形成金屬閘極。
無
以下揭露提供許多不同實施例或實例以用於實現本揭露的不同特徵。下文描述組件及佈置的具體實例以簡化本揭露。當然，此等實例僅僅為實例，且不旨在具有限制性。例如，在以下描述中，第一特徵在第二特徵上方或上面的形成可包括將第一特徵及第二特徵形成為直接接觸的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複是為了簡單及清楚的目的，且本身並不決定所論述各種實施例及/或組態之間的關係。
另外，為便於描述，在本文中可使用空間相對術語(諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及類似者)來描述如圖中所例示的一個元件或特徵與另一種一或多個元件或一或多個特徵的關係。除了圖中所描繪的定向之外，空間相對術語意欲涵蓋裝置在使用中或操作中的不同定向。可以其他方式來定向設備(旋轉90度或以其他定向)，且同樣可相應地解釋本文所使用的空間相對描述詞。
提供了適合用作射頻(Radio-Frequency, RF)裝置的p型晶體管及形成方法。根據本揭露的一些實施例，形成用於p型晶體管的金屬(替代)閘極，p型晶體管用作RF裝置。金屬閘極包括由相同材料形成且具有不同晶粒尺寸的兩個含金屬(metal-containing)層。根據實施例，p型鰭式場效應(Fin Field-Effect, FinFET)的形成用作解釋本揭露的概念的實例。其他類型的晶體管，諸如p型平面晶體管、p型奈米片或奈米線晶體管、p型環繞閘極(Gate-All-Around, GAA)晶體管或類似者，亦可採用本揭露的概念。根據一些實施例例示了形成p型FinFET的中間階段。論述了一些實施例的一些變型。貫穿各種視圖及說明性實施例，相同附圖標號用於指定相同元件。儘管方法實施例可被論述為以特定次序執行，其他方法實施例可以任何邏輯次序執行。
第1圖至第6圖、第7A圖、第7B圖、第8A圖、第8B圖、第9圖至第13圖、第14A圖及第14B圖例示了根據本揭露的一些實施例的FinFET的形成中的中間階段的剖視圖及透視圖。此等圖所示的製程亦在第22圖所示的製程流程200中示意性地反映。
參考第1圖，提供了基板20。基板20可以是半導體基板，諸如塊狀半導體基板、絕緣體上半導體(Semiconductor-On-Insulator, SOI)基板或類似者，該半導體基板可以是摻雜的(例如，摻雜有p型或n型摻雜劑)或無摻雜的。半導體基板20可以是晶片10 (諸如矽晶片)的一部分。一般地，SOI基板是形成在絕緣體層上的一層半導體材料。絕緣體層可以是例如隱埋氧化物(Buried Oxide, BOX)層、氧化矽層或類似者。絕緣體層設置在基板上，通常是矽基板或玻璃基板。亦可使用其他基板，諸如多層基板或梯度基板(gradient substrate)。在一些實施例中，半導體基板20的半導體材料可包括：矽；鍺；化合物半導體，包括碳摻雜矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或它們的組合。
進一步參考第1圖，形成阱區22在基板20中。相應製程被例示為第22圖所示的製程流程200中的製程202。根據本揭露的一些實施例，阱區22是經由將p型雜質植入基板20中而形成的p型阱區，該p型雜質可以是硼、銦或類似者。根據本揭露的其他實施例，阱區22是經由將n型雜質植入基板20中而形成的n型阱區，此n型雜質可以是磷、砷或類似者。所得阱區22可延伸到基板20的頂表面。n型雜質濃度或p型雜質濃度可等於或小於1018 cm-3 ，諸如在約1017 cm-3 與約1018 cm-3 之間的範圍內。
參考第2圖，形成隔離區24以從基板20的頂表面延伸到基板20中。隔離區24另選地在下文被稱為淺溝槽隔離(Shallow Trench Isolation, STI)區。相應製程被例示為第22圖所示的製程流程200中的製程204。基板20在介於相鄰STI區24之間的部分被稱為半導體條帶26。為了形成STI區24，襯墊氧化物層28及硬膜層30形成在半導體基板20上，然後被圖案化。襯墊氧化物層28可以是由氧化矽形成的薄膜。根據本揭露的一些實施方案，襯墊氧化物層28在熱氧化製程中形成，其中半導體基板20的頂表面層被氧化。襯墊氧化物層28充當半導體基板20與硬膜層30之間的黏合層。襯墊氧化物層28亦可充當用於對硬膜層30進行蝕刻的蝕刻停止層。根據本揭露的一些實施例，硬膜層30由氮化矽例如使用低壓化學氣相沉積而形成。根據本揭露的其他實施例，硬膜層30藉由矽的熱氮化或等離子體增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition, PECVD)形成。光致抗蝕劑(未示出)形成在硬膜層30上，然後被圖案化。接著使用所圖案化光致抗蝕劑來圖案化硬膜層30為蝕刻膜以形成如第2圖所示的硬膜30。
接下來，圖案化硬膜層30用作蝕刻膜以對襯墊氧化物層28及基板20進行蝕刻，之後用一或多種介電材料填充基板20中的所得溝槽。執行平坦化製程(諸如化學機械拋光(Chemical Mechanical Polish, CMP)製程或機械研磨製程)以去除介電材料的過量部分，且一或多種介電材料的剩餘部分是STI區24。STI區24可包括內襯介電層(未示出)，該內襯介電層可以是經由基板20的表面層的熱氧化形成的熱氧化物。內襯介電層亦可以是使用例如原子層沉積(Atomic Layer Deposition, ALD)、高密度等離子體化學氣相沉積(High-Density Plasma Chemical Vapor Deposition, HDPCVD)或化學氣相沉積(Chemical Vapor Deposition, CVD)而形成的所沉積氧化矽層、氮化矽層或類似者。STI區24亦可包括內襯氧化物上方的介電材料，其中該介電材料可使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition, FCVD)、旋轉塗佈或類似者而形成。內襯介電層上方的介電材料可包括根據一些實施例的氧化矽。
硬膜層30的頂表面及STI區24的頂表面可以是彼此實質上水平的。半導體條帶26介於相鄰的STI區24之間。根據本揭露的一些實施例，半導體條帶26是原始基板20的部分，且因此半導體條帶26的材料與基板20的材料相同。根據本揭露的另選實施例，半導體條帶26是藉由以下方式形成的替代條帶：對基板20的介於STI區24之間的部分進行蝕刻以形成凹陷，以及執行外延(epitaxy)以在凹陷中再生長另一半導體材料。因此，半導體條帶26由不同於基板20的材料的半導體材料形成。根據一些實施例，半導體條帶26由鍺化矽、碳化矽或III-V化合物半導體材料形成。接著去除硬膜30。
參考第3圖，STI區24是凹陷的，使得半導體條帶26的頂部部分突出高於STI區24的剩餘部分的頂表面24A以形成突出的鰭36。相應製程被例示為第22圖所示的製程流程200中的製程206。亦去除襯墊氧化物28。蝕刻可使用乾蝕刻製程來執行，其中例如HF3 及NH3 用於蝕刻氣體。在蝕刻製程期間，可產生等離子體。亦可包括氬。根據本揭露的另選實施例，STI區24的凹陷化使用濕法蝕刻製程來執行。舉例來說，蝕刻化學品可包括例如HF。
在以上所例示的實施例中，鰭可藉由任何合適的方法被圖案化。例如，鰭可使用一或多個光刻製程(包括雙圖案化製程或多圖案化製程)被圖案化。一般地，雙圖案化製程或多圖案化製程結合了光刻製程及自對準製程，從而允許形成具有例如小於使用單次直接光刻製程獲得的節距的圖案。例如，在一個實施例中，犧牲層形成在基板上方且使用光刻製程被圖案化。使用自對準製程而形成間隔物在圖案化犧牲層旁邊。犧牲層接著被去除，且剩餘間隔物或芯軸接著可用於使鰭圖案化。
參考第4圖，虛設閘極堆疊38被形成以在(突出的)鰭36的頂表面及側壁上延伸。相應製程被例示為第22圖所示的製程流程200中的製程208。虛設閘極堆疊38可包括虛設閘極介電層40及虛設閘極介電層40上方的虛設閘極電極42。虛設閘極介電層40可由氧化矽或相似材料形成。虛設閘極電極42可例如使用多晶矽形成，且亦可使用其他材料。虛設閘極堆疊38中的每一者亦可包括虛設閘極電極42上方的一個(或複數個)硬膜層44。硬膜層44可由氮化矽、氧化矽、碳氮化矽或它們的多層形成。虛設閘極堆疊38可橫跨在單一個或複數個突出的鰭36及/或STI區24上方。虛設閘極堆疊38亦具有垂直於突出的鰭36的縱向方向的縱向方向。
接下來，閘極間隔物46形成在虛設閘極堆疊38的側壁上。相應製程亦被例示為第22圖所示的製程流程200中的製程208。根據本揭露的一些實施例，閘極間隔物46由一或多種低k介電材料(諸如多孔氮氧化矽、多孔碳氮化矽、多孔氧化矽或類似者)形成，且具有單層結構或具有複數個介電層的多層結構。閘極間隔物46的介電常數(k值)低於3.8，且可低於約3.0，例如，在約2.5與約3.0之間的範圍內。
執行蝕刻製程接著以對突出的鰭36的未由虛設閘極堆疊38及閘極間隔物46覆蓋的部分進行蝕刻，從而得到第5圖所示的結構。相應製程被例示為第22圖所示的製程流程200中的製程210。凹陷化可以是各向異性的，且因此鰭36於虛設閘極堆疊38及閘極間隔物46正下方的部分受到保護且不會被蝕刻。根據一些實施例，所凹陷半導體條帶26的頂表面可低於STI區24的頂表面24A。相應地形成凹陷50。凹陷50包含位於虛設閘極堆疊38的相對側上的部分及介於突出的鰭36的剩餘部分之間的部分。
接下來，外延區(源極區、汲極區) 54由以下方式形成：在凹陷50中選擇性地生長(經由外延)半導體材料，從而得到第6圖中的結構。相應製程被例示為第22圖所示的製程流程200中的製程212。例如，當所得FinFET是p型FinFET時，可生長硼摻雜鍺化矽(boron doped silicon germanium, SiGeB)、硼摻雜矽(boron-doped silicon, SiB)或類似者。根據本揭露的另選實施例，外延區54包含III-V化學物半導體，諸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合或其多層。在凹陷50填充外延區54之後，外延區54的進一步外延生長使外延區54水平地膨脹，且可形成晶面(facet)。外延區54的進一步生長亦可使相鄰外延區54彼此合併。可產生空隙(氣隙) 56。
在外延步驟之後，外延區54可進一步植入有p型雜質以形成源極區及汲極區，該源極區及該汲極區亦使用參考標號54來標示。根據本揭露的另選實施例，當外延區54在外延期間原位(in-situ)摻雜有p型雜質時略過植入步驟。
第7A圖例示了在接觸蝕刻停止層(Contact Etch Stop Layer, CESL) 58及內層介電層(Inter-Layer Dielectric, ILD) 60的形成之後結構的透視圖。相應製程被例示為第22圖所示的製程流程200中的製程214。CESL 58可由氮化矽、氧化矽、矽、碳氮化物或類似者形成，且可使用CVD、ALD或類似者而形成。ILD 60可包括使用例如FCVD、旋轉塗佈、CVD或另一沉積方法而形成的介電材料。ILD 60可由含氧介電材料形成，該含氧介電材料可以是基於氧化矽的材料，諸如氧化矽、磷矽玻璃(Phospho-Silicate Glass, PSG)、硼矽玻璃(Boro-Silicate Glass, BSG)、硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass, BPSG)或類似者。平坦化製程，諸如CMP製程或金屬掩膜製程可被執行以使ILD 60的頂表面、虛設閘極掩膜38及閘極間隔物46彼此平行。第7B圖例示了第7A圖所示的參考橫截面7B-7B。在第7B圖及後續剖視視圖中，示出STI區24的頂表面24A的平面，且突出的鰭36高於頂表面24A。
在如第7A圖及第7B圖所示的結構被形成之後，去除如第7A圖及第7B圖所示包括硬膜44、虛設閘極電極42及虛設閘極介電層40的虛設閘極堆疊38，從而形成如第8A圖及第8B圖所示的開口59。第8B圖例示了第8A圖所示的參考橫截面8B-8B。相應製程被例示為第22圖所示的製程流程200中的製程216。突出的鰭36的頂表面及側壁曝露於開口59。
接下來，參考第9圖，形成了閘極介電層61，該閘極介電層61延伸到開口59中且接觸突出的鰭36的頂表面及側壁。相應製程被例示為第22圖所示的製程流程200中的製程218。根據本揭露的一些實施例，閘極介電層61包括界面層(Interfacial Layer, IL) 62，該界面層62形成在突出的鰭36的所曝露頂表面及側壁表面上。IL 62可包括氧化物層(諸如氧化矽層)，該氧化物層經由突出的鰭36的熱氧化、化學氧化製程或沉積製程而形成。閘極介電層61亦可包括IL 62上方的高k介電層64。高k介電層64可由高k介電材料(包含Si、Hf、Zr、Pb、Sb、La或類似者)形成。例如，高k介電層64可由以下各項形成或包含以下各項：氧化鉿、氧化鑭、氧化鋁、氧化鋯、其組合、其多層或類似者。高k介電層64的厚度可在約10 Å與約40 Å之間的範圍內。高k介電材料的介電常數(k值)高於3.9，且可高於約7.0或更高。高k介電層64上覆於相應下的IL 62，且可接觸相應下伏的IL 62。高k介電層64被形成為共形層，且在突出的鰭36的側壁及閘極間隔物46的頂表面及側壁上延伸。根據本揭露的一些實施例，高k介電層64使用ALD、CVD或類似者而形成。
進一步參考第10圖，功函數層66經由沉積而形成。相應製程被例示為第22圖所示的製程流程200中的製程220。功函數層66可包括均質層，該均質層具有由相同材料形成的整體，或可包括由彼此不同的材料形成的複數個子層。功函數層66包括具有高於約4.5 eV的功函數的p功函數層。功函數可在約4.5 eV與約5.3 eV之間的範圍內。功函數層66可以是選自Ti、Ta、Cr、Ni、Mo、Cu、Zr、Zn、Fe、Sn或類似者的一或多種金屬的氮化物或氧化物。例如，功函數層66可以是或包含TiN層、碳氮化鎢 (tungsten carbon nitride, WCN)層或金屬層，該金屬層包含鎢、鋁、鈷或其合金或類似者。
根據一些實施例，功函數層66包括由相同材料形成且具有相同組成物或不同組成物的下部(子)層66A及上部(子)層66B。本說明書中，當這兩個層中的元素及元素的原子百分比中的兩者相同時，兩個層被稱為具有相同組成物。相反地，當兩個層具有不同元素及/或元素的不同原子百分比時，兩個層被稱為具有不同組成物。例如，當功函數層66由TiN形成時，當下部層66A及上部層66B中的兩者由TiN形成時，下部層66A及上部層66B在下部層66A的鈦的原子百分比與上部層66B中的鈦的原子百分比相同時具有相同組成物，且下部層66A中的氮的原子百分比與上部層66B中的氮的原子百分比相同。根據一些實施例，下部層66A及上部層66B由相同元素形成，且可具有相同組成物或不同組成物。下部層66A具有小於上部層66B的晶粒尺寸的晶粒尺寸。下部層66A的平均晶粒尺寸小於約5 nm，且上部層66B的平均晶粒尺寸在約3 nm與約500 nm之間的範圍內。上部層66B的平均晶粒尺寸對下部層66A的平均晶粒尺寸之比率大於1.0，或可大於約100，且可在約1 nm與約100 nm之間的範圍內。
下部層66A及上部層66B可經由共形沉積方法(諸如ALD、CVD或類似者)而被沉積。下部層66A及上部層66B的晶粒尺寸的差可經由調節沉積製程條件來達成，該些沉積製程條件包括但不限於晶片10的溫度、製程氣體的流率及沉積實的壓力、沉積速率等。例如，下部層66A可以在約300℃與約500℃之間的範圍內的更高溫度Temp1被沉積，且上部層66B可以在約250℃與約450℃之間的範圍內的更低溫度Temp2被沉積。更高溫度Temp1與更低溫度Temp2之間的差可大於約50℃，且可在約250℃與約500℃之間的範圍內。
根據一些實施例，下部層66A具有梯度晶粒尺寸，其中下部層66A的上部部分與下部層66A的相應下部部分相比具有逐漸變大的晶粒尺寸。梯度晶粒尺寸可藉由以下方式達成：逐漸地(分階段或連續地)調節形成下部層66A時的製程條件，例如，逐漸地減少晶片溫度及/或逐漸地增加沉積速率等。另一方面，上部層66B具有一致的晶粒尺寸(上部層66B的不同子層中無任何可區別改變)。
根據一些實施例，相同製程氣體(前驅物)用於下部層66A及上部層66B的形成。此外，下部層66A的形成中的不同製程氣體之流率比率可等於或不同於上部層66B的形成中的對應製程氣體之對應流率比率。例如，當使用CVD形成TiN時，可使用TiCl4 及NH3 。下部層66A的形成中的TiCl4 的流率對NH3 的流率之比率可等於或不同於上部層66B的形成中的TiCl4 的流率對NH3 的流率之流率比率。
藉由具有相同材料(具有相同組成物或不同組成物)的兩個層形成功函數層66，具有更小晶粒尺寸的下部層66A適合充當晶種層以用於形成上部層66B。然而，具有更小晶粒尺寸的下部層66A具有相對高的片電阻(sheet resistance)，這對所得晶體管的速度產生不利地影響。因此，形成具有更大晶粒的上部層66B且因此具有更低片電阻以提高性能。根據一些實施例，上部層66B的片電阻比下部層66A的片電阻小1.0，且可在約0.2與約0.9之間的範圍內。
根據一些實施例，功函數層66的厚度可在約10 Å與約40 Å之間的範圍內。為了最大化減少功函數層66的總體片電阻的益處，上部層66B可比下部層66A更厚。例如，上部層66B的厚度T2對下部層66A的厚度T1之比率可大於2、大於3或類似者。在其他實施例中，厚度T2可等於或小於厚度T1。
參考第11圖，形成了膠合層(有時被稱為阻擋層) 68。相應製程亦被例示為第22圖所示的製程流程200中的製程222。膠合層68可以是含金屬層，該含金屬層根據一些實施例可由TiN、TaN或類似者形成。根據一些實施例，膠合層66使用ALD、CVD或類似者而形成。
第11圖及第12圖例示了完全填充開口59的主金屬層70的形成。主金屬層70可包括均質層，該均質層具有由相同材料形成的整體，或可包括由彼此不同的材料形成的複數個子層。主金屬層70可包括下部層70A及上部層70B，下部層70A及上部層70B由相同材料(包括相同元素)形成且具有相同組成物或不同組成物。根據一些實施例，主金屬層70的形成包括沉積下部層70A，然後進行沉積製程以形成上部層70B。此外，主金屬層70可具有高於4.5 eV的p型功函數，且功函數可在約4.5 eV與約5.3 eV之間的範圍內。主金屬層70的材料亦是低電阻導電材料(該低電阻導電材料可以是金屬)。根據一些實施例，主金屬層70由以下各項形成或包含以下各項：鎢、鋁、鈷或它們的合金。在使用鎢的實例中，製程氣體可包括WF6 及H2 ，且可使用一些載氣(carrier gas)，諸如氬。根據一些實施例，主金屬層70與高k介電層64的距離S1足夠小(例如，小於約80 Å，使得主金屬層70的下部部分可充當FinFET的功函數層的一部分)。根據另選實施例，距離S1大於約80 Å，使得主金屬層70不再具有功函數層的功能。
參考第11圖，沉積下部(子)層70A。相應製程被例示為第22圖所示的製程流程200中的製程224。參考第12圖，沉積上部(子)層70B。相應製程被例示為第22圖所示的製程流程200中的製程226。下部層70A及上部層70B可經由沉積方法(諸如ALD、CVD、等離子體增強CVD (Plasma Enhanced CVD, PECVD)或類似者)而被沉積。根據一些實施例，下部層70A具有小於上部層70B的晶粒尺寸的晶粒尺寸。相應晶粒尺寸在第15圖中示意性地例示。根據一些實施例，下部層70A的平均晶粒尺寸小於約5 nm，且上部層70B的平均晶粒尺寸在約3 nm與約500 nm之間的範圍內。上部層70B的平均晶粒尺寸對下部層70A的平均晶粒尺寸之比率大於0.5，或可大於約100，且可在約0.5 nm與約500 nm之間的範圍內。形成具有更大晶粒尺寸的上部層可減少相應FinFET的片電阻。另選地，下部層70A的晶粒尺寸可等於或大於功函數層66的上部層66B的晶粒尺寸。
下部層70A與上部層70B的不同晶粒尺寸可經由調節沉積製程條件來達成，該些沉積製程條件諸如晶片10的溫度、製程的流率及沉積時的壓力、沉積速率等。例如，下部層70A可以在約300℃與約500℃之間的範圍內的更高溫度Temp3被沉積，且上部層70B可以在約250℃與約450℃之間的範圍內的更低溫度Temp4被沉積。更高溫度Temp3與更低溫度Temp4之間的差可大於約50℃，且可在約250℃與約500℃之間的範圍內。
根據一些實施例，下部層70A具有梯度晶粒尺寸，其中下部層70A的上部部分與下部層70A的相應下部部分相比具有逐漸變大的晶粒尺寸。梯度晶粒尺寸可藉由以下方式達成：逐漸地(分階段或連續地)調節形成下部層70A時的製程條件，例如，逐漸地減少晶片溫度及/或逐漸地增加沉積速率等。另一方面，上部層70B具有一致的晶粒尺寸(上部層70B的不同子層中無任何可區別改變)。
藉由用由相同材料(具有相同組成物或不同組成物)形成的兩個層形成主金屬層70，具有更小晶粒尺寸的下部層70A適合充當用於上部層70B的晶種層。然而，具有更小晶粒尺寸的下部層70A具有相對高的片電阻，這會不利地影響所得晶體管的速度。因此，具有更大晶粒的上部層70B形成，因此具有更低片電阻，該更低片電阻可例如在約10 nΩ與約70 nΩ·m之間的範圍內。根據一些實施例，上部層70B的片電阻比下部層70A的片電阻小於1.0，且可在約0.2與約0.9之間的範圍內。
根據一些實施例，上部層70B比下部層70A更厚。例如，上部層70B的厚度T4對下部層70A的厚度T3之比率可大於2、大於3或類似者。根據其他實施例，厚度T4可等於或小於厚度T3。
在形成主金屬層70之後，執行平坦化製程(諸如化學機械拋光(Chemical Mechanical Polish, CMP)製程或機械拋光製程)以去除所沉積層的過量部分。相應製程被例示為第22圖所示的製程流程200中的製程228。如第13圖所示，層在高k介電層上方的剩餘部分形成閘極堆疊74，該閘極堆疊74包括閘極介電層61及替代閘極電極72。替代閘極電極72可進一步包括功函數層66、膠合層68及主金屬層70。
根據另選實施例，功函數層66不含子層，而主金屬層70具有由相同材料但不同晶粒尺寸形成的子層，而不是使功函數層66及主金屬層70兩者具有由相同材料但不同晶粒尺寸形成的子層。
根據又另選實施例，略過功函數層66及膠合層68的形成。實際上，主金屬層70直接形成在高k介電層64上且與高k介電層64處於物理接觸。主金屬層70因此充當功函數及上覆填充金屬兩者。根據此等實施例，主金屬層70包括由相同材料(具有相同組成物或不同組成物)形成且具有不同晶粒的兩個子層。可對參考第11圖及第12圖的論述進行參考而發現根據此等實施例的對應主金屬層70的材料及形成製程的細節。
隨後，執行回蝕製程以使閘極堆疊74凹陷，使得溝槽形成在相對閘極間隔物46之間。接下來，用介電材料填充溝槽以形成介電區76，如亦在第13圖中示出。相應製程被例示為第22圖所示的製程流程200中的製程230。介電區76由介電材料形成，該介電材料諸如氮化矽、多孔氮氧化矽、碳氧化矽或類似者。介電區76亦被平坦化，使得該介電區76的頂表面與ILD 60的頂表面共面。
第14A圖例示了ILD 78、閘極接觸插塞80、源極/汲極矽化物區82及源極/汲極接觸插塞84的形成。相應製程被例示為第22圖所示的製程流程200中的製程232。ILD 78由選自用於形成ILD 60的候選材料之相同群的介電材料形成。源極/汲極接觸插塞84的形成包括藉由以下方式形成接觸開口：蝕刻ILD 78及ILD 60以曝露CESL 58的下伏部分，然後蝕刻CESL 58的曝露部分以揭示出外延區54。在後續製程中，金屬層(諸如Ti層)被沉積以延伸到接觸開口中。可沉積擴散屏障層(諸如TiN層) 81。接著執行退火製程以使金屬層與外延區54的頂部部分反應以形成矽化物區82。接著將填充金屬材料83 (諸如銅、鎢、鋁、鈷或類似者)填充到接觸開口中，之後進行平坦化以去除過量材料，從而得到源極/汲極接觸插塞84。閘極接觸插塞80的形成可包括蝕刻ILD 78及介電區76以形成閘極電極72，及在對應開口中形成閘極接觸插塞80。閘極接觸插塞80亦可包括擴散屏障層81 (諸如氮化鈦)及擴散屏障層81上方的填充金屬材料83 (諸如銅、鎢、鋁、鈷或類似者)。閘極接觸插塞80及源極/汲極接觸插塞84可共享一些沉積製程(諸如填充金屬材料83的沉積)及平坦化製程而形成。因此形成了FinFET 90。
第14B圖例示了根據另選實施例的FinFET 90。此等實施例類似於如第14A圖所示的實施例，除了未形成如第14A圖所示的功函數層66及膠合層68之外。而是，主金屬層70 (該主金屬層70包括下部層70A及上部層70B)與高k介電層64處於物理接觸。主金屬層70具有p型功函數，因此主金屬層70的下部部分充當功函數層。
根據一些實施例，源極/汲極接觸插塞84及閘極接觸插塞80中的填充金屬材料83亦包括由相同材料(具有相同元素)形成且具有相同組成物或不同組成物的兩個子層。而且，下部層83A可具有比上部層83B更小的平均晶粒尺寸。相應晶粒尺寸在第15圖中示意性地例示。形成製程可類似於主金屬層70的形成製程。而且，下部層83A及上部層84B的晶粒尺寸及相對厚度的範圍亦可分別類似於下部層70A及上部層70B的晶粒尺寸及相對厚度的範圍。
根據一些實施例，如第14A圖及第14B圖所示的FinFET 90可用於形成在RF電路中使用的RF裝置。RF裝置在高頻率下工作，該高頻率諸如在約100 kHz與約300 GHz之間或約1GHz與約300 GHz之間的範圍內。常規地，n型晶體管用作RF裝置，而p型晶體管由於速度不夠快而無法用作RF裝置。根據一些實施例，藉由減少閘極電極及接觸插塞的片電阻，p型FinFET 90可用作RF裝置。第16圖例示了用於形成RF裝置的突出的鰭36 (包括36A及36B)及虛設閘極堆疊38 (包括38A、38B及38C)的佈局。在佈局的中心區96中的是突出的鰭36A及虛設閘極堆疊38A。第16圖中的佈局可對應於第4圖所示的結構。形成有一些狹窄的虛設閘極堆疊38C。
藉由執行如第5圖、第6圖、第7A圖、第7B圖、第8A圖、第8B圖、第9圖至第13圖、第14A圖及第14B圖所示的製程，可形成RF裝置92，該RF裝置92包括p型FinFET 90及環繞p型FinFET 90的保護環94，如第17圖所示。第16圖中的虛設閘極堆疊38已經由替代閘極堆疊74A及74B替代，且第16圖中的曝露突出的鰭36已經由第17圖中的外延區54 (包括54A及54B)替代。閘極堆疊74A及74B可共享共同形成製程而形成且具有相同結構，或可在不同製程中形成及/或具有不同結構。外延區54A及54B亦可共享共同形成製程而形成且具有相同結構，或可在不同製程中形成及/或具有不同結構。替代閘極堆疊74A及外延區54形成以複數個行(3行為實例)佈置的複數個p型FinFET。p型FinFET各者可具有類似結構，如第14A圖或第14B圖所示。相同行中的複數個p型FinFET共享共同源極區及共同汲極區(參考第14A圖及第14B圖中的外延區54)。複數個p型FinFET平行連接以形成大的p型FinFET 90’。p型FinFET 90’可電連接到RF信號源及/或RF信號製程單元。RF信號源可包括且不限於RF天線、振盪器或類似者。
虛設外延區54B及虛設替代閘極堆疊74B形成保護環94。在如第17圖所示的實例中，形成了三個保護環94。亦例示了用於互連目的的金屬線98。根據一些實施例，保護環中的虛設外延區54B及虛設替代閘極堆疊74B都經由金屬線98而電接地。
根據一些實施例，p型FinFET 90’與最近的保護環94之間的距離S2大於約3.2 μm。由於保護環94及p型FinFET 90’具有不同結構且可使用不同製程形成，因此此距離確保留有足夠空間以形成保護FinFET區及保護環區的掩膜，使得p型FinFET 90’及保護環94可具有在上面形成的不同製程。
第18圖至第21圖例示了一些示例性p型晶體管，其中可應用本揭露的實施例，使得此等晶體管可用作RF裝置。第18圖例示了雙閘極晶體管的頂視圖，其中兩個閘極形成在通道的相對側上。第19圖例示了形成在隔離區102上的FinFET的透視圖。第20圖例示了包括兩個通道層的GAA晶體管的透視圖。第21圖例示了包括一個通道層的GAA晶體管。此等晶體管的閘極堆疊可採用本揭露的實施例而形成以提高操作速度。
本揭露的實施例具有一些有利特徵。藉由形成包括由相同材料形成但具有不同晶粒尺寸的子層的閘極電極，可減少閘極電極的片電阻值，且因此相應p型晶體管具有高速度，且可用作p型RF裝置(開關)。
根據本揭露的一些實施例，一種方法包含以下步驟：在半導體區上方形成虛設閘極堆疊；去除虛設閘極堆疊以在閘極間隔物之間形成溝槽；形成延伸到溝槽中的替代閘極介電層；在替代閘極介電層上形成替代閘極電極，其中形成替代閘極電極包含沉積含金屬層，且其中沉積含金屬層包含沉積具有第一平均晶粒尺寸的下部層；以及在下部層上方沉積上部層，其中下部層及上部層由相同材料形成，且上部層具有大於第一平均晶粒尺寸的第二平均晶粒尺寸；及在替代閘極電極的相對側上形成源極區及汲極區。在一個實施例中，下部層及上部層具有相同組成物。在一個實施例中，在第一溫度下執行沉積下部層，且在低於第一溫度的第二溫度下執行沉積上部層。在一個實施例中，以第一沉積速率沉積下部層，且以高於第一沉積速率的第二沉積速率沉積上部層。在一個實施例中，沉積下部層及沉積上部層使用相同製程氣體來執行，且形成下部層中的相同製程氣體的流率之比率與形成上部層中的相同製程氣體的流率之對應比率相同。在一個實施例中，沉積含金屬層包含沉積功函數層。在一個實施例中，形成替代閘極電極包含：在替代閘極介電層上方沉積功函數層，其中含金屬層被沉積在功函數層上方。在一個實施例中，沉積含金屬層包含：沉積選自鎢、鋁、鈷及其合金的金屬。在一個實施例中，該方法進一步包含：形成接觸插塞在替代閘極電極上方且接觸替代閘極電極，其中形成接觸插塞包含：沉積具有第三平均晶粒尺寸的另外的下部層；及在另外的下部層上方沉積另外的上部層，其中另外的下部層及另外的上部層由另外的相同材料形成，且另外的上部層具有大於第三平均晶粒尺寸的第四平均晶粒尺寸。
根據本揭露的一些實施例，一種裝置包含：半導體區；在半導體區上方且接觸半導體區的閘極介電層；在閘極介電層上方的閘極電極，其中閘極電極包含含金屬層，且含金屬層包含具有第一平均晶粒尺寸的下部層；以及在下部層上方的上部層，其中下部層及上部層由相同材料形成，且上部層具有大於第一平均晶粒尺寸的第二平均晶粒尺寸；及在閘極電極的相對側上的源極區及汲極區。在一個實施例中，含金屬層是功函數層。在一個實施例中，裝置進一步包含在功函數層上方且接觸功函數層的膠合層，及在膠合層上方的金屬填充區。在一個實施例中，閘極電極包含在閘極介電層上方的功函數層，及在功函數層上方且接觸功函數層的膠合層，其中含金屬層在膠合層上方。在一個實施例中，含金屬層包含選自於由鎢、鋁、鈷及其組合所組成的群組的金屬。在一個實施例中，閘極介電層、閘極電極及源極區及汲極區形成p型晶體管的部分，且含金屬層具有高於約4.5 eV的功函數。
根據本揭露的一些實施例，一種裝置包含：半導體鰭；閘極介電層，該閘極介電層在半導體鰭的側壁及頂表面上；功函數層，該功函數層在閘極介電層上方且接觸閘極介電層，其中功函數層具有U形剖視圖形狀，且其中功函數層包含第一底部部分及在第一底部部分上方且連接到第一底部部分的相對端的第一側壁部分；膠合層，該膠合層在功函數層的第一底部部分上方，其中膠合層包含第二底部部分及在第二底部部分上方且連接到第二底部部分的第二側壁部分，其中金屬層包含具有第一平均晶粒尺寸的第一子層；及具有不同於第一平均晶粒尺寸的第二平均晶粒尺寸的第二子層，其中第一子層及第二子層由相同金屬材料形成。在一個實施例中，第二子層在第一子層上方，且第二平均晶粒尺寸大於第一平均晶粒尺寸。在一個實施例中，第二子層比第一子層更厚。在一個實施例中，第一子層及第二子層兩者包含鎢。在一個實施例中，第一子層及第二子層兩者包含鈷。
前述內容概括了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露的各態樣。熟習此項技術者將瞭解，他們可容易地使用本揭露作為設計或修改其他製程及用於實施相同目的的結構及/或達成本文所介紹的實施例的相同優點的基礎。熟習此項技術者亦應認識到，此類等效構造不會脫離本揭露的精神及範圍，且他們可在不脫離本揭露的精神及範圍的情況下在本文中做出各種改變、替換及更改。
10:晶片 20:基板 22:阱區 24:隔離區/STI區 24A:頂表面 26:半導體條帶 28:襯墊氧化物層 30:硬膜層 36, 36A, 36B:突出的鰭 38, 38A, 38B, 38C:虛設閘極堆疊 40:虛設閘極介電層 42:虛設閘極電極 44:硬膜層 46:相對閘極間隔物 50:凹陷 54, 54A, 54B:外延區 56:空隙 58:接觸蝕刻停止層/CESL 59:開口 60:內層介電層/ILD 61:閘極介電層 62:界面層/IL 64:高k介電層 66:功函數層 66A:下部層 66B:上部層 68:膠合層 7B-7B:參考橫截面 70:主金屬層 70A:下部層 70B:上部層 72:替代閘極電極 74:閘極堆疊 74A, 74B:替代閘極堆疊 76:介電區 78:內層介電層/ILD 8B-8B:參考橫截面 80:閘極接觸插塞 81:擴散屏障層 82:矽化物區 83:填充金屬材料 83A:下部層 83B:上部層 84:源極/汲極接觸插塞 90:FinFET/ p型FinFET 90’:p型FinFET 92:RF裝置 94:保護環 96:中心區 98:金屬線 102:隔離區 200:製程流程 202, 204, 206, 208, 210, 212, 214, 216, 218, 220, 222, 224, 226, 228, 230, 232:製程 S1:距離 S2:距離 T1:厚度 T2:厚度 T3:厚度 T4:厚度
當與隨附圖式一起閱讀時根據以下詳細描述將最佳理解本揭露的態樣。應指出，根據行業中的標準實踐，各種特徵未按比例繪製。事實上，為了論述的清楚起見，各種特徵的尺寸可任意地增加或減少。 第1圖至第6圖、第7A圖、第7B圖、第8A圖、第8B圖、第9圖至第13圖、第14A圖及第14B圖例示了根據一些實施例的p型鰭式場效應晶體管(Fin Field-Effect Transistor, FinFET)的形成中的中間步驟的透視圖及剖視圖。 第15圖例示了根據一些實施例的FinFET的閘極電極中的金屬層的晶體尺寸。 第16圖例示了根據一些實施例的p型RF裝置的鰭及閘極堆疊的佈局。 第17圖例示了根據一些實施例的p型RF裝置的鰭、閘極堆疊、接觸通孔及金屬連接的佈局。 第18圖至第21圖例示了根據一些實施例的可用作RF裝置的某一p型晶體管。 第22圖例示了根據一些實施例的用於形成可用作RF裝置的p型FinFET的製程流程。
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10:晶片
20:半導體基板
24A:頂表面
36:突出的鰭
46:相對閘極間隔物
54:外延區
60:內層介電層
61:閘極介電層
62:界面層
64:高k介電層
70:主金屬層
70A:下部層
70B:上部層
76:介電區
78:內層介電層
80:閘極接觸插塞
81:擴散屏障層
82:矽化物區
83:填充金屬材料
83A:下部層
83B:上部層
84:源極/汲極接觸插塞
90:FinFET

Claims (20)

  1. 一種方法，包含： 在一半導體區上方形成一虛設閘極堆疊； 去除該虛設閘極堆疊以在閘極間隔物之間形成一溝槽； 形成延伸到該溝槽中的一替代閘極介電層； 在該替代閘極介電層上形成一替代閘極電極，其中該形成該替代閘極電極包含沉積一含金屬層，且其中該沉積該含金屬層包含： 沉積具有一第一平均晶粒尺寸的一下部層；及 在該下部層上方沉積一上部層，其中該下部層及該上部層由一相同材料形成，且該上部層具有大於該第一平均晶粒尺寸的一第二平均晶粒尺寸；及 在該替代閘極電極的相對側上形成源極區及汲極區。
  2. 如請求項1所述之方法，其中該下部層及該上部層具有一相同組成物。
  3. 如請求項1所述之方法，其中在一第一溫度下執行該沉積該下部層，且在低於該第一溫度的一第二溫度下執行該沉積該上部層。
  4. 如請求項1所述之方法，其中以一第一沉積速率沉積該下部層，且以高於該第一沉積速率的一第二沉積速率沉積該上部層。
  5. 如請求項1所述之方法，其中該沉積該下部層及該沉積該上部層使用相同製程氣體來執行，且該形成該下部層中的該相同製程氣體的流率之比率與該形成該上部層中的該相同製程氣體的流率之對應比率相同。
  6. 如請求項1所述之方法，其中該沉積該含金屬層包含沉積一功函數層。
  7. 如請求項1所述之方法，其中該形成該替代閘極電極包含： 在該替代閘極介電層上方沉積一功函數層，其中該含金屬層被沉積在該功函數層上方。
  8. 如請求項1所述之方法，其中該沉積該含金屬層包含沉積選自鎢、鋁、鈷及其合金的一金屬。
  9. 如請求項1所述之方法，更包含形成一接觸插塞在該替代閘極電極上方且接觸該替代閘極電極，其中該形成該接觸插塞包含： 沉積具有一第三平均晶粒尺寸的一另外的下部層；及 在該另外的下部層上方沉積一另外的上部層，其中該另外的下部層及該另外的上部層由一另外的相同材料形成，且該另外的上部層具有大於該第三平均晶粒尺寸的一第四平均晶粒尺寸。
  10. 一種裝置，包含： 一半導體區； 一閘極介電層，該閘極介電層在該半導體區上方且接觸該半導體區； 一閘極電極，該閘極電極在該閘極介電層上方，其中該閘極電極包含一含金屬層，且該含金屬層包含： 具有一第一平均晶粒尺寸的一下部層；及 在該下部層上方的一上部層，其中該下部層及該上部層由一相同材料形成，且該上部層具有大於該第一平均晶粒尺寸的一第二平均晶粒尺寸；及 在該閘極電極的相對側上的源極區及汲極區。
  11. 如請求項10所述之裝置，其中該含金屬層是一功函數層。
  12. 如請求項11所述之裝置，該裝置進一步包含： 在該功函數層上方且接觸該功函數層的一膠合層，及 在該膠合層上方的一金屬填充區。
  13. 如請求項10所述之裝置，其中該閘極電極包含： 在該閘極介電層上方的一功函數層，及 在該功函數層上方且接觸該功函數層的一膠合層，其中該含金屬層在該膠合層上方。
  14. 如請求項10所述之裝置，其中該含金屬層包含選自於由鎢、鋁、鈷及其組合所組成的群組的金屬。
  15. 如請求項10所述之裝置，其中該閘極介電層、該閘極電極及該源極區及該汲極區形成一p型晶體管的部分，且該含金屬層具有高於約4.5 eV的一功函數。
  16. 一種裝置，包含： 一半導體鰭； 一閘極介電層，該閘極介電層在該半導體鰭的側壁及一頂表面上； 一功函數層，該功函數層在該閘極介電層上方且接觸該閘極介電層，其中該功函數層具有一U形剖視圖形狀，且其中該功函數層包含一第一底部部分及在該第一底部部分上方且連接到該第一底部部分的相對端的第一側壁部分； 一膠合層，該膠合層在該功函數層的該第一底部部分上方，其中該膠合層包含一第二底部部分及在該第二底部部分上方且連接到該第二底部部分的第二側壁部分；及 一金屬層，該金屬層在該功函數層的該第二底部部分上方，其中該金屬層包含： 一第一子層，該第一子層具有一第一平均晶粒尺寸；及 一第二子層，該第二子層具有不同於該第一平均晶粒尺寸的一第二晶粒尺寸，其中該第一子層及該第二子層由一相同金屬材料形成。
  17. 如請求項16所述之裝置，其中該第二子層在該第一子層上方，且該第二平均晶粒尺寸大於該第一平均晶粒尺寸。
  18. 如請求項16所述之裝置，其中該第二子層比該第一子層更厚。
  19. 如請求項16所述之裝置，其中該第一子層及該第二子層兩者包含鎢。
  20. 如請求項16所述之裝置，其中該第一子層及該第二子層兩者包含鈷。
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