TWI702640B - 增加有效閘極高度的方法 - Google Patents

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TWI702640B
TWI702640B TW108114134A TW108114134A TWI702640B TW I702640 B TWI702640 B TW I702640B TW 108114134 A TW108114134 A TW 108114134A TW 108114134 A TW108114134 A TW 108114134A TW I702640 B TWI702640 B TW I702640B
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sacrificial gate
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尼波杰斯基 黑馬努
謝瑞龍
安德魯 Ｍ 格林恩
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美商格芯（美國）集成電路科技有限公司
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Abstract

本發明一般係關於一種製造半導體裝置之方法，包括：形成複合間隔件架構於設置在半導體層上方之犧牲閘極的側壁上方，且隨後沉積輔助犧牲閘極於該犧牲閘極上方。在複合間隔件架構的凹陷蝕刻之後，形成犧牲覆蓋層於該凹部中。移除輔助犧牲閘極及犧牲閘極以暴露複合間隔件架構，其係經選擇性地蝕刻以形成覆於半導體層之通道區上的T形空腔。形成取代金屬閘極於T形空腔的下部區內，且在裝置的金屬化之前形成自對準接觸(SAC)覆蓋層於T形空腔的上部區內。

Description

增加有效閘極高度的方法
本發明一般係關於用以形成半導體裝置之方法，且更特別的是，有關於用以形成例如鰭式場效電晶體(FinFET)之裝置的方法，此裝置的閘極與源極/汲極接觸之間有減少的電性短路風險。
半導體製造技術的發展趨勢是要提高每個晶片的裝置密度，從而縮減主動結構的尺寸以及此類結構之間的距離。增加裝置密度可有利地影響裝置效能，例如電路速度，而且也有可能達到越來越複雜的設計及機能。不過，縮減尺寸以及伴隨而來的密度增加也可能產生不想要的的影響，包括毗鄰導電元件之間不希望出現的短路。
在先進節點的FinFET裝置中，例如，閘極接觸與源極/汲極接觸的緊鄰可能導致相鄰結構之間不希望出現的寄生電容或傳導(亦即，洩漏)，特別是在結構的各個頂部與底部之間，這可能不利地影響效能及良率。
因此，最好開發半導體裝置架構及用以製造半導體裝置架構的方法，使得毗鄰導電元件間之不希望出現的短路或寄生電容的傾向減少，例如毗鄰的閘極與源極/汲極接觸之間。
根據不同的具體實施例，半導體裝置的形成包括：形成輔助 犧牲閘極，其延伸犧牲閘極的高度且致能改良閘極蓋體的形成，其提供有效的閘極至源極/汲極介電屏障。在某些具體實施例中，增強的犧牲閘極高度致能形成較厚的T形閘極蓋體以及較厚的蓋體於源極/汲極接觸上方。
一種示範裝置，其包括：一層半導體材料，具有源極/汲極區以及與該源極/汲極區鄰接的通道區；導電接觸，設置於該源極/汲極區上方；閘極堆疊，設置於該通道區上方；以及覆蓋層，設置於該閘極堆疊上方，其中，該閘極蓋體具有下半部及上半部，該下半部具有第一寬度，該上半部具有大於該第一寬度之第二寬度，且該下半部及該上半部具有實質垂直的側壁。該半導體層可包括一層SOI基板，或半導體鰭片形成於基板上方的一部分。
另一裝置包括：半導體層，具有源極/汲極區以及與該源極/汲極區鄰接之通道區；導電接觸，設置於該源極/汲極區上方；閘極堆疊，設置於該通道區上方；閘極蓋體，設置於該閘極堆疊上方，其中，該閘極蓋體具有下半部及上半部，該下半部具有第一寬度，該上半部具有大於該第一寬度之第二寬度；以及低k間隔件層，設置在該導電接觸與該閘極蓋體的該下半部之間。
根據不同的具體實施例，一種形成半導體裝置的方法，包括：形成半導體層於半導體基板上方，在此該半導體層具有源極/汲極區以及與該源極/汲極區鄰接的通道區，形成犧牲閘極於該半導體層之該通道區上方，且形成硬遮罩於該犧牲閘極上方。
沉積第一間隔件層於該犧牲閘極的側壁上方以及於該硬遮罩的側壁上方，以及沉積第二間隔件層於該第一間隔件層的側壁上方。之後，移除該硬遮罩與該第一間隔件層的數個部分以形成開口於該犧牲閘極上方，且形成輔助犧牲閘極於該開口內。
該方法進一步包括：蝕刻該第二間隔件層以形成凹部，形成犧牲覆蓋層於該凹部內，移除該輔助犧牲閘極及該犧牲閘極以形成閘極開 口，從該閘極開口高於該第一間隔件層的上側壁移除該第二間隔件層，在該半導體層之該通道區上方形成功能閘極於該閘極開口內，以及在該功能閘極上方形成閘極蓋體於該閘極開口內。
100‧‧‧基板
102‧‧‧柄部
104‧‧‧隔離層
106‧‧‧半導體層
120‧‧‧鰭片
122‧‧‧源極/汲極區
124‧‧‧通道區
200‧‧‧淺溝槽隔離(STI)層
310‧‧‧犧牲閘極
312‧‧‧開口
315‧‧‧輔助犧牲閘極
320‧‧‧犧牲閘極氧化物層
330‧‧‧犧牲閘極硬遮罩
410‧‧‧第一間隔件層
420‧‧‧第二間隔件層
500‧‧‧源極/汲極接面
510‧‧‧共形襯裡
520‧‧‧介電填充層
550‧‧‧犧牲覆蓋層
610‧‧‧閘極開口
620‧‧‧第二間隔件層
700‧‧‧閘極堆疊
710‧‧‧閘極蓋體
810‧‧‧導電接觸
900‧‧‧層間介電質
910‧‧‧金屬互連件
w1-w3‧‧‧寬度
閱讀時結合下列附圖可更加明白以下本申請案之特定具體實施例的詳細說明，其中類似的結構用相同的元件符號表示，且其中：
第1圖的示意橫截面圖圖示在中間製造階段的FinFET裝置，其包括有交替源極/汲極區與通道區、犧牲閘極、和設置於鰭片通道區上方之犧牲閘極硬遮罩的半導體鰭片，以及設置於該犧牲閘極及該犧牲閘極硬遮罩之側壁上方的複合間隔件層；
第2圖的橫截面圖示在形成磊晶源極/汲極接面於鰭片的源極/汲極區上方之後的第1圖FinFET裝置；
第3圖圖示形成共形接觸蝕刻中止層於在源極/汲極接面上方的接觸位置內以及介電填充層於接觸蝕刻中止層上方；
第4圖圖示從犧牲閘極上方移除犧牲閘極硬遮罩；
第5圖圖示形成輔助犧牲閘極於犧牲閘極上方；
第6圖圖示凹陷蝕刻側壁間隔件層、接觸蝕刻中止層、以及在相鄰犧牲閘極之間的介電填充層；
第7圖圖示形成犧牲覆蓋層於第6圖之凹陷架構上方；
第8圖圖示選擇性移除輔助犧牲閘極及犧牲閘極；
第9圖圖示從犧牲覆蓋層下面部分移除側壁間隔件層之後的FinFET裝置結構；
第10圖圖示在取代金屬閘極模組和沉積及平坦化自對準閘極蓋體於功能閘極上方之後的FinFET裝置結構；
第11圖圖示層間介電質的形成與源極/汲極接面的金屬化；
第12圖為在中間製造階段之平面裝置結構的示意橫截面圖，其包括有交替源極/汲極與通道區、犧牲閘極及設置於通道區上方之犧牲閘極硬遮罩的半導體基板，以及設置於該犧牲閘極及該犧牲閘極硬遮罩之側壁上方的複合間隔件層；
第13圖的橫截面圖示在形成隆起源極/汲極接面於基板的源極/汲極區上方之後的第12圖裝置；
第14圖圖示形成共形接觸蝕刻中止層於在源極/汲極接面上方的接觸位置內以及介電填充層於接觸蝕刻中止層上方；
第15圖圖示在取代金屬閘極(RMG)模組和沉積及平坦化自對準閘極蓋體於功能閘極上方之後的平面裝置架構；以及
第16圖圖示層間介電質於第15圖結構上方的形成以及源極/汲極接面的金屬化。
此時更詳細地論述本申請案之專利標的的各種具體實施例，附圖圖示本發明的一些具體實施例。諸圖用相同的元件符號表示相同或類似的部件。
如本文所使用的，層或結構的形成或沉積可能與適用於正在沉積之材料或層或正在形成之結構的一或多個技術有關。此類技術包括但不限於：化學氣相沉積法(CVD)、低壓化學氣相沉積法(LPCVD)、電漿增強化學氣相沉積法(PECVD)、金屬有機CVD(MOCVD)，原子層沉積法(ALD)、分子束磊晶(MBE)、電鍍、無電式電鍍、離子束沉積、以及物理氣相沉積(PVD)技術，例如濺鍍或蒸鍍。
揭露於各個具體實施例的是一種製造半導體裝置的方法，例如FinFET(3D)裝置或平面(2D)裝置，其中係形成複合間隔件架構於犧牲閘極的側壁上方，且隨後沉積輔助犧牲閘極於該犧牲閘極上方，使得複合間 隔件拓樸在凹陷蝕刻以及形成於犧牲覆蓋層的凹部內之前有可能維持。移除輔助犧牲閘極及犧牲閘極會重新暴露複合間隔件架構，其經選擇性地蝕刻為可形成覆於鰭片之通道區上的T形空腔。取代金屬閘極形成於T形空腔的下部區內，且自對準接觸(SAC)覆蓋層在金屬化裝置的取代金屬閘極及源極/汲極區之前形成於T形空腔的上部區內。在不同的具體實施例中，該自對準接觸(SAC)覆蓋層呈T形。如本文所使用的，例如T形空腔或T形覆蓋層的“T形”結構有上部區與下部區，在此上部區比下部區寬，且上部區橫向延伸超過下部區的至少一對相對側壁中之各者。
結合第1圖至第11圖的FinFET裝置架構來描述形成提供相鄰導電結構間之有效屏障的T形自對準接觸(SAC)覆蓋層，以及使用輔助犧牲閘極來形成T形覆蓋層。用第12圖至第16圖描述用以形成平面裝置之T形自對準接觸覆蓋層的簡略加工流程。
請參考第1圖，在中間製造階段的FinFET結構包括形成於半導體基板100上方的半導體鰭片120。半導體基板100可為塊狀基板或複合基板，例如絕緣體上覆半導體(SOI)基板，且可包括熟諳此藝者所習知的任何適當半導體材料。該半導體基板的數個部分可為非晶、多晶或單晶體。儘管圖示橫截面描繪單一鰭片120，然而應瞭解，在基板100上方可形成鰭片120陣列。
在不同的具體實施例中，各鰭片120包括例如矽的半導體材料，且藉由圖案化且隨後蝕刻半導體基板100可形成，例如，半導體基板的頂部。在數個具體實施例中，鰭片120從半導體基板100蝕刻而成因而與其相接。例如，鰭片120可使用熟諳此藝者所習知的側壁影像轉印(SIT)製程形成。
各鰭片120可包括在長度方向延伸的單晶半導體材料。如本文所使用的，“長度方向”為物件延伸最多的水平方向。“寬度方向”為與長度方向垂直的水平方向。
如在此所用的用語，“水平”係指沿著基板主面的一般方向，而“垂直”為大體與其正交的方向。此外，“垂直”與“水平”為大體互相垂直的方向而與基板在三維空間中的取向無關。
在某些具體實施例中，鰭片120可具有5奈米至20奈米的寬度，與40奈米至150奈米的高度，然而也可考慮其他尺寸。在包括複數個鰭片的結構中，亦即，鰭片陣列，各鰭片與其最近相鄰者可以20奈米至100奈米的周期性或節距(d)隔開，例如20、30、40、50、60、70、80、90或100奈米，包括在上述數值中之任一者之間的範圍。如本文所使用的，用語“節距”係指鰭片寬度與相鄰鰭片之間隔的總合。
此類複數個鰭片的取向通常互相平行且與電路的庫邏輯流(library logic flow)垂直。在形成鰭片後，可利用鰭片切割或鰭片移除製程來排除正在製造之特定電路或裝置中不想要的鰭片或不想要的部分。因此，鰭片陣列的鰭至鰭的周期性(fin-to-fin periodicity)可為常數或變數。
於本發明技術領域具通常知識者應瞭解的是，鰭片120包括交替的源極/汲極區122與通道區124。淺溝槽隔離(STI)層200可用來按照正在形成之電路的需要來提供鰭片120之間和相鄰裝置之間的電性隔離。用於FinFET裝置的STI製程係關於通過非等向性蝕刻製程在半導體基板100中建立隔離溝槽。在各個毗鄰鰭片之間的隔離溝槽可具有相對低的深寬比(例如，隔離溝槽的深度與其寬度的比)。根據某些具體實施例，例如，使用增強的高深寬比製程(eHARP)，沉積例如二氧化矽的介電填充材料於隔離溝槽中以填充隔離溝槽。然後，用化學機械研磨(CMP)製程研磨被沉積的介電材料，其係移除多餘的介電材料且產生平面STI結構。然後，回蝕經平坦化的氧化物以在鰭片120之間形成厚度均勻的凹陷氧化物隔離層200，在此可暴露鰭片120的上側壁供進一步加工。
用於本文的用語“平坦化(planarization)”及“平坦化(planarize)”係指至少運用例如磨擦媒介物之機械力以產生實質二維表面的 材料移除製程。平坦化製程可包括化學機械研磨(CMP)或磨光(grinding)。化學機械研磨(CMP)為使用化學反應及機械力兩者以移除材料及平坦化表面的材料移除製程。
請再參考第1圖，該結構包括形成於鰭片120之各通道區124上方的犧牲閘極310。根據不同的具體實施例，犧牲閘極氧化物層320形成於犧牲閘極310上方，且犧牲閘極硬遮罩330形成於犧牲閘極氧化物層320上面。
犧牲閘極310可使用習知沉積、光微影及蝕刻製程形成。例如，犧牲閘極310可包括一層非晶矽(a-Si)或多晶矽。可使用化學氣相沉積法沉積非晶元素矽，例如溫度在450℃至700℃之間的低壓化學氣相沉積法(LPCVD)。矽烷(SiH4)可用作CVD沉積矽的前驅物。
犧牲閘極310在鰭片120的頂面及側壁表面上方延伸且可具有足以完全覆蓋鰭片的厚度。例如，犧牲閘極310的厚度可在50至200奈米之間，例如50、75、100、125、150、175或200奈米，包括在上述數值中之任一者之間的範圍，但也可使用更小及更大的厚度。
在某些具體實施例中，犧牲閘極310可從沉積於鰭片上方的毯覆犧牲閘極層(blanket sacrificial gate layer)形成。犧牲閘極氧化物層320與硬遮罩330連續形成於犧牲閘極層上方，且例如使用習知光微影及蝕刻技術予以圖案化。硬遮罩330可包括例如氮化矽的介電材料，且可使用化學氣相沉積法形成。示範硬遮罩330有20至30奈米的厚度。
根據不同的具體實施例，犧牲閘極310、犧牲閘極氧化物層320及硬遮罩330誘導(template)形成第一間隔件層410於其側壁上方，以及第二間隔件層420於第一間隔件層410的側壁上方。藉由毯覆沉積間隔件材料(例如，使用原子層沉積)，接著利用例如反應性離子蝕刻(RIE)的定向蝕刻以從水平表面移除間隔件材料，從而可形成第一及第二間隔件層410、420。第一間隔件層410的合適材料包括氧化物、氮化物及氮氧化物，例如 二氧化矽、氮化矽、氮氧化矽，和低介電常數(low-k)材料，例如非晶碳、SiOC、SiCN、SiOCN及SiBCN。如本文所使用的，“低k”材料具有小於二氧化矽的介電常數。在某些具體實施例中，第一間隔件層410的厚度可為2至5奈米，例如2、3、4或5奈米，包括在上述數值中之任一者之間的範圍。
應瞭解，化合物二氧化矽及氮化矽有各自以SiO□及Si□N□之名義表示的組成物。用語二氧化矽及氮化矽不僅是指這些化學計量組成物，也指偏離該等化學計量組成物的氧化物及氮化物組成物。
第二間隔件層420形成於第一間隔件層410上方。根據不同的具體實施例，用來形成第一間隔件層410的方法及材料可用來形成第二間隔件層420。在某些具體實施例中，第二間隔件層420的厚度可為5至10奈米，例如5、8或10奈米，包括在上述數值中之任一者之間的範圍。
根據某些具體實施例，對於二氧化矽及非晶矽有選擇性地蝕刻第一及第二間隔件層材料。在一示範結構中，第一間隔件層410包括氮化矽且第二間隔件層420包括低k材料。
在一示範結構中，第一及第二間隔件層410、420中之一或兩者可具有小於二氧化矽的介電係數。例如，第一間隔件層410與第二間隔件層420可獨自具有2.8至3.8的介電常數，例如2.8、3.0、3.2、3.4、3.6或3.8，包括在上述數值中之任一者之間的範圍。
請參考第2圖，源極/汲極接面500形成於鰭片120的源極/汲極區122上方。源極/汲極接面500可藉由在形成犧牲閘極310及間隔件層410、420之後的離子植入或選擇性磊晶而形成，例如，使用間隔件層410、420作為對準遮罩。
根據各種具體實施例，源極/汲極接面500可包括矽(例如，Si)或含矽材料，例如矽鍺(SiGe)。例如，矽鍺源極/汲極接面可併入p-MOS裝置以提供壓縮應力給通道，這可改善載子移動率。
用語“磊晶(epitax)”、“磊晶(epitaxial)”及/或“磊晶成長及/或沉積”係指成長半導體材料層於半導體材料的沉積表面上，其中被成長的半導體材料層採取與沉積表面之半導體材料相同的結晶習性。例如，在磊晶沉積製程中，控制由氣體源所提供的化學反應物且設定系統參數，使得沉積原子都落在沉積表面上且經由表面擴散而保持充分活躍以根據沉積表面中之原子的晶向來確定取向。因此，磊晶半導體材料有與形成於其上之沉積表面相同的結晶體特性。例如，沉積於(100)晶面上的磊晶半導體材料會有(100)晶向。示範磊晶成長製程包括低能量電漿沉積、液相磊晶、分子束磊晶、以及大氣壓力化學氣相沉積。
源極/汲極接面500可原位摻雜，亦即，在磊晶成長期間，或在磊晶成長之後，例如，使用離子植入或電漿摻雜。摻雜會改變本質半導體在熱平衡時的電子及電洞載子濃度。摻雜層或區可為p型或n型。
如本文所使用的，“p型”係指添加引起價電子不足的雜質於本質半導體中。在含矽鰭片中，示範p型摻雜物，亦即，雜質，包括但不限於：硼、鋁、鎵及銦。如本文所使用的，“n型”係指添加貢獻自由電子的雜質於本質半導體中。在含矽鰭片中，示範n型摻雜物，亦即，雜質，包括但不限於：銻、砷與磷。
視需要的驅入退火(drive-in anneal)可用來擴散摻雜物種且產生所欲摻雜物分布。在某些具體實施例中，源極/汲極接面500內的摻雜物原子可使用磊晶後(post-epitaxy)或植入後退火(例如，以600℃至1400℃的溫度)而擴散進入半導體鰭片120以在鰭片內建立所欲摻雜物分布。
請參考第3圖，共形襯裡510形成於在源極/汲極接面500上方的接觸位置內，且介電填充層520直接形成於共形襯裡510上方。共形襯裡510適合用作接觸蝕刻中止層(CESL)。應瞭解，共形襯裡510與介電填充層520在位於鰭片之間的非接觸位置上方延伸，亦即，在STI層200上方延伸。
藉由毯覆沉積適當的接觸蝕刻中止材料(例如，使用原子層沉積)可形成共形襯裡510。在某些具體實施例中，共形襯裡510厚度為2至10奈米，例如2、4、6、8或10奈米，包括在上述數值中之任一者之間的範圍。
在不同的具體實施例中，第二間隔件層420與共形襯裡510由可互相選擇性地蝕刻的材料形成。在數個特定具體實施例中，第二間隔件層420包括SiOC或SiOCN，且共形襯裡(亦即，接觸蝕刻中止層)510包括氮化矽。
介電填充層520可包括任何介電材料，包括例如氧化物、氮化物或氮氧化物。在一具體實施例中，介電填充層520包括二氧化矽。例如，介電填充層520可為包括經初始沉積之可流動性氧化物(FOX)層的複合層，亦即，直接沉積於共形襯裡510上面的流動性氧化物層，以及沉積於可流動性氧化物層上方的高密度電漿(HDP)氧化物間隙填充層。在不同的具體實施例中，介電填充層520可自平坦化(self-planarizing)，或介電填充層520的頂面可用化學機械研磨(CMP)平坦化。
請參考第4圖，選擇性蝕刻用來從犧牲閘極310上方移除硬遮罩330及犧牲閘極氧化物層320以形成開口312。該選擇性蝕刻也移除第一間隔件層410在犧牲閘極310之上的暴露部分。如本文所使用的，關於材料移除或蝕刻製程的用語“選擇性的”或“選擇性地”意指被材料移除製程作用的結構中之第一材料的材料移除速率大於至少另一材料的移除率。例如，在某些具體實施例中，選擇性蝕刻可包括選擇性地對第二材料以2：1或更大的比率移除第一材料的蝕刻化學物，例如5：1、10：1或20：1。
請參考第5圖，輔助犧牲閘極315形成於直接在犧牲閘極310上方的各開口312內。輔助犧牲閘極315可包括一層非晶矽(a-Si)或多晶矽。由第5圖可見，犧牲閘極310直接設置在第一間隔件層410的側壁上方，同時在開口312內直接於第二間隔件層420的側壁上方形成輔助犧 牲閘極315。
請參考第6圖，另一選擇性蝕刻步驟用來相對於輔助犧牲閘極315凹陷第二間隔件層420、共形襯裡510及介電填充層520。該凹陷蝕刻暴露輔助犧牲閘極315的側壁而不暴露第一間隔件層410或犧牲閘極310。使用反應性離子蝕刻(RIE)製程可凹陷介電層420、510及520。
請參考第7圖，藉由沉積介電材料於凹部中來形成犧牲覆蓋層550，致使犧牲覆蓋層550的底面高於犧牲閘極310的頂面。研磨步驟可用來移除覆蓋層(overburden)且暴露輔助犧牲閘極315的頂面，例如，使用輔助犧牲閘極315作為蝕刻中止層。犧牲覆蓋層550可包括例如氮化矽或二氧化矽。
請參考第8圖，相對於犧牲覆蓋層550、第一間隔件層410及第二間隔件層420選擇性地蝕刻輔助犧牲閘極315及犧牲閘極310以形成閘極開口610且暴露鰭片120的通道區124。在閘極開口610之上部區內的側壁由第二間隔件層420界定，同時在閘極開口610之下部區內的側壁由第一間隔件層410界定。因此，在此加工階段，閘極開口610之下部區的寬度(w1)小於閘極開口610之上部區的寬度(w2)。在某些具體實施例中，寬度(w1)可在10至40奈米之間，例如10、15、20、25、30、35或40奈米，包括在上述數值中之任一者之間的範圍，且寬度(w2)可在14至50奈米之間，例如15、20、30、40或50奈米，包括在上述數值中之任一者之間的範圍。
由第9圖可見，另一蝕刻步驟用來移除緊鄰閘極開口610之上部區的第二間隔件層420。在選擇性蝕刻第二間隔件層420後，閘極開口610的上部區具有寬度(w3)，在此閘極開口之上部區的側壁此時由共形襯裡510界定。根據某些具體實施例，寬度(w3)可在20至70奈米之間，例如20、30、40、50、60或70奈米，包括在上述數值中之任一者之間的範圍。
請參考第10圖，取代金屬閘極(RMG)模組用來形成功能閘 極堆疊700於鰭片120的通道區124上方。功能閘極堆疊700包括閘極介電質與上覆閘極導體(未個別圖示)。
如本文所使用的用語，“功能閘極”或“閘極”係指使用電場或在某些情況下使用磁場來控制半導體裝置之輸出電流(亦即，載子通過通道的流動)的結構，且包括閘極介電質及閘極導體。
該閘極介電質可包括二氧化矽、氮化矽、氮氧化矽、高k介電質、或其他合適材料。如本文所使用的，高k材料具有的介電常數大於二氧化矽的介電質常數。高k介電質可包括二元或三元化合物，例如氧化鉿(HfO2)。其他示範高k介電質包括但不限於：ZrO2、La2O3、Al2O3、TiO2、SrTiO3、BaTiO3、LaAlO3、Y2O3、HfOxNy、HfSiOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiOxNy、SiNx、彼等之矽酸鹽、以及彼等之合金。各x值可分別在0.5至3之間變化，以及各y值可分別在0至2之間變化。閘極介電質厚度可在1奈米至10奈米之間，例如1、2、4、6、8或10奈米，包括在前述數值中之任一者之間的範圍。
該閘極導體可包括導電材料，例如多晶矽，矽-鍺，導電金屬，例如Al、W、Cu、Ti、Ta、W、Co、Pt、Ag、Au、Ru、Ir、Rh及Re，導電金屬的合金，例如Al-Cu，導電金屬的矽化物，例如矽化鎢及矽化鉑，或其他導電金屬化合物，例如TiN、TiC、TiSiN、TiTaN、TaN、TaAlN、TaSiN、TaRuN、WSiN、NiSi、CoSi，以及彼等之組合。該閘極導體可包括一或多層此類材料，例如，包括功函數金屬層及/或導電襯裡的金屬堆疊，且可具有20至40奈米的厚度。在某些具體實施例中，該閘極導體包括直接在閘極介電質上方的氮化鈦(TiN)層以及在氮化鈦層上方的鎢(W)或鈷(Co)填充層。
在形成閘極堆疊700之前，可使用蝕刻步驟來從鰭片120的通道區124上方移除原生氧化物及延伸閘極(EG)氧化物。在某些具體實施例中，可使用單一蝕刻步驟來剝除原生氧化物及EG氧化物(若有的話)， 且橫向蝕刻第二間隔件層620。
請再參考第10圖，自對準閘極蓋體710直接形成於閘極堆疊700上方。在沉積閘極蓋體材料後，可使用研磨步驟來移除覆蓋層且形成平坦化結構。在某些具體實施例中，該研磨步驟移除犧牲覆蓋層550。例如，閘極蓋體710可包括氮化物材料，例如氮化矽或氮氧化矽(SiON)。
在圖示具體實施例中，閘極蓋體710上半部的側壁表面直接接觸共形襯裡510，同時閘極蓋體710下半部的側壁表面直接接觸第一間隔件層410。閘極蓋體710因此具有T形形狀。在不同的具體實施例中，在上半部及下半部兩者內，閘極蓋體710具有實質垂直側壁。如本文所使用的，“實質垂直”側壁與基板主面的法線方向相差不超過5°，例如0、1、2、3、4或5°，包括在上述數值中之任一者之間的範圍。
請參考第11圖，可從源極/汲極接面500上方移除介電質填充層520及共形襯裡510以形成自對準接觸開口。使用對毗鄰暴露層有選擇性的蝕刻可進行介電質填充層520及共形襯裡510的移除。例如，可用例如濕蝕刻或等向性電漿蝕刻的反應性離子蝕刻或等向性蝕刻來移除介電質填充層520及共形襯裡510。可用來移除CESL層510的示範濕蝕刻化學包括磷酸。
在源極/汲極區的金屬化之前，可使用濕蝕刻來移除在源極/汲極接面500上方的原生氧化物。用於剝除氧化物的示範濕蝕刻包括氫氟酸或含有稀釋氫氟酸(d-HF)的溶液。
如第11圖所示，藉由沉積例如導電襯裡及阻障層(未個別圖示)然後用例如鎢或鈷的接觸層填充接觸開口，從而於接觸開口內以及於源極/汲極接面500的暴露表面上方形成導電接觸810。導電襯裡通常為鈦，而阻障層可為氮化鈦(TiN)。
導電接觸810可包括與源極/汲極接面500形成歐姆接觸的金屬。經由導電襯裡(例如，鈦)與源極/汲極接面500之間的反應可原位形 成矽化物層(例如，矽化鈦)以形成溝槽矽化物接觸。
在形成導電接觸810後，可使用平坦化製程來形成導電接觸810之頂面與鄰近閘極覆蓋層710之頂面共面的結構。
額外加工可用來形成功能裝置，包括中段及後段的金屬化及互連件模組以形成適當的電性連接。如第11圖所示，例如，層間介電質900可形成於閘極覆蓋層710及導電接觸810上方。習知光微影、蝕刻及沉積製程可用來形成金屬互連件910於層間介電質900的開口內且與導電接觸810電性接觸。根據其他的具體實施例，可同時形成導電接觸810與金屬互連件910成為單一接觸。
儘管以上描述與FinFET裝置有關的方法及結構，然而應瞭解，所揭露的隔離架構可併入各種附加裝置結構，包括平面，例如，部分空乏或完全空乏之以SOI為基礎的裝置結構。
在示範平面裝置中，就用於積體電路(IC)製造之習知塊矽晶圓平台的替代方案而言，SOI(絕緣體上覆矽或絕緣體上覆半導體)基板已被微電子工業廣為接受。SOI基板為複合結構，其包括被隔離層分離的兩個半導體層。相較於塊矽基板，SOI基板提供許多優點給電路設計者，包括較快的切換速度、對輻射效應有較大的抵抗力、較高的組件包裝密度、較小的洩露電流和寄生電容，以及避免在電源供應軌道之間有低阻抗路徑，亦即，“SCR栓鎖(SCR latch-up)”。
可使用熟諳此藝者所習知的各種方法來形成SOI基板，例如，SiMOX或接合法(bonding method)。根據不同的具體實施例，用於製造SOI晶圓的晶圓接合製程包括以物理方式聯合兩個單晶半導體晶圓。例如，可熱氧化該等晶圓中之一者以形成隔離層，且在清洗操作後與另一者接合。將兩個親水表面(例如，SiO2)直接接觸可產生有力的界面黏合(interfacial bond)。在溫度高達1100℃(例如，1000℃)的熱退火後，黏合強度可提高到塊狀材料的強度。例如，使用化學機械研磨法，可將複合晶圓的外表面磨 光及研磨到所欲厚度(例如，1-3微米)。
可執行與層轉移製程(layer transfer process)連結的另一示範晶圓接合法，例如，在此將待接合的砷化鎵表面從砷化鎵的源晶圓(source wafer)劈開(cleaved)。在此一製程中，用例如氫離子植入砷化鎵(GaAs)的單晶晶圓到所欲深度以界定將會被轉移的砷化鎵薄層。然後，植入晶圓被預接合至例如氧化矽基板之支承基板的隔離層。將預接合的總成加熱以造成富含氫的平面爆發並且造成所界定的砷化鎵層從砷化鎵晶圓劈開。然後，可加熱具有轉移層的支承基板以改善基板與轉移層之間的接合。可移除多餘的支承基板且研磨砷化鎵層以形成SOI結構。砷化鎵源晶圓與多餘的支承基板各自可回收到製程中。
用第12圖至第16圖描述圖示形成與平面裝置有關之T形覆蓋層的簡略加工流程。請參考第12圖，在中間製造階段的裝置結構包括SOI基板100，從下到上，其具有柄部(handle portion)102、隔離層104及半導體層106。柄部102與半導體層106各自可包括含矽材料，例如單晶矽、多晶矽、單晶矽鍺(SiGe)、多晶矽鍺、摻碳矽(Si：C)、非晶矽、以及彼等的組合及多層件。如本文所使用的，用語“單晶”表示晶形固體，其中整個樣本的晶格實質連續而且樣本的邊緣實質完整不間斷且實質無晶界。
根據不同的具體實施例，柄部102與半導體層106可包括相同半導體材料或不同的半導體材料。示範半導體基板的柄部102可包括(100)定向矽或(111)定向矽，例如，且半導體層106可包括(100)定向矽、單晶SiGe或單晶GaAs，但也可想到其他材料及材料組合。例如，半導體層106的厚度可為10至100奈米，但也可想到更小及更大的數值。
在柄部102與半導體層106之間的隔離層104常被稱為埋藏氧化物(BOX)層。隔離層104的厚度可在30至300奈米之間，例如30、50、100、150、200、250或300奈米，包括在上述數值中之任一者之間的範圍，但也可使用更小及更大的厚度。隔離層104可包括，例如，二氧化矽(SiO2)。 或者，隔離層104可包括氮化矽、氮氧化矽、低k材料、或這些材料的任何適當組合。
淺溝槽隔離(STI)層200可用來按照正在形成之電路的需要來提供相鄰裝置之間的電性隔離。如圖示，犧牲閘極310設置在半導體層106的各通道區124上方，犧牲閘極氧化物層320設置在犧牲閘極310上方，且犧牲閘極硬遮罩330設置在犧牲閘極氧化物層320上方。在一示範方法中，形成第一間隔件層410於犧牲閘極310、犧牲閘極氧化物層320及犧牲閘極硬遮罩330的側壁上方，且形成第二間隔件層420於第一間隔件層410的側壁上方。與第1圖之FinFET裝置有關用來形成犧牲閘極結構310、320、330和間隔件層410、420的方法及材料可用來形成圖示於第12圖的結構。
請參考第13圖，形成隆起的源極/汲極接面500於半導體層106的源極/汲極區122上方，以及如第14圖所示，形成共形襯裡510於源極/汲極接面500上方的接觸位置內，且直接形成介電填充層520於共形襯裡510上方。
應瞭解，根據不同的具體實施例，用在說明第4圖至第9圖時所揭露的方式可針對平面裝置繼續加工，以及如第15圖所示，該加工包括如在說明第10圖時提及的取代金屬閘極(RMG)模組，包括形成功能閘極堆疊700於半導體層104的通道區124上方。閘極堆疊700包括閘極介電層與閘極導體層(未個別圖示)。
第16圖根據某些具體實施例圖示在形成導電接觸810於接觸開口內以及於源極/汲極接面500之暴露表面上方之後，包括在閘極700上方之T形覆蓋層710的平面裝置架構。可形成層間介電質900於閘極覆蓋層710及導電接觸810上方。習知光微影、蝕刻及沉積製程可用來形成金屬互連件910於層間介電質900的開口內且與導電接觸810電性接觸。
如本文所使用的，英文單數形式“一(a)”、“一(an)”、及“該(the)”包括複數個所指事物，除非上下文中另有明確指示。因此，例如，“蝕 刻步驟”的引文包括有兩個或更多此類“蝕刻步驟”的實施例，除非上下文中另有明確指示。
除非另有明文規定，決非意欲提及於本文的任何方法被理解為它的步驟需要按照特定的順序來執行。相應地，在方法請求項沒有實際列舉其步驟將會遵循的順序或請求項或說明中沒有另外特別說明該等步驟受限於特定順序時，決非意欲暗示任何特定順序。任一請求項中的任何列舉單一或複數個特徵或方面可與任何其他請求項或數個請求項中的任何其他列舉特徵或方面排列或組合。
應瞭解，當指例如層、區域或基板的元件形成、沉積或設置於另一元件“上”或“上面”時，它可直接在該另一元件上或者也可存在中介元件。相比之下，當指一元件“直接”在另一元件“上”或“上面”時，不存在中介元件。
儘管使用傳統片語“包含(comprising)”可揭露特定具體實施例的各種特徵、元件或步驟，然而應瞭解，替代具體實施例暗示包括可用轉折片語“由...組成(consisting)”或“實質由...組成(consisting essentially of)”描述者。因此，例如，包含氧化鋁之高k間隔件的隱含替代具體實施例包括高k間隔件實質由氧化鋁組成的具體實施例和高k間隔件由氧化鋁組成的具體實施例。
熟諳此藝者明白，本發明可做出各種修改及變體而不脫離本發明的精神及範疇。由於熟諳此藝者可能想到體現本發明精神及主旨的修改、組合、次組合及變體，因此本發明應被視為涵蓋在隨附申請專利範圍及其等效陳述之範疇內的任何事物。
100‧‧‧基板
120‧‧‧鰭片
124‧‧‧通道區
200‧‧‧淺溝槽隔離(STI)層
410‧‧‧第一間隔件層
420‧‧‧第二間隔件層
500‧‧‧源極/汲極接面
510‧‧‧共形襯裡層
520‧‧‧介電填充層
700‧‧‧閘極堆疊
710‧‧‧閘極蓋體
w1-w3‧‧‧寬度

Claims (6)

  1. 一種形成半導體裝置之方法，包含：形成半導體層於半導體基板上方，該半導體層具有源極/汲極區以及與該源極/汲極區鄰接的通道區；形成犧牲閘極於該半導體層之該通道區上方；形成硬遮罩於該犧牲閘極上方；沉積第一間隔件層於該犧牲閘極的側壁上方以及於該硬遮罩的側壁上方；沉積於第二間隔件層於該第一間隔件層的側壁上方；移除該硬遮罩及該第一間隔件層的數個部分以形成開口於該犧牲閘極上方；形成輔助犧牲閘極於該開口內；蝕刻該第二間隔件層以形成凹部；形成犧牲覆蓋層於該凹部內；移除該輔助犧牲閘極及該犧牲閘極以形成閘極開口；從該閘極開口高於該第一間隔件層的上側壁移除該第二間隔件層；在該半導體層之該通道區上方形成功能閘極於該閘極開口內；在該功能閘極上方形成閘極蓋體於該閘極開口內；形成一低k間隔件層於導電接觸與該閘極蓋體的該下半部之間；以及形成一蝕刻中止層直接設置在該低k間隔件層與該導電接觸之間，且設置在該閘極蓋體的該上半部與該導電接觸之間。
  2. 如申請專利範圍第1項所述之方法，其中該閘極蓋體具有下半部及上半部，該下半部具有第一寬度，該上半部具有大於該第一寬 度之第二寬度，且該下半部及該上半部具有實質垂直的側壁。
  3. 如申請專利範圍第1項所述之方法，進一步包含：蝕刻該功能閘極以形成頂面低於該第二間隔件層之頂面的凹陷閘極。
  4. 如申請專利範圍第3項所述之方法，進一步包含：直接在該凹陷閘極上方形成該閘極蓋體，其中該閘極蓋體的側壁與該第二間隔件層之側壁的一部分重疊。
  5. 如申請專利範圍第1項所述之方法，其中該閘極蓋體包含氮化矽，而且該第二間隔件層包含低k材料。
  6. 如申請專利範圍第1項所述之方法，其中該閘極蓋體呈T形。
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