DE102019206143B4 - Verfahren zum erhöhen der effektiven gatehöhe - Google Patents

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Abstract

Verfahren zum Bilden einer Halbleitervorrichtung, umfassend:
ein Bilden einer Halbleiterschicht (106) über einem Halbleitersubstrat (100), wobei die Halbleiterschicht (106) einen Source/Drain-Bereich (122) und einen Kanalbereich neben dem Source/Drain-Bereich (122) aufweist;
ein Bilden eines Opfergates (310) über dem Kanalbereich der Halbleiterschicht;
ein Bilden einer Hartmaske (330) über dem Opfergate (310);
ein Abscheiden einer ersten Abstandshalterschicht (410) über den Seitenwänden des Opfergates (310) und über Seitenwänden der Hartmaske (330);
ein Abscheiden einer zweiten Abstandshalterschicht (420) über Seitenwänden der ersten Abstandshalterschicht (410);
ein Entfernen der Hartmaske (330) und von Abschnitten der ersten Abstandshalterschicht (410), um eine Öffnung (312) über dem Opfergate (310) zu bilden;
ein Bilden eines zusätzlichen Opfergates (315) innerhalb der Öffnung (312);
nach dem Bilden des zusätzlichen Opfergates (315) innerhalb der Öffnung (312), ein Ätzen der zweiten Abstandshalterschicht (420), um eine Ausnehmung zu bilden;
ein Bilden einer Opferdeckschicht (550) innerhalb der Ausnehmung;
ein Entfemen des zusätzlichen Opfergates (315) und des Opfergates (310), um eine Gateöffnung (610) zu bilden;
ein Entfernen der zweiten Abstandshalterschicht (420) von oberen Seitenwänden der Gateöffnung (610) über der ersten Abstandshalterschicht (410);
ein Bilden eines funktionellen Gates (700) innerhalb der Gateöffnung (610) über dem Kanalgebiet der Halbleiterschicht; und
ein Bilden einer Gatekappe (710) innerhalb der Gateöffnung (610) über dem funktionellen Gate (700).

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft im Allgemeinen Verfahren zum Bilden von Halbleitervorrichtungen und insbesondere Verfahren zum Bilden von Vorrichtungen wie zum Beispiel Feldeffekttransistoren vom Finnen-Typ (FinFETs) mit einem geringeren Risiko an elektrischen Kurzschlüssen zwischen Gate- und Source/Drain-Kontakten.
  • Ein Trend bei der Entwicklung von Halbleiterherstellungstechnologien besteht darin, die Dichte von Vorrichtungen pro Chip zu erhöhen und somit die Größe der aktiven Strukturen sowie die Abstände zwischen solchen Strukturen zu verringern. Eine Vergrößerung der Vorrichtungsdichte kann sich vorteilhaft auf die Vorrichtungsleistung, wie die Schaltungsgeschwindigkeit, auswirken und kann auch immer komplexere Konstruktionen und Funktionen ermöglichen. Die Verringerung der Größe und die damit einhergehende Zunahme der Dichte kann jedoch auch unerwünschte Effekte erzeugen, einschließlich unerwünschter Kurzschlüsse zwischen benachbarten leitfähigen Elementen.
  • In FinFET-Vorrichtungen an fortgeschrittenen Knoten kann zum Beispiel die Nähe von Gate-Kontakten und Source/Drain-Kontakten zu unerwünschten parasitären Kapazitäten oder Leitungen, insbesondere Leckagen, zwischen diesen benachbarten Strukturen führen, insbesondere an den jeweiligen oberen und unteren Abschnitten der Strukturen, die Leistung und Ertrag beeinträchtigen können.
  • US 2017 / 0 110 549 A1 offenbart eine Halbleitervorrichtung mit einer abgestuften leitenden Source/Drain-Struktur mit einem darin definierten Hohlraum, wobei der Hohlraum vertikal über einem aktiven Bereich, einer in dem Hohlraum positionierten nichtleitenden Struktur, einer über der Gate-Struktur positionierten Schicht aus isolierendem Material, der abgestuften leitenden Source/Drain-Struktur und der nicht leitenden Struktur angeordnet ist. Weiter umfasst die Vorrichtung eine Gate-Kontaktöffnung, die in der Schicht aus isolierendem Material definiert ist, und einen leitenden Gate-Kontakt, der in der Gate-Kontaktöffnung positioniert ist und leitend mit der Gate-Struktur gekoppelt ist, wobei mindestens ein Abschnitt des Gate-Kontakts vertikal über der nicht leitenden Struktur positioniert ist.
  • Die US 2013 / 0 187 203 A1 offenbart die Bildung dielektrischer Kappenschichten auf einem Austauschgate um Kurzschlüsse zwischen Gate und Kontakten zu reduzieren. Ausführungsformen umfassen dielektrische Kappen mit vertikalen Seitenwänden, einer Trapezform, einer T-Form oder einer Y-Form.
  • Die US 2011 / 0 298 061 A1 offenbart ein Verfahren zum Bilden eines Halbleiterbauelements, das das Bilden einer Ersatz-Gate-Struktur umfasst, die über einem Kanalbereich eines Substrats liegt. Über den Source- und Drain-Bereichen des Substrats wird eine dielektrische Dornschicht gebildet. Die Ersatz-Gate-Struktur wird entfernt, um eine Öffnung bereitzustellen, die den Kanalbereich des Substrats freilegt. Über dem Kanalbereich wird eine funktionale Gate-Struktur einschließlich einer Austrittsarbeitsmetallschicht gebildet. Über der funktionalen Gate-Struktur wird eine Schutzkappenstruktur gebildet. Mindestens eine Durchkontaktierung wird durch die dielektrische Dornschicht selektiv zur Schutzkappenstruktur geätzt, um einen Teil des Source-Bereichs und/oder des Drain-Bereichs freizulegen. Anschließend wird in den Durchkontaktierungen eine leitende Füllung gebildet, um einen Kontakt zum Source-Bereich und/oder zum Drain-Bereich bereitzustellen.
  • Die US 2017 / 0 186 623 A1 offenbart ein Verfahren zur Herstellung eines Transistors aus einem Stapel, der mindestens eine Gatestruktur mit mindestens einer Flanke umfasst, wobei das Verfahren das Bilden mindestens eines Gate-Abstandshalters über mindestens der Flanke der Gatestruktur umfasst, sowie das Reduzieren einer dielektrischen Permittivität des mindestens einen Gate-Abstandshalters, nachdem der Stapel einer Temperatur von mindestens 600 °C ausgesetzt wurde, wobei das Reduzieren mindestens eine lonenimplantation in einem Teil mit wenigstens einer Dicke des mindestens einen Gate-Abstandshalters umfasst.
  • Zusammenfassung
  • Es ist daher wünschenswert, Halbleitervorrichtungsarchitekturen und Verfahren zum Herstellen von Halbleitervorrichtungsarchitekturen zu entwickeln, die eine geringere Neigung zu unerwünschten Kurzschlüssen oder parasitären Kapazitäten zwischen benachbarten leitfähigen Elementen aufweisen, wie z. B. zwischen benachbarten Gate- und Source/Drain-Kontakten.
  • Erfindungsgemäß ist ein Verfahren mit den Merkmalen von Anspruch 1.
  • Gemäß verschiedenen Ausführungsformen umfasst die Bildung einer Halbleitervorrichtung die Bildung eines zusätzlichen Opfergates, das sich über die Höhe eines Opfergates erstreckt und die Bildung einer verbesserten Gatekappe ermöglicht, die eine effektive dielektrische Gate-zu-Source-Barriere bereitstellt. In bestimmten Ausführungsformen ermöglicht die verbesserte Opfergatehöhe die Bildung einer dickeren T-förmigen Gatekappe sowie einer dickeren Kappe über Source/Drain-Kontakten.
  • Eine beispielhafte mit dem erfindungsgemäßen Verfahren hergestellte Vorrichtung umfasst eine Schicht aus Halbleitermaterial mit einem Source/Drain-Bereich und einem an den Source/Drain-Bereich angrenzenden Kanalbereich, einen über dem Source/Drain-Bereich angeordneten leitfähigen Kontakt, einen über dem Kanalbereich angeordneten Gatestapel, und eine Deckschicht, die über dem Gatestapel angeordnet ist, wobei die Gatekappe einen unteren Abschnitt mit einer ersten Breite, einen oberen Abschnitt mit einer zweiten Breite, der größer als die erste Breite ist, aufweist und der untere Abschnitt und der obere Abschnitt im Wesentlichen vertikale Seitenwände aufweisen. Die Halbleiterschicht kann eine Schicht aus einem SOI-Substrat oder einen über einem Substrat gebildeten Abschnitt einer Halbleiterfinne umfassen.
  • Eine weitere mit dem erfindungsgemäßen Verfahren hergestellte Vorrichtung umfasst eine Halbleiterschicht mit einem Source/Drain-Bereich und einem an den Source/Drain-Bereich angrenzenden Kanalbereich, einen über dem Source/Drain-Bereich angeordneten leitfähigen Kontakt, einen über dem Kanalbereich angeordneten Gatestapel und eine über dem Gatestapel angeordnete Gatekappe, wobei die Gatekappe einen unteren Abschnitt mit einer ersten Breite, einen oberen Abschnitt mit einer zweiten Breite, der größer ist als die erste Breite, und eine zwischen dem leitfähigen Kontakt und dem unteren Abschnitt der Gatekappe angeordnete low-k-Abstandshalterschicht aufweist.
  • Gemäß verschiedenen Ausführungsformen umfasst das erfindungsgemäße Verfahren ein Bilden einer Halbleiterschicht über einem Halbleitersubstrat, wobei die Halbleiterschicht einen Source/Drain-Bereich und einen Kanalbereich neben dem Source/Drain-Bereich aufweist, wobei ein Opfergate über dem Kanalbereich der Halbleiterschicht gebildet wird, und wobei eine Hartmaske über dem Opfergate gebildet wird.
  • Über den Seitenwänden des Opfergates und über den Seitenwänden der Hartmaske wird eine erste Abstandshalterschicht abgeschieden und eine zweite Abstandshalterschicht wird über den Seitenwänden der ersten Abstandshalterschicht abgeschieden. Danach werden die Hartmaske und Teile der ersten Abstandshalterschicht entfernt, um eine Öffnung über dem Opfergate zu bilden, und in der Öffnung wird ein zusätzliches Opfergate gebildet.
  • Das erfindungsgemäße Verfahren umfasst ferner ein Ätzen der zweiten Abstandshalterschicht, um eine Ausnehmung zu bilden, ein Bilden einer Opferdeckschicht innerhalb der Aussparung, ein Entfernen des zusätzlichen Opfergates und des Opfergates, um eine Gateöffnung zu bilden, und ein Entfernen der zweiten Abstandshalterschicht von oberen Seitenwänden der Gateöffnung über der ersten Abstandshalterschicht, ein Bilden eines funktionalen Gates innerhalb der Gateöffnung über dem Kanalbereich der Halbleiterschicht und ein Bilden einer Gatekappe innerhalb der Gateöffnung über dem funktionellen Gate.
  • Kurze Beschreibung von einigen Ansichten der Zeichnungen
  • Die folgende detaillierte Beschreibung spezieller Ausführungsformen der vorliegenden Anmeldung kann am besten verstanden werden, wenn sie in Verbindung mit den folgenden Zeichnungen gelesen wird, wobei gleiche Strukturen mit gleichen Bezugszeichen bezeichnet sind und in welchen:
    • 1 eine schematische Querschnittsdarstellung einer FinFET-Vorrichtung in einem Zwischenstadium der Herstellung ist, die eine Halbleiterfinne mit abwechselnden Source/Drain- und Kanalbereichen, ein Opfergate und eine Opfergate-Hartmaske umfasst, die über den Kanalbereichen der Finne angeordnet ist, und eine zusammengesetzten Abstandshalterschicht, die über den Seitenwänden des Opfergates und der Opfergate-Hartmaske angeordnet ist;
    • 2 einen Querschnitt der FinFET-Vorrichtung von 1 nach der Bildung von epitaktischen Source/Drain-Anschlüssen über den Source/Drain-Bereichen der Finne zeigt;
    • 3 die Bildung einer konformen Kontaktätzstoppschicht innerhalb von Kontaktstellen über den Source/Drain-Anschlüssen und einer dielektrischen Füllschicht über der Kontaktätzstoppschicht zeigt;
    • 4 ein Entfernen der Opfergate-Hartmaske von über dem Opfergate darstellt;
    • 5 die Bildung eines zusätzlichen Opfergates über dem Opfergate darstellt;
    • 6 ein Ausnehmungsätzen einer Seitenwandabstandshalterschicht, der Kontaktätzstoppschicht und der dielektrischen Füllschicht zwischen benachbarten Opfergates zeigt;
    • 7 die Bildung einer Opferschutzschicht über der ausgenommenen Architektur von 6 darstellt;
    • 8 die selektive Entfernung des zusätzlichen Opfergates und des Opfergates zeigt;
    • 9 die FinFET-Vorrichtungsstruktur nach einem teilweisen Entfernen der Seitenwandabstandshalterschicht unter der Opferdeckschicht zeigt;
    • 10 die FinFET-Vorrichtungsstruktur nach einem Ersatzmetallgate-Modul und der Abscheidung und Planarisierung einer selbstausgerichteten Gatekappe über funktionalen Gates zeigt;
    • 11 die Bildung eines Zwischenschichtdielektrikums und eine Metallisierung der Source/Drain-Anschlüsse zeigt;
    • 12 eine schematische Querschnittsansicht einer planaren Vorrichtungsstruktur in einem Zwischenstadium der Herstellung zeigt, einschließlich eines Halbleitersubstrats mit abwechselnden Source/Drain- und Kanalbereichen, eines Opfergates und einer über den Kanalbereichen liegenden Opfergate-Hartmaske und einer zusammengesetzten Abstandshalterschicht, die über Seitenwänden des Opfergates und der Opfergate-Hartmaske angeordnet ist;
    • 13 einen Querschnitt der Vorrichtung von 12 nach der Bildung erhöhter Source/Drain-Anschlüsse über den Source/Drain-Bereichen des Substrats zeigt;
    • 14 die Bildung einer konformen Kontaktätzstoppschicht innerhalb von Kontaktstellen über den Source/Drain-Übergängen und einer dielektrischen Füllschicht über der Kontaktätzstoppschicht zeigt;
    • 15 die planare Vorrichtungsarchitektur nach einem Austauschmetallgatemodul (RMG-Modul) und der Abscheidung und Planarisierung einer selbstausgerichteten Gatekappe über funktionalen Gates zeigt; und
    • 16 die Bildung eines Zwischenschichtdielektrikums über der Struktur von 15 und die Metallisierung der Source/Drain-Übergänge zeigt.
  • Detaillierte Beschreibung
  • Es wird nun auf verschiedene Ausführungsformen des Gegenstands der vorliegenden Anmeldung detaillierter Bezug genommen, von denen einige Ausführungsformen in den beigefügten Zeichnungen dargestellt sind. In allen Zeichnungen werden die gleichen Bezugszeichen verwendet, um sich auf dieselben oder ähnliche Teile zu beziehen.
  • Gemäß der Verwendung hierin kann die Bildung oder Abscheidung einer Schicht oder Struktur eine oder mehrere Techniken umfassen, die für das Material oder die Schicht, die abgeschieden werden soll, oder für die Struktur, die gebildet wird, geeignet sind. Zu diesen Techniken gehören chemische Gasphasenabscheidung (CVD), chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), metallorganische CVD (MOCVD), Atomlagenabscheidung (ALD), Molekularstrahlepitaxie (MBE), Elektroplattieren, stromloses Plattieren, lonenstrahlabscheidung und physikalische Gasphasenabscheidung (PVD) wie Sputtern oder Verdampfen.
  • In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen einer Halbleitervorrichtung, wie einer FinFET-Vorrichtung (3D-Vorrichtung), offenbart, bei der eine zusammengesetzte Abstandshalterarchitektur über Seitenwänden eines Opfergates gebildet wird, und das anschließende Abscheiden eines zusätzlichen Opfergates über dem Opfergate ermöglicht, dass die zusammengesetzte Abstandshalter-Topologie vor einem Ausnehmungsätzen davon und der Bildung innerhalb der Aussparung einer Opferschutzschicht beibehalten wird. Eine Entfernung des zusätzlichen Opfergates und des Opfergates legt die zusammengesetzte Abstandshalterarchitektur wieder frei, die selektiv geätzt wird, um eine T-förmige Ausnehmung zu bilden, die über einem Kanalbereich der Finne liegt. Ein Austauschmetallgate ist in einem unteren Bereich der T-förmigen Ausnehmung gebildet, und eine selbstausrichtende Kontaktdeckschicht (SAC-Deckschicht) wird innerhalb eines oberen Bereichs der T-förmigen Ausnehmung vor der Metallisierung des Ersatzmetallgates und der Source/Drain-Bereiche der Vorrichtung. In verschiedenen Ausführungsformen ist die Deckschicht für den selbstausgerichteten Kontakt (SAC) T-förmig. Gemäß der Verwendung hierin weist eine „T-förmige“ Struktur, wie ein T-förmiger Ausnehmung oder eine T-förmige Deckschicht, einen oberen Bereich und einen unteren Bereich auf, wobei der obere Bereich breiter ist als der untere Bereich und der obere Bereich seitlich über jedem von mindestens einem Paar von gegenüberliegenden Seitenwänden des unteren Bereichs verläuft.
  • Die Bildung einer T-förmigen, selbstausgerichteten Kontakt (SAC) -Deckschicht, die eine wirksame Barriere zwischen benachbarten leitfähigen Strukturen bereitstellt, sowie die Verwendung eines zusätzlichen Opfergates zur Bildung der T-förmigen Deckschicht ist in Verbindung mit einer FinFET-Vorrichtungsarchitektur in den 1 bis 11 beschrieben. Ein abgekürzter Prozessablauf zum Bilden einer T-förmigen selbstausgerichteten Kontaktdeckschicht für eine planare Vorrichtung wird unter Bezugnahme auf die 12 bis 16 beschrieben.
  • Unter Bezugnahme auf 1 umfasst eine FinFET-Struktur in einem Zwischenstadium der Fertigung eine über einem Halbleitersubstrat 100 gebildete Halbleiterfinne 120. Das Halbleitersubstrat 100 kann ein Bulksubstrat oder ein Verbundsubstrat sein, wie z. B. ein Halbleiter-auf- Isolator-Substrat (SOl-Substrat), und kann ein beliebiges geeignetes Halbleitermaterial umfassen, wie es dem Fachmann bekannt ist. Teile des Halbleitersubstrats können amorph, polykristallin oder einkristallin sein. Obwohl in dem dargestellten Querschnitt eine einzelne Finne 120 gezeigt ist, ist es ersichtlich, dass eine Anordnung von Finnen 120 über dem Substrat 100 gebildet sein kann.
  • In verschiedenen Ausführungsformen umfasst jede Finne 120 ein Halbleitermaterial, wie etwa Silizium, und kann durch Strukturieren und anschließendes Ätzen des Halbleitersubstrats 100, z. B. eines oberen Abschnitts des Halbleitersubstrats, gebildet werden. In mehreren Ausführungsformen wird eine Finne 120 aus dem Halbleitersubstrat herausgeätzt und grenzt daher daran an. Zum Beispiel kann die Finne 120 unter Verwendung eines Seitenwand-Bildübertragungsprozesses (SIT-Prozess) gebildet werden, wie er dem Fachmann bekannt ist.
  • Jede Finne 120 kann ein einkristallines Halbleitermaterial umfassen, das sich entlang einer Längsrichtung erstreckt. Gemäß der Verwendung hierin ist eine „Längsrichtung“ eine horizontale Richtung, in der sich ein Objekt am meisten erstreckt. Eine „Breitenrichtung“ ist eine horizontale Richtung, die zur Längsrichtung senkrecht ist.
  • Gemäß der Verwendung hierin bezieht sich „horizontal“ auf eine allgemeine Richtung entlang einer Hauptoberfläche eines Substrats und „vertikal“ ist eine Richtung, die im Allgemeinen dazu senkrecht ist. Ferner sind „vertikal“ und „horizontal“ relativ zu der Orientierung des Substrats im Allgemeinen senkrechte Richtungen im dreidimensionalen Raum.
  • In bestimmten Ausführungsformen können die Finnen 120 eine Breite von 5 nm bis 20 nm und eine Höhe von 40 nm bis 150 nm aufweisen, obwohl auch andere Abmessungen in Betracht gezogen werden. In Strukturen mit mehreren Finnen, d. h. einer Anordnung von Finnen, kann jede Finne durch eine Periodizität oder einen Abstand (d) von 20 nm bis 100 nm von ihrem nächsten Nachbarn beabstandet sein, z. B. 20, 30, 40, 50, 60, 70 80, 90 oder 100 nm, einschließlich der Bereiche zwischen jedem der vorhergehenden Werte. Gemäß der Verwendung hierin bezieht sich der Begriff „Abstand“ auf die Summe aus der Finnenbreite und dem Abstand zwischen benachbarten Finnen.
  • Diese mehreren Finnen sind typischerweise zueinander parallel und zu dem Bibliothekslogikfluss einer Schaltung senkrecht ausgerichtet. Nach der Bildung der Finnen kann ein Finnenschnitt- oder Finnenentfernungsprozess verwendet werden, um unerwünschte Finnen oder unerwünschte Teile davon für die bestimmte herzustellende Schaltung oder Vorrichtung zu entfernen. Somit kann die Finnen-Finnen-Periodizität über eine Anordnung von Finnen konstant oder variabel sein.
  • Die Finne 120 umfasst abwechselnde Source/Drain-Bereiche 122 und Kanalbereiche 124, wie dem Fachmann bekannt sein wird. Es kann eine Flachgrabenisolationsschicht (STI-Schicht) 200 verwendet werden, um eine elektrische Isolation zwischen den Finnen 120 und zwischen benachbarten Vorrichtungen bereitzustellen, wie es für die gebildeten Schaltungen erforderlich ist. Ein STI-Prozess für FinFET-Vorrichtungen umfasst ein Erzeugen von Isolationsgräben in dem Halbleitersubstrat 100 durch einen anisotropen Ätzprozess. Der Isolationsgraben zwischen jeder benachbarten Finne kann ein relativ niedriges Aspektverhältnis aufweisen (z. B. das Verhältnis der Tiefe des Isolationsgrabens zu seiner Breite). Gemäß bestimmten Ausführungsformen wird ein dielektrisches Füllmaterial, beispielsweise Siliziumdioxid, in die Isolationsgräben abgeschieden, beispielsweise unter Verwendung eines verbesserten Prozesses mit hohem Aspektverhältnis (eHARP), um die Isolationsgräben zu füllen. Das abgeschiedene dielektrische Material kann dann durch einen chemisch-mechanischen Polierprozess (CMP) poliert werden, der das überschüssige dielektrische Material entfernt und eine planare STI-Struktur erzeugt. Das planarisierte Oxid wird dann zurückgeätzt, um eine vertiefte, gleichmäßig dicke Oxidisolationsschicht 200 zwischen den Finnen 120 zu bilden, wo die oberen Seitenwände der Finnen 120 zur weiteren Verarbeitung freigelegt werden können.
  • „Planarisieren" und „Planarisierung“ beziehen sich gemäß der Verwendung hierin auf einen Materialentfemungsprozess, der mindestens mechanische Kräfte, wie Reibungsmedien, aufbringt, um eine im Wesentlichen zweidimensionale Oberfläche zu erzeugen. Ein Planarisierungsprozess kann chemisch-mechanisches Polieren (CMP) oder Schleifen umfassen. Chemisch-mechanisches Polieren (CMP) ist ein Materialentfernungsprozess, bei dem sowohl chemische Reaktionen als auch mechanische Kräfte verwendet werden, um Material zu entfernen und eine Oberfläche zu planarisieren.
  • Mit weiterem Bezug auf 1 umfasst die Struktur ein Opfergate 310, das über jedem Kanalbereich 124 der Finne 120 gebildet ist. Gemäß verschiedenen Ausführungsformen wird eine Opfergateoxidschicht 320 über dem Opfergate 310 gebildet und über der Opfergateoxidschicht 320 wird eine Opfergate-Hartmaske 330 gebildet.
  • Das Opfergate 310 kann unter Verwendung herkömmlicher Abscheidungs-, Photolithographie- und Ätzprozesse gebildet werden. Das Opfergate 310 kann beispielsweise eine Schicht aus amorphem Silizium (a-Si) oder polykristallinem Silizium umfassen. Amorphes elementares Silizium kann unter Verwendung einer chemischen Gasphasenabscheidung, wie beispielsweise einer chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD) bei Temperaturen im Bereich von 450 ° C bis 700 ° C, abgeschieden werden. Silan (SiH 4) kann als Vorstufe für die CVD-Siliziumabscheidung verwendet werden.
  • Das Opfergate 310 erstreckt sich über die obere Fläche und die Seitenwandflächen der Finne 120 und kann eine Dicke aufweisen, die ausreicht, um die Finne vollständig zu bedecken. Zum Beispiel kann eine Dicke des Opfergates 310 im Bereich von 50 bis 200 nm liegen, z. B. 50, 75, 100, 125, 150, 175 oder 200 nm, einschließlich der Bereiche zwischen jedem der vorstehenden Werte, obgleich geringere und größere Dicken verwendet werden können.
  • In bestimmten Ausführungsformen kann ein Opfergate 310 aus einer großflächigen Opfergateschicht gebildet werden, die über den Finnen abgeschieden wird. Die Opfergateoxidschicht 320 und die Hartmaske 330 werden nacheinander über der Opfergateschicht gebildet und beispielsweise unter Verwendung herkömmlicher Photolithographie- und Ätztechniken strukturiert. Die Hartmaske 330 kann ein dielektrisches Material, wie etwa Siliziumnitrid, umfassen und kann unter Verwendung einer chemischen Gasphasenabscheidung gebildet werden. Eine beispielhafte Hartmaske 330 weist eine Dicke von 20 bis 30 nm auf.
  • Gemäß verschiedenen Ausführungsformen ist das Template des Opfergates 310, der Opfergateoxidschicht 320 und der Hartmaske 330 für die Bildung einer ersten Abstandshalterschicht 410 über Seitenwänden davon und eine zweite Abstandshalterschicht 420 über den Seitenwänden der ersten Abstandshalterschicht 410. Die erste und die zweite Abstandshalterschicht 410, 420 können durch eine großflächige Abscheidung eines Abstandshaltermaterials (z. B. unter Verwendung einer Atomlagenabscheidung) gebildet werden, gefolgt von einem Richtungsätzen, wie etwa einem reaktiven lonenätzen (RIE), um die Abstandshaltermaterialien von horizontalen Oberflächen zu entfernen. Geeignete Materialien für die erste Abstandshalterschicht 410 umfassen Oxide, Nitride und Oxynitride wie Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid und Materialien mit niedriger Dielektrizitätskonstante (low-k) wie amorpher Kohlenstoff, SiOC, SiCN, SiOCN und SiBCN. Gemäß der Verwendung hierin weist ein „low-k“ -Material eine Dielektrizitätskonstante auf, die geringer ist als die von Siliziumdioxid. In bestimmten Ausführungsformen kann die Dicke der ersten Abstandshalterschicht 410 2 bis 5 nm betragen, z. B. 2, 3, 4 oder 5 nm, einschließlich der Bereiche zwischen beliebigen der vorstehenden Werte.
  • Die Verbindungen Siliziumdioxid und Siliziumnitrid weisen Zusammensetzungen auf, die sich nominell als SiO2 bzw. SisN4 darstellen. Die Ausdrücke Siliziumdioxid und Siliziumnitrid beziehen sich nicht nur auf diese stöchiometrischen Zusammensetzungen, sondern auch auf Oxid- und Nitridzusammensetzungen, die von den stöchiometrischen Zusammensetzungen abweichen.
  • Über der ersten Abstandshalterschicht 410 wird eine zweite Abstandshalterschicht 420 gebildet. Gemäß verschiedenen Ausführungsformen können die Verfahren und Materialien, die zum Bilden der ersten Abstandshalterschicht 410 verwendet werden, eingesetzt werden, um die zweite Abstandshalterschicht 420 zu bilden. In bestimmten Ausführungsformen kann die Dicke der zweiten Abstandshalterschicht 420 5 bis 10 nm betragen, z. B. 5, 8 oder 10 nm, einschließlich der Bereiche zwischen jedem der vorstehenden Werte.
  • Gemäß bestimmten Ausführungsformen sind die ersten und zweiten Abstandshalterschichtmaterialien in Bezug auf Siliziumdioxid und amorphes Silizium ätzselektiv. In einer beispielhaften Struktur umfasst die erste Abstandshalterschicht 410 Siliziumnitrid und die zweite Abstandshalterschicht 420 umfasst ein Low-k-Material.
  • In einer beispielhaften Struktur können eine oder beide der ersten und der zweiten Abstandshalterschicht410, 420 eine Dielektrizitätskonstante aufweisen, die geringer ist als die Dielektrizitätskonstante von Siliziumdioxid. Beispielsweise können die erste Abstandshalterschicht 410 und die zweite Abstandshalterschicht 420 unabhängig voneinander eine Dielektrizitätskonstante von 2,8 bis 3,8 aufweisen, z. B. 2,8, 3,0, 3,2, 3,4, 3,6 oder 3,8, einschließlich der Bereiche zwischen jedem der vorstehenden Werte.
  • Mit Bezug auf 2 werden Source/Drain-Anschlüsse 500 über den Source/Drain-Bereichen 122 der Finne 120 gebildet. Die Source/Drain-Anschlüsse 500 können durch lonenimplantation oder selektive Epitaxie nach einer Bildung der Opfergates 310 und der Abstandshalterschichten gebildet werden, z. B. unter Verwendung der Abstandshalterschichten 410, 420 als einer Ausrichtungsmaske.
  • Gemäß verschiedenen Ausführungsformen können die Source/Drain-Anschlüsse 500 Silizium (z. B. Si) oder ein Silizium umfassendes Material wie Siliziumgermanium (SiGe) umfassen. Zum Beispiel können Source/Drain-Anschlüsse aus SiGe in eine p-MOS-Vorrichtung eingebaut werden, um den Kanal mit Druckspannung zu beaufschlagen, was die Beweglichkeit von Ladungsträgern verbessern kann.
  • Die Ausdrücke „epitaktisch“, „Epitaxie“ und/oder „epitaktisches Wachstum und/oder Abscheidung“ beziehen sich auf das Aufwachsen einer Halbleitermaterialschicht auf einer Abscheidungsoberfläche eines Halbleitermaterials, in der die aufgewachsene Halbleitermaterialschicht den gleichen kristallinen Wuchs wie das Halbleitermaterial der Abscheidungsoberfläche annimmt. Zum Beispiel werden in einem epitaktischen Abscheidungsprozess chemische Reaktionspartner, die durch Quellgase bereitgestellt werden, so gesteuert und die Systemparameter werden so eingestellt, dass sich die sich abscheidenden Atomen auf der Abscheidungsoberfläche niederlassen und durch Oberflächendiffusion ausreichend beweglich bleiben, so dass sich sich entsprechend der kristallinen Orientierung der Atome der Abscheidungsoberfläche orientieren. Daher weist ein epitaktisches Halbleitermaterial die gleichen kristallinen Eigenschaften auf wie die Abscheidungsoberfläche, auf der es gebildet wird. Beispielsweise nimmt ein auf einer (100)-Kristalloberfläche abgeschiedenes epitaktisches Halbleitermaterial eine (100)-Orientierung an. Beispiele für epitaktische Wachstumsprozesse umfassen eine Plasmaabscheidung mit niedriger Energie, Flüssigphasenepitaxie, Molekularstrahlepitaxie und chemische Gasphasenabscheidung bei Atmosphärendruck.
  • Die Source/Drain-Anschlüsse 500 können dotiert sein, was in situ durchgeführt werden kann, insbesondere während oder nach dem epitaktischen Wachstum, beispielsweise unter Verwendung einer lonenimplantation oder Plasmadotierung. Die Dotierung verändert die Elektronen- und Lochträgerkonzentration eines intrinsischen Halbleiters im thermischen Gleichgewicht. Eine dotierte Schicht oder ein dotierter Bereich kann vom p-Typ oder vom n-Typ sein.
  • Gemäß der Verwendung hierin bezieht sich „p-Typ“ auf die Zugabe von Verunreinigungen zu einem intrinsischen Halbleiter, der einen Mangel an Valenzelektronen erzeugt. In einer Silizium umfassenden Finne umfassen, jedoch ohne Beschränkung, p-Dotiermittel, d. h. Verunreinigungen, z. B. Bor, Aluminium, Gallium und Indium. Wie hier verwendet, bezieht sich „n-Typ“ auf die Zugabe von Verunreinigungen, die freie Elektronen zu einem intrinsischen Halbleiter beitragen. In einer Silizium aufweisenden Finne umfassen, jedoch ohne Beschränkung, Dotierstoffe vom n-Typ, d. h. Verunreinigungen, z. B. Antimon, Arsen und Phosphor.
  • Es kann ein optionales Eintreib-Tempern verwendet werden, um Dotierstoffspezies zu diffundieren und ein gewünschtes Dotierstoffprofil zu erzeugen. In bestimmten Ausführungsformen können Dotierstoffatome innerhalb der Source/Drain-Anschlüsse 500 in die Halbleiterfinne 120 unter Verwendung einer Nach-Epitaxie oder eines Post-Implantations-Temperns (z. B. bei einer Temperatur von 600°C bis 1400°C) diffundiert werden, um ein gewünschtes Dotierstoffprofil in der Finne zu erzeugen.
  • Mit Bezug auf 3 ist ein konformer Liner 510 innerhalb von Kontaktstellen über den Source/Drain-Anschlüssen 500 gebildet und eine dielektrische Füllschicht 520 ist direkt über dem konformen Liner 510 gebildet. Der konforme Liner 510 ist so gebildet, dass er als Kontaktätzstoppschicht (CESL) dient. Der konforme Liner 510 und die dielektrische Füllschicht 520 erstrecken sich über kontaktlose Stellen zwischen Finnen, d. h. über der STI-Schicht 200.
  • Der konforme Liner 510 kann durch flächige Abscheidung eines geeigneten Kontaktätzstoppmaterials (z. B. unter Verwendung einer Atomlagenabscheidung) gebildet werden. In bestimmten Ausführungsformen beträgt die Dicke des konformen Liners 510 2 bis 10 nm, z. B. 2, 4, 6, 8 oder 10 nm, einschließlich der Bereiche zwischen jedem der vorstehenden Werte.
  • In verschiedenen Ausführungsformen sind die zweite Abstandshalterschicht 420 und der konforme Liner 510 aus Materialien gebildet, die zueinander selektiv geätzt werden können. In bestimmten Ausführungsformen umfasst die zweite Abstandshalterschicht 420 SiOC oder SiOCN und der konforme Liner (d. h. die Kontaktätzstoppschicht) 510 umfasst Siliziumnitrid.
  • Die dielektrische Füllschicht 520 kann ein beliebiges dielektrisches Material umfassen, einschließlich z. B. Oxide, Nitride oder Oxynitride. In einer Ausführungsform umfasst die dielektrische Füllschicht 520 Siliziumdioxid. Die dielektrische Füllschicht 520 kann z. B. eine Verbundschicht sein, die eine anfangs abgeschiedene Schicht eines flowable oxide (FOX-Schicht), d. h. eine Schicht aus flowable oxide, die direkt über dem konformen Liner 510 abgeschieden ist, und eine Spaltfüllschicht aus einem Oxide gebildet durch ein Plasma mit hoher Dichte (HDP-Oxid) umfasst, die über der Schicht aus flowable oxide abgeschieden ist. In verschiedenen Ausführungsformen kann die dielektrische Füllschicht 520 selbstplanierend sein oder die obere Oberfläche der dielektrischen Füllschicht 520 kann durch ein chemisch-mechanisches Polieren (CMP) planarisiert werden.
  • Bezug nehmend auf 4 wird ein selektives Ätzen verwendet, um die Hartmaske 330 und die Opfergateoxidschicht 320 über dem Opfergate 310 zu entfernen, so dass Öffnungen 312 gebildet werden. Das selektive Ätzen entfernt auch freiliegende Abschnitte der ersten Abstandshalterschicht Der Ausdruck „selektiv“ in Bezug auf einen Materialentfernungs- oder Ätzprozess bezeichnet gemäß der Verwendung hierin, dass die Materialentfernungsrate für ein erstes Material größer ist als die Entnahmerate für zumindest ein anderes Material der Struktur, auf das der Materialentfernungsprozess angewendet wird. In bestimmten Ausführungsformen kann ein selektives Ätzen zum Beispiel eine Ätzchemie umfassen, die ein erstes Material bezüglich einem zweiten Material in einem Verhältnis von 2:1 oder mehr selektiv entfernt, beispielsweise 5:1, 10:1 oder 20:1.
  • Mit Bezug auf 5 wird ein zusätzliches Opfergate 315 in jeder Öffnung 312 direkt über dem Opfergate 310 gebildet. Das zusätzliche Opfergate 315 kann eine Schicht aus amorphem Silizium (a-Si) oder polykristallinem Silizium umfassen. Wie unter Bezugnahme auf 5 zu sehen ist, ist das Opfergate 310 direkt über den Seitenwänden der ersten Abstandshalterschicht 410 angeordnet, während das zusätzliche Opfergate 315 in der Öffnung 312 direkt über den Seitenwänden der zweiten Abstandshalterschicht 420 gebildet ist.
  • Mit Bezug auf 6 wird ein weiterer selektiver Ätzschritt verwendet, um die zweite Abstandshalterschicht 420, den konformen Liner 510 und die dielektrische Füllschicht 520 in Bezug auf das zusätzliche Opfergate 315 auszunehmen. Das Ausnehmungsätzen legt Seitenwände des zusätzlichen Opfergates 315 frei, ohne die erste Abstandshalterschicht 410 oder das Opfergate 310 freizulegen. Die dielektrischen Schichten 420, 510 und 520 können unter Verwendung eines reaktiven lonenätzprozesses (RI E-Prozess) ausgespart werden.
  • Mit Bezug auf 7 wird eine Opferdeckschicht 550 durch Abscheiden eines dielektrischen Materials in die Ausnehmungen derart gebildet, dass eine untere Oberfläche der Opferdeckschicht 550 über einer oberen Oberfläche des Opfergates 310 angeordnet ist. Es kann ein Polierschritt verwendet werden, um übermäßiges Material zu entfernen und eine obere Oberfläche des zusätzlichen Opfergates 315 freizulegen, z. B. unter Verwendung des zusätzlichen Opfergates 315 als Ätzstoppschicht. Die Opferdeckschicht 550 kann beispielsweise Siliziumnitrid oder Siliziumdioxid umfassen.
  • Mit Bezug auf 8 werden das zusätzliche Opfergate 315 und das Opfergate 310 in Bezug auf die Opferdeckschicht 550, die erste Abstandshalterschicht 410 und die zweite Abstandshalterschicht 420 selektiv geätzt, um Gateöffnungen 610 zu bilden und Kanalbereiche 124 freizulegen. In einem oberen Bereich der Gateöffnungen 610 werden Seitenwände davon durch die zweite Abstandshalterschicht 420 definiert, während innerhalb eines unteren Bereichs der Gateöffnungen 610 Seitenwände davon durch die erste Abstandshalterschicht 410 definiert sind. An dieser Stufe der Verarbeitung ist folglich eine Breite (w1) eines unteren Bereichs der Gateöffnung 610 geringer als eine Breite (w2) eines oberen Bereichs der Gateöffnung 610. In bestimmten Ausführungsformen kann die Breite (w1) im Bereich von 10 bis 40 nm liegen, z. B. 10, 15, 20, 25, 30, 35 oder 40 nm, einschließlich der Bereiche zwischen jedem der vorstehenden Werte, und die Breite (w2) kann im Bereich von 14 bis 50 nm liegen, z. B. 15, 20, 30. 40 oder 50 nm, einschließlich der Bereiche zwischen jedem der vorstehenden Werte.
  • Wie unter Bezugnahme auf 9 zu sehen ist, wird ein weiterer Ätzschritt verwendet, um die zweite Abstandshalterschicht 420 in der Nähe des oberen Bereichs der Gateöffnung 610 zu entfernen. Nach dem selektiven Ätzen der zweiten Abstandshalterschicht 420 weist der obere Bereich der Gateöffnung 610 eine Breite (w3) auf, wobei Seitenwände des oberen Bereichs der Gateöffnung nun durch die konforme Auskleidung 510 definiert sind. Gemäß bestimmten Ausführungsformen kann die Breite (w3) im Bereich von 20 bis 70 nm liegen, z. B. 20 30, 40, 50, 60 oder 70 nm, einschließlich der Bereiche zwischen jedem der vorhergehenden Werte.
  • Mit Bezug auf 10 wird ein Austausch-Metallgate-Modul (RMG-Modul) verwendet, um einen funktionalen Gatestapel 700 über den Kanalbereichen 124 der Finne 120 zu bilden. Der funktionelle Gatestapel 700 umfasst ein Gatedielektrikum und einen darüber liegenden Gateleiter (nicht separat dargestellt).
  • Wie hier verwendet, bezieht sich ein „funktionelles Gate“ oder „Gate“ auf eine Struktur, die zum Steuern des Ausgangsstroms (d. h. des Flusses von Trägern durch einen Kanal) einer Halbleitervorrichtung unter Verwendung eines elektrischen Feldes oder in einigen Fällen eines magnetischen Feldes verwendet wird, und umfasst ein Gatedielektrikum und einen Gateleiter.
  • Das Gatedielektrikum kann Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, ein High-k-Dielektrikum oder ein anderes geeignetes Material umfassen. Gemäß der Verwendung hierin weist ein High-k-Material eine Dielektrizitätskonstante auf, die größer ist als die Dielektrizitätskonstante von Siliziumdioxid. Ein High-k-Dielektrikum kann eine zweiwertige oder dreiwertige Verbindung wie Hafniumoxid (HfO2) umfassen. Weitere Beispiele für high-k-Dielektrika umfassen, ohne Beschränkung, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, BaTiO3, LaAlO3, Y2O3, HfOxNy, HfSiOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, SiOxNy, SiNx, ein Silikat davon und eine Legierung davon. Jeder Wert von x kann unabhängig von 0,5 bis 3 variieren und jeder Wert von y kann unabhängig von 0 bis 2 variieren. Die Dicke des Gatedielektrikums kann im Bereich von 1 nm bis 10 nm liegen, z. B. 1, 2, 4, 6, 8 oder 10 nm, einschließlich der Bereiche zwischen den vorgenannten Werten.
  • Der Gateleiter kann ein leitfähiges Material wie etwa Polysilizium, Silizium-Germanium, ein leitfähiges Metall wie etwa Al, W, Cu, Ti, Ta, W, Co, Pt, Ag, Au, Ru, Ir, Rh und Re, Verbindungen aus leitfähigen Metallen, z. B. Al-Cu, Silizide eines leitfähigen Metalls, z. B. W-Silicid und Pt-Silizid, oder anderen leitfähigen Metallverbindungen wie TiN, TiC, TiSiN, TiTaN, TaN, TaAlN, TaSiN, TaRiN, WSiN, NiSi, CoSi sowie Kombinationen davon umfassen. Der Gateleiter kann eine oder mehrere Schichten solcher Materialien umfassen, wie zum Beispiel einen Metallstapel, der eine Austrittsarbeitsmetallschicht und/oder einen leitfähigen Liner umfasst, und kann eine Dicke von 20 bis 40 nm aufweisen. In bestimmten Ausführungsformen umfasst der Gateleiter eine Titannitrid (TiN) -Schicht direkt über dem Gatedielektrikum und eine Wolfram (W) - oder Kobalt (Co) -Füllschicht über der Titannitridschicht.
  • Vor Bildung des Gatestapels 700 kann ein Ätzschritt verwendet werden, um ein natürliches Oxid und ein verlängertes Gateoxid (EG-Oxid) über den Kanalbereichen 124 der Finnen 120 zu entfernen. In bestimmten Ausführungsformen kann ein einzelner Ätzschritt verwendet werden, um ein natürliches Oxid und ein EG-Oxid zu entfernen, falls vorhanden, und die zweite Abstandshalterschicht 620 lateral zu ätzen.
  • Mit weiterem Bezug auf 10 wird eine selbstausgerichtete Gatekappe 710 direkt über dem Gatestapel 700 gebildet. Nach dem Abscheiden des Gatekappenmaterials kann ein Polierschritt verwendet werden, um übermäßiges Material zu entfemen und eine planarisierte Struktur zu bilden. In bestimmten Ausführungsformen entfernt der Polierschritt die Opferdeckschicht 550. Beispielsweise kann die Gatekappe 710 ein Nitridmaterial wie Siliziumnitrid oder Siliziumoxynitrid (SiON) umfassen.
  • In der anschaulichen Ausführungsform kontaktiert eine Seitenwandfläche eines oberen Abschnitts der Gatekappe 710 direkt den konformen Liner 510, während eine Seitenwandfläche eines unteren Abschnitts der Gatekappe 710 die erste Abstandshalterschicht 410 direkt kontaktiert. Die Gatekappe 710 weist also eine T-Form auf. In verschiedenen Ausführungsformen weist die Gatekappe 710 sowohl im oberen Abschnitt als auch im unteren Abschnitt im Wesentlichen vertikale Seitenwände auf. Gemäß der Verwendung hierin weichen „im Wesentlichen vertikale“ Seitenwände von einer Richtung senkrecht zu einer Hauptoberfläche des Substrats um weniger als 5° ab, z. B. 0, 1, 2, 3, 4 oder 5°, einschließlich der Bereiche zwischen jedem der vorstehenden Werte.
  • Mit Bezug auf 11 können die dielektrische Füllschicht 520 und die konforme Auskleidung 510 von den Source/Drain-Anschlüsse 500 entfernt werden, um selbstausgerichtete Kontaktöffnungen zu bilden. Das Entfernen der dielektrischen Füllschicht 520 und des konformen Liners 510 kann unter Verwendung eines Ätzvorgangs durchgeführt werden, der für die benachbarten freiliegenden Schichten selektiv ist. Zum Beispiel können die dielektrische Füllschicht 520 und der konforme Liner 510 durch ein reaktives lonenätzen oder isotropes Ätzen, wie etwa ein Nassätzen oder ein isotropes Plasmaätzen, entfernt werden. Eine beispielhafte Nassätzchemie, die zum Entfernen der CESL-Schicht 510 verwendet werden kann, umfasst Phosphorsäure.
  • Vor der Metallisierung des Source/Drain-Bereichs kann ein Nassätzen verwendet werden, um ein natives Oxid über den Source/Drain-Anschlüssen 500 zu entfernen. Ein Beispiel für ein Nassätzen zum Ablösen eines Oxids umfasst Flusssäure oder eine Lösung, die verdünnte Flusssäure (d-HF) umfasst.
  • Gemäß der Darstellung in 11 wird ein leitender Kontakt 810 in den Kontaktöffnungen und über freiliegenden Oberflächen der Source/Drain-Übergänge 500 durch Abscheiden von beispielsweise einem leitfähigen Liner und einer Barrierenschicht (nicht separat gezeigt) und einem nachfolgenden Füllen der Kontaktöffnungen mit einer Kontaktschicht wie Wolfram oder Kobalt gebildet. Der leitfähige Liner ist typischerweise Titan und die Barrierenschicht kann Titannitrid (TiN) sein.
  • Die leitfähigen Kontakte 810 können ein Metall umfassen, das einen ohmschen Kontakt mit den Source/Drain-Übergängen 500 bildet. Eine Silizidschicht (z. B. Titansilizid) kann durch Reaktion zwischen dem leitfähigen Liner (z. B. Titan) und den Source/Drain-Anschlüssen 500 in situ gebildet werden, um einen Grabensilizidkontakt zu bilden.
  • Nach Bildung der leitfähigen Kontakte 810 kann ein Planarisierungsprozess verwendet werden, um eine Struktur zu bilden, bei der eine obere Oberfläche eines leitfähigen Kontakts 810 mit einer oberen Oberfläche der benachbarten Gatedeckschichten 710 koplanar ist.
  • Es kann eine zusätzliche Verarbeitung verwendet werden, um eine funktionale Vorrichtung zu bilden, einschließlich der Middle-of-Line- und der Back-End-of-Line-Metallisierungs- und Verbindungsmodule zur Bildung geeigneter elektrischer Verbindungen. Gemäß der Darstellung in 11 kann beispielsweise ein Zwischenschichtdielektrikum 900 über den Gatedeckschichten 710 und dem leitfähigen Kontakt 810 gebildet werden. Herkömmliche Photolithographie-, Ätz- und Abscheidungsprozesse können verwendet werden, um Metallverbindungen 910 in Öffnungen im Zwischenschichtdielektrikum zu bilden. Gemäß weiteren Ausführungsformen können die leitfähigen Kontakte 810 und die Metallverbindungen 910 gleichzeitig als ein einziger Kontakt gebildet werden.
  • Obwohl die vorstehenden Verfahren und Strukturen in Verbindung mit einer FinFET-Vorrichtung beschrieben wurden, versteht es sich, dass die offenbarte Isolationsarchitektur in verschiedene zusätzliche Vorrichtungsstrukturen integriert sein kann, einschließlich planarer, z. B. teilweise verarmter oder vollständig verarmter, SOI-basierter Vorrichtungsstrukturen.
  • In beispielhaften planaren Bauelementen wurden SOl-Substrate (Silizium-auf-Isolator oder Halbleiter-auf-Isolator) als Alternative zu einer herkömmlichen Bulk-Silizium-Waferplattform für die Herstellung von integrierten Schaltungen (IC) von der Mikroelektronikindustrie verwendet. SOI-Substrate sind Verbundstrukturen, die zwei durch eine Isolationsschicht getrennte Halbleiterschichten umfassen. Im Vergleich zu Bulk-Silizium-Substraten bieten SOI-Substrate den Schaltungsdesignern eine Reihe von Vorteilen, darunter schnellere Schaltgeschwindigkeiten, höhere Beständigkeit gegen Strahlungseffekte, höhere Packungsdichte der Komponenten, geringere Leckströme und parasitäre Kapazitäten, sowie die Vermeidung von niederohmschen Pfaden zwischen den Versorgungsschienen, insbesondere „SCR-Latch-up“.
  • Ein SOI-Substrat kann unter Verwendung einer Vielzahl von Verfahren gebildet werden, wie beispielsweise SiMOX oder Bondverfahren, die dem Fachmann bekannt sind. Gemäß verschiedenen Ausführungsformen umfasst ein Wafer-Bond-Prozess zum Herstellen von SOI-Wafern das physikalische Vereinigen von zwei einkristallinen Halbleiter-Wafern. Zum Beispiel kann einer der Wafer zur Bildung der Isolierschicht thermisch oxidiert und nach Reinigungsvorgängen an den anderen gebunden werden. Wenn zwei hydrophile Oberflächen (z. B. SiO2) in direkten Kontakt gebracht werden, kann dies zu einer starken Grenzflächenbindung führen. Nach einem thermischen Ausheizen bei Temperaturen von bis zu 1100°C (z. B. 1000°C) kann die Haftfestigkeit auf diejenige von Bulk-Material erhöht werden. Die äußere Oberfläche des Verbundwafers kann auf die gewünschte Dicke (z. B. 1 bis 3 Mikrometer) geschliffen und poliert werden, indem beispielsweise ein chemisch-mechanisches Polieren verwendet wird.
  • Ein weiteres beispielhaftes Wafer-Bond-Verfahren kann in Verbindung mit einem Schichtübertragungsprozess durchgeführt werden, bei dem beispielsweise eine zu bindende Galliumarsenidoberfläche von einem Source-Wafer aus Galliumarsenid abgespalten wird. In einem solchen Verfahren wird ein einkristalliner Wafer aus Galliumarsenid (GaAs) bis zu einer gewünschten Tiefe einer lonenimplantation unterzogen, beispielsweise mit Wasserstoff, um eine dünne Schicht aus Galliumarsenid zu definieren, die übertragen werden soll. Der implantierte Wafer wird dann vorab mit der Isolierschicht eines Trägersubstrats, wie einem oxidierten Siliziumsubstrat, verbunden. Die vorgebundene Anordnung wird erhitzt, um einen Bruch der wasserstoffreichen Ebene und die Abspaltung der definierten Galliumarsenidschicht von dem Galliumarsenidwafer zu bewirken. Das Trägersubstrat mit der übertragenen Schicht kann dann erwärmt werden, um die Verbindung zwischen dem Substrat und der übertragenen Schicht zu verbessern. Das überschüssige Trägersubstrat kann entfernt und die Galliumarsenidschicht poliert werden, um eine SOI-Struktur zu bilden. Der Galliumarsenid-Sourcewafer und das überschüssige Trägersubstrat können jeweils in den Prozess zurückgeführt werden.
  • Ein abgekürzter Prozessablauf, der die Bildung einer T-förmigen Deckschicht in Verbindung mit einer planaren Vorrichtung darstellt, wird unter Bezugnahme auf die 12 bis 16 beschrieben. Mit Bezug auf 12 umfasst eine Vorrichtungsstruktur in einem Zwischenstadium der Herstellung ein SOI-Substrat 100, das von unten nach oben einen Griffabschnitt 102, eine Isolierschicht 104 und eine Halbleiterschicht 106 aufweist. Der Griffabschnitt 102 und die Halbleiterschicht 106 können jeweils ein Silizium umfassendes Material wie einkristallines Si, polykristallines Si, einkristallines Siliziumgermanium (SiGe), polykristallines Siliziumgermanium, mit Kohlenstoff (Si:C) dotiertes Silizium, amorphes Si sowie Kombinationen und Mehrfachschichten davon umfassen. Der Begriff „Einkristall“, wie er hier verwendet wird, bezeichnet einen kristallinen Feststoff, in dem das Kristallgitter der gesamten Probe im Wesentlichen durchgehend ist und im Wesentlichen an den Rändern der Probe im Wesentlichen ohne Korngrenzen ungebrochen ist.
  • Gemäß verschiedenen Ausführungsformen können der Griffabschnitt 102 und die Halbleiterschicht 106 dasselbe Halbleitermaterial oder unterschiedliche Halbleitermaterialien umfassen. Der Griffabschnitt 102 eines beispielhaften Halbleitersubstrats kann beispielsweise (100)-orientiertes Silizium oder (111)-orientiertes Silizium umfassen und die Halbleiterschicht 106 kann (100)-orientiertes Silizium, einkristallines SiGe oder einkristallines GaAs umfassen, obwohl andere Materialien und Materialkombinationen in Betracht gezogen werden. Die Dicke der Halbleiterschicht 106 kann beispielsweise 10 bis 100 nm betragen, obwohl kleinere und größere Werte in Betracht gezogen werden.
  • Die Isolationsschicht 104 zwischen dem Griffabschnitt 102 und der Halbleiterschicht 106 wird oft als vergrabene Oxidschicht (BOX-Schicht) bezeichnet. Die Dicke der Isolierschicht 104 kann im Bereich von 30 bis 300 nm liegen, z. B. 30, 50, 100, 150, 200, 250 oder 300 nm, einschließlich der Bereiche zwischen jedem der vorstehenden Werte, obwohl auch geringere und größere Dicken verwendet werden können. Die Isolierschicht 104 kann zum Beispiel Siliziumdioxid (SiO2) umfassen. Alternativ kann die Isolationsschicht 104 Siliziumnitrid, Siliziumoxynitrid, ein Low-k-Material oder eine beliebige geeignete Kombination dieser Materialien umfassen.
  • Eine Flachgrabenisolationsschicht (STI-Schicht) 200 kann verwendet werden, um eine elektrische Isolation zwischen benachbarten Bauelementen bereitzustellen, wie es für die gebildeten Schaltungen erforderlich ist. Darstellungsgemäß ist ein Opfergate 310 über jedem Kanalbereich 124 der Halbleiterschicht 106 angeordnet, eine Opfergateoxidschicht 320 ist über dem Opfergate 310 angeordnet und eine Opfergate-Hartmaske 330 ist über der Opfergateoxidschicht 320 angeordnet. In einem beispielhaften Verfahren wird eine erste Abstandshalterschicht 410 über den Seitenwänden des Opfergates 310, der Opfergateoxidschicht 320 und der Opfergate-Hartmaske 330 gebildet, und eine zweite Abstandshalterschicht 420 wird über den Seitenwänden des ersten Abstandshalterschicht 410 gebildet. Die Verfahren und Materialien, die zum Bilden der Opfergatestruktur 310, 320, 330 sowie der Abstandshalterschichten 410, 420 in Verbindung mit der in 1 dargestellten FinFET-Vorrichtung verwendet werden, können verwendet werden, um die in 12 dargestellte Struktur zu bilden.
  • Mit Bezug auf 13 sind erhöhte Source/Drain-Anschlüsse 500 über den Source/Drain-Bereichen 122 der Halbleiterschicht 106 gebildet und, wie in 14 dargestellt, ist ein konformer Liner 510 innerhalb von Kontaktstellen über dem Source/Drain-Anschlüssen 500 gebildet und eine dielektrische Füllschicht 520 ist direkt über dem konformen Liner 510 gebildet.
  • Es versteht sich, dass gemäß verschiedenen Ausführungsformen die Verarbeitung für die planare Vorrichtung in der hierin unter Bezugnahme auf die 4 bis 9 offenbarten Art und Weise fortgesetzt werden kann und gemäß der Darstellung in 15 ein Austausch-Metallgate (RMG) -Modul, wie es unter Bezugnahme auf 10 beschrieben wurde, einschließlich der Bildung eines funktionalen Gatestapels 700 über Kanalbereichen 124 der Halbleiterschicht 104 umfasst. Der Stapel 700 umfasst eine Gatedielektrikumsschicht und eine Gateleiterschicht (nicht separat gezeigt).
  • Eine planare Vorrichtungsarchitektur gemäß bestimmten Ausführungsformen, die eine T-förmige Deckschicht 710 über dem Gate 700 umfasst, ist in 16 nach der Bildung leitfähiger Kontakte 810 in Kontaktöffnungen und über freiliegenden Oberflächen der Source/Drain-Anschlüsse 500 dargestellt. Ein Zwischenschichtdielektrikum 900 kann über den Gatedeckschichten 710 und den leitfähigen Kontakten 810 gebildet werden. Herkömmliche Photolithographie-, Ätz- und Abscheidungsprozesse können verwendet werden, um Metallverbindungen 910 innerhalb von Öffnungen in dem Zwischenschichtdielektrikum 900 und in elektrischem Kontakt zu leitenden Kontakten 810 zu bilden.
  • Wie hierin verwendet, umfassen die Singularformen „ein“, „eine“ und „das“ das Plural, sofern nicht der Kontext eindeutig etwas anderes vorschreibt. So umfasst beispielsweise die Bezugnahme auf einen „Ätzschritt“ Beispiele mit zwei oder mehr solcher „Ätzschritte“, sofern der Kontext nicht eindeutig etwas anderes angibt.
  • Sofern nicht ausdrücklich etwas anderes angegeben ist, ist keinesfalls beabsichtigt, dass irgendein hierin beschriebenes Verfahren so ausgelegt wird, dass es seine Schritte in einer bestimmten Reihenfolge erfordert. Wenn also in einem Verfahrensanspruch nicht tatsächlich eine Reihenfolge angegeben wird, deren Schritte zu befolgen sind, oder wenn in den Ansprüchen oder Beschreibungen nicht anderweitig ausdrücklich angegeben ist, dass die Schritte auf eine bestimmte Reihenfolge zu beschränken sind, ist dies nicht beabsichtigt Reihenfolge hergeleitet werden. Ein einzelnes oder mehrere Merkmale oder Aspekte eines beliebigen Anspruchs in einem der Ansprüche können mit jedem anderen aufgeführten Merkmal oder Aspekt in einem anderen Anspruch oder Anspruch kombiniert oder permutiert werden.
  • Es versteht sich, dass, wenn ein Element, wie beispielsweise eine Schicht, ein Bereich oder ein Substrat als auf einem anderen Element gebildet, abgeschieden oder „auf“ oder „über“ angeordnet wird, es direkt auf dem anderen Element sein kann oder dazwischenliegende Elemente können ebenfalls vorhanden sein. Wenn dagegen ein Element als „direkt auf“ oder „direkt über einem anderen Element“ bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
  • Während verschiedene Merkmale, Elemente oder Schritte bestimmter Ausführungsformen unter Verwendung des Übergangssatzes „umfassend“ offenbart werden können, sind alternative Ausführungsformen zu verstehen, einschließlich jener, die unter Verwendung der Übergangssätze „bestehend“ oder „im Wesentlichen bestehend“ beschrieben werden können von, sind impliziert. So umfassen beispielsweise implizierte alternative Ausführungsformen für einen high-k-Abstandshalter mit Aluminiumoxid Ausführungsformen, bei denen ein high-k-Abstandshalter im Wesentlichen aus Aluminiumoxid besteht, und Ausführungsformen, bei denen ein high-k-Abstandshalter aus Aluminiumoxid besteht.

Claims (6)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, umfassend: ein Bilden einer Halbleiterschicht (106) über einem Halbleitersubstrat (100), wobei die Halbleiterschicht (106) einen Source/Drain-Bereich (122) und einen Kanalbereich neben dem Source/Drain-Bereich (122) aufweist; ein Bilden eines Opfergates (310) über dem Kanalbereich der Halbleiterschicht; ein Bilden einer Hartmaske (330) über dem Opfergate (310); ein Abscheiden einer ersten Abstandshalterschicht (410) über den Seitenwänden des Opfergates (310) und über Seitenwänden der Hartmaske (330); ein Abscheiden einer zweiten Abstandshalterschicht (420) über Seitenwänden der ersten Abstandshalterschicht (410); ein Entfernen der Hartmaske (330) und von Abschnitten der ersten Abstandshalterschicht (410), um eine Öffnung (312) über dem Opfergate (310) zu bilden; ein Bilden eines zusätzlichen Opfergates (315) innerhalb der Öffnung (312); nach dem Bilden des zusätzlichen Opfergates (315) innerhalb der Öffnung (312), ein Ätzen der zweiten Abstandshalterschicht (420), um eine Ausnehmung zu bilden; ein Bilden einer Opferdeckschicht (550) innerhalb der Ausnehmung; ein Entfemen des zusätzlichen Opfergates (315) und des Opfergates (310), um eine Gateöffnung (610) zu bilden; ein Entfernen der zweiten Abstandshalterschicht (420) von oberen Seitenwänden der Gateöffnung (610) über der ersten Abstandshalterschicht (410); ein Bilden eines funktionellen Gates (700) innerhalb der Gateöffnung (610) über dem Kanalgebiet der Halbleiterschicht; und ein Bilden einer Gatekappe (710) innerhalb der Gateöffnung (610) über dem funktionellen Gate (700).
  2. Verfahren nach Anspruch 1, wobei die Gatekappe (700) einen unteren Abschnitt mit einer ersten Breite und einen oberen Abschnitt mit einer zweiten Breite aufweist, die größer ist als die erste Breite, und wobei der untere Abschnitt und der obere Abschnitt im Wesentlichen vertikale Seitenwände aufweisen.
  3. Verfahren nach Anspruch 1, ferner umfassend ein Ätzen des funktionellen Gates (700), um ein ausgespartes Gate mit einer oberen Oberfläche unter einer oberen Oberfläche der zweiten Abstandsschicht (420) zu bilden.
  4. Verfahren nach Anspruch 3, ferner umfassend ein Bilden der Gatekappe (710) direkt über dem ausgesparten Gate, wobei eine Seitenwand der Gatekappe einen Abschnitt einer Seitenwand der zweiten Abstandshalterschicht überlappt.
  5. Verfahren nach Anspruch 1, wobei die Gatekappe (710) Siliziumnitrid umfasst und die zweite Abstandshalterschicht (420) ein Low-k-Material umfasst.
  6. Verfahren nach Anspruch 1, wobei die Gatekappe (710) T-förmig ist.
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