DE102020120522B4 - Selbstjustiertes ätzen in halbleitervorrichtungen - Google Patents

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Abstract

Halbleitervorrichtung aufweisend:eine erste Transistorstruktur;eine erste Verbindungsstruktur (120) auf einer Vorderseite der ersten Transistorstruktur; undeine zweite Verbindungsstruktur (156) auf einer Rückseite der ersten Transistorstruktur, wobei die zweite Verbindungsstruktur (156) umfasst:- eine erste dielektrische Schicht (136) auf der Rückseite der ersten Transistorstruktur;- eine Durchkontaktierung (144), der sich durch die erste dielektrische Schicht (136) zu einem Source/Drain-Bereich (92) der ersten Transistorstruktur erstreckt;- erste Abstandhalter (128) entlang Seitenwänden der Durchkontaktierung (144) zwischen der Durchkontaktierung (144) und der ersten dielektrischen Schicht (136), wobei Seitenwände der ersten Abstandhalter (128), die der ersten dielektrischen Schicht 136) zugewandt sind, mit den Seitenwänden des Source/Drain-Bereichs (92) der ersten Transistorstruktur fluchten; und- eine zweite dielektrische Schicht, welche eine Oberfläche, die eben mit einer Oberfläche der ersten dielektrischen Schicht (136) ist, sowie Seitenwände, die mit Seitenwänden einer Nanostruktur (54) der ersten Transistorstruktur fluchten, aufweist.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden vielverschiedenen elektronischen Anwendungen wie beispielsweise in PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Vorrichtungen eingesetzt. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um darauf Schaltungskomponenten und Schaltungselemente zu bilden.
  • Die Halbleiterindustrie setzt die Weiterentwicklung der Integrationsdichte verschiedener elektronischer Komponenten (beispielsweise Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Reduzierung der minimalen Feature-Größe fort, die es erlaubt, mehr Komponenten in einen gegebenen Flächenbereich zu integrieren. Mit der Verringerung der minimalen Merkmalsgrößen entstehen allerdings zusätzliche Probleme, die zu lösen sind.
  • Die nachveröffentlichte Druckschrift DE 10 2020 103 710 A1 betrifft Rückseitenkontaktstrukturen mit ätzselektiven Materialien, um eine Rückseitenkontaktbildung zu erleichtern. Eine Integrierter-Schaltkreis-Struktur beinhaltet ein Vorderseitenkontaktgebiet, ein Vorrichtungsgebiet unterhalb des Vorderseitenkontaktgebiets und ein Rückseitenkontaktgebiet unterhalb des Vorrichtungsgebiets.
  • Die Druckschrift US 2018 / 0 122 714 A1 offenbart ein Verfahren zum Herstellen von vertikalen Transistoren, wobei eine Struktur gebildet wird, die ein erstes Substrat, eine Isolatorschicht auf dem Substrat, eine erste dotierte Schicht auf der Isolatorschicht, eine Finnenstruktur in Kontakt mit der dotierten Schicht, eine dielektrische Schicht, die einen Teil von die Finnenstruktur, eine Gateschicht auf der dielektrischen Schicht, eine zweite dotierte Schicht in Kontakt mit der Finnenstruktur, eine erste Kontaktfläche in Kontakt mit der zweiten dotierten Schicht und eine erste Zwischenverbindung in Kontakt mit der ersten Kontaktfläche aufweist.
  • In der Druckschrift US 2019 / 0 267 279 A1 werden Halbleiterbauelemente mit Luftspalt-Abstandhaltern beschrieben, die als Teil von BEOL- oder MOL-Schichten der Halbleiterbauelemente ausgebildet sind.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FET) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 13A, 13B, 13C, 14A, 14B, 14C, 14D, 14E, 14F, 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B, 17C, 18A, 18B, 18C, 19A, 19B, 19C, 20A, 20B, 20C, 21A, 21B, 21C, 22A, 22B, 22C, 23A, 23B, 23C, 24A, 24B, 24C, 25A, 25B, 25C, 25D, 26A, 26B, 26C, 26D, 27A, 27B, 27C, 27D, 28A, 28B, 28C, 28D, 29A, 29B, 29C, 29D, 30A, 30B, 30C, 30D, 30E, 31A, 31B, 31C, 31D, 31E, 32A, 32B, 32C, 32D, 32E, 32F, 32G, 33A, 33B, 33C, 33D, 34A, 34B, 34C, 34D, 35A, 35B, 35C, 35D, 36A, 36B, 36C, 37A, 37B, 37C, 38A, 38B und 38C sind Querschnittsansichten und Rückseitenansichten von Zwischenstadien bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet werden können, so dass das erste und das zweite Merkmal möglichweise nicht in direktem Kontakt stehen. Darüber hinaus können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert sind.
  • Ferner können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „abwärts“, „oben“, „über“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) zu beschreiben, wie in den Zeichnungen dargestellt. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen Verfahren zur Durchführung von Rückseite-Ätz/Trimmprozessen auf Gatestrukturen und epitaktischen Source/Drain-Gebieten von Halbleitervorrichtungen sowie hierdurch hergestellte Halbleitervorrichtungen bereit. Die Rückseite-Ätz/Trimmprozesse können selbstjustierte Prozesse sein, bei denen Abstandhalter, die entlang Seitenwänden von Halbleiterfinnen gebildet sind, als Masken zum Ätzen der Gatestrukturen und der epitaktischen Source/Drain-Gebiete verwendet werden. Das Ätzen/Trimmen der Gatestrukturen und der epitaktischen Source/Drain-Gebiete durch selbstjustierte Rückseitenprozesse bewirkt, dass die Gatestrukturen und die epitaktischen Source/Drain-Gebiete mit größerer Genauigkeit geätzt werden, wodurch die Feature-Größe verringert und die Vorrichtungsdichte erhöht werden können. Ferner können Low-k-Dielektrikumsmaterialien und/oder Luftspalte nach dem Ätzen neben den Gatestrukturen und den epitaktischen Source/Drain-Gebieten gebildet werden und können eine verringerte parasitäre Kapazität schaffen, wodurch die Vorrichtungsleistung verbessert werden kann.
  • Einige der hier besprochenen Ausführungsformen werden im Zusammenhang mit einem Die mit Nano-FETs beschrieben. Freilich können verschiedene Ausführungsformen für Dies einschließlich anderer Transistortypen (beispielsweise Finnen-Feldeffekttransistoren (FinFETs), planare Transistoren oder dergleichen) anstelle der Nano-FETs oder in Kombination mit den Nano-FETs verwendet werden.
  • 1 veranschaulicht ein Beispiel für Nano-FETs (beispielsweise Nanodraht-FETs, Nanoblech-FETs oder dergleichen) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Die Nano-FETs weisen Nanostrukturen 55 (beispielsweise Nanobleche, Nanodrähte oder dergleichen) über Finnen 66 auf einem Substrat 50 (beispielsweise einem Halbleitersubstrat, einem Silizium-auf-Isolator-Substrat oder dergleichen) auf. Die Nanostrukturen 55 dienen als Kanalbereiche für die Nano-FETs. Die Nanostrukturen 55 können p-Typ-Nanostrukturen, n-Typ-Nanostrukturen oder Kombinationen hiervon aufweisen. Die flachen Grabenisolations-Bereiche (STI-Bereiche) 68 sind zwischen benachbarten Finnen 66 angeordnet, die über und zwischen benachbarten STI-Bereichen 68 hervorstehen können. Obwohl die STI-Bereiche 68 hierin als getrennt von dem Substrat 50 beschrieben/ abgebildet werden, kann sich der Begriff „Substrat“ auf das Halbleitersubstrat allein oder auf eine Kombination des Halbleitersubstrats und der STI-Bereiche beziehen. Zusätzlich können untere Abschnitte der Finnen 66 und/oder des Substrats 50 ein einzelnes Material oder mehrere Materialien enthalten, obwohl die unteren Abschnitte der Finnen 66 als einzelne mit dem Substrat 50 kontinuierliche Materialien dargestellt sind. In diesem Zusammenhang beziehen sich die Finnen 66 auf den Abschnitt, der sich zwischen den benachbarten STI-Bereichen 68 erstreckt.
  • Gate-Dielektrikumschichten 100 liegen entlang oberer Oberflächen und Seitenwände der Finnen 66 und entlang oberer Oberflächen, Seitenwände und unterer Oberfläche der Nanostrukturen 55. Gate-Elektroden 102 liegen über den Gate-Dielektrikumschichten 100. Epitaktische Source/Drain-Bereiche 92 sind auf den Finnen 66 auf gegenüberliegenden Seiten der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102 angeordnet.
  • 1 zeigt weitere Referenzquerschnitte, die in späteren Zeichnungen verwendet werden. Der Querschnitt A-A' liegt entlang einer Längsachse einer Gate-Elektrode 98 und in einer Richtung, beispielsweise senkrecht zur Richtung des Stromflusses zwischen den epitaktischen Source/Drain-Bereichen 92 eines Nano-FET. Der Querschnitt B-B' ist parallel zu dem Querschnitt A-A' und erstreckt sich durch die epitaktischen Source/Drain-Bereiche 92 der Nano-FETs. Der Querschnitt C-C' ist senkrecht zu dem Querschnitt A-A' und parallel zu der Längsachse der Finne 66 des Nano-FET und in einer Richtung beispielsweise eines Stromflusses zwischen den epitaktischen Source/Drain-Bereichen 92 des Nano-FETs. Zum Zwecke der Klarheit beziehen sich nachfolgende Zeichnungen auf diese Referenzquerschnitte.
  • Einige der hier diskutierten Ausführungsformen werden im Zusammenhang mit Nano-FETs diskutiert, die durch einen Gate-Last-Prozess hergestellt werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Einige Ausführungsformen berücksichtigen auch Aspekte, die in planaren Vorrichtungen wie planaren FETs oder Finnen-Feldeffekttransistoren (FinFETs) verwendet werden.
  • 2 bis 38C sind Querschnittsansichten und Rückseitenansichten von Zwischenstadien bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. 2 bis 5, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A, 31E, 32A, 32E, 32G, 33A, 34A, 35A, 36A, 37A und 38A zeigen den Referenzquerschnitt A-A', der in 1 dargestellt ist. 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 14D, 14E, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B, 30E, 31B, 32B, 32F, 33B, 34B, 35B, 36B, 37B und 38B zeigen den Referenzquerschnitt B-B', der in 1 dargestellt ist. 6C, 7C, 8C, 9C, 10C, 11C, 11D, 12C, 13C, 14C, 14F, 15C, 16C, 17C, 18C, 19C, 20C, 21C, 22C, 23C, 24C, 25C, 26C, 27C, 28C, 29C, 30C, 31C, 32C, 33C, 34C, 35C, 36C, 37C und 38C zeigen den Referenzquerschnitt C-C', der in 1 dargestellt ist. 25D, 26D, 27D, 28D, 29D, 30D, 31D, 32D, 33D, 34D und 35D sind Rückseitenansichten.
  • In 2 wird ein Silizium-auf-Isolator-Substrat 50 bereitgestellt. Das Silizium-auf-Isolator-Substrat 50 weist ein erstes Substrat 50A, eine erste Isolationsschicht 50B und ein zweites Substrat 50C auf. Das erste Substrat 50A kann ein Silizium- oder Glassubstrat sein. In einigen Ausführungsformen kann das erste Substrat 50A ein Wafer wie beispielsweise ein Silizium-Wafer sein. Die erste Isolationsschicht 50B kann beispielsweise eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder dergleichen sein. Das zweite Substrat 50C kann ein Halbleitersubstrat wie beispielsweise ein Bulk-Halbleiter oder dergleichen sein, das dotiert (beispielsweise mit einem p-Dotierstoff oder einem n-Dotierstoff) oder undotiert sein kann. Das Halbleitermaterial des zweiten Substrats 50C kann Silizium, Germanium, einen Verbindungshalbleiter einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid oder Kombinationen hiervon umfassen. Andere Substrate wie beispielsweise Einschichtsubstrate, Mehrschichtsubstrate oder Gradientensubstrate können verwendet werden.
  • Das Silizium-auf-Isolator-Substrat 50 weist einen n-Typ-Bereich 50N und einen p-Typ-Bereich 50P auf. Der n-Typ-Bereich 50N kann zur Bildung von n-Typ-Vorrichtungen wie NMOS-Transistoren dienen, beispielsweise n-Typ-Nano-FETs, und der p-Typ-Bereich 50P kann zur Bildung von p-Typ-Vorrichtungen wie PMOS-Transistoren dienen, beispielsweise p-Typ-Nano-FETs. Der n-Typ-Bereich 50N kann physikalisch von dem p-Typ-Bereich 50P getrennt sein (wie durch einen Teiler 20 dargestellt) und eine beliebige Anzahl von Vorrichtungsmerkmalen (beispielsweise anderer aktiver Vorrichtungen, dotierter Bereiche, Isolationsstrukturen usw.) kann zwischen dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P angeordnet werden. Obwohl ein n-Typ-Bereich 50N und ein p-Typ-Bereich 50P abgebildet sind, kann eine beliebige Anzahl von n-Typ-Bereichen 50N und p-Typ-Bereichen 50P bereitgestellt werden.
  • In 2 wird ferner ein mehrschichtiger Stapel 64 über dem Silizium-auf-Isolator-Substrat 50 gebildet. Der Mehrschichtstapel 64 umfasst abwechselnd Schichten von ersten Halbleiterschichten 51A-C (zusammenfassend als erste Halbleiterschichten 51 bezeichnet) und von zweiten Halbleiterschichten 53A-C (zusammenfassend als zweite Halbleiterschichten 53 bezeichnet). Zum Zwecke der Veranschaulichung und wie nachstehend ausführlicher erläutert werden die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert, um Kanalbereiche von Nano-FETs sowohl in dem n-Typ-Bereich 50N als auch in dem p-Typ-Bereich 50P zu bilden. In einigen Ausführungsformen können allerdings die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalbereiche von Nano-FETs in dem n-Typ-Bereich 50N zu bilden, und die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von Nano-FETs in dem p-Typ-Bereich 50P zu bilden. In einigen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von Nano-FETs in dem n-Typ-Bereich 50N zu bilden, und die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalbereiche von Nano-FETs in dem p-Typ-Bereich 50P zu bilden. In einigen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von Nano-FETs sowohl in dem n-Typ-Bereich 50N als auch in dem p-Typ-Bereich 50P zu bilden.
  • Zum Zwecke der Veranschaulichung ist der Mehrschichtstapel 64 dargestellt, der jeweils drei Schichten der ersten Halbleiterschicht 51 und der zweiten Halbleiterschicht 53 aufweist. In einigen Ausführungsformen kann der Mehrschichtstapel 64 eine beliebige Anzahl der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 aufweisen. Jede der Schichten des Mehrschichtstapels 64 kann durch einen Prozess wie chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder dergleichen epitaktisch aufgewachsen werden. In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten, für p-Typ-Nano-FETs geeigneten Halbleitermaterial wie Silizium-Germanium oder dergleichen gebildet werden und die zweiten Halbleiterschichten 53 können aus einem zweiten, für n-Typ-Nano-FETs geeigneten Halbleitermaterial wie Silizium, Siliziumkarbid oder dergleichen gebildet werden. Obwohl hier dargestellt ist, dass der Mehrschichtstapel 64 eine erste Halbleiterschicht 51 als die unterste Schicht umfasst, kann in einigen Ausführungsformen eine zweite Halbleiterschicht 53 die unterste Schicht des Mehrschichtstapels 64 sein.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien sein, die eine hohe Ätzselektivität relativ zueinander aufweisen. Demnach können die ersten Halbleiterschichten 51 des ersten Halbleitermaterials entfernt werden, ohne die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials signifikant zu entfernen, wodurch die zweiten Halbleiterschichten 53 strukturiert werden können, um Kanalbereiche von Nano-FETs zu bilden. In ähnlicher Weise können in Ausführungsformen, in denen die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 zur Bildung von Kanalbereichen strukturiert werden, die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials entfernt werden, ohne die ersten Halbleiterschichten 51 des ersten Halbleitermaterials signifikant zu entfernen, wodurch es ermöglicht wird, die ersten Halbleiterschichten 51 zur Bildung von Kanalbereichen von Nano-FETs zu strukturieren.
  • Mit Bezug nun auf 3 werden gemäß einigen Ausführungsformen die Finnen 66 in dem zweiten Substrat 50C gebildet und Nanostrukturen 55 werden in dem mehrschichtigen Stapel 64 gebildet. In einigen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 in dem Mehrschichtstapel 64 und in dem zweiten Substrat 50C durch Ätzen von Gräben in dem Mehrschichtstapel 64 und in dem zweiten Substrat 50C gebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess wie beispielsweise ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon sein. Das Ätzen kann anisotrop sein. Die Bildung der Nanostrukturen 55 durch das Ätzen des mehrschichtigen Stapels 64 kann ferner erste Nanostrukturen 52A-C (zusammenfassend als die ersten Nanostrukturen 52 bezeichnet) aus den ersten Halbleiterschichten 51 und zweite Nanostrukturen 54A-C (zusammenfassend als die zweiten Nanostrukturen 54 bezeichnet) aus den zweiten Halbleiterschichten 53 definieren. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können zusammenfassend als Nanostrukturen 55 bezeichnet werden. Ein Abstand CD1 zwischen benachbarten Finnen 66 und Nanostrukturen 55 kann etwa 18 nm bis etwa 100 nm betragen.
  • Die Finnen 66 und die Nanostrukturen 55 können durch jedes geeignete Verfahren strukturiert werden. Beispielsweise können die Finnen 66 und die Nanostrukturen 55 durch einen oder mehrere Photolithographieprozesse einschließlich Doppel- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen werden bei Doppel- oder Mehrfachstrukturierungsprozessen Photolithographie und selbstjustierte Prozesse kombiniert, so dass Strukturen erzeugt werden können, die beispielsweise kleinere Beabstandungen (pitches) aufweisen, als sie sonst durch einen einzigen, direkten Photolithographieprozess erreichbar sind.
  • In einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und durch einen Photolithographieprozess strukturiert. Abstandhalter werden durch einen selbstjustierten Prozess neben der strukturierten Opferschicht gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann zur Strukturierung der Finnen 66 verwendet werden.
  • 3 zeigt die Finnen 66 und die Nanostrukturen 55 in dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P, die im Wesentlichen gleich breit sind, zum Zwecke der Veranschaulichung. In einigen Ausführungsformen können die Breiten der Finnen 66 und der Nanostrukturen 55 in dem n-Typ-Bereich 50N größer oder dünner sein als die der Finnen 66 und der Nanostrukturen 55 in dem p-Typ-Bereich 50P. Während jede der Finnen 66 und die Nanostrukturen 55 eine durchgehend gleichmäßige Breite aufweisen, können die Finnen 66 und/oder die Nanostrukturen 55 in anderen Ausführungsformen konisch zulaufende Seitenwände aufweisen, so dass die Breite jeder der Finnen 66 und/oder der Nanostrukturen 55 hin zu dem Halbleiter-auf-Isolator-Substrat 50 kontinuierlich zunimmt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 eine variable Breite aufweisen und trapezförmig sein.
  • In 4 werden die STI-Bereiche (shallow trench isolation) 68 neben den Finnen 66 gebildet. Die STI-Bereiche 68 können durch Abscheiden eines Isolationsmaterials über dem zweiten Substrat 50C, den Finnen 66 und den Nanostrukturen 55 sowie zwischen benachbarten Finnen 66 und Nanostrukturen 55 gebildet werden. Das Isolationsmaterial kann ein Oxid wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination hiervon sein und kann durch hohe-Dichte-Plasma-CVD (HDP-CVD), fließfähige CVD (FCVD), dergleichen oder eine Kombination hiervon gebildet werden. Andere Isolationsmaterialien können verwendet werden, die durch jeden akzeptablen Prozess gebildet werden. In der abgebildeten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Nach der Ausbildung des Isolationsmaterials kann ein Temper-Prozess durchgeführt werden. In einigen Ausführungsformen ist das Isolationsmaterial so gebildet, dass überschüssiges Isolationsmaterial die Nanostrukturen 55 bedeckt. Obwohl das Isolationsmaterial als eine einzige Schicht dargestellt ist, können einige Ausführungsformen mehrere Schichten verwenden. Beispielsweise kann in einigen Ausführungsformen eine Auskleidung (nicht gesondert abgebildet) zunächst entlang Oberflächen des zweiten Substrats 50C, der Finnen 66 und der Nanostrukturen 55 gebildet werden. Danach kann ein Füllmaterial wie vorstehend erläutert über der Auskleidung gebildet werden.
  • Anschließend wird ein Entfernungsverfahren auf das Isolationsmaterial angewandt, um überschüssiges Isolationsmaterial über den Nanostrukturen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsverfahren wie beispielsweise ein chemisch-mechanisches Polieren (CMP), ein Rückätzungsverfahren, Kombinationen hiervon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 55 frei, so dass die oberen Oberflächen der Nanostrukturen 55 und des Isolationsmaterials nach Abschluss des Planarisierungsprozesses eben sind.
  • Das Isolationsmaterial wird dann ausgespart, um die STI-Bereiche 68 zu bilden. Das Isolationsmaterial wird so ausgespart, dass die Nanostrukturen 55 und die oberen Abschnitte der Finnen 66 zwischen benachbarten STI-Bereichen 68 in dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P hervorstehen. Ferner können die oberen Oberflächen der STI-Bereiche 68 flache Oberflächen wie abgebildet, konvexe Oberflächen, konkave Oberflächen (wie beispielsweise Wölbung) oder eine Kombination hiervon aufweisen. Die oberen Oberflächen der STI-Bereiche 68 können durch eine geeignete Ätzung flach, konvex und/oder konkav geformt sein. Die STI-Bereiche 68 können durch einen akzeptablen Ätzprozess ausgespart werden, beispielsweise durch einen Ätzprozess, der selektiv für das Material des Isolationsmaterials ist (beispielsweise Ätzen des Materials des Isolationsmaterials mit einer höheren Geschwindigkeit (Rate) als des Materials der Finnen 66 und der Nanostrukturen 55). Beispielsweise kann eine Oxidentfernung, beispielsweise mit verdünnter Flusssäure (dHF), angewendet werden.
  • Der obige Prozess, wie vorstehend mit Bezug auf 2 bis 4 beschrieben, ist lediglich beispielhaft für die Bildung der Finnen 66 und der Nanostrukturen 55. In einigen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 unter Verwendung einer Maske und durch einen epitaktischen Wachstumsprozess gebildet werden. Beispielsweise kann eine dielektrische Schicht über einer oberen Oberfläche des zweiten Substrats 50C gebildet werden und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende zweite Substrat 50C freizulegen. Epitaktische Strukturen können in den Gräben epitaktisch aufgewachsen werden und die dielektrische Schicht kann so ausgespart werden, dass die epitaktischen Strukturen aus der dielektrischen Schicht hervorstehen, um die Finnen 66 und/oder die Nanostrukturen 55 zu bilden. Die epitaktischen Strukturen können wie vorstehend erläutert abwechselnde Halbleitermaterialien aufweisen, wie beispielsweise die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien. In einigen Ausführungsformen, in denen epitaktische Strukturen epitaktisch aufgewachsen sind, können die epitaktisch aufgewachsenen Materialien während des Wachstums in-situ dotiert werden, was vorherige und/oder nachfolgende Implantationen erübrigen kann, obwohl in-situ- und Implantationsdotierung in Kombination verwendet werden können.
  • Ferner werden die ersten Halbleiterschichten 51 (und die resultierenden ersten Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und die resultierenden zweiten Nanostrukturen 54) hierin lediglich zum Zwecke der Veranschaulichung so dargestellt und erläutert, dass sie die gleichen Materialien in dem p-Typ-Bereich 50P und der n-Typ-Bereich 50N enthalten. Demnach können in einigen Ausführungsformen die einen oder beide der ersten Halbleiterschichten 51 und die zweiten Halbleiterschichten 53 unterschiedliche Materialien sein oder in einer anderen Reihenfolge in dem p-Typ-Bereich 50P und der n-Typ-Bereich 50N ausgebildet werden.
  • In 4 können ferner geeignete Wannen (nicht gesondert dargestellt) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Bereichen 68 gebildet werden. In Ausführungsformen mit unterschiedlichen Wannenarten können unterschiedliche Implantierungsschritte für den n-Typ-Bereich 50N und den p-Typ-Bereich 50P unter Verwendung eines Photoresists oder anderer Masken (nicht gesondert abgebildet) erreicht werden. Beispielsweise kann ein Photoresist über den Nanostrukturen 55, den Finnen 66 und den STI-Bereichen 68 in dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P gebildet werden. Das Photoresist kann strukturiert werden, um den p-Typ-Bereich 50P freizulegen. Das Photoresist kann durch eine Aufschleuder-Technik gebildet und durch akzeptable Photolithographietechniken strukturiert werden. Sobald das Photoresist strukturiert ist, kann eine n-Typ-Verunreinigungsimplantierung in dem p-Typ-Bereich 50P durchgeführt werden und das Photoresist kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Typ-Verunreinigungen in den n-Typ-Bereich 50N implantiert werden. Die n-Typ-Verunreinigungen können Phosphor, Arsen, Antimon oder Ähnliches sein, die bis zu einer Konzentration von etwa 1013Atome/cm3 bis etwa 1014 Atome/cm3 in den Bereich implantiert werden. Nach der Implantierung kann das Photoresist beispielsweise durch einen akzeptables Veraschungsprozess entfernt werden.
  • Nach oder vor der Implantierung in dem p-Typ-Bereich 50P kann ein Photoresist oder andere Masken (nicht separat abgebildet) über den Nanostrukturen 55, den Finnen 66 und den STI-Bereichen 68 in dem p-Typ-Bereich 50P und dem n-Typ-Bereich 50N gebildet werden. Das Photoresist kann so strukturiert werden, dass der n-Typ-Bereich 50N freigelegt wird. Das Photoresist kann durch eine Aufschleuder-Technik gebildet und durch akzeptable Photolithographietechniken strukturiert werden. Nach der Strukturierung des Photoresists kann eine p-Typ-Verunreinigung in den n-Typ-Bereich 50N implantiert werden und das Photoresist kann als eine Maske dienen, um die Implantierung von p-Typ-Verunreinigungen in den p-Typ-Bereich 50P im Wesentlichen zu verhindern. Die p-Typ-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, die bis zu einer Konzentration von etwa 1013 Atome/cm3 bis etwa 1014Atome/cm3 in den Bereich implantiert werden. Nach der Implantierung kann das Photoresist beispielsweise durch einen akzeptablen Veraschungsprozess entfernt werden.
  • Nach der Implantierung des n-Typ-Bereichs 50N und des p-Typ-Bereichs 50P kann eine Tempervorgang durchgeführt werden, um Implantierungsschäden zu reparieren und die implantierten p-Typ-Verunreinigungen und/oder n-Typ-Verunreinigungen zu aktivieren. In einigen Ausführungsformen können die gewachsenen Materialien der epitaktischen Finnen und Nanostrukturen während des Wachstums in-situ dotiert werden, was die Implantierungen verhindern kann, obwohl in-situ-Dotierung und Implantierungsdotierung in Kombination verwendet werden können.
  • In 5 wird eine Dummy-Dielektrikumschicht 70 über den Finnen 66 und/oder den Nanostrukturen 55 gebildet. Die Dummy-Dielektrikumschicht 70 kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination hiervon oder dergleichen sein und kann durch akzeptable Techniken abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gate-Schicht 72 wird über der Dummy-Dielektrikumschicht 70 gebildet und eine Maskenschicht 74 wird über der Dummy-Gate-Schicht 72 gebildet. Die Gate-Dummy-Schicht 72 kann über der Dummy-Dielektrikumschicht 70 abgeschieden und dann planarisiert werden, beispielsweise durch ein CMP. Die Maskenschicht 74 kann über der Dummy-Gate-Schicht 72 abgeschieden werden. Die Dummy-Gate-Schicht 72 kann ein leitfähiges, halbleitfähiges oder nichtleitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst. Die Dummy-Gate-Schicht 72 kann durch physikalische Dampfphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken zur Abscheidung des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 72 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität von dem Ätzen der STI-Bereiche 68 aufweisen. Die Maskenschicht 74 kann beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 72 und eine einzelne Maskenschicht 74 über dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P gebildet. Es ist zu beachten, dass die Dummy-Dielektrikumschicht 70 nur zum Zwecke der Veranschaulichung so dargestellt ist, dass sie lediglich die Finnen 66 und die Nanostrukturen 55 bedeckt. In einigen Ausführungsformen kann die Dummy-Dielektrikumschicht 70 so abgeschieden werden, dass sie die STI-Bereiche 68 bedeckt und sich zwischen der Dummy-Gate-Schicht 72 und den STI-Bereichen 68 erstreckt.
  • 6A bis 38C veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Vorrichtungen gemäß Ausführungsformen. 6C, 7C, 8C, 9C, 10C, 11C, 11D, 12C, 13C, 14C, 14F, 15C, 16C, 17C, 18C, 19C, 20C, 21C, 22C, 23C, 24C, 25C, 26C, 27C, 28C, 29C, 30C, 31C, 32C, 33C, 34C, 35C, 36C, 37C und 38C veranschaulichen Merkmale entweder in dem n-Typ-Bereich 50N oder dem p-Typ-Bereich 50P. Die übrigen Zeichnungen 6A bis 38C veranschaulichen Merkmale sowohl in dem n-Typ-Bereich 50N als auch in dem p-Typ-Bereich 50P.
  • In 6A bis 6C kann die Maskenschicht 74 (siehe 5) durch akzeptable Photolithographie- und Ätztechniken strukturiert werden, um Masken 78 zu bilden. Die Struktur der Masken 78 kann dann auf die Dummy-Gate-Schicht 72 und die Dummy-Dielektrikumschicht 70 übertragen werden, um Dummy-Gates 76 und Dummy-Gatedielektrika 71 zu bilden. Die Dummy-Gates 76 bedecken die jeweiligen Kanalbereiche der Nanostrukturen 55. Die Struktur der Masken 78 kann verwendet werden, um jedes der Dummy-Gates 76 physikalisch von den benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können eine Längsrichtung im Wesentlichen senkrecht zur Längsrichtung der jeweiligen Finnen 66 aufweisen.
  • In 7A bis 7C wird eine erste Abstandhalterschicht 80 und eine zweite Abstandhalterschicht 82 über den in 6A bis 6C dargestellten Strukturen gebildet. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 werden anschließend so strukturiert, dass sie als Abstandhalter für die Bildung selbstjustierter Source/Drain-Bereiche dienen. In 7A bis 7C wird die erste Abstandsschicht 80 auf den oberen Oberflächen und Seitenwänden der Masken 78 und der Nanostrukturen 55, den oberen Oberflächen der STI-Bereiche 68 und den Seitenwänden der Finnen 66, der Dummy-Gates 76 und der Dummy-Gatedielektrika 71 gebildet. Die zweite Abstandhalterschicht 82 wird über der ersten Abstandhalterschicht 80 abgeschieden. Die erste Abstandsschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden, unter Verwendung von Techniken wie der thermischen Oxidation oder Abscheidung durch CVD, ALD oder dergleichen. Die zweite Abstandsschicht 82 kann aus einem Material wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden, das eine andere Ätzgeschwindigkeit aufweist als das Material der ersten Abstandsschicht 80, und kann durch CVD, ALD oder dergleichen abgeschieden werden.
  • Implantierungen für leicht dotierte Source/Drain (LDD)-Bereiche (nicht separat abgebildet) können nach der Bildung der ersten Abstandhalterschicht 80 und vor der Bildung der zweiten Abstandhalterschicht 82 durchgeführt werden. In Ausführungsformen mit verschiedenen Vorrichtungsarten, ähnlich wie bei den Implantierungen wie vorstehend mit Bezug auf 4 erläutert, kann eine Maske, beispielsweise ein Photoresist, über dem n-Typ-Bereich 50N gebildet werden, während der p-Typ-Bereich 50P freigelegt wird, und Verunreinigungen geeigneten Typs (beispielsweise von p-Typ) können in die freigelegten Finnen 66 und Nanostrukturen 55 in dem p-Typ-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, beispielsweise ein Photoresist, über dem p-Typ-Bereich 50P gebildet werden, während der n-Typ-Bereich 50N freigelegt wird, und Verunreinigungen geeigneten Typs (beispielsweise von n-Typ) können in die freigelegten Finnen 66 und Nanostrukturen 55 in dem n-Typ-Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Typ-Verunreinigungen können die vorstehend erläuterten n-Typ-Verunreinigungen sein und die p-Typ-Verunreinigungen können die vorstehend erläuterten p-Typ-Verunreinigungen sein. Die schwach dotierten Source/Drain-Bereiche können eine Verunreinigungskonzentration von etwa 1 . 1015 Atome/cm3 bis etwa 1 • 1019 Atome/cm3 aufweisen. Ein Tempervorgang kann zur Reparatur von Implantierungsschäden und zur Aktivierung der implantierten Verunreinigungen verwendet werden.
  • In 8A bis 8C werden die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 geätzt, um erste Abstandhalter 81 und zweite Abstandhalter 83 zu bilden. Wie nachstehend ausführlicher erläutert, können die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 verwendet werden, damit anschließend gebildete Source/Drain-Bereiche selbst-justiert werden und um Seitenwände der Finnen 66 und/oder die Nanostruktur 55 während der nachfolgenden Verarbeitung zu schützen. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 können durch geeignete Ätzprozesse wie isotrope Ätzprozesse (beispielsweise Nassätzprozesse), anisotrope Ätzprozesse (beispielsweise Trockenätzprozesse), Mehrfachprozesse oder Kombinationen hiervon oder dergleichen geätzt werden. In einigen Ausführungsformen weist das Material der zweiten Abstandsschicht 82 eine andere Ätzgeschwindigkeit auf als das Material der ersten Abstandsschicht 80, so dass die erste Abstandsschicht 80 als eine Ätzstoppschicht dienen kann, wenn die zweite Abstandsschicht 82 strukturiert wird. Die zweite Abstandsschicht 82 kann auch als eine Maske dienen, wenn die erste Abstandsschicht 80 strukturiert wird. Beispielsweise kann die zweite Abstandsschicht 82 durch einen anisotropen Ätzprozess geätzt werden, während die erste Abstandsschicht 80 als eine Ätzstoppschicht wirkt. Verbleibende Abschnitte der zweiten Abstandsschicht 82 können zweite Abstandhalter 83 wie in 8B dargestellt bilden. Danach dienen die zweiten Abstandhalter 83 als eine Maske, während freigelegte Abschnitte der ersten Abstandhalterschicht 80 geätzt werden, wodurch erste Abstandhalter 81 wie in 8B und 8C dargestellt gebildet werden.
  • Wie in 8B dargestellt, sind die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 an den Seitenwänden der Finnen 66 und/oder der Nanostrukturen 55 angeordnet. Wie in 8C dargestellt, kann in einigen Ausführungsformen die zweite Abstandhalterschicht 82 von über der ersten Abstandhalterschicht 80 neben den Masken 78, den Dummy-Gates 76 und den Dummy-Gatedielektrika 71 entfernt werden und die ersten Abstandhalter 81 sind an den Seitenwänden der Masken 78, der Dummy-Gates 76 und der Dummy-Gatedielektrika 71 angeordnet. In anderen Ausführungsformen kann ein Abschnitt der zweiten Abstandhalterschicht 82 über der ersten Abstandhalterschicht 80 neben den Masken 78, den Dummy-Gates 76 und den Dummy-Gatedielektrika 71 verbleiben.
  • Es ist zu beachten, dass die vorstehende Offenbarung allgemein einen Prozess zur Bildung von Abstandhaltern und von LDD-Bereichen beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Beispielsweise können weniger oder zusätzliche Abstandhalter verwendet werden, eine andere Abfolge von Schritten kann verwendet werden (beispielsweise können die ersten Abstandhalter 81 vor dem Abscheiden der zweiten Abstandhalterschicht 82 strukturiert werden), zusätzliche Abstandhalter können gebildet und entfernt werden und/oder dergleichen. Ferner können die n-Typ- und p-Typ-Vorrichtungen unter Verwendung unterschiedlicher Strukturen und Stufen gebildet werden.
  • In 9A bis 9C werden gemäß einigen Ausführungsformen die ersten Aussparungen 86 in den Nanostrukturen 55, den Finnen 66 und dem zweite Substrat 50C gebildet. Anschließend werden epitaktische Source/Drain-Bereiche in den ersten Aussparungen 86 gebildet. Die ersten Aussparungen 86 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 und in das zweite Substrat 50C erstrecken. Wie in 9B dargestellt, können die oberen Oberflächen der STI-Bereiche 58 eben mit den unteren Oberflächen der ersten Aussparungen 86 sein. In verschiedenen Ausführungsformen können die Finnen 66 so geätzt werden, dass die unteren Oberflächen der ersten Aussparungen 86 unter den oberen Oberflächen der STI-Bereiche 68 oder dergleichen angeordnet sind. Die ersten Aussparungen 86 können durch Ätzen der Nanostrukturen 55, der Finnen 66 und des zweiten Substrats 50C unter Verwendung eines anisotropen Ätzprozesses wie RIE, NBE oder dergleichen gebildet werden. Die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und die Masken 78 maskieren Abschnitte der Nanostrukturen 55, der Finnen 66 und des zweiten Substrats 50C während der Ätzprozesse, die zur Bildung der ersten Aussparungen 86 verwendet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um jede Schicht der Nanostrukturen 55, der Finnen 66 und/oder des zweiten Substrats 50C zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Aussparungen 86 zu stoppen, wenn die ersten Aussparungen 86 eine gewünschte Tiefe erreichen.
  • In 10A bis 10C werden durch die ersten Aussparungen 86 freigelegte Abschnitte von Seitenwänden derjenigen Schichten des Mehrschichtstapels 64 geätzt, die aus den ersten Halbleitermaterialien (beispielsweise den ersten Nanostrukturen 52) gebildet sind, um Seitenwandaussparungen 88 zu bilden. Obwohl Seitenwände der ersten Nanostrukturen 52, die an die Seitenwandaussparungen 88 angrenzen, in 10C als gerade dargestellt sind, können die Seitenwände konkav oder konvex sein. Die Seitenwände können durch isotrope Ätzprozesse wie Nassätzen oder dergleichen geätzt werden. In einer Ausführungsform, in der die ersten Nanostrukturen 52 beispielsweise SiGe und die zweiten Nanostrukturen 54 beispielsweise Si oder SiC enthalten, kann ein Trockenätzprozess mit Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen zum Ätzen der Seitenwände der ersten Nanostrukturen 52 verwendet werden.
  • In 11A bis 11D werden erste innere Abstandhalter 90 in der Seitenwandaussparung 88 gebildet. Die ersten inneren Abstandhalter 90 können durch Abscheiden einer inneren Abstandhalterschicht (nicht gesondert abgebildet) über den in 10A bis 10C dargestellten Strukturen gebildet werden. Die innere Abstandsschicht kann durch ein konformes Abscheideverfahren wie CVD, ALD oder dergleichen abgeschieden werden. Die innere Abstandsschicht kann ein Material wie Siliziumnitrid oder Siliziumoxynitrid enthalten, obwohl jedes geeignete Material wie beispielsweise Materialien mit niedriger Dielektrizitätskonstante (lowk), die einen k-Wert von weniger als etwa 3,5 aufweisen, verwendet werden kann. Die innere Abstandsschicht kann durch einen anisotropen Ätzprozess wie RIE, NBE oder dergleichen geätzt werden, um die ersten inneren Abstandhalter 90 zu bilden. Obwohl die äußeren Seitenwände der ersten inneren Abstandhalter 90 mit den Seitenwänden der zweiten Nanostrukturen 54 als bündig dargestellt sind, können die äußeren Seitenwände der ersten inneren Abstandhalter 90 über die Seitenwände der zweiten Nanostrukturen 54 hinausragen oder gegenüber diesen ausgespart sein. Obwohl die äußeren Seitenwände der ersten inneren Abstandhalter 90 in 11C als gerade dargestellt sind, können die äußeren Seitenwände der ersten inneren Abstandhalter 90 konkav oder konvex sein. Beispielhaft zeigt 11D eine Ausführungsform, bei der die Seitenwände der ersten Nanostrukturen 52 konkav sind, die äußeren Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter gegenüber den Seitenwänden der zweiten Nanostrukturen 54 ausgespart sind.
  • Die ersten inneren Abstandhalter 90 dienen als Isolationsmerkmale zwischen nachfolgend gebildeten Source/Drain-Bereichen (beispielsweise die epitaktischen Source/Drain-Bereiche 92 wie nachstehend mit Bezug auf 14A bis 14E erläutert) und nachfolgend gebildeten Gatestrukturen (beispielsweise die Gatestrukturen einschließlich der Gate-Dielektrikumschichten 100 und Gate-Elektroden 102 wie nachstehend mit Bezug auf 19A bis 19C erläutert). Wie nachstehend ausführlicher erläutert, werden die Source/Drain-Bereiche in den ersten Aussparungen 86 gebildet, während die ersten Nanostrukturen 52 durch jeweilige Gatestrukturen ausgetauscht (ersetzt) werden. Die ersten inneren Abstandhalter 90 können auch verwendet werden, um eine Beschädigung der Source/Drain-Bereiche durch nachfolgende Ätzprozesse, wie beispielsweise Ätzprozesse zur Bildung der Gatestrukturen, zu verhindern.
  • In 12A bis 12C wird eine erste strukturierte Hartmaskenschicht 84 und eine erste strukturierte Photoresistschicht 85 über den in 11A bis 11C dargestellten Strukturen gebildet. Die erste strukturierte Hartmaskenschicht 84 und die erste strukturierte Photoresistschicht 85 können als eine Maske für das Ätzen des zweiten Substrats 50C dienen, um die ersten Aussparungen 86 in ausgewählten Bereichen des zweiten Substrats 50C zu erweitern (auszudehnen, zu verlängern). In einigen Ausführungsformen können die ausgewählten Bereiche des zweiten Substrats 50C Positionen der nachfolgend gebildeten rückseitigen Source/Drain-Kontakte entsprechen (beispielsweise die rückseitigen Durchkontaktierungen 144 wie nachstehend mit Bezug auf 35A bis 35D erläutert). Eine erste Hartmaskenschicht (nicht gesondert abgebildet) kann auf oberen Oberflächen der Masken 78 und der STI-Bereiche 68, auf oberen Oberflächen und Seitenwänden der ersten Abstandhalter 81, der zweiten Abstandhalter 83 und des zweiten Substrats 50C sowie auf Seitenwänden der ersten inneren Abstandhalter 90 und der zweiten Nanostrukturen 54 abgeschieden werden. Die erste Hartmaskenschicht kann durch CVD, ALD oder dergleichen abgeschieden werden. Die erste Hartmaskenschicht kann Siliziumoxid, Siliziumnitrid, Siliziumcarbid, amorphes Silizium, Titannitrid, Siliziumoxynitrid, Siliziumcarbonitrid, Kombinationen oder Mehrfachschichten hiervon oder dergleichen enthalten.
  • Eine erste Photoresistschicht (nicht gesondert abgebildet) kann dann über der ersten Hartmaskenschicht abgeschieden werden. Die erste Photoresistschicht kann durch Aufschleuderbeschichtung oder dergleichen abgeschieden werden. Die erste Photoresistschicht kann dann strukturiert werden, indem die Photoresistschicht einer strukturierten Energiequelle (beispielsweise einer strukturierten Lichtquelle) ausgesetzt und die erste Photoresistschicht entwickelt wird, um einen belichteten oder unbelichteten Abschnitt der ersten Photoresistschicht zu entfernen, wodurch die erste strukturierte Photoresistschicht 85 gebildet wird. Die Hartmaskenschicht kann durch einen geeigneten Ätzprozess wie beispielsweise einen anisotropen Ätzprozess geätzt werden, um die Struktur der ersten strukturierten Photoresistschicht 85 auf die erste Hartmaskenschicht zu übertragen, wodurch die erste strukturierte Hartmaskenschicht 84 gebildet wird. In einigen Ausführungsformen kann der Ätzprozess reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon umfassen.
  • In 12A bis 12C werden ferner die erste strukturierte Photoresistschicht 85 und die erste strukturierte Hartmaskenschicht 84 als Masken verwendet, um das zweite Substrat 50C zu ätzen. Das zweite Substrat 50C kann geätzt werden, um die ersten Aussparungen 86 zu erweitern (auszudehnen, zu verlängern) und zweite Aussparungen 87 zu bilden. Opfermaterialien werden anschließend in den zweiten Aussparungen 87 gebildet und danach durch rückseitige Durchkontaktierungen ersetzt. Die zweiten Aussparungen 87 können sich in das zweite Substrat 50C bis zu einer Tiefe D1 unter den unteren Oberflächen der ersten Aussparungen 86 erstrecken. In einigen Ausführungsformen kann die Tiefe D1 zwischen etwa 15 nm und etwa 50 nm betragen. Wie in 12B und 12C dargestellt, kann mindestens ein Abschnitt des zweiten Substrats 50C unter den zweiten Aussparungen 87 zwischen den zweiten Aussparungen 87 und der ersten Isolationsschicht 50B verbleiben. Wie in 12B dargestellt, können sich die zweiten Aussparungen 87 durch eine Finne 66 erstrecken. Die zweiten Aussparungen 87 können durch Ätzen der Finnen 66 und des zweiten Substrats 50C durch anisotropen Ätzprozess wie RIE, NBE oder dergleichen gebildet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um die Finnen 66 und/oder das zweite Substrat 50C zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der zweiten Aussparungen 87 zu stoppen, wenn die zweiten Aussparungen 87 eine gewünschte Tiefe erreichen.
  • In 13A bis 13C wird ein erstes epitaktisches Material 91 in den zweiten Aussparungen 87 gebildet. In einigen Ausführungsformen kann das erste epitaktische Material 91 ein Opfermaterial sein, das anschließend entfernt wird, um rückseitige Durchkontaktierungen (beispielsweise die rückseitigen Durchkontaktierungen 144 wie nachstehend mit Bezug auf 35A bis 35D erläutert) zu bilden. Wie in 13B und 13C dargestellt, können die oberen Oberflächen des ersten epitaktischen Materials 91 eben mit den unteren Flächen der ersten Aussparungen 86 sein. In einigen Ausführungsformen können die oberen Oberflächen des ersten epitaktischen Materials 91 über oder unter den unteren Flächen der ersten Aussparungen 86 angeordnet sein. Das erste epitaktische Material 91 kann in den zweiten Aussparungen 87 durch einen Prozess wie chemische Dampfphasenabscheidung (CVD), Atomlagenabscheidung (ALD), Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder dergleichen epitaktisch aufgewachsen werden. Das erste epitaktische Material 91 kann jedes akzeptable Material wie Siliziumgermanium oder dergleichen enthalten. In Ausführungsformen, in denen das erste epitaktische Material 91 Siliziumgermanium enthält, kann die Germaniumkonzentration in dem ersten epitaktischen Material 91 größer sein als die Germaniumkonzentrationen in nachfolgend gebildeten Source/Drain-Bereichen (beispielsweise den epitaktischen Source/Drain-Bereichen 92 wie nachstehend mit Bezug auf 14A bis 14F erläutert). Durch das Bereitstellen des ersten epitaktischen Materials 91 mit einer Germaniumkonzentration, die größer als die in den epitaktischen Source/Drain-Bereichen ist, kann das Substrat 50 in nachfolgenden Prozessschritten selektiv in Bezug auf das erste epitaktische Material 91 geätzt werden. Durch das Bereitstellen des ersten epitaktischen Materials 91 mit einer Germaniumkonzentration, die größer als in den epitaktischen Source/Drain-Gebieten ist, kann das erste epitaktische Material 91 auch selektiv in Bezug auf nachfolgend gebildete Source/Drain-Gebiete und auf nachfolgend gebildete dielektrische Schichten geätzt werden (beispielsweise die dritten Abstandhalter 128, das vierte ILD 136 und das fünfte ILD 140 wie nachstehend mit Bezug auf 28A bis 28D, 32A bis 32G und 34A bis 34D erläutert).
  • Das erste epitaktische Material 91 kann aus einem Material mit hoher Ätzselektivität für Materialien nachfolgend gebildeter epitaktischer Source/Drain-Bereiche (beispielsweise der epitaktischen Source/Drain-Bereiche 92 wie nachstehend mit Bezug auf 14A bis 14F erläutert) und dielektrischer Schichten (beispielsweise des vierten ILD 136 wie nachstehend mit Bezug auf 32A bis 32G erläutert und der dritten Abstandhalter 128 wie nachstehend mit Bezug auf 28A bis 28D erläutert) gebildet werden. Somit kann das erste epitaktische Material 91 entfernt und durch die rückseitigen Durchkontaktierungen ersetzt werden, ohne die epitaktischen Source/Drain-Bereiche und die Zwischenschichtdielektrika signifikant zu entfernen.
  • In 13A bis 13C kann ferner die erste strukturierte Photoresistschicht 85 entfernt werden. Die erste strukturierte Photoresistschicht 85 kann durch jeden akzeptable Prozess entfernt werden, beispielsweise durch einen Veraschungsprozess, einen Stripping-Prozess oder eine Kombination hiervon.
  • In 14A bis 14F wird die erste strukturierte Hartmaskenschicht 84 entfernt und epitaktische Source/Drain-Bereiche 92 werden in den ersten Aussparungen 86 gebildet. Die erste strukturierte Hartmaskenschicht 84 kann durch einen geeigneten Ätzprozess entfernt werden, der ein isotroper Ätzprozess wie ein Nassätzprozess sein kann. Der Ätzprozess kann eine hohe Ätzselektivität für Materialien der ersten strukturierten Hartmaskenschicht 84 aufweisen. Demnach kann die erste strukturierte Hartmaskenschicht 84 entfernt werden, ohne Materialien der Masken 78, der STI-Bereiche 68, der zweiten Abstandhalter 83, der ersten Abstandhalter 81, der Finnen 66, des ersten epitaktischen Materials 91, der ersten inneren Abstandhalter 90 oder der zweiten Nanostrukturen 54 signifikant zu entfernen.
  • In einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 92 mechanische Spannung (Stress) auf die zweiten Nanostrukturen 54 ausüben und dadurch die Leistung verbessern. Wie in 14C dargestellt, sind die epitaktischen Source/Drain-Bereiche 92 in den ersten Aussparungen 86 so ausgebildet, dass jedes Dummy-Gate 76 zwischen jeweils benachbarten Paaren der epitaktischen Source/Drain-Bereiche 92 angeordnet ist. Die epitaktischen Source/Drain-Bereiche 92 können Dicken T1 von etwa 50 nm bis etwa 60 nm aufweisen. In einigen Ausführungsformen werden die ersten Abstandhalter 81 verwendet, um die epitaktischen Source/Drain-Bereiche 92 von den Dummy-Gates 76 zu trennen, und die ersten inneren Abstandhalter 90 werden verwendet, um die epitaktischen Source/Drain-Bereiche 92 um einen geeigneten seitlichen Abstand von den ersten Nanostrukturen 52 zu trennen, so dass die epitaktischen Source/Drain-Bereiche 92 nicht mit nachfolgend gebildeten Gates der resultierenden Nano-FETs kurzgeschlossen werden.
  • Die epitaktischen Source/Drain-Bereiche 92 in dem n-Typ-Bereich 50N, beispielsweise dem NMOS-Bereich, können gebildet werden, indem der p-Typ-Bereich 50P, beispielsweise der PMOS-Bereich, maskiert wird. Dann werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Aussparungen 86 in dem n-Typ-Bereich 50N epitaktisch aufgewachsen. Die epitaktischen Source/Drain-Bereiche 92 können jedes akzeptable Material enthalten, das für n-Typ-Nano-FETs geeignet ist. Wenn beispielsweise die zweiten Nanostrukturen 54 Silizium enthalten, können die epitaktischen Source/Drain-Bereiche 92 Materialien wie Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen enthalten, die eine Zugbelastung auf die zweiten Nanostrukturen 54 ausüben. Die epitaktischen Source/Drain-Bereiche 92 können von den jeweiligen oberen Oberflächen der Nanostrukturen 55 angehobene Oberflächen und Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 92 in dem p-Typ-Bereich 50P, beispielsweise dem PMOS-Bereich, können gebildet werden, indem der n-Typ-Bereich 50N, beispielsweise der NMOS-Bereich, maskiert wird. Dann werden die epitaktischen Source/Drain-Bereiche 92 in den ersten Aussparungen 86 in dem p-Typ-Bereich 50P epitaktisch aufgewachsen. Die epitaktischen Source/Drain-Bereiche 92 können jedes akzeptable Material enthalten, das für p-Typ-Nano-FETs geeignet ist. Wenn zum Beispiel die zweiten Nanostrukturen 54 Silizium enthalten, können die epitaktischen Source/Drain-Bereiche 92 Materialien wie Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen enthalten, die eine Druckbelastung auf die zweiten Nanostrukturen 54 ausüben. Die epitaktischen Source/Drain-Bereiche 92 können auch Oberflächen aufweisen, die von den jeweiligen Oberflächen des Mehrschichtstapels 56 angehoben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 92, die ersten Nanostrukturen 52, die zweiten Nanostrukturen 54 und/oder das zweite Substrat 50C können mit Dotierstoffen implantiert werden, um Source/Drain-Bereiche zu bilden, ähnlich wie bei dem vorstehend erläuterten Verfahren zur Bildung leicht dotierter Source/Drain-Bereiche, gefolgt von einem Tempervorgang. Die Source/Drain-Bereiche können eine Verunreinigungskonzentration zwischen etwa 1 · 1019 Atome/cm3 und etwa 1 · 1021 Atome/cm3 aufweisen. Die n-Typ- und/oder p-Typ-Verunreinigungen für die Source/Drain-Bereiche können jede der vorstehend erläuterten Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 92 während des Wachstums in-situ dotiert werden.
  • Als ein Ergebnis der Epitaxieprozesse, die zur Bildung der epitaktischen Source/Drain-Bereiche 92 in dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P verwendet werden, weisen die oberen Oberflächen der epitaktischen Source/Drain-Bereiche 92 Facetten auf, die sich seitlich nach außen über die Seitenwände der Nanostrukturen 55 hinaus ausdehnen. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaktische Source/Drain-Bereiche 92 eines gleichen Nano-FETs miteinander in Kontakt kommen oder nahezu in Kontakt kommen, wie in 14B dargestellt. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaktische Source/Drain-Bereiche 92 desselben Nano-FET zusammenlaufen (zusammengefügt werden, miteinander verschmelzen), wie in 14D dargestellt. In einigen Ausführungsformen bleiben benachbarte epitaktische Source/Drain-Bereiche 92 nach Abschluss des Epitaxieprozesses voneinander getrennt, wie in 14E dargestellt. In den in 14B, 14D und 14E dargestellten Ausführungsformen können die ersten Abstandhalter 81 gebildet werden, die sich von den oberen Oberflächen der STI-Bereiche 68 erstrecken und dadurch das epitaktische Wachstum blockieren. In einigen anderen Ausführungsformen können die ersten Abstandhalter 81 Abschnitte der Seitenwände der Nanostrukturen 55 bedecken, die das epitaktische Wachstum weiter blockieren. In einigen Ausführungsformen kann der Ätzprozess zur Bildung der ersten Abstandhalter 81 so eingestellt werden, um das Abstandhaltermaterial zu entfernen, damit die epitaktischen Source/Drain-Bereiche 92 sich bis zu den Oberflächen der STI-Bereiche 68 erstrecken können.
  • Die epitaktischen Source/Drain-Bereiche 92 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die epitaktischen Source/Drain-Bereiche 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C aufweisen. Für die epitaktischen Source/Drain-Bereiche 92 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Jede der ersten Halbleitermaterialschicht 92A, der zweiten Halbleitermaterialschicht 92B und der dritten Halbleitermaterialschicht 92C kann aus verschiedenen Halbleitermaterialien gebildet werden und mit unterschiedlichen Dotierungskonzentrationen dotiert werden. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine Dotierungskonzentration aufweisen, die geringer als bei der zweiten Halbleitermaterialschicht 92B und größer als bei der dritten Halbleitermaterialschicht 92C ist. In Ausführungsformen, in denen die epitaktischen Source/Drain-Bereiche 92 drei Halbleitermaterialschichten aufweisen, kann die erste Halbleitermaterialschicht 92A abgeschieden werden, die zweite Halbleitermaterialschicht 92B kann über der ersten Halbleitermaterialschicht 92A abgeschieden werden und die dritte Halbleitermaterialschicht 92C kann über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • 14F zeigt eine Ausführungsform, bei der Seitenwände der ersten Nanostrukturen 52 konkav sind, äußere Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter 90 gegenüber den Seitenwänden der zweiten Nanostrukturen 54 ausgespart sind. Wie in 14F dargestellt, können die epitaktischen Source/Drain-Bereiche 92 in Kontakt mit den ersten inneren Abstandhaltern 90 gebildet werden und sich über die Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken.
  • In 15A bis 15C wird ein erstes Zwischenschichtdielektrikum (ILD) 96 über der in 14A bis 14C dargestellten Struktur abgeschieden. Das erste ILD 96 kann aus einem dielektrischen Material gebildet werden und kann durch jeden geeigneten Prozess wie CVD, plasmaunterstützte CVD (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Andere Isolationsmaterialien können verwendet werden, die durch jeden akzeptablen Prozess hergestellt werden. In einigen Ausführungsformen ist eine Kontakt-Ätzstoppschicht (CESL) 94 zwischen dem ersten ILD 96 und den epitaktischen Source/Drain-Bereichen 92, den Masken 78, den ersten Abstandhaltern 81, den zweiten Abstandhaltern 83 und den STI-Bereichen 68 angeordnet. Die CESL 94 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen enthalten. In einigen Ausführungsformen kann die CESL 94 ein Material enthalten, das eine andere Ätzgeschwindigkeit aufweist als das Material des darüberliegenden ersten ILD 96.
  • In 16A bis 16C kann ein Planarisierungsverfahren wie beispielsweise ein CMP durchgeführt werden, damit die obere Oberfläche des ersten ILD 96 mit den oberen Oberflächen der Dummy-Gates 76 oder der Masken 78 eben sind. Der Planarisierungsprozess kann ferner die Masken 78 auf den Dummy-Gates 76 und Abschnitte der ersten Abstandhalter 81 entlang Seitenwände der Masken 78 entfernen. Nach dem Planarisierungsprozess können obere Oberflächen der Anschnitte 76, der ersten Abstandhalter 81 und des ersten ILD 96 innerhalb prozessbedingter Abweichungen eben sein. Dementsprechend werden die oberen Oberflächen der Dummy-Gates 76 durch das erste ILD 96 freigelegt. In einigen Ausführungsformen können die Masken 78 verbleiben, wobei der Planarisierungsprozess die oberen Oberfläche des ersten ILD 96 eben mit den oberen Oberflächen der Masken 78 und der ersten Abstandhalter 81 gestaltet.
  • In 17A bis 17C werden die Dummy-Gates 76 und die Masken 78, falls vorhanden, durch einen oder mehrere Ätzschritte entfernt, so dass zweite Aussparungen 98 entstehen. Abschnitte der Dummy-Gatedielektrika 71 in den zweiten Aussparungen 98 werden ebenfalls entfernt. In einigen Ausführungsformen werden die Dummy-Gates 76 und die Dummy-Gatedielektrika 71 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess umfassen, bei dem Reaktionsgas(e) verwendet wird, das die Dummy-Gates 76 selektiv mit einer höheren Geschwindigkeit als das erste ILD 96 oder die ersten Abstandhalter 81 ätzt. Jede der zweiten Aussparungen 98 legt Abschnitte der Nanostrukturen 55 frei und/oder überlagert diese, die als Kanalbereiche in nachfolgend fertiggestellten Nano-FETs dienen. Abschnitte der Nanostrukturen 55, die als Kanal-Bereiche dienen, sind zwischen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 92 angeordnet. Während des Entfernungsvorgangs können die Dummy-Gatedielektrika 71 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 76 geätzt werden. Das Dummy-Gatedielektrikum 71 kann dann nach der Entfernung der Dummy-Gates 76 entfernt werden.
  • In 18A bis 18C werden die ersten Nanostrukturen 52 entfernt, wobei die zweiten Aussparungen 98 erweitert (ausgedehnt, verlängert) werden. Die ersten Nanostrukturen 52 können durch einen isotropen Ätzprozess wie beispielsweise Nassätzen oder dergleichen entfernt werden, unter Verwendung von Ätzmitteln, die selektiv für die Materialien der ersten Nanostrukturen 52 sind, während die zweiten Nanostrukturen 54, das zweite Substrat 50C, die STI-Bereiche 58 im Vergleich zu den ersten Nanostrukturen 52 relativ ungeätzt bleiben. In Ausführungsformen, in denen die ersten Nanostrukturen 52 beispielsweise SiGe und die zweiten Nanostrukturen 54A-54C beispielsweise Si oder SiC enthalten, können Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um die ersten Nanostrukturen 52 zu entfernen.
  • In 19A bis 19C werden Gate-Dielektrikumschichten 100 und Gate-Elektroden 102 für Ersatz-Gates (Austausch-Gates) gebildet. Die Gate-Dielektrikumschichten 100 werden in den zweiten Aussparungen 98 konform abgeschieden. Die Gate-Dielektrikumschichten 100 können auf oberen Oberflächen und Seitenwänden der Finnen 66 und auf oberen Oberflächen, Seitenwänden und unteren Oberfläche der zweiten Nanostrukturen 54 gebildet werden. Die Gate-Dielektrikumschichten 100 können auch auf oberen Oberflächen des ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der STI-Bereiche 68 sowie auf Seitenwänden der ersten inneren Abstandhalter 90 abgeschieden werden.
  • Gemäß einigen Ausführungsformen weisen die Gate-Dielektrikumschichten 100 eine oder mehrere dielektrische Schichten wie ein Oxid, ein Metalloxid oder dergleichen oder Kombinationen hiervon auf. In einigen Ausführungsformen können die Gate-Dielektrikumschichten 100 beispielsweise eine Siliziumoxidschicht und eine Metalloxidschicht über der Siliziumoxidschicht aufweisen. In einigen Ausführungsformen weisen die Gate-Dielektrikumschichten 100 ein High-k-Dielektrikumsmaterial und die Gate-Dielektrikumschichten 100 können in diesen Ausführungsformen einen k-Wert von mehr als etwa 7,0 aufweisen. Die Gate-Dielektrikumschichten 100 können ein Metalloxid oder ein Silikat mit Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen hiervon enthalten. Die Struktur der Gate-Dielektrikumschichten 100 kann in dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P gleich oder unterschiedlich sein. Die Herstellungsverfahren der Gate-Dielektrikumschichten 100 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen.
  • Die Gate-Elektroden 102 werden jeweils über den Gate-Dielektrikumschichten 100 abgeschieden und füllen die verbleibenden Abschnitte der zweiten Aussparungen 98. Die Gate- Elektroden 102 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen hiervon oder Mehrfachschichten davon enthalten. Obwohl beispielsweise einschichtige Gate-Elektroden 102 in 19A und 19C dargestellt sind, können die Gate-Elektroden 102 eine beliebigen Anzahl von Auskleidungs-Schichten, eine beliebige Anzahl von Austrittsarbeit-Anpassungsschichten und ein Füllmaterial aufweisen. Jede Kombination von Schichten, die Gate-Elektroden 102 bilden, kann in dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P zwischen benachbarten zweiten Nanostrukturen 54 und zwischen der zweiten Nanostruktur 54A und dem zweiten Substrat 50C abgeschieden werden.
  • Die Ausbildung der Gate-Dielektrikumschichten 100 in dem n-Typ-Bereich 50N und dem p-Typ-Bereich 50P kann gleichzeitig erfolgen, so dass die Gate-Dielektrikumschichten 100 in beiden Bereichen aus den gleichen Materialien gebildet werden, und die Ausbildung der Gate-Elektroden 102 kann gleichzeitig erfolgen, so dass die Gate-Elektroden 102 in beiden Bereichen aus den gleichen Materialien gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrikumschichten 100 durch voneinander verschiedene Prozesse in beiden Bereichen gebildet werden, so dass die Gate-Dielektrikumschichten 100 unterschiedliche Materialien enthalten können und/oder verschiedene Anzahlen von Schichten aufweisen können, und/oder die Gate-Elektroden 102 in beiden Bereichen können durch voneinander verschiedene Prozesse gebildet werden, so dass die Gate-Elektroden 102 unterschiedliche Materialien enthalten können und/oder verschiedene Anzahlen von Schichten aufweisen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden.
  • Nach dem Füllen der zweiten Aussparungen 98 kann ein Planarisierungsprozess wie beispielsweise ein CMP durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschichten 100 und das Material der Gate-Elektroden 102 zu entfernen, wobei die überschüssigen Abschnitte über der oberen Oberfläche des ersten ILD 96 liegen. Die verbleibenden Abschnitte des Materials der Gate-Elektroden 102 und der Gate-Dielektrikumschichten 100 bilden somit Ersatz-Gatestrukturen der resultierenden Nano-FETs. Die Gate-Elektroden 102 und die Gate-Dielektrikumschichten 100 können zusammen als Gatestrukturen bezeichnet werden.
  • In 20A bis 20C werden die Gatestrukturen (einschließlich der Gate-Dielektrikumschichten 100 und der jeweils darüberliegenden Gate-Elektroden 102) so ausgespart, dass die Aussparungen direkt über den Gatestrukturen und zwischen gegenüberliegenden Abschnitten der ersten Abstandhalter 81 gebildet werden. Gate-Masken 104, die eine oder mehrere Schichten dielektrischen Materials wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, werden in die Aussparungen gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über dem ersten ILD 96 erstrecken. Anschließend gebildete Gate-Kontakte (beispielsweise die Gate-Kontakte 114 wie nachstehend mit Bezug auf 22A bis 22C erläutert) dringen durch die Gate-Masken 104, um obere Oberflächen der ausgesparten Gate-Elektroden 102 zu kontaktieren.
  • Wie in 20A bis 20C ferner gezeigt, wird ein zweites ILD 106 über dem ersten ILD 96, den Gate-Masken 104, den ersten Abstandhaltern 81 und der CESL 94 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 106 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jeden geeigneten Prozess wie CVD, PECVD oder dergleichen abgeschieden werden.
  • In 21A bis 21C werden das zweite ILD 106, das erste ILD 96, die CESL 94 und die Gate-Masken 104 geätzt, um dritte Aussparungen 108 zu bilden, die Oberflächen der epitaktischen Source/Drain-Bereiche 92 und/oder der Gatestrukturen freilegen. Die dritten Aussparungen 108 können durch Ätzen mit einem anisotropen Ätzprozess wie RIE, NBE oder dergleichen gebildet werden. In einigen Ausführungsformen können die dritten Aussparungen 108 unter Verwendung eines ersten Ätzprozesses durch das zweite ILD 106 und das erste ILD 96 geätzt werden; unter Verwendung eines zweiten Ätzprozesses durch die Gate-Masken 104 geätzt werden; und dann unter Verwendung eines dritten Ätzprozesses durch die CESL 94 geätzt werden. Eine Maske, wie beispielsweise ein Photoresist, kann über dem zweiten ILD 106 gebildet und strukturiert werden, um Abschnitte des zweiten ILD 106 aus dem ersten Ätzprozess und dem zweiten Ätzprozess zu maskieren. In einigen Ausführungsformen kann der Ätzprozess überätzen und dadurch können sich die dritten Aussparungen 108 in die epitaktischen Source/Drain-Bereiche 92 und/oder die Gatestrukturen erstrecken und eine Unterseite der dritten Aussparungen 108 kann mit oberen Oberflächen der epitaktischen Source/Drain-Gebiete 92 und/oder der Gatestrukturen eben sein (beispielsweise eben sein oder einen gleichen Abstand von dem Substrat aufweisen) oder niedriger als diese sein (beispielsweise näher an dem Substrat liegen). Obwohl die dritten Aussparungen 108 in 21C so dargestellt sind, dass sie die epitaktischen Source/Drain-Bereiche 92 und die Gatestrukturen in einem gleichen Querschnitt freilegen, können in verschiedenen Ausführungsformen die epitaktischen Source/Drain-Gebiete 92 und die Gatestrukturen in unterschiedlichen Querschnitten freigelegt werden, wodurch das Risiko eines Kurzschlusses von nachfolgend gebildeten Kontakten verringert wird.
  • Nach der Ausbildung der dritten Aussparungen 108 werden Silizid-Bereiche 110 über den epitaktischen Source/Drain-Bereichen 92 gebildet. In einigen Ausführungsformen werden die Silizid-Bereiche 110 gebildet, indem zunächst ein Metall (nicht gesondert abgebildet) abgeschieden wird, das mit den Halbleitermaterialien der darunterliegenden epitaktischen Source/Drain-Bereiche 92 (beispielsweise Silizium, Silizium-Germanium, Germanium oder dergleichen) reagieren kann, um Silizid-Bereiche oder Germanid-Bereiche zu bilden. Das Metall kann Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen enthalten. Das Metall kann über den freigelegten Abschnitten der epitaktischen Source/Drain-Bereiche 92 abgeschieden werden. Dann kann ein thermischer Temper-Prozess durchgeführt werden, um die Silizid-Bereiche 110 zu bilden. Die nicht reagierten Abschnitte des abgeschiedenen Metalls werden dann beispielsweise durch einen Ätzprozess entfernt. Obwohl die Silizid-Bereiche 110 als Silizid-Bereiche bezeichnet werden, können die Silizid-Bereiche 110 Germanid-Bereiche oder Siliziumgermanid-Bereiche sein (beispielsweise Bereiche, die Silizid, Germanid oder Kombinationen hiervon enthalten). In einer Ausführungsform enthält der Silizid-Bereich 110 TiSi und weist eine Dicke von etwa 2 nm bis etwa 10 nm auf.
  • In 22A bis 22C werden die Source/Drain-Kontakte 112 und die Gate-Kontakte 114 (die alternativ auch als Kontaktstopfen bezeichnet werden können) in den dritten Aussparungen 108 gebildet. Die Source/Drain-Kontakte 112 und die Gate-Kontakte 114 können jeweils eine oder mehrere Schichten wie beispielsweise Barriereschichten, Diffusionsschichten und Füllmaterialien aufweisen. In einigen Ausführungsformen können die Source/Drain-Kontakte 112 und die Gate-Kontakte 114 beispielsweise jeweils eine Barriereschicht und ein leitfähiges Material aufweisen und mit einem darunter liegenden leitfähigen Merkmal (wie den Gatestrukturen und/oder den Silizid-Bereichen 110) elektrisch gekoppelt sein. Die Gate-Kontakte 114 sind mit den Gate-Elektroden 102 elektrisch gekoppelt und die Source/Drain-Kontakte 112 sind mit den Silizid-Bereichen 110 elektrisch gekoppelt. Die Barriereschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, beispielsweise ein CMP, kann durchgeführt werden, um überschüssiges Material von Oberflächen des zweiten ILD 106 zu entfernen. Die epitaktischen Source/Drain-Bereiche, die zweiten Nanostrukturen 54, die Gatestrukturen (einschließlich der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102) können zusammenfassend als Transistorstrukturen 109 bezeichnet werden.
  • Obwohl 22A bis 22C ein Source/Drain-Kontakt 112 darstellt ist, der sich zu jedem der epitaktischen Source/Drain-Bereiche 92 erstreckt, können Source/Drain-Kontakte 112 bei bestimmten epitaktischen Source/Drain-Bereichen 92 entfallen. Wie nachstehend näher erläutert können beispielsweise rückseitige Durchkontaktierungen (beispielsweise Stromschienen) nachträglich durch eine Rückseite einer oder mehrerer der epitaktischen Source/Drain-Bereiche 92 angebracht werden. Für diese speziellen epitaktischen Source/Drain-Bereiche 92 können die Source/Drain-Kontakte 112 entfallen oder können Dummy-Kontakte sein, die nicht mit darüberliegenden leitfähigen Leitungen elektrisch verbunden sind.
  • 23A bis 38C zeigen die Zwischenschritte der Bildung von vorderseitigen und rückseitigen Verbindungsstrukturen auf der Vorrichtungsschicht 109. Die vorderseitigen und rückseitigen Verbindungsstrukturen können jeweils leitfähige Merkmale aufweisen, die die Nano-FETs elektrisch verbinden, welche in der Vorrichtungsschicht 109 gebildet sind. In 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A, 31E, 32A, 32E, 32G, 33A, 34A, 35A, 36A, 37A und 38A sind die dargestellten Querschnitte entlang der Linie A-A' in 1 entnommen. In 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B, 30E, 31B, 32B, 32F, 33B, 34B, 35B, 36B, 37B und 38B sind die abgebildeten Querschnitte entlang der Linie B-B' in 1 entnommen. In 23C, 24C, 25C, 26C, 27C, 28C, 29C, 30C, 31C, 32C, 33C, 34C, 35C, 36C, 37C und 38C sind die dargestellten Querschnitte entlang der Linie C-C' in 1 entnommen. In 25D, 26D, 27D, 28D, 29D, 30D, 31D, 32D, 33D, 34D und 35D sind Rückseitenansichten dargestellt. Die in 23A bis 38C beschriebenen Prozessschritte können sowohl auf den n-Typ-Bereich 50N als auch auf den p-Typ-Bereich 50P anwendbar sein. Ferner kann, wie vorstehend erläutert, eine rückseitige Durchkontaktierung (beispielsweise eine Stromschiene) mit einem oder mehreren der epitaktischen Source/Drain-Bereichen 92 verbunden werden. Daher können vorderseitige Source/Drain-Kontakte 112 optional von den epitaktischen Source/Drain-Bereichen 92 weggelassen werden.
  • In 23A bis 23C wird eine vorderseitige Verbindungsstruktur 120 auf dem zweiten ILD 106 gebildet. Die vorderseitige Verbindungsstruktur 120 kann als vorderseitige Verbindungsstruktur bezeichnet werden, weil sie auf einer Vorderseite des Silizium-auf-Isolator-Substrats 50 gebildet wird (beispielsweise einer Seite des Silizium-auf-Isolator-Substrats 50, auf der aktive Vorrichtungen gebildet werden). Die vorderseitige Verbindungsstruktur 120 kann eine oder mehrere Schichten mit leitfähigen Merkmalen 122 aufweisen, die in einer oder mehreren gestapelten ersten dielektrischen Schichten 124 gebildet werden. Jede der gestapelten ersten dielektrischen Schichten 124 kann ein dielektrisches Material enthalten, beispielsweise ein Low-k-Dielektrikumsmaterial, ein Extra-Low-k-Dielektrikumsmaterial (ELK-Material) oder dergleichen. Die ersten dielektrischen Schichten 124 können durch geeignete Prozesse wie CVD, ALD, PVD, PECVD oder dergleichen abgeschieden werden.
  • Die leitfähigen Merkmale 122 können leitfähige Leitungen und leitfähige Durchkontaktierungen aufweisen, die die Schichten der leitfähigen Leitungen miteinander verbinden. Die leitfähigen Durchkontaktierungen können sich durch die jeweiligen ersten dielektrischen Schichten 124 erstrecken, um vertikale Verbindungen zwischen den Schichten der leitfähigen Leitungen herzustellen. Die leitfähigen Merkmale 122 können durch jeden akzeptablen Prozess wie beispielsweise einen Damaszener-Prozess, ein Dual-Damaszener-Prozess oder dergleichen gebildet werden.
  • In einigen Ausführungsformen können die leitfähigen Merkmale 122 durch einen Damaszener-Prozess gebildet werden, bei dem eine jeweilige erste dielektrische Schicht 124 mittels einer Kombination von Photolithographie- und Ätztechniken strukturiert wird, um Gräben zu bilden, die der gewünschten Struktur der leitfähigen Merkmale 122 entsprechen. Eine optionale Diffusionsbarriere und/oder optionale Klebeschicht kann in den Gräben abgeschieden werden und die Gräben können dann mit einem leitfähigen Material gefüllt werden. Geeignete Materialien für die Sperrschicht umfassen Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid oder andere Alternativen. Geeignete Materialien für das leitfähige Material umfassen Kupfer, Silber, Gold, Wolfram, Aluminium, Kombinationen hiervon oder dergleichen. In einer Ausführungsform können die leitfähigen Merkmale 122 gebildet werden, indem eine Keimschicht mit Kupfer oder einer Kupferlegierung abgeschieden wird und die Gräben durch Galvanisierung gefüllt werden. Ein chemisch-mechanisches Planarisierungsprozess (CMP-Prozess) oder dergleichen kann verwendet werden, um überschüssiges leitfähiges Material von den Oberflächen der jeweiligen ersten dielektrischen Schicht 124 zu entfernen und die Oberflächen der leitfähigen Merkmale 122 und der ersten dielektrischen Schicht 124 für die nachfolgende Verarbeitung zu planarisieren.
  • 23A bis 23C zeigen fünf Schichten der leitfähigen Merkmale 122 und der ersten dielektrischen Schichten 124. Es ist allerdings zu beachten, dass die vorderseitige Verbindungsstruktur 120 eine beliebige Anzahl der leitfähigen Merkmale 122 aufweisen kann, die in einer beliebigen Anzahl der ersten dielektrischen Schichten 124 angeordnet sind. Die vorderseitige Verbindungsstruktur 120 kann elektrisch mit den Gate-Kontakten 114 und den Source/Drain-Kontakten 112 verbunden werden, um Funktionsschaltungen zu bilden. In einigen Ausführungsformen können die Funktionsschaltungen, die durch die vorderseitige Verbindungsstruktur 120 gebildet sind, Logikschaltungen, Speicherschaltungen, Bildsensorschaltungen oder dergleichen aufweisen.
  • In 24A bis 24C wird ein Trägersubstrat 150 durch eine erste Bondschicht 152A und eine zweite Bondschicht 152B (zusammen als Bondschicht 152 bezeichnet) an eine obere Oberfläche der vorderseitigen Verbindungsstruktur 120 gebondet. Das Trägersubstrat 150 kann ein Glasträgersubstrat, ein Keramikträgersubstrat, ein Wafer (beispielsweise ein Silizium-Wafer) oder dergleichen sein. Das Trägersubstrat 150 kann strukturellen Halt während der nachfolgenden Verarbeitungsschritte und in der fertiggestellten Vorrichtung bieten.
  • In einigen Ausführungsformen kann das Trägersubstrat 150 durch eine geeignete Technik wie beispielsweise dielektrisch-dielektrisches Bonden oder dergleichen an die vorderseitige Verbindungsstruktur 120 gebondet werden. Das dielektrisch-dielektrische Bonden kann das Abscheiden der ersten Bondschicht 152A auf der vorderseitigen Verbindungsstruktur 120 umfassen. In einigen Ausführungsformen enthält die erste Bondschicht 152A Siliziumoxid (beispielsweise ein hochdichtes Plasma-Oxid (HDP-Oxid) oder dergleichen), das durch CVD, ALD, PVD oder dergleichen abgeschieden wird. Die zweite Bondschicht 152B kann eine Oxidschicht sein, die vor dem Bonden beispielsweise durch CVD, ALD, PVD, thermische Oxidation oder dergleichen auf einer Oberfläche des Trägersubstrats 150 gebildet wird. Es können auch andere geeignete Materialien für die erste Bondschicht 152A und die zweite Bondschicht 152B verwendet werden.
  • Der dielektrisch-dielektrische Bondungsprozess kann ferner die Anwendung einer Oberflächenbehandlung auf eine oder mehrere Bondschichten 152 umfassen. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung durchgeführt werden. Nach der Plasmabehandlung kann die Oberflächenbehandlung ferner einen Reinigungsprozess (beispielsweise das Spülen mit entionisiertem Wasser oder dergleichen) umfassen, der auf eine oder mehrere Verbindungsschichten 152 angewendet werden kann. Das Trägersubstrat 150 wird dann auf die vorderseitige Verbindungsstruktur 120 ausgerichtet und die beiden werden gegeneinander gepresst, um eine Vor-Bondung des Trägersubstrats 150 mit der vorderseitigen Verbindungsstruktur 120 einzuleiten. Die Vor-Bondung kann bei Raumtemperatur (beispielsweise zwischen etwa 21°C und etwa 25°C) durchgeführt werden. Nach der Vor-Bondung kann ein Temper-Prozess durchgeführt werden, beispielsweise indem die vorderseitige Verbindungsstruktur 120 und das Trägersubstrat 150 auf eine Temperatur von etwa 170°C bis etwa 500°C erwärmt werden.
  • Wie in 24A bis 24C ferner gezeigt, kann die Vorrichtung, nachdem das Trägersubstrat 150 an die vorderseitige Verbindungsstruktur 120 gebondet wird, umgedreht werden, so dass eine Rückseite des Silizium-auf-Isolator-Substrats 50 nach oben gerichtet ist. Die Rückseite des Silizium-auf-Isolator-Substrats 50 kann sich auf eine Seite beziehen, die entgegengesetzt zu der Vorderseite des Silizium-auf-Isolator-Substrats 50 ist, auf welcher aktive Vorrichtungen gebildet werden.
  • In 25A bis 25D wird ein Verdünnungsprozess auf der Rückseite des Substrats 50 angewendet. Der Ausdünnungsprozess kann einen Planarisierungsprozess (beispielsweise ein mechanisches Schleifen, ein chemisch-mechanisches Polieren (CMP) oder dergleichen), einen Rückätzprozess, Kombinationen hiervon oder dergleichen umfassen. Der Verdünnungsprozess kann das erste Substrat 50A, die erste Isolationsschicht 50B und Abschnitte des zweiten Substrats 50C entfernen und Oberflächen des ersten epitaktischen Materials 91, der Finnen 66, des zweiten Substrats 50C und der STI-Bereiche 68 gegenüber der vorderseitigen Verbindungsstruktur 120 freilegen. Ferner kann ein Abschnitt des zweiten Substrats 50C über der Gatestruktur (beispielsweise Gate-Elektroden 102 und den Gate-Dielektrikumschichten 100) und den Nanostrukturen 55 nach dem Verdünnungsprozess verbleiben. Nach dem Verdünnungsprozess kann das zweite Substrat 50C eine Dicke T2 über den epitaktischen Source/Drain-Bereichen 92 von etwa 30 nm bis etwa 40 nm aufweisen.
  • 25D zeigt eine Rückseitenansicht nach dem Ausdünnungsprozess, wobei die Gate-Dielektrikumschichten 100 und die Gate-Elektroden als gestrichelte Linien dargestellt sind. Wie in 25D dargestellt, kann das epitaktische Halbleitermaterial 91 zwischen den Gatedielektrikumschichten 100 der benachbarten Gateelektroden 102 liegen. Das epitaktische Halbleitermaterial 91 kann so gebildet werden, dass es Abschnitte der Finnen 66 an verschiedenen Stellen entlang der Länge der Finnen 66 ersetzt. Obwohl ein einzelnes epitaktisches Halbleitermaterial 91 entlang der Länge jeder der Finnen 66 abgebildet ist, kann eine beliebige Anzahl von epitaktischen Halbleitermaterialien 91 in jeder der Finnen 66 angeordnet werden.
  • In 26A bis 26D werden Abschnitte der Finnen 66 und des ersten epitaktischen Materials 91 durch eine Deckschicht 126 ersetzt. Abschnitte der Finnen 66 und des ersten epitaktischen Materials 91 können durch geeignete Ätzprozesse wie isotrope Ätzprozesse (beispielsweise Nassätzprozesse), anisotrope Ätzprozesse (beispielsweise Trockenätzprozesse), Mehrfachprozesse oder Kombinationen hiervon oder dergleichen entfernt werden, um Öffnungen in den STI-Bereichen 68 zu definieren. Die Ätzprozesse können zeitgesteuerte Ätzprozesse sein, um die Materialmenge der Finnen 66 und des ersten epitaktischen Materials 91 zu steuern, die entfernt wird.
  • Die Deckschicht 126 kann dann in einer Öffnung abgeschieden werden, die durch das Entfernen der Abschnitte der Finnen 66 und des ersten epitaktischen Materials 91 definiert wird. Die Deckschicht 126 kann durch CVD, ALD, PVD oder dergleichen abgeschieden werden. Die Deckschicht 126 kann verwendet werden, um die verbleibenden Abschnitte der Finnen 66 und des ersten epitaktischen Materials 91 vor nachfolgenden Ätzprozessen zu schützen, wie beispielsweise dem Ätzprozess zum Schneiden der epitaktischen Source/Drain-Bereiche 92 (wie nachstehend mit Bezug auf 29A bis 29D erläutert) und den Prozessen zum Schneiden der Gatestrukturen (wie nachstehend mit Bezug auf 31A bis 31E erläutert). Die Deckschicht 126 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten.
  • In 27A bis 27D werden die STI-Bereiche 68, die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und Abschnitte der CESL 94 und des ersten ILD 96 entfernt, um vierte Aussparungen 127 zu bilden. Die STI-Bereiche 68, die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und Abschnitte der CESL 94 und des ersten ILD 96 werden dann entfernt. Die STI-Bereiche 68, die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und Abschnitte der CESL 94 und des ersten ILD 96 können durch geeignete Ätzprozesse, wie beispielsweise isotrope Ätzprozesse, entfernt werden. In einigen Ausführungsformen können die STI-Bereiche 68, die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und Abschnitte der CESL 94 und des ersten ILD 96 durch einen oder mehrere Nassätzprozesse entfernt werden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der STI-Bereiche 68, der ersten Abstandhalter 81, der zweiten Abstandhalter 83, der CESL 94 und des ersten ILD 96 zu stoppen, wenn die vierten Aussparungen 127 eine gewünschte Tiefe erreichen.
  • Wie in 27B dargestellt, können die zeigesteuerten Ätzprozesse die STI-Bereiche 68, die ersten Abstandhalter 81, die zweiten Abstandhalter 83, die CESL 94 und das erste ILD 96 so ätzen, dass die unteren Oberflächen der vierten Aussparungen 127 (definiert durch die oberen Oberflächen der CESL 94 und des ersten ILD 96) eben mit den unteren Oberflächen der epitaktischen Source/Drain-Bereiche 92 sind. Durch das Ätzen der STI-Bereiche 68, der ersten Abstandhalter 81, der zweiten Abstandhalter 83, der CESL 94 und des ersten ILD 96 können die unteren Oberflächen der vierten Aussparungen 127 so geätzt werden, dass sie eben mit den unteren Oberflächen der epitaktischen Source/Drain-Bereiche 92 sind und Seitenflächen der epitaktischen Source/Drain-Bereiche 92 freigelegen, ohne die Source/Drain-Kontakte 112 freizulegen, damit ein nachfolgender Ätzprozess zum Schneiden der epitaktischen Source/Drain-Bereiche 92 (nachstehend mit Bezug auf 29A bis 29D erläutert) durchgeführt werden kann, ohne die Source/Drain-Kontakte 112 zu ätzen. In einigen Ausführungsformen können die unteren Oberflächen der vierten Aussparungen 127 über oder unter den unteren Oberflächen der epitaktischen Source/Drain-Bereiche 92 angeordnet sein.
  • In 28A bis 28D werden dritte Abstandhalter 128 entlang Seitenwänden der Finnen 66, des ersten epitaktischen Materials 91, der Deckschicht 126 und der epitaktischen Source/Drain-Bereiche 92 gebildet. Eine dritte Abstandhalterschicht (nicht gesondert abgebildet) kann über den in 27A bis 27D dargestellten Strukturen abgeschieden werden. Die dritte Abstandhalterschicht kann durch CVD, ALD, PVD oder dergleichen abgeschieden werden. Die dritte Abstandhalterschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten.
  • Die dritten Abstandhalter 128 können dann gebildet werden, indem die dritte Abstandhalterschicht durch einen geeigneten Ätzprozess, wie beispielsweise einen anisotropen Ätzprozess, geätzt wird. Die dritten Abstandhalter 128 können Dicken von etwa 1 nm bis etwa 10 nm aufweisen. Die dritten Abstandhalter 128 können sich entlang der vertikalen Seitenwände der Deckschicht 126, der Finnen 66, des ersten epitaktischen Materials 91 und der epitaktischen Source/Drain-Bereiche 92 erstrecken, während facettierte Abschnitte der epitaktischen Source/Drain-Bereiche 92 durch die dritten Abstandhalter 128 freigelegt werden. Wie nachstehend mit Bezug auf 29A bis 29D ausführlicher erläutert, können die dritten Abstandhalter 128 als Masken für einen nachfolgenden Ätzprozess zum Schneiden der epitaktischen Source/Drain-Bereiche 92 verwendet werden und können die Finnen 66, das erste epitaktische Material 91 und Abschnitte der epitaktischen Source/Drain-Bereiche 92 vor dem Ätzprozess schützen.
  • In 29A bis 29D werden Abschnitte der epitaktischen Source/Drain-Bereiche 92 unter Verwendung der Deckschicht 126 und der dritten Abstandhalter 128 als eine Maske getrimmt. Beispielsweise können Bereiche der epitaktischen Source/Drain-Bereiche 92 entfernt werden, die seitlich über die dritten Abstandhalter 128 hinausragen. Die epitaktischen Source/Drain-Bereiche 92 können durch einen geeigneten Ätzprozess, beispielsweise einen anisotropes Ätzprozess, getrimmt werden. In einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 92 durch RIE, NBE, eine Kombination hiervon oder dergleichen getrimmt werden. Der vorstehend beschriebene Prozess zum Trimmen der epitaktischen Source/Drain-Bereiche 92 ist ein selbstjustierter Prozess, der es ermöglicht, die epitaktischen Source/Drain-Bereiche 92 mit kleineren Abständen (pitches) und mit größerer Genauigkeit als durch herkömmliche Prozesse zu strukturieren. Das Trimmen der epitaktischen Source/Drain-Bereiche 92 von der Rückseite des zweiten Substrats 50C aus ermöglicht, dass die Finnen 66 und die epitaktischen Source/Drain-Bereiche 92 mit engeren Abständen gebildet werden können, während unerwünschte Brückenbildung zwischen benachbarten epitaktischen Source/Drain-Bereiche 92 verhindert wird. Dadurch werden Vorrichtungsfehler reduziert, die Vorrichtungsdichte erhöht und die Vorrichtungsleistung verbessert. Das Trimmen der epitaktischen Source/Drain-Bereiche 92 kann ferner die Abmessungen der epitaktischen Source/Drain-Bereiche 92 reduzieren, was die parasitäre Kapazität senkt.
  • In 30A bis 30E wird ein drittes ILD 130 in den vierten Aussparungen 127 über dem ersten ILD 96 und der CESL 94 und entlang Seitenwänden der dritten Abstandhalter 128 und der epitaktischen Source/Drain-Bereiche 92 gebildet. Das dritte ILD 130 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, ein Low-k-Dielektrikum, Kombinationen hiervon oder dergleichen sein. Das dritte ILD 130 kann durch einen Prozess wie CVD, PVD, ALD, Kombinationen oder Wiederholungen hiervon oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist das dritte ILD 130 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das dritte ILD 130 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet.
  • In einigen Ausführungsformen kann das dritte ILD 130 über der Deckschicht 126 und den dritten Abstandhaltern 128 abgeschieden und dann ausgespart werden, so dass sich die Finnen 66, das erste epitaktische Material 91, die Deckschicht 126 und Abschnitte der dritten Abstandhalter 128 von zwischen benachbarten Abschnitten des dritten ILD 130 aus erstrecken. Das dritte ILD 130 kann durch einen Planarisierungsprozess mit anschließendem Ätzprozess ausgespart werden. Der Planarisierungsprozess kann ein CMP, einen Rückätzprozess, eine Kombination hiervon oder dergleichen umfassen. Der Ätzprozess kann ein selektiver Ätzprozess sein (beispielsweise ein Prozess, der das Material des dritten ILD 130 mit einer höheren Geschwindigkeit ätzt als das Material der dritten Abstandhalter 128, der Deckschicht 126 oder der Gate-Dielektrikumschichten 100).
  • In einigen Ausführungsformen kann das dritte ILD 130 optional sein. Beispielsweise zeigt 30E eine Ausführungsform, in der das dritte ILD 130 nicht gebildet wird. Vielmehr können, wie nachstehend ausführlicher erläutert, Luftspalte (beispielsweise die zweiten Luftspalte 137 wie nachstehend mit Bezug auf 32F erläutert) neben den epitaktischen Source/Drain-Bereichen 92 gebildet werden.
  • In 31A bis 31E wird eine zweite strukturierte Hartmaske 132 über den in 30A bis 30D dargestellten Strukturen gebildet. Die zweite strukturierte Hartmaske 132 kann als Maske für das Ätzen der Gatestrukturen dienen, die die Gate-Dielektrikumschichten 100 und die Gate-Elektroden 102 umfassen. Eine zweite Hartmaskenschicht (nicht gesondert abgebildet) kann auf oberen Oberflächen der Gate-Dielektrikumschichten 100, der Deckschicht 126 und des dritten ILD 130 sowie auf oberen Oberflächen und Seitenwänden der dritten Abstandhalter 128 abgeschieden werden. Die zweite Hartmaskenschicht kann durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Hartmaskenschicht kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, amorphem Silizium, Titannitrid, Siliziumoxynitrid, Siliziumcarbonitrid, Kombinationen oder Mehrfachschichten davon oder dergleichen gebildet werden.
  • Die zweite strukturierte Hartmaske 132 kann dann gebildet werden, indem eine zweite strukturierte Photoresistschicht (nicht gesondert abgebildet) über der zweiten Hartmaskenschicht gebildet wird und die zweite Hartmaskenschicht unter Verwendung der zweiten strukturierten Photoresistschicht als eine Maske strukturiert wird. Die zweite Photoresistschicht kann durch Aufschleuderbeschichtung oder dergleichen abgeschieden werden. Die zweite Photoresistschicht kann dann strukturiert werden, indem die zweite Photoresistschicht einer strukturierten Energiequelle (beispielsweise einer strukturierten Lichtquelle) ausgesetzt wird und die zweite Photoresistschicht entwickelt wird, um einen belichteten oder unbelichteten Abschnitt der zweiten Photoresistschicht zu entfernen, wodurch die zweite strukturierte Photoresistschicht gebildet wird. Die zweite Hartmaskenschicht kann durch einen geeigneten Ätzprozess, beispielsweise einen anisotropes Ätzprozess, geätzt werden, um die Struktur der zweiten strukturierten Photoresistschicht auf die zweite Hartmaskenschicht zu übertragen, wodurch die zweite strukturierte Hartmaske 132 gebildet wird. In einigen Ausführungsformen kann der Ätzprozess reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon umfassen.
  • In 31A bis 31E werden ferner die zweite strukturierte Hartmaske 132, die dritten Abstandhalter 128 und die Deckschicht 126 als Masken verwendet, um eine fünfte Aussparung 134 in eine Gatestruktur zu ätzen. Wie in 31A dargestellt, kann sich die fünfte Aussparung 134 vollständig durch eine Gate-Dielektrikumschicht 100 und die Gate-Elektrode 102 der Gatestruktur erstrecken. Die fünfte Aussparung 134 kann ein Seitenverhältnis (beispielsweise ein Verhältnis der Höhe zur Breite) von etwa 2 bis etwa 10 aufweisen. In einigen Ausführungsformen kann sich die fünfte Aussparung 134 auch zumindest teilweise durch die Gate-Maske 104 erstrecken. Beispielsweise können sich die fünften Aussparungen 134 in einigen Ausführungsformen um 3 nm bis 20 nm in die Gate-Maske 104 erstrecken. Wie in 31A ferner gezeigt, kann zumindest ein Abschnitt der Gate-Elektrode 102 zwischen der Gate-Dielektrikumschicht 100 verbleiben, die auf der zweiten Nanostruktur 54 angeordnet ist. Obwohl die Seitenwände der fünften Aussparung 134 vertikal dargestellt sind, kann die fünfte Aussparung 134 in einigen Ausführungsformen konische Profile in der Gatestruktur aufweisen, die eine abnehmende Breite in der Erstreckungsrichtung der fünften Aussparung 134 durch die Gatestruktur aufweisen. Beispielsweise kann die Breite der fünften Aussparungen 134 in Richtung der Verbindungsstruktur 120 steigend abnehmen.
  • Der vorstehend beschriebene Prozess zum Ätzen der Gatestruktur ist ein selbstjustierter Prozess, der es ermöglicht, die Gatestruktur mit kleineren Abständen (pitches) und mit größerer Genauigkeit als durch herkömmliche Prozesse zu strukturieren. Bei dem selbstjustierten Prozess kann die fünfte Aussparung 134 durchgehende Seitenwände aufweisen, die sich von rückseitigen Oberflächen der dritten Abstandhalter 128 durch die Gatestruktur in die Gate-Maske 104 erstrecken. In einigen Ausführungsformen kann der selbstjustierte Prozess an Strukturen durchgeführt werden, bei denen die Finnen 66 um einen Abstand (pitch) von etwa 20 nm bis etwa 50 nm voneinander beabstandet sind. Das Ätzen der Gatestruktur von der Rückseite des zweiten Substrats 50C aus ermöglicht es, die Finnen 66 mit kleineren Abständen zu bilden. Somit reduziert der oben beschriebene Prozess Vorrichtungsfehler, erhöht die Vorrichtungsdichte und verbessert die Vorrichtungsleistung. Bei konventionellen Prozessen zum Ätzen von Gatestrukturen kann weiterhin die Höhe der Gate-Elektroden 102 vergrößert werden, um Ätzverluste des ersten ILD 96 während des Ätzens der Gatestrukturen auszugleichen. Das Ätzen der Gatestruktur gemäß dem selbstjustierten Rückseitenprozess verhindert das Ätzen des ersten ILD 96 und ermöglicht so die Bildung von Gateelektroden 102 mit geringeren Höhen, was die Kosten senkt.
  • 31E zeigt eine Ausführungsform, bei der die Finnen 66 weiter voneinander beabstandet sind und die Gatestruktur durch einen Prozess geätzt wird, der nicht selbstjustiert ist. Beispielsweise können die Finnen 66 mit einem Abstand von etwa 40 nm bis etwa 100 nm angeordnet sein. Der Prozess zum Ätzen der Gate-Dielektrikumschicht 100 und der Gate-Elektrode 102 kann wie vorstehend beschrieben sein mit der Ausnahme, dass nur die zweite strukturierte Hartmaske 132 als eine Maske verwendet wird, nicht aber die zweite strukturierte Hartmaske 132 und zusätzlich die Deckschicht 126 und die dritten Abstandhalter 128. Wie in 31E dargestellt, kann die fünfte Aussparung 134 eine Breite W1 kleiner als eine Breite W2 zwischen dritten Abstandhaltern 128 aufweisen, die auf benachbarten Finnen 66 angeordnet sind. Beispielsweise kann die Breite W1 etwa 20 nm bis etwa 80 nm betragen und die Breite W2 kann etwa 30 nm bis etwa 90 nm betragen. Das Ätzen der Gatestruktur durch einen nicht-selbstjustierten Prozess ermöglicht es, dass jede Gatestruktur unabhängig von dem Abstand zwischen benachbarten Finnen 66 geätzt werden kann. Die Genauigkeit des Ätzens der Gatestruktur gemäß dem nicht-selbstjustierten Prozess ist allerdings geringer als die Genauigkeit bei dem selbstjustierten Prozesses und hängt von der Genauigkeit der Lithographieprozesse ab, die zur Strukturierung der zweiten strukturierten Hartmaske 132 verwendet werden.
  • In 32A bis 32G wird die zweite strukturierte Hartmaske 132 entfernt und ein viertes ILD 136 in der fünften Aussparung 134, über den oberen Oberflächen der Gate-Dielektrikumschichten 100, über den STI-Bereichen 68 und Seitenwände der dritten Abstandhalter 128 umgebend ausgebildet. Die zweite strukturierte Hartmaske 132 kann durch einen geeigneten Ätzprozess entfernt werden, der ein isotroper Ätzprozess sein kann, wie beispielsweise ein Nassätzprozess. Der Ätzprozess kann eine hohe Ätzselektivität für Materialien der zweiten strukturierten Hartmaske 132 aufweisen. Somit kann die zweite strukturierte Hartmaske 132 entfernt werden, ohne dass Materialien der Deckschicht 126, der dritten Abstandhalter 128, der Gate-Dielektrikumschichten 100, der Gate-Elektroden 102 oder des dritten ILD 130 signifikant entfernt werden.
  • Das vierte ILD 136 kann dann abgeschieden werden, so dass die Abschnitte der fünften Aussparung 134 gefüllt wird, die sich durch die Gatestruktur und über den Gate-Dielektrikumschichten 100, der Deckschicht 126, dem dritten ILD 130 und den dritten Abstandhaltern 128 erstrecken. Der vierte ILD 136 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, ein Low-k-Dielektrikum, Kombinationen hiervon oder dergleichen sein. Das vierte ILD 136 kann durch einen Prozess wie CVD, PVD, ALD, Kombinationen oder Wiederholungen hiervon oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist das vierte ILD 136 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen kann das vierte ILD 136 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet werden. In einigen Ausführungsformen kann das vierte ILD 136 abgeschieden und dann planarisiert werden, um obere Oberflächen der Deckschicht 126 und der dritten Abstandhalter 128 freizulegen. Das vierte ILD 136 kann durch ein CMP, einen Rückätzprozess, eine Kombination hiervon oder dergleichen planarisiert werden.
  • 32E bis 32G zeigt das vierte ILD 136 gemäß verschiedenen Ausführungsformen. In der in 32E und 32G dargestellten Ausführungsform ist ein erster Luftspalt 135 in der fünften Aussparung 134 neben der Gate-Elektrode 102 ausgebildet. Wie in 32E und 32G gezeigt, kann das vierte ILD 136 so gebildet werden, dass es sich über die Rückseite des ersten Luftspalts 135 erstreckt, und kann den ersten Luftspalt 135 verschließen. In einigen Ausführungsformen kann ein Abschnitt des Materials des vierten ILD 136 in der fünften Aussparung 134 abgeschieden und dann abgeschnitten werden, um den ersten Luftspalt 135 zu verschlie-ßen. In einigen Ausführungsformen ist der erste Luftspalt 135 im Wesentlichen frei von Material des vierten ILD 136. Material des vierten ILD 136, das in der fünften Aussparung 134 abgeschieden wird oder auf andere Weise den ersten Luftspalt 135 einschließt, kann planare Oberflächen, konkave Oberflächen, konvexe Oberflächen oder dergleichen aufweisen. Das vierte ILD 136 kann durch PVD, CVD, ALD oder dergleichen abgeschieden werden. In einigen Ausführungsformen kann der erste Luftspalt 135 zwischen den dritten Abstandhaltern 128 verlaufen. Der erste Luftspalt 135 kann eine niedrigere Dielektrizitätskonstante als das vierte ILD 136 aufweisen. Somit kann die Bildung des ersten Luftspalts 135 zwischen benachbarten Abschnitten der Gate-Elektrode 102 die parasitäre Kapazität (beispielsweise die Kapazität zwischen den benachbarten Abschnitten der Gate-Elektrode 102) reduzieren, was die Vorrichtungsleistung verbessert.
  • In der in 32F dargestellten Ausführungsform werden zweite Luftspalte 137 neben den epitaktischen Source/Drain-Bereichen 92 gebildet. Wie in 32F gezeigt, kann das vierte ILD 136 so gebildet werden, dass es sich über Rückseiten der zweiten Luftspalte 137 erstreckt und die zweiten Luftspalte 137 verschließen kann. In einigen Ausführungsformen kann ein Teil des Materials des vierten ILD 136 über den epitaktischen Source/Drain-Bereichen 92, dem ersten ILD 96 und der CESL 94 neben den epitaktischen Source/Drain-Bereichen 92 abgeschieden und kann dann abgeschnitten werden, um die zweiten Luftspalte 137 zu verschließen. In einigen Ausführungsformen sind die zweiten Luftspalte 137 im Wesentlichen frei von dem Material des vierten ILD 136. Das Material des vierten ILD 136, das neben den epitaktischen Source/Drain-Bereichen 92 abgeschieden wird oder die zweiten Luftspalte 137 auf eine andere Weise einschließt, kann planare Oberflächen, konkave Oberflächen, konvexe Oberflächen oder dergleichen aufweisen. Das vierte ILD 136 kann durch PVD, CVD, ALD oder dergleichen abgeschieden werden. Die zweiten Luftspalte 137 können eine niedrigere Dielektrizitätskonstante aufweisen als das vierte ILD 136. Daher kann die Bildung der zweiten Luftspalte 137 neben den epitaktischen Source/Drain-Gebieten 92 die parasitäre Kapazität (beispielsweise die Kapazität zwischen den epitaktischen Source/Drain-Gebieten 92 und den Gate-Elektroden 102) reduzieren, was die Vorrichtungsleistung verbessert.
  • In 33A bis 33D werden die Deckschicht 126, die Finnen 66 und das zweite Substrat 50C entfernt. Die Deckschicht 126 kann durch einen Planarisierungsprozess, wie beispielsweise einen CMP, einen Rückätzungsprozess oder dergleichen, entfernt werden. Nach dem Planarisierungsprozess können rückseitige Oberflächen des vierten ILD 136, der Finnen 66, des zweiten Substrats 50C und des ersten epitaktischen Materials 91 miteinander eben sein.
  • Die Finnen 66 und das zweite Substrat 50C werden dann entfernt, um sechste Aussparungen 138 zu bilden. Die Finnen 66 und das zweite Substrat 50C können dann durch einen geeigneten Ätzprozess entfernt werden, der ein isotroper Ätzprozess sein kann, wie beispielsweise ein Nassätzprozess. Der Ätzprozess kann eine hohe Ätzselektivität für Materialien der Finnen 66 und des zweiten Substrats 50C aufweisen. Somit können die Finnen 66 und das zweite Substrat 50C entfernt werden, ohne dass Materialien des vierten ILD 136, des ersten epitaktischen Materials 91, der dritten Abstandhalter 128, der epitaktischen Source/Drain-Bereiche 92 oder der Gate-Dielektrikumschichten 100 signifikant entfernt werden.
  • In 34A bis 34D wird eine fünfte ILD 140 in den sechsten Aussparungen 138 gebildet. Das fünfte ILD 140 kann so abgeschieden werden, dass es die sechsten Aussparungen 138 neben dem ersten epitaktischen Material 91 und den dritten Abstandhaltern 128 füllt. Das fünfte ILD 140 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, ein Low-k-Dielektrikum, Kombinationen hiervon oder dergleichen sein. Das fünfte ILD 140 kann durch einen Prozess wie CVD, PVD, ALD, Kombinationen oder Wiederholungen davon oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist das fünfte ILD 140 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen kann das fünfte ILD 140 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet werden. In einigen Ausführungsformen kann das fünfte ILD 140 abgeschieden und dann planarisiert werden, um obere Oberflächen der dritten Abstandhalter 128 und des ersten epitaktischen Materials 91 freizulegen. Das fünfte ILD 140 kann durch ein CMP, einen Rückätzprozess, eine Kombination hiervon oder dergleichen planarisiert werden.
  • In 35A bis 35D wird das erste epitaktische Material 91 durch die rückseitigen Durchkontaktierungen 144 ersetzt. Das erste epitaktische Material 91 kann durch einen geeigneten Ätzprozess entfernt werden, der ein isotroper Ätzprozess sein kann, wie beispielsweise ein Nassätzprozess. Der Ätzprozess kann eine hohe Ätzselektivität für Materialien des ersten epitaktischen Materials 91 aufweisen. Somit kann das erste epitaktische Material 91 entfernt werden, ohne dass Materialien des vierten ILD 136, der dritten Abstandhalter 128, der epitaktischen Source/Drain-Bereiche 92 oder des fünften ILD 140 signifikant entfernt werden.
  • Die rückseitigen Durchkontaktierungen 144 werden dann in Aussparungen gebildet, die durch das Entfernen des ersten epitaktischen Materials 91 gebildet sind. Die rückseitigen Durchkontaktierungen 144 können eine oder mehrere Schichten, wie beispielsweise Barriereschichten oder Diffusionsschichten, und Füllmaterialien aufweisen. In einigen Ausführungsformen können die rückseitigen Durchkontaktierungen 144 beispielsweise eine Barriereschicht 142 und ein leitfähiges Material (als rückseitige Durchkontaktierungen 144 bezeichnet) aufweisen und mit einem darunter liegenden leitfähigen Merkmal (beispielsweise den epitaktischen Source/Drain-Bereichen 92) elektrisch gekoppelt sein. Die rückseitigen Durchkontaktierungen 144 sind elektrisch mit den epitaktischen Source/Drain-Bereichen 92 gekoppelt. Die Barriereschicht 142 kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie beispielsweise ein CMP, kann durchgeführt werden, um überschüssiges Material von Oberflächen des vierten ILD 136, des fünften ILD 140 und der dritten Abstandhalter 128 zu entfernen. In einigen Ausführungsformen können Silizid-Bereiche, die den vorstehend mit Bezug auf 21A bis 21C beschriebenen Silizid-Bereichen 110 ähnlich oder gleich sein können, in den Aussparungen gebildet werden, die durch das Entfernen des ersten epitaktischen Halbleitermaterials vor der Bildung der rückseitigen Durchkontaktierungen 144 gebildet werden.
  • In 36A bis 36C werden leitfähige Leitungen 154 und eine zweite dielektrische Schicht 153 über dem vierten ILD 136, dem fünften ILD 140, den dritten Abstandhaltern 128 und den rückseitigen Durchkontaktierungen 144 gebildet. Die zweite dielektrische Schicht 153 kann dem zweite ILD 106 wie vorstehend beschrieben ähnlich sein. Beispielsweise kann die zweite dielektrische Schicht 153 aus einem ähnlichen Material und durch einen ähnlichen Prozess wie das zweite ILD 106 gebildet werden.
  • Die leitfähigen Leitungen 154 werden in der zweiten dielektrischen Schicht 153 gebildet. Die leitfähigen Leitungen 154 können als eine Stromschiene bezeichnet werden. Die Bildung der leitfähigen Leitungen 154 können beispielsweise das Strukturieren von Aussparungen in der zweiten dielektrischen Schicht 153 durch eine Kombination von Photolithographie- und Ätzprozessen umfassen. Eine Struktur der Aussparungen in der zweiten dielektrischen Schicht 153 kann einer Struktur der leitfähigen Leitungen 154 entsprechen. Die leitfähigen Leitungen 154 werden dann gebildet, indem ein leitfähige Materials in den Aussparungen abgeschieden wird. In einigen Ausführungsformen können die leitfähigen Leitungen 154 eine Stromschiene aufweisen, die eine Metallschicht aufweist, welche eine einzelne Schicht oder eine Verbundschicht von mehreren Unterschichten verschiedener Materialien sein kann. In einigen Ausführungsformen enthalten die leitfähigen Leitungen 154 Kupfer, Aluminium, Kobalt, Wolfram, Titan, Tantal, Ruthenium oder dergleichen. Eine optionale Diffusionsbarriere und/oder eine optionale Klebeschicht kann abgeschieden werden, bevor die Aussparungen mit dem leitfähigen Material gefüllt werden. Geeignete Materialien für die Barriereschicht/Klebeschicht umfassen Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid oder dergleichen. Die leitfähigen Leitungen 154 können beispielsweise durch CVD, ALD, PVD, Plattieren oder dergleichen gebildet werden. Die leitfähigen Leitungen 154 sind durch die rückseitigen Durchkontaktierungen 144 physikalisch und elektrisch mit den epitaktischen Source/Drain-Bereichen 92 verbunden. Ein Planarisierungsprozess (beispielsweise ein CMP, ein Schleifen, ein Rückätzen oder dergleichen) kann durchgeführt werden, um überschüssige Abschnitte der leitfähigen Leitungen 154 zu entfernen, die über der zweiten dielektrischen Schicht 153 gebildet sind.
  • In einigen Ausführungsformen sind die leitfähigen Leitungen 154 Stromschienen, die leitfähige Leitungen sind, welche die epitaktischen Source/Drain-Bereiche 92 elektrisch mit einer Referenzspannung, Versorgungsspannung oder dergleichen verbinden. Durch die Anordnung der Stromschienen auf einer Rückseite des resultierenden Halbleiter-Dies anstatt auf einer Vorderseite des Halbleiter-Dies können Vorteile erzielt werden. Beispielsweise kann die Gate-Dichte der Nano-FETs und/oder die Verbindungsdichte der vorderseitigen Verbindungsstruktur 120 erhöht werden. Ferner kann die Rückseite des Halbleiter-Dies breitere Stromschienen aufnehmen, wodurch der Widerstand verringert werden kann und die Effizienz der Stromzufuhr zu den Nano-FETs erhöht werden kann. Beispielsweise kann eine Breite der leitfähigen Leitungen 154 mindestens doppelt so groß sein wie eine leitfähige Leitung der ersten Ebene (beispielsweise eine leitfähige Leitung 122A wie in 36C gezeigt) der vorderseitigen Verbindungsstruktur 120.
  • In 37A bis 37C werden verbleibende Abschnitte einer rückseitigen Verbindungsstruktur 156 über der zweiten dielektrischen Schicht 153 und den leitfähigen Leitungen 154 gebildet. Die verbleibenden Abschnitte der rückseitigen Verbindungsstruktur 156 können leitfähige Merkmale 160 aufweisen, die in dritten dielektrischen Schichten 158 gebildet sind. Die rückseitige Verbindungsstruktur 156 kann das vierte ILD 136, das fünfte ILD 140, die dritten Abstandhalter 128, die rückseitigen Durchkontaktierungen 144, die zweite dielektrische Schicht 153, die leitfähigen Leitungen 154, die leitfähigen Merkmale 160 und die dritten dielektrischen Schichten 158 aufweisen. Der Rest der rückseitigen Verbindungsstruktur 156 kann ähnlich wie die vorderseitige Verbindungsstruktur 120 sein. Beispielsweise kann die rückseitige Verbindungsstruktur 156 ähnliche Materialien enthalten und durch ähnliche Prozesse geformt werden wie die vorderseitige Verbindungsstruktur 120. Insbesondere kann die rückseitige Verbindungsstruktur 156 gestapelte Schichten von leitfähigen Merkmalen 160 aufweisen, die in den dritten dielektrischen Schichten 158 gebildet werden. Die leitfähigen Merkmale 160 können Führungsleitungen aufweisen (beispielsweise für die Führung zu und von nachfolgend gebildeten Kontaktpads und externen Verbindern). Die leitfähigen Merkmale 160 können ferner strukturiert werden, um ein oder mehrere eingebettete passive Vorrichtungen wie Widerstände, Kondensatoren, Induktivitäten oder dergleichen zu enthalten. Die eingebetteten passiven Vorrichtungen können integral mit den leitfähigen Leitungen 154 (beispielsweise einer Stromschiene) ausgebildet sein, um Schaltungen (beispielsweise Stromschaltungen) auf der Rückseite der Nano-FETs zu bilden.
  • In 38A bis 38C werden eine Passivierungsschicht 164, UBMs 166 und externe Verbinder 168 über der rückseitigen Verbindungsstruktur 156 gebildet. Die Passivierungsschicht 164 kann Polymere wie PBO, Polyimid, BCB oder dergleichen enthalten. Alternativ kann die Passivierungsschicht 164 anorganische dielektrische Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid oder dergleichen enthalten. Die Passivierungsschicht 164 kann beispielsweise durch CVD, PVD, ALD oder dergleichen abgeschieden werden.
  • Die UBMs 166 werden durch die Passivierungsschicht 164 an den leitfähigen Merkmalen 160 in der rückseitigen Verbindungsstruktur 156 gebildet und die externen Verbinder 168 werden auf den UBMs 166 gebildet. Die UBMs 166 können eine oder mehrere Schichten von Kupfer, Nickel, Gold oder dergleichen enthalten, die durch einen Plattierungsprozess oder dergleichen gebildet werden. Die externen Verbinder 168 (beispielsweise Lötkugeln) sind auf den UBMs 166 gebildet. Die Bildung der externen Verbinder 168 kann das Anordnen von Lötkugeln auf den freigelegten Abschnitten der UBMs 166 und das anschließende Aufschmelzen der Lötkugeln umfassen. In alternativen Ausführungsformen umfasst die Bildung von externen Verbinder 168 das Durchführen eines Plattierungsschritts zur Bildung von Lötbereichen über dem obersten leitfähigen Merkmal 160 und das anschließende Aufschmelzen der Lötbereiche. Die UBMs 166 und die externen Verbinder 168 können verwendet werden, um Input/Output-Verbindungen mit anderen elektrischen Komponenten herzustellen, wie beispielsweise anderen Vorrichtungs-Dies, Umverteilungsstrukturen, Leiterplatten (PCBs), Hauptplatinen oder dergleichen. Die UBMs 166 und die externen Verbinder 168 können auch als rückseitige Input/Output-Pads bezeichnet werden, die Signalverbindungen, Versorgungsspannungsverbindungen und/oder Verbindungen mit der Masse für die vorstehend erläuterten Nano-FETs schaffen können.
  • Die Ausführungsformen können Vorteile erzielen. Beispielsweise kann die Durchführung des selbstjustierten Prozesses zum Ätzen der Gatestruktur die Genauigkeit des Ätzens der Gatestruktur verbessern. Dies ermöglicht die Strukturierung von Merkmalen mit kleineren Abmessungen, die Erhöhung der Vorrichtungsdichte, die Reduzierung der Vorrichtungsfehler und Verbesserung der Vorrichtungsleistung. Ferner ermöglicht die Durchführung des selbstjustierten Prozesses zum Trimmen der epitaktischen Source/Drain-Bereiche die Verbesserung der Genauigkeit des Trimmens der epitaktischen Source/Drain-Bereiche. Dies ermöglicht die Strukturierung von Merkmalen mit kleineren Abmessungen, die Erhöhung der Vorrichtungsdichte, die Reduzierung von Vorrichtungsfehlern und die Verbesserung der Vorrichtungsleistung. Ferner kann die Größe der epitaktischen Source/Drain-Bereiche reduziert werden, was die parasitäre Kapazität verringert. Die Bildung von ILDs in der Nähe der Gatestrukturen und der Source/Drain-Bereiche aus Low-k-Materialien oder mit Luftspalten kann die parasitäre Kapazität weiter reduzieren, wodurch die Vorrichtungsleistung erhöht wird.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung auf: eine erste Transistorstruktur; eine erste Verbindungsstruktur auf einer Vorderseite der ersten Transistorstruktur; und eine zweite Verbindungsstruktur auf einer Rückseite der ersten Transistorstruktur, wobei die zweite Verbindungsstruktur aufweist: eine erste dielektrische Schicht auf der Rückseite der ersten Transistorstruktur; einen Kontakt, der sich durch die erste dielektrische Schicht zu einem Source/Drain-Bereich der ersten Transistorstruktur erstreckt; und erste Abstandhalter entlang Seitenwänden des Kontakts zwischen dem Kontakt und der ersten dielektrischen Schicht, wobei Seitenwände der ersten Abstandhalter, die der ersten dielektrischen Schicht zugewandt sind, mit Seitenwänden des Source/Drain-Bereichs der ersten Transistorstruktur fluchten. In einer Ausführungsform weist die Halbleitervorrichtung ferner auf: eine zweite dielektrische Schicht, die den Source/Drain-Bereich umgibt; und einen Luftspalt in der zweiten dielektrischen Schicht. In einer Ausführungsform enthält die zweite dielektrische Schicht ein Material mit niedriger Dielektrizitätskonstante. In einer Ausführungsform enthält die erste dielektrische Schicht ein Material mit niedriger Dielektrizitätskonstante und die erste dielektrische Schicht und die zweite dielektrische Schicht schließen den Luftspalt ein. In einer Ausführungsform weist die zweite Verbindungsstruktur ferner eine Stromschiene auf, die elektrisch mit dem Kontakt verbunden ist. In einer Ausführungsform weist die zweite Verbindungsstruktur ferner eine zweite dielektrische Schicht auf, wobei die zweite dielektrische Schicht eine Oberfläche aufweist, die eben mit einer Oberfläche der ersten dielektrischen Schicht ist, wobei die zweite dielektrische Schicht Seitenwände aufweist, die mit Seitenwänden einer Nanostruktur der ersten Transistorstruktur fluchten. In einer Ausführungsform weist die Halbleitervorrichtung ferner zweite Abstandhalter entlang Seitenwänden der zweiten dielektrischen Schicht zwischen der zweiten dielektrischen Schicht und der ersten dielektrischen Schicht auf, wobei eine Seitenwand der zweiten Abstandhalter, die der ersten dielektrischen Schicht zugewandt ist, mit einer Endfläche einer Gatestruktur der ersten Transistorstruktur fluchtet.
  • Gemäß einer anderen Ausführungsform weist eine Halbleitervorrichtung auf: eine erste Transistorstruktur aufweisend eine erste Nanostruktur, eine erste Gatestruktur, die die erste Nanostruktur umgibt, und einen ersten Source/Drain-Bereich benachbart zu der ersten Gatestruktur; eine erste Verbindungsstruktur auf einer Vorderseite der ersten Transistorstruktur; und eine zweite Verbindungsstruktur auf einer Rückseite der ersten Transistorstruktur, wobei die zweite Verbindungsstruktur eine erste dielektrische Schicht auf der Rückseite der ersten Transistorstruktur aufweist; und einen ersten Abstandhalter, der sich durch die erste dielektrische Schicht erstreckt, wobei eine erste Seitenwand des ersten Abstandhalters mit einer ersten Endfläche der ersten Gatestruktur fluchtet. In einer Ausführungsform weist die Halbleitervorrichtung ferner einen zweiten Abstandhalter auf, der sich durch die erste dielektrische Schicht erstreckt, wobei eine zweite Seitenwand des zweiten Abstandhalters mit einer Seitenwand des ersten Source/Drain-Gebiets fluchtet. In einer Ausführungsform fluchtet eine zweite Seitenwand des ersten Abstandhalters mit der ersten Nanostruktur. In einer Ausführungsform weist die erste Transistorstruktur ferner eine zweite dielektrische Schicht benachbart zu der ersten Gatestruktur auf. In einer Ausführungsform ist ein Luftspalt in der zweiten dielektrischen Schicht angeordnet. In einer Ausführungsform schließen die erste dielektrische Schicht und die zweite dielektrische Schicht den Luftspalt ein. In einer Ausführungsform weist die Halbleitervorrichtung ferner eine zweite Transistorstruktur auf, die eine zweite Nanostruktur, eine zweite Gatestruktur, die die zweite Nanostruktur umgibt, und einen zweiten Source/Drain-Bereich benachbart zu der zweiten Gatestruktur aufweist, wobei die zweite dielektrische Schicht eine zweite Endfläche der zweiten Gatestruktur von der ersten Endfläche der ersten Gatestruktur in einer Richtung entlang Längsachsen der ersten Gatestruktur und der zweiten Gatestruktur trennt.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren: Bilden einer Transistorstruktur auf einem Halbleitersubstrat; Verdünnen des Halbleitersubstrats, um eine Finne freizulegen; nach dem Verdünnen des Halbleitersubstrats, Bilden erster Abstandhalter entlang Seitenwänden der Finne; Ätzen eines Source/Drain-Bereichs der Transistorstruktur unter Verwendung der ersten Abstandhalter als eine Maske; und Bilden eines ersten Zwischenschichtdielektrikums benachbart zu dem Source/Drain-Bereich. In einer Ausführungsform umfasst das Verfahren ferner Bilden eines zweiten Zwischenschichtdielektrikums über dem ersten Zwischenschichtdielektrikum, Bilden des zweiten Zwischenschichtdielektrikums, das einen Luftspalt in dem ersten Zwischenschichtdielektrikum benachbart zu dem Source/Drain-Bereich verschließt. In einer Ausführungsform umfasst das Verfahren ferner Ätzen einer Öffnung in eine Gatestruktur der Transistorstruktur unter Verwendung der ersten Abstandhalter als eine Maske; und Bilden eines zweiten Zwischenschichtdielektrikums benachbart zu den ersten Abstandhaltern. In einer Ausführungsform umfasst das Bilden des zweiten Zwischenschichtdielektrikums Bilden von Luftspalten in dem zweiten Zwischenschichtdielektrikum, wobei die Luftspalte zu der Gatestruktur benachbart sind. In einer Ausführungsform umfasst das Verfahren ferner Ersetzen (Austauschen) von Abschnitten der Finne durch eine Deckschicht; und Bilden einer strukturierten Hartmaske über der Deckschicht und den ersten Abstandhaltern, wobei die strukturierte Hartmaske Abschnitte der Deckschicht, der ersten Abstandhalter und einer Gate-Dielektrikumschicht der Gatestruktur freilegt, Ätzen der Gatestruktur der Transistorstruktur unter Verwendung der ersten Abstandhalter, der Deckschicht und der strukturierten Hartmaske als Maske. In einer Ausführungsform umfasst das Verfahren ferner das Ersetzen der Finne durch ein epitaktisch aufgewachsenes Halbleitermaterial; und Ersetzen des epitaktisch aufgewachsenen Halbleitermaterials durch eine leitfähige Durchkontaktierung, die mit dem Source/Drain-Bereich elektrisch gekoppelt ist.
  • Das Vorstehende umreißen die Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen verwendet werden können, um die gleichen Zwecke zu verwirklichen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen.

Claims (17)

  1. Halbleitervorrichtung aufweisend: eine erste Transistorstruktur; eine erste Verbindungsstruktur (120) auf einer Vorderseite der ersten Transistorstruktur; und eine zweite Verbindungsstruktur (156) auf einer Rückseite der ersten Transistorstruktur, wobei die zweite Verbindungsstruktur (156) umfasst: - eine erste dielektrische Schicht (136) auf der Rückseite der ersten Transistorstruktur; - eine Durchkontaktierung (144), der sich durch die erste dielektrische Schicht (136) zu einem Source/Drain-Bereich (92) der ersten Transistorstruktur erstreckt; - erste Abstandhalter (128) entlang Seitenwänden der Durchkontaktierung (144) zwischen der Durchkontaktierung (144) und der ersten dielektrischen Schicht (136), wobei Seitenwände der ersten Abstandhalter (128), die der ersten dielektrischen Schicht 136) zugewandt sind, mit den Seitenwänden des Source/Drain-Bereichs (92) der ersten Transistorstruktur fluchten; und - eine zweite dielektrische Schicht, welche eine Oberfläche, die eben mit einer Oberfläche der ersten dielektrischen Schicht (136) ist, sowie Seitenwände, die mit Seitenwänden einer Nanostruktur (54) der ersten Transistorstruktur fluchten, aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die zweite dielektrische Schicht den Source/Drain-Bereich (92) umgibt und wobei die Halbleitervorrichtung einen Luftspalt (135) in der zweiten dielektrischen Schicht aufweist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die zweite dielektrische Schicht ein Material mit niedriger Dielektrizitätskonstante enthält.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die erste dielektrische Schicht (136) ein Material mit niedriger Dielektrizitätskonstante enthält, wobei die erste dielektrische Schicht (136) und die zweite dielektrische Schicht den Luftspalt (135) einschließen.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die zweite Verbindungsstruktur (156) ferner eine Stromschiene (154) aufweist, die mit der Durchkontaktierung (144) elektrisch verbunden ist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: zweite Abstandhalter entlang Seitenwänden der zweiten dielektrischen Schicht zwischen der zweiten dielektrischen Schicht und der ersten dielektrischen Schicht (136), wobei eine Seitenwand der zweiten Abstandhalter, die der ersten dielektrischen Schicht (136) zugewandt ist, mit einer Endfläche einer Gatestruktur der ersten Transistorstruktur fluchtet.
  7. Halbleitervorrichtung aufweisend: eine erste Transistorstruktur, die eine erste Nanostruktur (54), eine erste Gatestruktur (100, 102), die die erste Nanostruktur (54) umgibt, einen ersten Source/Drain-Bereich (92) benachbart zu der ersten Gatestruktur (100, 102) sowie eine zweite dielektrische Schicht benachbart zu der ersten Gatestruktur (100, 102) aufweist; eine erste Verbindungsstruktur (120) auf einer Vorderseite der ersten Transistorstruktur; und eine zweite Verbindungsstruktur (156) auf einer Rückseite der ersten Transistorstruktur, wobei die zweite Verbindungsstruktur (156) aufweist: - eine erste dielektrische Schicht (136) auf der Rückseite der ersten Transistorstruktur; und - einen ersten Abstandhalter (128), der sich durch die erste dielektrische Schicht (136) erstreckt, wobei eine erste Seitenwand des ersten Abstandhalters (128) mit einer ersten Endfläche der ersten Gatestruktur (100, 102) fluchtet, wobei die erste dielektrische Schicht (136) und die zweite dielektrische Schicht einen Luftspalt (135) einschließen.
  8. Halbleitervorrichtung nach Anspruch 7, ferner aufweisend: einen zweiten Abstandhalter, der sich durch die erste dielektrische Schicht (136) erstreckt, wobei eine zweite Seitenwand des zweiten Abstandhalters mit einer Seitenwand des ersten Source/Drain-Bereichs (92) fluchtet.
  9. Halbleitervorrichtung nach Anspruch 8, wobei eine zweite Seitenwand des ersten Abstandhalters (128) mit der ersten Nanostruktur (54) fluchtet.
  10. Halbleitervorrichtung nach einem der Ansprüche 7 bis 9, wobei der Luftspalt (135) in der zweiten dielektrischen Schicht angeordnet ist.
  11. Halbleitervorrichtung nach einem der Ansprüche 7 bis 10, ferner aufweisend: eine zweite Transistorstruktur, die eine zweite Nanostruktur, eine zweite Gatestruktur (100, 102), welche die zweite Nanostruktur umgibt, und einen zweiten Source/Drain-Bereich benachbart zu der zweiten Gatestruktur (100, 102) aufweist, wobei die zweite dielektrische Schicht eine zweite Endfläche der zweiten Gatestruktur (100, 102) von der ersten Endfläche der ersten Gatestruktur (100, 102) in einer Richtung entlang Längsachsen der ersten Gatestruktur (100, 102) und der zweiten Gatestruktur (100, 102) trennt.
  12. Verfahren umfassend: Bilden einer Transistorstruktur auf einem Halbleitersubstrat (50C); Verdünnen des Halbleitersubstrats (50C), um eine Finne (66) freizulegen; nach dem Verdünnen des Halbleitersubstrats (50C), Bilden erster Abstandhalter (128) entlang Seitenwänden der Finne (66); Ätzen eines Source/Drain-Bereichs (92) der Transistorstruktur unter Verwendung der ersten Abstandhalter (128) als eine Maske; und Bilden eines ersten Zwischenschichtdielektrikums (130) benachbart zu dem Source/Drain-Bereich (92).
  13. Verfahren nach Anspruch 12, ferner umfassend: Bilden eines zweiten Zwischenschichtdielektrikums über dem ersten Zwischenschichtdielektrikum (130), wobei das Bilden des zweiten Zwischenschichtdielektrikums einen Luftspalt (135) in dem ersten Zwischenschichtdielektrikum (130) benachbart zu dem Source/Drain-Bereich (92) verschließt.
  14. Verfahren nach Anspruch 12 oder 13, ferner umfassend: Ätzen einer Öffnung in eine Gatestruktur (100, 102) der Transistorstruktur unter Verwendung der ersten Abstandhalter (128) als eine Maske; und Bilden eines zweiten Zwischenschichtdielektrikums benachbart zu den ersten Abstandhaltern (128).
  15. Verfahren nach Anspruch 14, wobei das Bilden des zweiten Zwischenschichtdielektrikums Bilden von Luftspalten (135) in dem zweiten Zwischenschichtdielektrikum umfasst, wobei die Luftspalte (135) benachbart zu der Gatestruktur (100, 102) sind.
  16. Verfahren nach Anspruch 14 oder 15, ferner umfassend: Ersetzen von Abschnitten der Finne (66) durch eine Deckschicht (126); und Bilden einer strukturierten Hartmaske über der Deckschicht (126) und den ersten Abstandhaltern (128), wobei die strukturierte Hartmaske Abschnitte der Deckschicht (126), der ersten Abstandhalter (128) und einer Gate-Dielektrikumschicht der Gatestruktur (100, 102) freilegt, wobei das Ätzen der Gatestruktur (100, 102) der Transistorstruktur die ersten Abstandhalter (128), die Deckschicht (126) und die strukturierte Hartmaske als Masken verwendet.
  17. Verfahren nach einem der Ansprüche 12 bis 16, ferner umfassend: Ersetzen der Finne (66) durch ein epitaktisch aufgewachsenes Halbleitermaterial; und Ersetzen des epitaktisch aufgewachsenen Halbleitermaterials durch eine leitfähige Durchkontaktierung, die mit dem Source/Drain-Bereich (92) elektrisch gekoppelt ist.
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