DE102020113628A1 - Halbleitervorrichtung und verfahren - Google Patents

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Guan-Ren Wang
Ching-Feng Fu
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    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Abstract

Ein Verfahren der Ausführungsform umfasst: Bilden eines Gatestapels über einer Kanalregion; Aufbauen einer Source-/Drain-Region an die Kanalregion angrenzend; Abscheiden einer ersten ILD-Schicht über der Source-/Drain-Region und dem Gatestapel; Bilden eines Source-/Drain-Kontakts durch die erste ILD-Schicht zum physischen Kontaktieren der Source-/Drain-Region; Bilden eines Gatekontakts durch die erste ILD-Schicht zum physischen Kontaktieren des Gatestapels; Durchführen eines Ätzprozesses zum teilweisen Offenlegen einer ersten Seitenwand und einer zweiten Seitenwand, wobei sich die erste Seitenwand an einer ersten Grenzfläche des Source-/Drain-Kontakts und der ersten ILD-Schicht befindet; Bilden eines ersten leitfähigen Merkmals physisch in Kontakt mit der ersten Seitenwand und einer ersten oberen Fläche des Source-/Drain-Kontakts; und Bilden eines zweiten leitfähigen Merkmals physisch in Kontakt mit der zweiten Seitenwand und einer zweiten oberen Fläche des Gatekontakts.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen kommen in einer Vielzahl elektronischer Anwendungen zum Einsatz, wie etwa beispielsweise in persönlichen Computern, Handys, Digitalkameras und anderer elektronischer Ausrüstung. Halbleitervorrichtungen werden üblicherweise durch sequenzielle Abscheidung von Isolier- oder Dielektrikumschichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturierung der verschiedenen Materialschichten unter Verwendung von Lithographie zum Bilden von Schaltungskomponenten und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert fortlaufend die Integrationsdichte verschiedener elektronischer Komponenten (z. B. von Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch ständige Verringerungen der Mindestmerkmalsgröße, sodass mehr Komponenten in einen bestimmten Bereich integriert werden können. Bei sinkenden Mindestmerkmalsgrößen treten jedoch weitere Probleme auf, die behandelt werden sollen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 illustriert ein Beispiel eines FinFET in einer dreidimensionalen Ansicht nach einigen Ausführungsformen.
    • 2 und 3 sind dreidimensionale Ansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen.
    • 4A, 4B, 4C, 4D, 5A, 5B, 6A, 6B, 7A und 7B sind Querschnittsansichten von weiteren Zwischenstufen in der Herstellung von FinFETs nach einigen Ausführungsformen.
    • 8, 9 und 10 sind Querschnittsansichten von weiteren Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen.
    • 11 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen.
    • 12 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen.
    • 13 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen.
    • 14 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen.
    • 15 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen.
    • 16 und 17 sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen anderen Ausführungsformen.
    • 18 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen.
    • 19 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal gebildet werden können, sodass das erste und zweite Merkmal nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Nach einigen Ausführungsformen sind Gatekontakte und/oder Source-/Drain-Kontakte gebildet, die große Grenzflächen mit darüberliegenden leitfähigen Merkmalen aufweisen. Speziell weisen die Grenzflächen einen größeren Querschnittsbereich auf. Der Querschnittsbereich der Grenzflächen kann durch offenliegende Seitenwände, konvexe obere Flächen oder konkave obere Flächen der Kontakte bei der Verarbeitung erhöht werden. Die darüberliegenden leitfähigen Merkmale werden gebildet, um physisch die offenliegenden Flächen zu kontaktieren. Solche Grenzflächen weisen einen größeren Querschnittsbereich auf als flache Grenzflächen. Optional können die Grenzflächen auch dotiert sein. Dotieren der Grenzflächen kann die Austrittsarbeitsdifferenz zwischen dem Material der Kontakte und dem Material der darüberliegenden leitfähigen Merkmale verringern, wenn die Kontakte und die darüberliegenden leitfähigen Merkmale aus unterschiedlichen leitfähigen Materialien gebildet werden. Erhöhen des Querschnittsbereichs der Grenzflächen und Verringern der Austrittsarbeitsdifferenz kann helfen, den Widerstand der Kontakte zu verringern und die Leistung der FinFETs zu verbessern.
  • 1 illustriert ein Beispiel von vereinfachten Fin-Field-Effect-Transistoren (FinFETs) in einer dreidimensionalen Ansicht nach einigen Ausführungsformen. Einige andere Merkmale der FinFETs (nachfolgend besprochen) werden zur Klarheit der Illustration ausgelassen. Die illustrierten FinFETs können elektrisch in einer Weise gekoppelt sein, um beispielsweise als ein Transistor oder mehrere Transistoren, wie etwa vier Transistoren, zu arbeiten.
  • Die FinFETs umfassen Finnen 52, die sich von einem Substrat 50 erstrecken. Shallow-Trench-Isolation-Regionen (STI-Regionen) 56 sind über dem Substrat 50 angeordnet und die Finnen 52 springen über und zwischen benachbarten STI-Regionen 56 vor. Auch wenn die STI-Regionen 56 als von dem Substrat 50 getrennt beschrieben/illustriert sind, kann der Begriff „Substrat“, wie hierin verwendet, verwendet werden, um nur das Halbleitersubstrat oder ein Halbleitersubstrat mit Isolierregionen zu bezeichnen. Weiterhin sind zwar die Finnen 52 als ein einziges, fortlaufendes Material als Substrat 50 illustriert, die Finnen 52 und/oder das Substrat 50 können jedoch ein einzelnes Material oder mehrere Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 52 auf die Abschnitte, die sich zwischen den benachbarten STI-Regionen 56 erstrecken.
  • Gatestrukturen 80 befinden sich über Kanalregionen der Finnen 52 ab. Die Gatestrukturen 80 umfassen Gatedielektrika 82 und Gateelektroden 84. Die Gatedielektrika 82 befinden sich entlang von Seitenwänden und über oberen Flächen der Finnen 52, und die Gateelektroden 84 befinden sich über den Gatedielektrika 82. Source-/Drain-Regionen 70 befinden sich an gegenüberliegenden Seiten der Finnen 52 bezüglich der Gatedielektrika 82 und Gateelektroden 84. Gateabstandhalter 66 trennen die Source-/Drain-Regionen 70 von den Gatestrukturen 80. In Ausführungsformen, in denen mehrere Transistoren gebildet werden, können die Source-/Drain-Regionen 70 zwischen verschiedenen Transistoren geteilt werden. In Ausführungsformen, in denen ein Transistor aus mehreren Finnen 52 gebildet ist, können benachbarte Source-/Drain-Regionen 70 durch epitaktisches Wachstum oder durch Koppeln der Source-/Drain-Regionen 70 mit einem selben Source-/Drain-Kontakt elektrisch gekoppelt sein, wie etwa durch Koaleszieren der Source-/Drain-Regionen 70. Eine oder mehrere Zwischenschichtdielektrikumschicht(en) (ILD-Schichten) (nachfolgend erklärt) befinden sich über den Source-/Drain-Regionen 70 und/oder Gateelektroden 84, durch die Kontakte (nicht dargestellt, nachfolgend erklärt) zu den Source-/Drain-Regionen 70 und Gateelektroden 84 gebildet sind.
  • 1 illustriert ferner mehrere Referenzquerschnitte. Querschnitt A-A verläuft entlang einer Längsachse einer Finne 52 und in einer Richtung von, beispielsweise, einem Stromfluss zwischen den Source-/Drain-Regionen 70 eines FinFETs. Querschnitt B-B ist rechtwinklig zu Querschnitt A-A und verläuft entlang einer Längsachse der Elektroden 84. Querschnitt C-C ist rechtwinklig zu Querschnitt A-A und erstreckt sich durch Source-/Drain-Regionen 70 der FinFETs. Aufeinander folgende Figuren beziehen sich um der Klarheit Willen auf diese Referenzquerschnitte.
  • Einige hierin besprochene Ausführungsformen werden im Zusammenhang mit FinFETs besprochen, die unter Verwendung eines Gate-zuletzt-Prozesses. In anderen Ausführungsformen kann ein Gate-zuerst-Prozess verwendet werden. Außerdem betrachten einige Ausführungsformen Aspekte, die in planaren Vorrichtungen verwendet werden, wie etwa in planaren FETs.
  • 2 und 3 sind dreidimensionale Ansichten von weiteren Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen. 2 und 3 zeigen eine ähnliche Ansicht wie 1, wo zwei Gatestrukturen gezeigt sind.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie etwa ein Bulkhalbleiter, ein Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z. B. mit einem p- oder n-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie etwa ein Siliziumwafer. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolierschicht gebildet ist. Die Isolierungsschicht kann beispielsweise eine Buried-Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird an einem Substrat bereitgestellt, üblicherweise an Silizium oder einem Glassubstrat. Andere Substrate, wie etwa ein mehrlagiges oder Gefällesubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsemid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen daraus umfassen.
  • Das Substrat 50 weist eine Region 50N und eine Region 50P auf. Die Region 50N kann dem Bilden von n-Vorrichtungen, wie etwa NMOS-Transistoren dienen, z. B. n-FinFETs. Die Region 50P kann dem Bilden von 50P Vorrichtungen, wie etwa PMOS-Transistoren dienen, z. B. p-FinFETs. Die Region 50N kann physisch von der Region 50P getrennt sein, und jede beliebige Anzahl von Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Regionen, Isolierstrukturen usw.) kann zwischen der Region 50N und der Region 50P angeordnet sein.
  • Finnen 52 sind gebildet, die sich von dem Substrat 50 aus erstrecken. Die Finnen 52 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 gebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie etwa ein reaktives Ionenätzen (RIE) oder dergleichen. Das Ätzen kann anisotrop sein.
  • Die Finnen können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Abstände aufweisen, die kleiner sind als es sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die Finnen zu strukturieren. In einigen Ausführungsformen können die Abstandhalter (oder eine andere Maske) über den Finnen 52 bleiben.
  • STI-Regionen 56 sind über dem Substrat 50 und zwischen benachbarten Finnen 52 gebildet. Als ein Beispiel für das Bilden der STI-Regionen 56 ist ein Isoliermaterial über der Zwischenstruktur gebildet. Das Isoliermaterial kann ein Oxid sein, wie etwa Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination daraus, und kann durch chemische Gasphasenabscheidung mit hochdichtem Plasma (HDP-CVD), eine fließfähige chemische Gasphasenabscheidung (FCVD) (z. B. eine Materialabscheidung, die auf einer chemische Gasphasenabscheidung (CVD) in einem externen Plasmasystem basiert und Nachhärten, um die Umwandlung in ein anderes Material, wie etwa ein Oxid, auszulösen), dergleichen oder eine Kombination daraus gebildet werden. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. In der illustrierten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann durchgeführt werden, wenn das Isoliermaterial gebildet ist. In einer Ausführungsform wird das Isoliermaterial so gebildet, dass überschüssiges Isoliermaterial die Finnen 52 abdeckt. Auch wenn die STI-Regionen 56 als einlagig illustriert sind, können einige Ausführungsformen mehrere Schichten verwenden. Beispielsweise kann in einigen Ausführungsformen eine Auskleidung erst entlang einer Fläche des Substrats 50 und der Finnen 52 gebildet werden. Danach kann ein Füllmaterial, wie etwa das oben besprochene, über der Auskleidung gebildet werden. Ein Entfernungsprozess wird auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Finnen 52 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Politur (CMP), ein Rückätzprozess, Kombinationen daraus oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Finnen 52 offen, sodass die oberen Flächen der Finnen 52 und das Isolierungsmaterial nach Abschluss des Planarisierungsprozesses koplanar sind. In Ausführungsformen, in denen eine Maske auf den Finnen 52 verbleibt, kann der Planarisierungsprozess die Maske offenbaren oder die Maske entfernen kann, sodass obere Flächen der Maske bzw. der Finnen 52 und das Isolierungsmaterial koplanar sind, nachdem der Planarisierungsprozess abgeschlossen ist. Das Isoliermaterial wird dann ausgeschnitten, wobei verbleibende Abschnitte des Isoliermaterials die STI-Regionen 56 bilden. Das Isoliermaterial wird so ausgeschnitten, dass die oberen Abschnitte der Finnen 52 in der Region 50N und in der Region 50P zwischen benachbarten STI-Regionen 56 vorspringen. Die offenliegenden Abschnitte der Finnen 52 umfassen die künftigen Kanalregionen der entstehenden FinFETs.
  • Ferner können die oberen Flächen der STI-Regionen 56 eine flache Fläche wie illustriert, eine konvexe Fläche, eine konkave Fläche (wie etwa Dishing) oder eine Kombination daraus aufweisen. Die oberen Flächen der STI-Regionen 56 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet sein. Die STI-Regionen 56 können unter Verwendung eines akzeptablen Ätzprozesses ausgeschnitten werden, wie etwa einem, der selektiv für das Material des Isoliermaterials ist (z. B. das Material des Isoliermaterials schneller als das Material der Finnen 52 ätzt). Beispielsweise kann eine Oxidentfernung etwa unter Verwendung von verdünnter Flusssäure (dHF) angewendet werden.
  • Der oben beschriebene Prozess ist nur ein Beispiel davon, wie die Finnen 52 gebildet werden können. In einigen Ausführungsformen können die Finnen 52 durch einen epitaktischen Wachstumsprozess gebildet werden. Beispielsweise kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden und Gräben können durch die Dielektrikumschicht geätzt werden, um das darunterliegende Substrat 50 offenzulegen. Homoepitaktische Strukturen können epitaktisch in den Gräben aufgebaut werden und die Dielektrikumschicht kann so ausgeschnitten werden, dass die homoepitaktischen Strukturen von der Dielektrikumschicht vorspringen, um die Finnen 52 zu bilden. Weiterhin können in einigen Ausführungsformen heteroepitaktische Strukturen für die Finnen 52 verwendet werden. Beispielsweise können die Finnen 52 nach dem Planarisieren des Isoliermaterials der STI-Regionen 56 mit den Finnen 52 ausgeschnitten sein und ein Material, das sich von den Finnen 52 unterscheidet, kann epitaktisch über den ausgeschnittenen Finnen 52 aufgebaut sein. In solchen Ausführungsformen umfassen die Finnen 52 das ausgeschnittene Material sowie das epitaktisch aufgebaute Material, das über dem ausgeschnittenen Material angeordnet ist. In einer noch weiteren Ausführungsform kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden, und Gräben können durch die Dielektrikumschicht geätzt werden. Heteroepitaktische Strukturen können dann unter Verwendung eines Materials, das sich von dem Substrat 50 unterscheidet, epitaktisch in den Gräben aufgebaut werden und die Dielektrikumschicht kann so ausgeschnitten werden, dass die heteroepitaktischen Strukturen von der Dielektrikumschicht vorspringen, um die Finnen 52 zu bilden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch aufgebaut werden, können die epitaktisch aufgebauten Materialien während des Aufbaus vor Ort dotiert werden, was vorherige und nachfolgende Implantierungen vermeiden kann, auch, wenn Vor-Ort- und Implantierungsdotierung gemeinsam verwendet werden können.
  • Noch weiter kann es von Vorteil sein, ein Material in Region 50N (z. B. einer NMOS-Region) epitaktisch aufzubauen, das sich von dem Material in Region 50P (z. B. einer PMOS-Region) unterscheidet. In verschiedenen Ausführungsformen können obere Abschnitte der Finnen 52 aus Siliziumgermanium (SixGei-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen - reinen Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet werden. Beispielsweise umfassen die verfügbaren Materialien zum Bilden eines III-V-Verbindungshalbleiters unter anderem Indiumarsenid, Aluminiumarsenid, Galliumarsenide, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Ferner können geeignete Wells in den Finnen 52 und/oder dem Substrat 50 gebildet werden. In einigen Ausführungsformen kann ein P-Well in der Region 50N gebildet sein und ein N-Well kann in der Region 50P gebildet sein. In einigen Ausführungsformen sind ein P-Well oder ein N-Well in der Region 50N und der Region 50P gebildet.
  • In Ausführungsformen mit verschiedenen Welltypen können die verschiedenen Implantierungsschritte für die Region 50N und die Region 50P unter Verwendung eines Photoresist oder anderer Masken erreicht werden. Beispielsweise kann ein Photoresist über den Finnen 52 und den STI-Regionen 56 in der Region 50N gebildet werden. Der Photoresist wird strukturiert, um die Region 50P des Substrats 50 offenzulegen, wie etwa eine PMOS-Region. Der Photoresist kann durch Verwenden einer Spin-On-Technik gebildet werden und kann unter Verwendung akzeptabler Photolithographietechniken gebildet werden. Wenn der Photoresist strukturiert ist, erfolgt eine n-Unreinheitenimplantierung in der Region 50P, und der Photoresist kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Unreinheiten in die Region 50N, wie etwa eine NMOS-Region, implantiert werden. Die n-Unreinheiten können Phosphor, Arsen, Antimon oder dergleichen sein, und können in die Region mit einer Konzentration von gleich oder weniger als 1018 cm-3, wie etwa im Bereich von ca. 1016 cm-3 bis ca. 1018 cm-3, implantiert werden. Nach der Implantierung wird der Photoresist entfernt, wie etwa durch einen akzeptablen Aschenprozess.
  • Nach der Implantierung der Region 50P wird ein Photoresist über den Finnen 52 und den STI-Regionen 56 in der Region 50P gebildet. Der Photoresist wird strukturiert, um die Region 50N des Substrats 50 offenzulegen, wie etwa die NMOS-Region. Der Photoresist kann durch Verwenden einer Spin-On-Technik gebildet werden und kann unter Verwendung akzeptabler Photolithographietechniken gebildet werden. Wenn der Photoresist strukturiert ist, kann eine p-Unreinheitenimplantierung in der Region 50N ausgeführt werden und der Photoresist kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Unreinheiten in die Region 50P, wie etwa der PMOS-Region, implantiert werden. p-Unreinheiten können Bor, Borfluorid, Indium oder dergleichen sein, und können in die Region mit einer Konzentration von gleich oder weniger als 1018 cm-3, wie etwa im Bereich von ca. 1016 cm-3 bis ca. 1018 cm-3, implantiert werden. Nach der Implantierung kann der Photoresist entfernt werden, wie etwa durch einen akzeptablen Aschenprozess.
  • Nach den Implantierungen der Region 50N und der Region 50P kann ein Tempern ausgeführt werden, um Implantierungsschaden zu reparieren und die p- und/oder n-Unreinheiten zu aktivieren, die implantiert wurden. In einigen Ausführungsformen können die aufgebauten Materialien oder epitaktischen Finnen vor Ort beim Wachstum dotiert werden, was die Implantierungsdotierung beseitigen kann, wobei jedoch Vor-Ort- und Implantierungsdotierung gleichzeitig verwendet werden können.
  • In 3 werden Dummydielektrika 60 über den Finnen 52 gebildet, und Dummygates 62 werden über den Dummydielektrika 60 gebildet. Die Dummydielektrika 60 und Dummygates 62 können kollektiv als „Dummygatestapel“ bezeichnet werden, wobei jeder Dummygatestapel ein Dummydielektrikum 60 und ein Dummygate 62 umfasst. Die Dummygatestapel erstrecken sich entlang von Seitenwänden der Finnen 52.
  • Als ein Beispiel des Bildens der den Dummydielektrika 6o und Dummygates 62 ist eine Dummydielektrikumschicht an den Finnen 52 gebildet. Die Dummydielektrikumschicht kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination daraus oder dergleichen sein und kann nach akzeptablen Techniken abgeschieden oder thermal aufgebaut sein. Eine Dummygateschicht wird über der Dummydielektrikumschicht gebildet und eine Maskenschicht wird über der Dummygateschicht gebildet. Die Dummygateschicht kann über der Dummydielektrikumschicht abgeschieden und dann planarisiert werden, wie etwa durch CMP. Die Maskenschicht kann über der Dummygateschicht abgeschieden werden. Die Dummygateschicht kann aus leitfähigem oder nichtleitfähigem Material bestehen, und kann aus einer Gruppe gewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitrid, metallische Silizide, metallische Oxide und Metalle umfasst. Die Dummygateschicht kann durch physische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken abgeschieden werden, die auf dem Fachgebiet verwendet werden, um das gewählte Material abzuscheiden. Die Dummygateschicht kann aus anderen Materialien hergestellt sein, die eine hohe Ätzselektivität von dem Ätzen der STI-Regionen 56 aufweisen. Die Maskenschicht kann beispielsweise Siliziumnitrid, Siliziumoxyntirid oder dergleichen umfassen. In diesem Beispiel werden eine einzelne Dummygateschicht und eine einzelne Maskenschicht über der Region 50N und der Region 50P gebildet. Die Maskenschicht wird dann unter Verwendung akzeptabler Photolithographie- und Ätztechniken strukturiert, um Masken 64 zu bilden. Die Struktur der Masken 64 wird dann mit einer akzeptablen Ätztechnik an die Dummygateschicht übertragen, um die Dummygates 62 zu bilden. Die Struktur der Masken 64 kann optional ferner an die Dummydielektrikumschicht übertragen werden, um Dummydielektrika 60 zu bilden. Die Dummygates 62 decken jeweilige Kanalregionen 58 (siehe 4A und 4B) der Finnen 52 ab. Die Struktur der Masken 64 kann verwendet werden, um jedes der Dummygates 62 physisch von angrenzenden Dummygates zu trennen. Die Dummygates 62 können auch eine Längsrichtung aufweisen, die im Wesentlich rechtwinklig (innerhalb der Prozessgrenzen) zur Längsrichtung jeweiliger Finnen 52 ist. Auch wenn die Dummydielektrika 60 die STI-Regionen 56 abdeckend dargestellt werden, sollte beachtet werden, dass die Dummydielektrika 60 in anderer Weise gebildet werden können. In einigen Ausführungsformen, wie etwa, wenn die Dummydielektrikumschicht thermisch aufgebaut wird, sind die Dummydielektrika 60 gebildet, um nur die Finnen abzudecken 52.
  • 4A bis 7B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen. 4A, 5A, 6A und 7A sind Querschnittsansichten, die entlang des Referenzquerschnitts A-A in 1 illustriert sind, wobei zwei Gatestrukturen gezeigt sind. 4B, 5B, 6B und 7B sind Querschnittsansichten, die entlang des Referenzquerschnitts B-B in 1 illustriert sind, wobei nur zwei gezeigt sind. Die 4C und 4D sind Querschnittsansichten, die entlang des C-C in 1 illustriert sind, wobei jedoch nur zwei Finnen gezeigt sind. Die 4A bis 7B illustrieren Merkmale einer der Regionen 50N und 50P. Beispielsweise können die Strukturen, die in den 4A bis 7B illustriert sind, für die Region 50N und die Region 50P gelten. Unterschiede (wenn vorhanden) der Strukturen der Region 50N und der Region 50P werden hierin beschrieben.
  • In den 4A und 4B sind Gateabstandhalter 66 auf offenliegenden Flächen der Dummygates 62, der Masken 64 und/oder der Finnen 52 gebildet. Die Gateabstandhalter 66 können durch Bilden eines Isoliermaterials und nachfolgendes Ätzen des Isoliermaterials gebildet werden. Das Isoliermaterial der Gateabstandhalter 66 kann Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxykarbonitrid, eine Kombination daraus oder dergleichen sein und kann durch thermische Oxidierung, Abscheidung, eine Kombination daraus der dergleichen gebildet sein. In einigen Ausführungsformen sind die Gateabstandhalter 66 aus einem mehrschichtigen Isolierungsmaterial gebildet und umfassen mehrere Schichten. Beispielsweise können die Gateabstandhalter 66 mehrere Schichten Siliziumkarbonitrid umfassen, mehrere Schichten Siliziumoxykarbonitrid umfassen oder eine Schicht Siliziumoxid umfassen, die zwischen zwei Schichten Siliziumnitrid angeordnet ist. Das Ätzen des Gateabstandhalters 66 kann anisotrop sein. Nach dem Ätzen kann der Gateabstandhalter 66 gerade Seitenwände oder gebogene Seitenwände aufweisen.
  • Vor oder nach dem Bilden des Gateabstandhalters 66 können Implantationen für leicht dotierte Source-/Drain-Regionen (LDD-Regionen) (nicht ausdrücklich illustriert) werden. In Ausführungsformen mit verschiedenen Vorrichtungstypen können ähnlich wie die besprochenen Implantationen,, eine Maske, wie etwa ein Photoresist, über der Region 50N gebildet sei, während die Region 50P offengelegt wird, und Unreinheiten eines geeigneten Typs (z. B. p) können in die offengelegten Finnen 52 in der Region 50P implantiert werden. Die Maske kann dann entfernt werden. Nachfolgend kann eine Maske, wie etwa ein Photoresist, über der Region 50P gebildet sei, während die Region 50N offengelegt wird, und Unreinheiten eines geeigneten Typs (z. B. n) können in die offengelegten Finnen 52 in der Region 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Unreinheiten können jede der zuvor besprochenen n-Unreinheiten sein und die p-Unreinheiten können jede der zuvor besprochenen p-Unreinheiten sein. Die leicht dotierten Source-/Drain-Regionen können eine Konzentration von Unreinheiten von ca. 1015 cm-3 bis ca. 1019 cm-3 aufweisen. Tempern kann verwendet werden, um die Implantierungsschaden zu reparieren und die implantierten Unreinheiten zu aktivieren.
  • Epitaktische Source-/Drain-Regionen 70 werden in den Finnen 52 gebildet. Die epitaktischen Source-/Drain-Regionen 70 werden in den Finnen 52 gebildet, sodass jedes der Dummygates 62 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Drain-Regionen 70 angeordnet ist. In einigen Ausführungsformen können sich die epitaktischen Source-/Drain-Regionen 70 in Abschnitte der Finnen 52 unter den oberen Flächen der STI-Regionen 56 erstrecken. In einigen Ausführungsformen werden die Gateabstandhalter 66 verwendet, um die epitaktischen Source-/Drain-Regionen 70 von den Dummygates 62 um einen geeigneten lateralen Abstand zu trennen, sodass die epitaktischen Source-/Drain-Regionen 70 keinen Kurzschluss mit nachträglich gebildeten Gates der entstehenden FinFETs gebildet werden. Die epitaktischen Source-/Drain-Regionen 70 können eine Belastung auf die Kanalregionen 58 der Finnen 52 ausüben, wodurch die Leistung verbessert wird.
  • Die epitaktischen Source-/Drain-Regionen 70 in der Region 50N, z. B. der NMOS-Region, können durch Maskieren der Region 50P, z. B. der PMOS Region, und Ätzen der Source-/Drain-Regionen der Finnen 52 in der Region 50N zum Bilden von Ausschnitten in den Finnen 52 gebildet werden. Dann werden die epitaktischen Source-/Drain-Regionen 70 in der Region 50N epitaktisch in den Ausschnitten aufgebaut. Die epitaktischen Source-/Drain-Regionen 70 können jedes akzeptable Material umfassen, das sich etwa für n-FinFETs eignet. Wenn beispielsweise die Finnen 52 aus Silizium sind, können die epitaktischen Source-/Drain-Regionen 70 in der Region 50N Materialien umfassen, die eine Zugkraft in der Kanalregion 58 aufbringen, wie etwa Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source-/Drain-Regionen 70 in der Region 50N können Oberflächen aufweisen, die von jeweiligen Flächen der Finnen 52 erhöht sind und Facetten aufweisen können.
  • Die epitaktischen Source-/Drain-Regionen 70 in der Region 50P, z. B. der PMOS-Region, können durch Maskieren der Region 50N, z. B. der NMOS Region, und die Source-/Drain-Regionen der Finnen 52 in der Region 50P werden geätzt, um Ausschnitte in den Finnen 52 zu bilden. Dann werden die epitaktischen Source-/Drain-Regionen 70 in der Region 50P epitaktisch in den Ausschnitten aufgebaut. Die epitaktischen Source-/Drain-Regionen 70 können jedes akzeptable Material umfassen, das sich etwa für p-FinFETs eignet. Wenn beispielsweise die Finnen 52 aus Silizium sind, können die epitaktischen Source-/Drain-Regionen 70 in der Region 50P Materialien umfassen, die eine Druckkraft in der Kanalregion 58 aufbringen, wie etwa Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source-/Drain-Regionen 70 in der Region 50P können auch Oberflächen aufweisen, die von jeweiligen Flächen der Finnen 52 erhöht sind und Facetten aufweisen können.
  • Die epitaktischen Source-/Drain-Regionen 70 und/oder die Finnen 52 können mit Dotiermitteln implantiert werden, um Source-/Drain-Regionen zu bilde, ähnlich wie der Prozess, der zuvor besprochen wurde, um leicht dotierte Source-/Drain-Regionen zu bilden, gefolgt von Tempern. Die Source-/Drain-Regionen können eine Unreinheitenkonzentration im Bereich von ca. 1019 cm-3 bis ca. 1021 cm-3 aufweisen. Die n- und/oder p-Unreinheiten für Source-/Drain-Regionen können jede der zuvor besprochenen Unreinheiten sein. In einigen Ausführungsformen können die epitaktischen Source-/Drain-Regionen 70 während des Wachstums vor Ort dotiert sein.
  • Aufgrund der Epitaxieprozesse, die verwendet werden, die epitaktischen Source-/Drain-Regionen 70 zu bilden, weisen obere Flächen der epitaktischen Source-/Drain-Regionen 70 Facetten auf, die sich lateral auswärts über Seitenwände der Finnen 52 hinaus erstrecken. In einigen Ausführungsformen verursachen diese Facetten das Verschmelzen von aneinander angrenzenden Source-/Drain-Regionen 70 eines selben FinFET wie durch 4C illustriert. Beispielsweise können verschmolzene epitaktische Source-/Drain-Regionen 70 gebildet werden, wenn ein Transistor aus mehreren Finnen 52 gebildet ist. In anderen Ausführungsformen bleiben aneinander angrenzende epitaktische Source-/Drain-Regionen 70 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie in 4D illustriert. Beispielsweise können nicht verschmolzene epitaktische Source-/Drain-Regionen 70 gebildet werden, wenn ein Transistor aus einer einzelnen Finne 52 gebildet ist oder wenn ein Transistor aus mehreren Finnen 52 gebildet ist. In den illustrierten Ausführungsformen sind die Gateabstandhalter 66 so gebildet, dass sie einen Abschnitt der Seitenwände der Finnen 52 bedecken, die sich über die STI-Regionen 56 erstrecken und damit das epitaktische Wachstum blockieren. In einigen anderen Ausführungsformen kann das Abstandhalterätzen, das verwendet wird, den Gateabstandhalter 66 zu bilden, angepasst werden, um das Abstandhaltermaterial zu entfernen, sodass die epitaktisch aufgebaute Region sich bis an die Oberfläche der STI-Regionen 56 erstrecken kann.
  • Es wird angemerkt, dass die obige Offenbarung allgemein einen Prozess des Bildens von Abstandhaltern, LDD-Regionen und Source-/Drain-Regionen beschreibt. Andere Prozesse und Sequenzen können verwendet werden. Beispielsweise können weniger oder weitere Abstandhalter verwendet werden, verschiedenen Schrittsequenzen können eingesetzt werden, Abstandhalter können gebildet und entfernt werden und/oder dergleichen. In einigen Ausführungsformen können die Gateabstandhalter 66 nach den epitaktischen Source-/Drain-Regionen 70 gebildet werden. Weiterhin können die n- und p-Vorrichtungen unter Verwendung verschiedener Strukturen und Schritte gebildet werden. In einigen Ausführungsformen können während des Bildens der epitaktischen Source-/Drain-Regionen 70 in der Region 50N Dummyabstandhalter in der Region 50N gebildet werden. Die Dummyabstandhalter in der Region 50N können dann entfernt werden. Dummyabstandhalter können dann während des Bildens der epitaktischen Source-/Drain-Regionen 70 in der Region 50P Dummyabstandhalter in der Region 50P gebildet werden. Die Dummyabstandhalter in der Region 50P können dann entfernt werden. Die Gateabstandhalter 66 können dann nach dem Bilden der epitaktischen Source-/Drain-Regionen 70 in der Region 50N und der Region 50P gebildet werden.
  • In 5A und 5B ist eine CESL 72 über den epitaktischen Source-/Drain-Regionen 70, den Gateabstandhaltern 66, den Masken 64 (wenn vorhanden) oder den Dummygates 62 und den STI-Regionen 56 abgeschieden. Die CESL 72 ist aus einem Dielektrikum gebildet, wie etwa aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen. In einer Ausführungsform ist die CESL 72 aus Siliziumnitrid gebildet.
  • Eine erste ILD-Schicht 74 wird dann über der CESL 72 abgeschieden. Die erste ILD-Schicht 74 ist aus einem Dielektrikum gebildet, das eine andere Ätzrate aufweist als das Material der CESL 72, und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa CVD, plasmaverstärktes CVD (PECVD) oder FCVD. Dielektrika können Oxide wie Siliziumoxid, Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen; Nitride wie Siliziumnitrid oder dergleichen umfassen. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. Nach dem Bilden kann die erste ILD-Schicht 74 planarisiert werden, wie etwa durch ein CMP.
  • In den 6A und 6B kann ein Planarisierungsprozess, wie etwa ein CMP, durchgeführt werden, um die obere Fläche der ersten ILD-Schicht 74 an die oberen Flächen der Masken 64 (wenn vorhanden) oder die Dummygates 62 anzugleichen. Der Planarisierungsprozess kann die Masken 64 an den Dummygates 62 und Abschnitte des Gateabstandhalters 66 entlang von Seitenwänden der Masken 64 entfernen. Der Planarisierungsprozess kann Abschnitte der CESL 72 über den Dummygates 62 und den Gateabstandhaltern 66 entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen der Dummygates 62, der Gateabstandhalter 66, der CESL 72 und der ersten ILD-Schicht 74 koplanar. Dementsprechend werden die oberen Flächen des Dummygates 62 durch die erste ILD-Schicht 74 offengelegt. In einigen Ausführungsformen können die Masken 64 zurückbleiben, in welchem Fall der Planarisierungsprozess die obere Fläche der ersten ILD-Schicht 74 an die oberen Flächen der Masken 64 angleicht.
  • In den 7A und 7B werden die Dummygates 62 und optional die Dummydielektrika 60 entfernt und durch Gatestrukturen 80 ersetzt. Die Gatestrukturen 80 umfassen Gatedielektrika 82 und Gateelektroden 84. Als ein Beispiel für das Bilden der Gatestrukturen 80 werden die Dummygates 62 und die Masken 64 (wenn vorhanden), in einem oder mehreren Ätzschritten entfernt, sodass Ausschnitte gebildet werden. Abschnitte der Dummydielektrika 60 in den Ausschnitten können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummygates 62 entfernt und die Dummydielektrika 60 bleiben und werden durch die Ausschnitte offengelegt. In einigen Ausführungsformen werden die Dummydielektrika 60 aus den Ausschnitten in einer ersten Region eines Dies (z. B. einer Kernlogikregion) entfernt und in Ausschnitten in einer zweiten Region des Dies (z. B. einer Eingabe-/Ausgaberegion) bleiben zurück. In einigen Ausführungsformen werden die Dummygates 62 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess umfassen, der ein oder mehrere Reaktionsgase verwendet, die selektiv die Dummygates 62 ohne Ätzen der ersten ILD-Schicht 74, der CESL 72 oder der ersten Abstandhalter 66 ätzen. Jeder Ausschnitt legt eine Kanalregion 58 einer jeweiligen Finne 52 offen und/oder überlagert sie. Jede Kanalregion 58 ist zwischen benachbarten Paaren der epitaktischen Source-/Drain-Regionen 70 angeordnet. Während der Entfernung kann die Dummydielektrika 60 als Ätzstoppschichten verwendet werden, wenn die Dummygates 62 geätzt werden. Die Dummydielektrika 60 können dann optional nach dem Entfernen der Dummygates 62 entfernt werden. Nach dem Entfernen werden die Gatedielektrika 82 konform in den Ausschnitten abgeschieden, wie etwa an den oberen Flächen und den Seitenwände der Finnen 52 und an Seitenwänden des Gateabstandhalters 66. Die Gatedielektrika 82 können auch an der oberen Fläche der ersten ILD-Schicht 74 gebildet sein. Nach einigen Ausführungsformen umfassen die Gatedielektrika 82 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In einigen Ausführungsformen umfassen die Gatedielektrika 82 ein Dielektrikum mit hohem k-Wert, und in diesen Ausführungsformen können die Gatedielektrika 82 einen höheren k-Wert aufweisen als ca. 7,0 und ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen daraus umfassen. Die Bildungsverfahren der Gatedielektrika 82 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen. In Ausführungsformen, in denen Abschnitte der Dummydielektrika 60 in den Ausschnitten zurückbleiben, umfassen die Gatedielektrika 82 ein Material der Dummydielektrika 60 (z. B. Siliziumoxid). Die Gateelektroden 84 sind jeweils über den Gatedielektrika 82 angeordnet und füllen die verbleibenden Abschnitte der Ausschnitte. Die Gateelektroden 84 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen daraus oder mehrere Schichten daraus umfassen. Beispielsweise ist zwar eine Gateelektrode 84 mit einer Schicht illustriert, jede Gateelektrode 84 kann jedoch jede beliebige Anzahl von Auskleidungsschichten, jede beliebige Anzahl von Austrittsarbeitsanpassungsschichten und ein Füllmaterial umfassen. Nach dem Füllen der Gateelektroden 84 kann ein Planarisierungsprozess wie ein CMP ausgeführt werden, um überschüssige Abschnitte der Gatedielektrika 82 und das Material der Gateelektroden 84 zu entfernen, dessen überschüssige Abschnitte über der oberen Fläche der ersten ILD-Schicht 74 liegen. Die verbleibenden Abschnitte des Materials der Gateelektroden 84 und der Gatedielektrika 82 bilden die Gatestrukturen 80 der entstehenden FinFETs. Die Gatestrukturen 80 können auch als „Gatestapel“ oder „Metallgates“ bezeichnet werden Die Gatestrukturen 80 können sich entlang von Seitenwänden der Kanalregionen 58 der Finnen 52 erstrecken.
  • Das Bilden der Gatestrukturen 80 in der Region 50N und der Region 50P kann gleichzeitig auftreten, sodass die Gatedielektrika 82 in jeder Region aus denselben Materialien gebildet sind und die Gateelektroden 84 sind in jeder Region aus denselben Materialien gebildet. In einigen Ausführungsformen können die Gatestrukturen 80 in jeder Region durch getrennte Prozesse gebildet sein, sodass die Gatedielektrika 82 in jeder Region unterschiedliche Materialien sein können und die Gateelektroden 84 in jeder Region unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Regionen bei der Verwendung getrennter Prozesse zu maskieren und offenzulegen.
  • 8 bis 10 sind Querschnittsansichten von weiteren Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen. 8 bis 10 sind Querschnittsansichten, die entlang des Referenzquerschnitts A-A in 1 illustriert sind, wobei jedoch vier Gatestrukturen gezeigt sind. 8 bis 10 illustrieren eine erste Region 50A (wobei ein Gatekontakt gebildet wird) und eine zweite Region 50B (in der ein Source-/Drain-Kontakt gebildet wird). Die Regionen 50A und 50B werden gleichzeitig verarbeitet und gemeinsam erklärt. Die Regionen 50A und 50B sind Teile verschiedener Querschnitte, in denen die Kontakte gebildet sind, die Kurzschlüsse der Kontakte vermeiden können. Es sollte beachtet werden, dass ein Gatekontakt und ein Source-/Drain-Kontakt in demselben Querschnitt für einen Transistor gebildet sein können. In jeder der Regionen 50A und 50B ist eine Finne 52 illustriert, aber es sollte erkannt werden, dass jede der Regionen 50A und 50B Finnen 52 aus beiden Regionen 50N und 50P des Substrats 50 umfassen kann, z. B. können die erste Region 50A und die zweite Region 50B jeweils n-Vorrichtungen und p-Vorrichtungen umfassen.
  • In 8 wird eine zweite ILD-Schicht 90 über der ersten ILD-Schicht 74 abgeschieden. Das zweite ILD-Schicht 90 wird aus einem Dielektrikum gebildet und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa CVD, plasmaverstärktes CVD (PECVD), oder FCVD. Dielektrika können Oxide wie Siliziumoxid, Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen; Nitride wie Siliziumnitrid oder dergleichen umfassen. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. Nach dem Bilden kann die zweite ILD-Schicht 90 planarisiert werden, wie etwa durch ein CMP. In einigen Ausführungsformen ist eine Ätzstoppschicht zwischen der ersten ILD-Schicht 74 und der zweiten ILD-Schicht 90 gebildet. Die Ätzstoppschicht kann ein Dielektrikum umfassen, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, das eine andere Ätzrate aufweist als das Material der darüberliegenden zweiten ILD-Schicht 90. In einigen Ausführungsformen können vor dem Bilden der zweiten ILD-Schicht 90 Gatemasken (nicht dargestellt) über den Gatedielektrika 82 und Gateelektroden 84 gebildet sein, was die Gatedielektrika 82 und Gateelektroden 84 während der Kontaktbildung schützen kann.
  • Nach dem Bilden der zweiten ILD-Schicht 90 werden Source-/Drain-Kontakte 92 und Gatekontakte 94 gebildet, die sich durch die zweite ILD-Schicht 90 erstrecken. Öffnungen für die Source-/Drain-Kontakte 92 werden durch die ILD-Schichten 74, 90 gebildet, und Öffnungen für die Gatekontakte 94 werden durch die zweite ILD-Schicht 90 gebildet. Die Öffnungen können unter Verwendung von akzeptablen Photolithographie- und Ätztechniken gebildet werden. Eine Auskleidung, wie etwa eine Diffusionsbarriereschicht, eine Klebeschicht oder dergleichen und ein leitfähiges Material sind in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Fläche der zweiten ILD-Schicht 90 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Source-/Drain-Kontakte 92 und die Gatekontakte 94 in den Öffnungen. In einigen Ausführungsformen sind die Source-/Drain-Kontakte 92 und die Gatekontakte 94 aus demselben leitfähigen Material gebildet. Die Source-/Drain-Kontakte 92 sind mit den epitaktischen Source-/Drain-Regionen 70 verbunden (z. B. physisch und elektrisch gekoppelt) und die Gatekontakte 94 sind mit den Gateelektroden 84 verbunden. Die Gatekontakte 94 können durch Gatemasken (wenn vorhanden) über den Gateelektroden 84 dringen. Die Source-/Drain-Kontakte 92 und die Gatekontakte 94 können in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden.
  • In 9 ist die zweite ILD-Schicht 90 ausgeschnitten, um Ausschnitte 98 zu bilden. Die Ausschnitte 98 legen Abschnitte von Flächen an der Grenzfläche der zweiten ILD-Schicht 90 und der Kontakte 92, 94 frei, wie etwa Abschnitte der Seitenwände der Kontakte 92, 94. In dieser Ausführungsform weisen die offenliegenden Abschnitte der Kontakte 92, 94 im Wesentlichen vertikale Seitenwände und im Wesentlichen flache obere Flächen auf. In anderen Worten, die Seitenwände können im Wesentlichen rechtwinklig zu der großen Fläche des Substrats 50 sein und die oberen Flächen können im Wesentlichen parallel zu der großen Fläche des Substrats 50 sein. Das Ausschneiden kann ein akzeptabler Ätzprozess sein, wie etwa einer, der selektiv für das Material der zweiten ILD-Schicht 90 ist. In Ausführungsformen, in denen die zweite ILD-Schicht 90 ein Oxid ist, kann eine chemische Oxidentfernung ausgeführt werden. Beispielsweise kann die zweite ILD-Schicht 90 mit einem Nass- oder Trockenätzen unter Verwendung einer Mischung von HF und NH3, einer Mischung von NF3 und NH3, dHF-Säure oder dergleichen, ohne Plasma, für eine Dauer in dem Bereich von ca. 7 Sekunden bis ca. 60 Sekunden geätzt werden, was die Ausschnitte 98 mit einer Tiefe D1 von mindestens ca. 2 nm bilden kann, wie etwa im Bereich von ca. 2 nm bis ca. 15 nm. Die Tiefe D1 kann von ca. 4 % bis ca. 25 % der Originalhöhe der zweiten ILD-Schicht 90 reichen. Ein solcher Ätzprozess kann zu einer hohen Ätzselektivität zwischen dem Dielektrikum der zweiten ILD-Schicht 90 und dem leitfähigen Material der Kontakte 92, 94 führen. Beispielsweise kann ein solcher Ätzprozess selektiv das Dielektrikum der zweiten ILD-Schicht 90 bis zu ca. 15 Mal schneller ätzen als das leitfähige Material der Kontakte 92, 94. Das Ausschneiden der zweiten ILD-Schicht 90 mit einem hoch selektiven Ätzprozess kann dazu führen, dass die Kontakte 92, 94 im Wesentlichen vertikale Seitenwände und im Wesentlichen flache obere Flächen aufweisen. Das Ausschneiden der zweiten ILD-Schicht 90 erhöht den offenliegenden Querschnittsbereich der Kontakte 92, 94 um eine Menge im Bereich von ca. 100 % bis ca. 700 %.
  • Optional können eine oder mehrere Implantierungen ausgeführt werden, um die offenliegenden Flächen der zweiten ILD-Schicht 90, die Source-/Drain-Kontakte 92 und die Gatekontakte 94 zu modifizieren. Aufgrunddessen wird eine dotierte Region 90M der zweiten ILD-Schicht 90 gebildet, die dotierten Regionen 92M der Source-/Drain-Kontakte 92 werden gebildet, und die dotierten Regionen 94M der Gatekontakte 94 werden gebildet. Die verbleibenden undotierten Regionen der Merkmale mit Implantierungen können als „Hauptregionen“ bezeichnet werden. Beispielsweise können die zweite ILD-Schicht 90, die Source-/Drain-Kontakte 92 und die Gatekontakte 94 mit einer oder mehreren Unreinheiten wie Bor, Phosphor oder dergleichen implantiert werden. Die dotierten Regionen 92M der Source-/Drain-Kontakte 92 können für eine Unreinheitenkonzentration im Bereich von ca. 1018 cm-3 bis ca. 1021 cm-3 implantiert werden und die dotierten Regionen 94M der Gatekontakte 94 können mit einer Unreinheitenkonzentration im Bereich von ca. 1018 cm-3 bis ca. 1021 cm-3 implantiert werden. Das Implantieren kann mit einer niedrigen Energie erfolgen, wie etwa einer Energie im Bereich zwischen ca. 0,5 keV und ca. 3 keV, sodass die Unreinheiten durch die zweite ILD-Schicht 90 gehen und sich in die darunterliegenden Merkmale implantieren. Das Implantieren der zweiten ILD-Schicht 90 mit einer Unreinheit kann das Volumen der zweiten ILD-Schicht 90 erhöhen und damit eine Erweiterung verursachen. Die zweite ILD-Schicht 90 kann daher nach dem Implantieren eine verringerte Dichte aufweisen. In einigen Ausführungsformen weist die zweite ILD-Schicht 90 nach dem Implantieren eine geringere Dichte auf als die erste ILD-Schicht 74. Wie nachfolgend erklärt, können nachfolgend gebildete Zwischenverbindungen aus einem anderen leitfähigen Material gebildet sein als die Kontakte 92, 94. Das Bilden der dotierten Regionen 92M, 94M kann helfen, die Austrittsarbeitsdifferenz zwischen den Kontakten 92, 94 und den nachfolgend gebildeten Zwischenverbindungen zu verringern.
  • Ein Tempern kann nach dem Implantieren ausgeführt werden. Das Tempern kann beispielsweise bei einer Temperatur im Bereich von ca. 700 °C bis ca. 1200 °C erfolgen. Das Tempern aktiviert die Unreinheiten, die in die zweite ILD-Schicht 90 implantiert werden, den Source-/Drain-Kontakte 92 und die Gatekontakte 94.
  • In 10 ist eine Zwischenmetalldielektrikumschicht (IMD-Schicht) 102 in den Ausschnitten 98 und an den offenliegenden Flächen der Source-/Drain-Kontakte 92 und der Gatekontakte 94 gebildet. Leitfähige Merkmale 104 sind in der IMD-Schicht 102 gebildet und mit den Source-/Drain-Kontakten 92 und den Gatekontakten 94 verbunden. Ein erster Untersatz der leitfähigen Merkmale 104A ist mit den Source-/Drain-Kontakten 92 verbunden und ein zweiter Untersatz der leitfähigen Merkmale 104B ist mit den Gatekontakten 94 verbunden. Die IMD-Schicht 102 und die leitfähigen Merkmale 104 können Teil einer Zwischenverbindungsstruktur sein. Beispielsweise können die leitfähigen Merkmale 104 leitfähige Durchkontaktierungen und leitfähige Leitungen umfassen, die Teil von Metallisierungsstrukturen (z. B. Zwischenverbindungen) der Zwischenverbindungsstruktur sind. Die Metallisierungsstrukturen verbinden die entstehenden FinFETs zum Bilden integrierte Schaltungen. Die Zwischenverbindungsstruktur (umfassend die IMD-Schicht 102 und die leitfähigen Merkmale 104) kann durch einen Damaszenprozess gebildet werden, wie etwa ein Einzeldamaszenprozess, ein Doppeldamaszenprozess oder dergleichen.
  • Die IMD-Schicht 102 kann aus jedem geeigneten Dielektrikum gebildet sein, wie beispielsweise einem Oxid wie Siliziumoxid, Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder dergleichen; einem Nitrid wie Siliziumnitrid; oder dergleichen. Die IMD-Schicht 102 kann durch jeden geeigneten Abscheidungsprozess gebildet werden, wie etwa durch Spinbeschichtung, physischer Gasphasenabscheidung (PVD), chemischer Gasphasenabscheidung (CVD), dergleichen oder eine Kombination daraus. Die IMD-Schicht 102 kann eine Schicht sein, die aus einem Dielektrikum mit niedrigem k-Wert gebildet ist, das einen k-Wert von weniger als etwa 3,9 aufweist. Die IMD-Schicht 102 kann eine Schicht sein, die aus einem Dielektrikum mit extra-niedrigem-k-Wert (ELK) gebildet ist, das einem k-Wert von weniger als 2,5 aufweist. In einigen Ausführungsformen ist eine Ätzstoppschicht zwischen der ILD-Schicht 102 und der zweiten ILD-Schicht 90 gebildet. Die Ätzstoppschicht kann ein Dielektrikum umfassen, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, das eine andere Ätzrate aufweist als das Material der ILD-Schicht 102.
  • Die leitfähigen Merkmale 104 umfassen Diffusionsbarriereschichten und leitfähiges Material über den leitfähigen Barriereschichten. Als ein Beispiel des Bildens der leitfähigen Merkmale 104 legen Öffnungen in der IMD-Schicht 102 darunterliegenden leitfähige Merkmale offen, wie etwa die Source-/Drain-Kontakte 92 und die Gatekontakten 94. Die Öffnungen können unter Verwendung von akzeptablen Photolithographie- und Ätztechniken gebildet werden. Die Diffusionsbarriereschichten können aus Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen gebildet sein und können in den Öffnungen durch einen Abscheidungsprozess gebildet sein, wie etwa durch Atomlagenabscheidung (ALD) oder dergleichen. Das leitfähige Material kann Kupfer, Aluminium, Wolfram, Silber und Kombinationen daraus oder dergleichen umfassen und kann über den Diffusionsbarriereschichten in den Öffnungen durch einen elektrochemischen Plattierungsprozess, CVD, ALD, PVD, dergleichen oder eine Kombination daraus gebildet werden. In einer Ausführungsform ist das leitfähige Material Kupfer, und die Diffusionsbarriereschichten sind dünne Barriereschichten, die verhindern, dass das Kupfer in die IMD-Schicht 102 diffundiert. Nach dem Bilden der Diffusionsbarriereschichten und des leitfähigen Materials können Überschüsse der Diffusionsbarriereschichten und des leitfähigen Materials etwa durch ein Planarisierungsverfahren, wie etwa ein chemisch-mechanisches Politur- (CMP) Verfahren entfernt werden. Die verbleibenden Abschnitte der Diffusionsbarriereschichten und das leitfähige Material bilden die leitfähigen Merkmale 104.
  • Die leitfähigen Merkmale 104 kontaktieren die offenliegenden Flächen der Kontakte 92, 94, die sich über die zweite ILD-Schicht 90 erstrecken. In anderen Worten, die leitfähigen Merkmale 104A kontaktieren die oberen Flächen und Seitenwände der Source-/Drain-Kontakte 92, und die leitfähigen Merkmale 104B kontaktieren die oberen Flächen und Seitenwände der Gatekontakte 94. Als ein Ergebnis des Ausschneidens der zweiten ILD-Schicht 90 erstrecken sich die Kontakte 92, 94 durch die zweite ILD-Schicht 90 und erstrecken sich teilweise um die Distanz D1 in die leitfähigen Merkmale 104. Die Source-/Drain-Kontakte 92 erstrecken sich auch durch die erste ILD-Schicht 74. Die leitfähigen Merkmale 104 kontaktieren so jeweils physisch mehrere Flächen eines der Kontakte 92, 94. Der Querschnittsbereich der Grenzflächen zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 können so erhöht werden. Beispielsweise kann der Querschnittsbereich jeder Grenzfläche um eine Menge im Bereich von ca. 100 % bis ca. 700 % erhöht werden. Das Erhöhen des Querschnittsbereichs der Grenzflächen zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 kann helfen, den Widerstand der Kontakte zu verringern. Weil sich die Kontakte 92, 94 durch die zweite ILD-Schicht 90 und teilweise in die leitfähigen Merkmale 104 erstrecken, ist die abschließende Höhe der Kontakte 92, 94 größer als die abschließende Höhe der zweiten ILD-Schicht 90. Speziell ist die obere Fläche der zweiten ILD-Schicht 90 näher an dem Substrat 50 angeordnet als die oberen Flächen der Kontakte 92, 94.
  • Die leitfähigen Merkmale 104A stehen in direktem physischem Kontakt mit den dotierten Regionen 92M der Source-/Drain-Kontakte 92, und die leitfähigen Merkmale 104B stehen in direktem physischen Kontakt mit den dotierten Regionen 94M der Gatekontakte 94. In einigen Ausführungsformen umfassen die leitfähigen Merkmale 104 ein anderes leitfähiges Material als die Kontakte 92, 94. Beispielsweise können die Kontakte 92, 94 aus Kobalt gebildet sein und die leitfähigen Merkmale 104 können aus Wolfram gebildet sein. Es ist anzumerken, dass das leitfähige Material der Kontakte 92, 94 (z. B. Kobalt) eine andere (z. B. größere) Austrittsarbeit aufweisen kann als das leitfähige Material der leitfähigen Merkmale 104 (z. B. Wolfram). Nach einigen Ausführungsformen helfen die dotierten Regionen 92M beim Verringern der Austrittsarbeitsdifferenz zwischen den Source-/Drain-Kontakten 92 und den leitfähigen Merkmalen 104A. Ebenso helfen die dotierten Regionen, 94M dabei, die Austrittsarbeitsdifferenz zwischen den Kontakten Gatekontakten 94 und den leitfähigen Merkmalen 104B zu verringern. Speziell ist die Austrittsarbeit des Materials der dotierten Regionen 92M, 94M geringer als die Austrittsarbeit des Materials der Kontakte 92, 94 und größer als die Austrittsarbeit des Materials der leitfähigen Merkmale 104. Das Verringern der Austrittsarbeitsdifferenz zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 kann helfen, den Widerstand der Kontakte zu verringern.
  • 11 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich wie die Ausführungsform, die mit Verweis auf 10 beschrieben ist, wobei jedoch die Source-/Drain-Kontakte untere Source-/Drain-Kontakte 92A und obere Source-/Drain-Kontakte 92B umfassen. Die unteren Source-/Drain-Kontakte 92A erstrecken sich durch die erste ILD-Schicht 74 und die CESL 72, und die oberen Source-/Drain-Kontakte 92B erstrecken sich durch die zweite ILD-Schicht 90. Die Ausschnitte 98 (siehe 9) legen so Abschnitte der Seitenwände der Kontakte 92B, 94 offen. Die unteren Source-/Drain-Kontakte 92A sind so zwischen den oberen Source-/Drain-Kontakten 92B und den epitaktischen Source-/Drain-Regionen 70 angeordnet.
  • Als ein Beispiel können zum Bilden der unteren Source-/Drain-Kontakte 92A vor dem Bilden der zweiten ILD-Schicht 90 Öffnungen für die unteren Source-/Drain-Kontakte 92A durch die erste ILD-Schicht 74 und die CESL 72 gebildet werden. Die Öffnungen können unter Verwendung von akzeptablen Photolithographie- und Ätztechniken gebildet werden. Eine Auskleidung, wie etwa eine Diffusionsbarriereschicht, eine Klebeschicht oder dergleichen und ein leitfähiges Material sind in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Fläche der ersten ILD-Schicht 74 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die unteren Source-/Drain-Kontakte 92A in den Schlitzöffnungen. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source-/Drain-Regionen 70 und den unteren Source-/Drain-Kontakten 92A zu bilden. Die unteren Source-/Drain-Kontakte 92A sind mit den epitaktischen Source-/Drain-Regionen 70 verbunden. Nach dem Bilden sind die oberen Flächen der Gateabstandhalter 66, die erste ILD-Schicht 74, die Gateelektroden 84, und die unteren Source-/Drain-Kontakte 92A koplanar.
  • Als ein Beispiel werden zum Bilden der oberen Source-/Drain-Kontakte 92B vor dem Bilden der zweiten ILD-Schicht 90 Öffnungen für die oberen Source-/Drain-Kontakte 92B durch die zweite ILD-Schicht 110 gebildet. Die Öffnungen können unter Verwendung von akzeptablen Photolithographie- und Ätztechniken gebildet werden. Eine Auskleidung, wie etwa eine Diffusionsbarriereschicht, eine Klebeschicht oder dergleichen und ein leitfähiges Material sind in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Fläche der zweiten ILD-Schicht 110 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die oberen Source-/Drain-Kontakte 92B in den Schlitzöffnungen. Die oberen Source-/Drain-Kontakte 92B sind mit den unteren Source-/Drain-Kontakten 92A verbunden, die unteren Source-/Drain-Kontakte 92A sind mit den epitaktischen Source-/Drain-Regionen 70 verbunden. Die oberen Source-/Drain-Kontakte 92B und die Gatekontakte 94 können in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. Nach dem Bilden sind die oberen Flächen der zweiten ILD-Schicht 90, die oberen Source-/Drain-Kontakte 92B und die Gatekontakte 94 koplanar.
  • Es sollte beachtet werden, dass einige Ausführungsformen Merkmale von den in 10 und 11 illustrierten Ausführungsformen kombinieren können. Beispielsweise können die Source-/Drain-Kontakte in einer ersten Region eines Dies (z. B. einer Eingabe-/Ausgaberegion) fortlaufend leitfähige Merkmale sein, die sich durch mehrere ILD-Schichten erstrecken (wie in 10 gezeigt), während Source-/Drain-Kontakte in einer zweiten Region des Dies (z. B. einer Kernlogikregion) separate obere und untere leitfähige Merkmale in jeweiligen ILD-Schichten aufweisen können (wie in 11 gezeigt).
  • 12 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich wie die Ausführungsform, die mit Verweis auf 11 beschrieben ist, wobei jedoch die oberen Source-/Drain-Kontakte 92B die oberen Flächen und Seitenwände der unteren Source-/Drain-Kontakte 92A kontaktieren. Die unteren Source-/Drain-Kontakte 92A erstrecken sich so teilweise in die oberen Source-/Drain-Kontakte 92B. Die oberen Source-/Drain-Kontakte 92B können in einer solchen Weise durch Ausschneiden der ersten ILD-Schicht 74 vor dem Bilden der zweiten ILD-Schicht 90 gebildet sein, sodass die Seitenwände der unteren Source-/Drain-Kontakte 92A offengelegt werden. Als ein Beispiel kann zum Offenlegen der Seitenwände der unteren Source-/Drain-Kontakte 92A die erste ILD-Schicht 74 unter Verwendung eines ähnlichen Prozesses wie dem Prozess zum Ausschneiden der zweiten ILD-Schicht 90 ausgeschnitten werden, der mit Verweis auf 9 beschrieben ist (z. B. durch Durchführen eines Ätzprozesses mit einer hohen Ätzselektivität zwischen dem Dielektrikum der ersten ILD-Schicht 74 und dem leitfähigen Material der unteren Source-/Drain-Kontakte 92A), die die erste ILD-Schicht 74 um eine Tiefe D2 von mindestens ca. 2 nm ausschneiden können wie etwa in dem Bereich von ca. 2 nm bis ca. 15 nm. Die Tiefe D2 kann von ca. 4 % bis ca. 25 % der Originalhöhe der erste ILD-Schicht 74 reichen. Nach dem Ausschneiden kann die zweite ILD-Schicht 90 in Kontakt mit einer Seitenwand der CESL 72 gebildet sein. Die oberen Source-/Drain-Kontakte 92B können dann durch die zweite ILD-Schicht 90 gebildet sein, um die oberen Flächen und Seitenwände der unteren Source-/Drain-Kontakte 92A zu kontaktieren.
  • 13 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich wie die Ausführungsform, die mit Bezug auf 10 beschrieben ist, nur, dass die Kontakte 92, 94 und ihre assoziierten dotierten Regionen 92M, 94M konvexe obere Flächen aufweisen und ihnen klar definierte vertikale Seitenwände fehlen. Beispielsweise kann zum Bilden der Kontakte 92, 94 mit konvexen oberen Flächen die zweite ILD-Schicht 90 mit einem Nass- oder Trockenätzen unter Verwendung einer Mischung von HF und NH3, einer Mischung von NF3 und NH3, dHF-Säure oder dergleichen, ohne Plasma, für eine Dauer im Bereich von ca. 7 Sekunden bis ca. 60 Sekunden geätzt werden, was die zweite ILD-Schicht 90 auf eine Tiefe D3 von mindestens 2 nm, ausschneiden kann, wie etwa im Bereich von 2 nm bis ca. 15 nm. Die Tiefe D3 kann von ca. 4 % bis ca. 25 % der Originalhöhe der zweiten ILD-Schicht 90 reichen. Ein solcher Ätzprozess kann zu einer geringeren Ätzselektivität zwischen dem Dielektrikum der zweiten ILD-Schicht 90 und dem leitfähigen Material der Kontakte 92, 94 führen als der Ätzprozess, der mit Verweis auf 9 beschrieben ist. Beispielsweise kann ein solcher Ätzprozess selektiv das Dielektrikum der zweiten ILD-Schicht 90 bis zu ca. 10 Mal schneller ätzen als das leitfähige Material der Kontakte 92, 94. Das Ausschneiden der zweiten ILD-Schicht 90 mit einem weniger selektiven Ätzprozess kann dazu führen, dass die Kontakte 92, 94 konvexe obere Flächen aufweisen.
  • 14 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich wie die Ausführungsform, die mit Verweis auf 13 beschrieben ist, wobei jedoch die Source-/Drain-Kontakte untere Source-/Drain-Kontakte 92A und obere Source-/Drain-Kontakte 92B umfassen, ähnlich wie die Ausführungsform, die mit Verweis auf 11 beschrieben ist.
  • 15 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich wie die Ausführungsform, die mit Verweis auf 14 beschrieben ist, wobei jedoch die unteren Source-/Drain-Kontakte konvexe Flächen aufweisen, die die oberen Source-/Drain-Kontakte 92B kontaktieren. Die oberen Source-/Drain-Kontakte 92B können in einer solchen Weise durch Ausschneiden der ersten ILD-Schicht 74 vor dem Bilden der zweiten ILD-Schicht 90 gebildet sein, sodass die konvexen Flächen der unteren Source-/Drain-Kontakte 92A offengelegt werden. Als ein Beispiel kann zum Offenlegen der Seitenwände der unteren Source-/Drain-Kontakte 92A die erste ILD-Schicht 74 unter Verwendung eines ähnlichen Prozesses wie dem Prozess zum Ausschneiden der zweiten ILD-Schicht 90 ausgeschnitten werden, der mit Verweis auf 13 beschrieben ist (z. B. durch Durchführen eines Ätzprozesses mit einer geringen Ätzselektivität zwischen dem Dielektrikum der ersten ILD-Schicht 74 und dem leitfähigen Material der unteren Source-/Drain-Kontakte 92A), die die erste ILD-Schicht 74 um eine Tiefe D4 von mindestens ca. 2 nm ausschneiden können wie etwa in dem Bereich von ca. 2 nm bis ca. 15 nm. Die Tiefe D4 kann von ca. 4 % bis ca. 25 % der Originalhöhe der erste ILD-Schicht 74 reichen.
  • 16 und 17 sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen anderen Ausführungsformen. 16 und 17 sind Querschnittsansichten, die entlang des Referenzquerschnitts A-A in 1 illustriert sind, wobei jedoch vier Gatestrukturen gezeigt sind. 16 und 17 illustrieren auch eine erste Region 50A (wobei ein Gatekontakt gebildet wird) und eine zweite Region 50B (in der ein Source-/Drain-Kontakt gebildet wird).
  • In 16 ist eine Struktur, die der in 8 beschriebenen ähnlich ist, gezeigt. Die Source-/Drain-Kontakte 92 und die Gatekontakte 94 werden dann ausgeschnitten, um Ausschnitte 112 zu bilden. Die Ausschnitte 112 legen Abschnitte von Flächen an der Grenzfläche der zweiten ILD-Schicht 90 und der Kontakte 92, 94 frei, wie etwa Abschnitte der Seitenwände der zweiten ILD-Schicht 90 frei. Das Ausschneiden kann ein akzeptabler Ätzprozess sein, wie etwa einer, der selektiv für das leitfähige Material der Kontakte 92, 94 ist. In Ausführungsformen, in denen die Kontakte 92, 94 aus Kobalt gebildet sind, kann ein Plasmaätzen unter Verwendung eines fluor- oder chlorbasierten Ätzmittels gebildet sein. Ein weiteres Gas wie etwa Wasserstoff oder Sauerstoff kann in den Ätzgasen enthalten sein, um Festphasenätznebenprodukte zu sublimieren. In anderen Ausführungsformen, in denen die Kontakte 92, 94 aus Kobalt gebildet sind, kann ein chemisches Nassätzen unter Verwendung einer Schwefelperoxidmischung (SPM), einer Salzsäude-Wasserstoffperoxid-Wassermischung (HPM), Piranhalösung oder dergleichen ausgeführt werden. SPM ist eine Mischung aus Schwefelsäure (H2SO4), Wasserstoffperoxid (H2O2) und entionisiertem Wasser (DIW). HPM ist eine Mischung aus Salzsäure (HCl), Wasserstoffperoxid (H2O2) und Wasser (H2O). Piranhalösung ist eine Mischung aus Schwefelsäure (H2SO4) und Wasserstoffperoxid (H2O2). Als ein Beispiel können zum Bilden der Ausschnitte 112 die Kontakte 92, 94 durch ein Nassätzen unter Verwendung von SPM für eine Dauer im Bereich von ca. 3 Sekunden bis ca. 10 Sekunden verwendet werden, was die Ausschnitte 112 mit einer Tiefe D5 von mindestens ca. 2 nm bilden kann, wie etwa im Bereich von ca. 2 nm bis ca. 15 nm. Die Tiefe D5 kann von ca. 4 % bis ca. 25 % der Originalhöhe der Gatekontakte 94 reichen. Ein solcher Ätzprozess kann zu einer hohen Ätzselektivität zwischen dem Dielektrikum der zweiten ILD-Schicht 90 und dem leitfähigen Material der Kontakte 92, 94 führen. Beispielsweise kann ein solcher Ätzprozess selektiv das Dielektrikum der zweiten ILD-Schicht 90 bis zu ca. 10 Mal schneller ätzen als das leitfähige Material der Kontakte 92, 94. Nach dem Bilden der Ausschnitte 112 weisen die Kontakte 92, 94 konkave obere Flächen auf. Das Ausschneiden der Kontakte 92, 94, sodass sie konkave obere Flächen aufweisen, erhöht den offenliegenden Querschnittsbereich der Kontakte 92, 94 um eine Menge im Bereich von ca. 100 % bis ca. 700 %.
  • Optional können eine oder mehrere Implantierungen ausgeführt werden, um die obere Region 90M der zweiten ILD-Schicht 90, offenliegende Regionen 92M der Source-/Drain-Kontakte 92 und offenliegende Regionen 94M der Gatekontakte 94 zu modifizieren. Ein Tempern kann nach dem Implantieren gebildet werden, um die implantierten Unreinheiten zu aktivieren. Das Implantieren und Tempern kann ähnlich wie mit Verweis auf 9 beschrieben erfolgen.
  • In 17 ist eine IMD-Schicht 102 auf der zweiten ILD-Schicht 90 gebildet. Leitfähige Merkmale 104 sind in der IMD-Schicht 102 und den Ausschnitten 112 gebildet. Die IMD-Schicht 102 und die leitfähigen Merkmale 104 können in einer ähnlichen Weise gebildet werden wie die, die bezüglich 10 beschrieben sind.
  • Die leitfähigen Merkmale 104 kontaktieren die konkaven oberen Flächen der Kontakte 92, 94. In anderen Worten, die leitfähigen Merkmale 104A kontaktieren die konkaven oberen Flächen der Source-/Drain-Kontakte 92, und die leitfähigen Merkmale 104B kontaktieren die konkaven oberen Flächen der Source-/Drain-Kontakte 92 Gatekontakte 94. Aufgrund des Ausschneidens der Kontakte 92, 94 erstrecken sich die Kontakte 92, 94 teilweise in die zweite ILD-Schicht 90, die leitfähigen Merkmale 104 erstrecken sich durch die IMD-Schicht 102 und die leitfähigen Merkmale 104 erstrecken sich um den Abstand D5 teilweise in die zweite ILD-Schicht 90. Ferner erstrecken sich die leitfähigen Merkmale 104 in die Kontakte 92, 94. Die leitfähigen Merkmale 104 kontaktieren so jeweils physisch die Seitenwände der zweiten ILD-Schicht 90 und die konkaven oberen Flächen eines der Kontakte 92, 94. Der Querschnittsbereich der Grenzflächen zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 können so erhöht werden. Beispielsweise kann der Querschnittsbereich jeder Grenzfläche um eine Menge im Bereich von ca. 100 % bis ca. 700 % erhöht werden. Das Erhöhen des Querschnittsbereichs der Grenzflächen zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 kann helfen, den Widerstand der Kontakte zu verringern. Weil sich die leitfähigen Merkmale 104 durch die IMD-Schicht 102 und teilweise in die zweite ILD-Schicht 90 erstrecken, ist die abschließende Höhe der Kontakte 92, 94 kleiner als die abschließende Höhe der zweiten ILD-Schicht 90. Speziell ist die obere Fläche der zweiten ILD-Schicht 90 weiter von dem Substrat 50 weg angeordnet als die oberen Flächen der Kontakte 92, 94. Ferner kann, wie oben angemerkt, das Bilden der dotierten Regionen 92M, 94M helfen, die Austrittsarbeitsdifferenz zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 zu verringern. Speziell ist die Austrittsarbeit des Materials der dotierten Regionen 92M, 94M größer als die Austrittsarbeit des Materials der Kontakte 92, 94 und kleiner als die Austrittsarbeit des Materials der leitfähigen Merkmale 104. Das Verringern der Austrittsarbeitsdifferenz zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 kann helfen, den Widerstand der Kontakte zu verringern.
  • 18 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich wie die Ausführungsform, die mit Verweis auf 17 beschrieben ist, wobei jedoch die Source-/Drain-Kontakte untere Source-/Drain-Kontakte 92A und obere Source-/Drain-Kontakte 92B umfassen, ähnlich wie die Ausführungsform, die mit Verweis auf 11 beschrieben ist. Die unteren Source-/Drain-Kontakte 92A erstrecken sich durch die erste ILD-Schicht 74 und die CESL 72, und die oberen Source-/Drain-Kontakte 92B erstrecken sich teilweise durch die zweite ILD-Schicht 90. Die Ausschnitte 112 (siehe 17) sind so durch Ätzen der Kontakte 92B, 94 gebildet.
  • Es sollte beachtet werden, dass einige Ausführungsformen Merkmale von den in 17 und 18 illustrierten Ausführungsformen kombinieren können. Beispielsweise können die Source-/Drain-Kontakte in einer ersten Region eines Dies (z. B. einer Eingabe-/Ausgaberegion) fortlaufend leitfähige Merkmale sein, die sich durch mehrere ILD-Schichten erstrecken (wie in 17 gezeigt), während Source-/Drain-Kontakte in einer zweiten Region des Dies (z. B. einer Kernlogikregion) separate obere und untere leitfähige Merkmale in jeweiligen ILD-Schichten aufweisen können (wie in 18 gezeigt).
  • 19 ist eine Querschnittsansicht von FinFETs nach einigen anderen Ausführungsformen. Diese Ausführungsform ist ähnlich wie die Ausführungsform, die mit Verweis auf 18 beschrieben ist, wobei jedoch die oberen Source-/Drain-Kontakte 92B sich teilweise in die erste ILD-Schicht 74 und die unteren Source-/Drain-Kontakte 92A erstrecken. Die oberen Source-/Drain-Kontakte 92B können in einer solchen Weise durch Ausschneiden der unteren Source-/Drain-Kontakte 92A vor dem Bilden der zweiten ILD-Schicht 90 gebildet sein, sodass die konvexen oberen Flächen für die unteren Source-/Drain-Kontakte 92A gebildet werden. Als ein Beispiel können zum Bilden der konvexen oberen Flächen für die unteren Source-/Drain-Kontakte 92A, die unteren Source-/Drain-Kontakte 92A mit einem ähnlichen Prozess ausgeschnitten werden wie der Prozess für das Ausschneiden der oberen Source-/Drain-Kontakte 92B, der mit Verweis auf 16 beschrieben ist, der die unteren Source-/Drain-Kontakte 92A um eine Tiefe D6 von mindestens etwa 2 nm ausschneiden kann, wie etwa im Bereich von ca. 2 nm bis ca. 15 nm. Die Tiefe D6 kann von ca. 4 % bis ca. 25 % der Originalhöhe der unteren Source-/Drain-Kontakte 92A reichen.
  • Einige Variationen von Ausführungsformen sind möglich. Beispielsweise kann in der bezüglich 18 beschriebenen Ausführungsform die erste ILD-Schicht 74 vor dem Bilden der oberen Source-/Drain-Kontakte 92B in einer ähnlichen Weise ausgeschnitten sein, wie die bezüglich 12 und 15 beschriebenen Ausführungsformen, sodass sich die unteren Source-/Drain-Kontakte 92A in die oberen Source-/Drain-Kontakte 92B erstrecken. Ähnlich können in den bezüglich 11 und 14 beschriebenen Ausführungsformen die unteren Source-/Drain-Kontakte 92A vor dem Bilden der oberen Source-/Drain-Kontakte 92B in einer ähnlichen Weise ausgeschnitten sein, wie der bezüglich 19 beschriebenen Ausführungsform, sodass sich die oberen Source-/Drain-Kontakte 92B in die unteren Source-/Drain-Kontakte 92A erstrecken.
  • Ausführungsformen können Vorteile erzielen. Ausschneiden der zweiten ILD-Schicht 90 oder der Kontakte 92, 94 erlaubt es den Kontakten 92, 94, offenliegende Seitenwände, konvexe obere Flächen oder konkave obere Flächen zu haben. Bilden der Kontakte 92, 94 mit offenliegenden Seitenwänden, konvexen oberen Flächen oder konkaven oberen Flächen kann helfen, den Querschnittsbereich der Grenzflächen zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 zu erhöhen. Das Erhöhen des Querschnittsbereichs der Grenzflächen zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 kann helfen, den Widerstand der Kontakte zu verringern, um die Leistung der FinFETs zu verbessern. Ferner kann das dotieren der oberen Regionen der Kontakte 92, 94 die Austrittsarbeitsdifferenz zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 verringern, vor allem, wenn die Kontakte 92, 94 und die leitfähigen Merkmale 104 aus verschiedenen leitfähigen Materialien gebildet sind. Verringern der Austrittsarbeitsdifferenz zwischen den Kontakten 92, 94 und den leitfähigen Merkmalen 104 kann helfen, den Widerstand der Kontakte zu verringern, um die Leistung der FinFETs zu verbessern.
  • In einer Ausführungsform umfasst eine Struktur: einen Gatestapel über einer Kanalregion eines Substrats; eine Source-/Drain-Region, die an die Kanalregion angrenzt; eine erste ILD-Schicht über der Source-/Drain-Region und dem Gatestapel; eine erste IMD-Schicht über der ersten ILD-Schicht; ein erstes leitfähiges Merkmal, das sich durch die erste IMD-Schicht erstreckt; ein zweites leitfähiges Merkmal, das sich durch die erste IMD-Schicht erstreckt; einen Source-/Drain-Kontakt, der sich durch die erste ILD-Schicht und teilweise in das erste leitfähige Merkmal erstreckt, wobei der Source-/Drain-Kontakt physisch die Source-/Drain-Region und das erste leitfähige Merkmal kontaktiert; und einen Gatekontakt, der sich durch die erste ILD-Schicht und teilweise in das zweite leitfähige Merkmal erstreckt, wobei der Gatekontakt physisch den Gatestapel und das zweite leitfähige Merkmal umfasst.
  • In einigen Ausführungsformen der Struktur weist der Source-/Drain-Kontakt eine erste konvexe obere Fläche auf, die physisch das erste leitfähige Merkmal kontaktiert, und der Gatekontakt weist eine zweite konvexe obere Fläche auf, die physisch das zweite leitfähige Merkmal kontaktiert. In einigen Ausführungsformen der Struktur weist der Source-/Drain-Kontakt erste Seitenwände und eine erste flache obere Fläche auf, die jeweils physisch das erste leitfähige Merkmal kontaktieren, und der Gatekontakt weist zweite Seitenwände und eine zweite flache obere Fläche auf, die jeweils physisch das zweite leitfähige Merkmal kontaktiert. In einigen Ausführungsformen umfasst die Struktur ferner: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt ein fortlaufendes leitfähiges Merkmal ist, das sich durch die erste ILD-Schicht, durch die zweite ILD-Schicht und teilweise in das erste leitfähige Merkmal erstreckt. In einigen Ausführungsformen umfasst die Struktur ferner: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt umfasst: ein drittes leitfähiges Merkmal, das sich durch die erste ILD-Schicht und teilweise in das erste leitfähige Merkmal erstreckt; und ein viertes leitfähiges Merkmal zwischen dem dritten leitfähigen Merkmal und der Source-/Drain-Region, wobei sich das vierte leitfähige Merkmal durch die zweite ILD-Schicht erstreckt. In einigen Ausführungsformen umfasst die Struktur ferner: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt umfasst: ein drittes leitfähiges Merkmal, das sich durch die erste ILD-Schicht und teilweise in das erste leitfähige Merkmal erstreckt; und ein viertes leitfähiges Merkmal zwischen dem dritten leitfähigen Merkmal und der Source-/Drain-Region, wobei sich das vierte leitfähige Merkmal durch die zweite ILD-Schicht und teilweise in das dritte leitfähige Merkmal erstreckt. In einigen Ausführungsformen der Struktur umfassen der Source-/Drain-Kontakt und der Gatekontakt je ein erstes leitfähiges Material, wobei das erste leitfähige Merkmal und das zweite leitfähige Merkmal je ein zweites leitfähiges Material umfassen, und das erste leitfähige Material unterscheidet sich von dem zweiten leitfähigen Material. In einigen Ausführungsformen der Struktur weist das erste leitfähige Material eine größere Austrittsarbeit auf als das zweite leitfähige Material.
  • In einer Ausführungsform umfasst eine Struktur: einen Gatestapel über einer Kanalregion eines Substrats; eine Source-/Drain-Region, die an die Kanalregion angrenzt; eine erste ILD-Schicht über der Source-/Drain-Region und dem Gatestapel; eine erste IMD-Schicht über der ersten ILD-Schicht; ein erstes leitfähiges Merkmal, das sich durch die erste IMD-Schicht und teilweise in die erste ILD-Schicht erstreckt; ein zweites leitfähiges Merkmal, das sich durch die erste IMD-Schicht und teilweise in die erste ILD-Schicht erstreckt; einen Source-/Drain-Kontakt, der sich teilweise in die erste ILD-Schicht erstreckt, wobei der Source-/Drain-Kontakt physisch die Source-/Drain-Region und das erste leitfähige Merkmal kontaktiert; und einen Gatekontakt, der sich teilweise in die erste ILD-Schicht erstreckt, wobei der Gatekontakt physisch den Gatestapel und das zweite leitfähige Merkmal umfasst.
  • In einigen Ausführungsformen der Struktur weist der Source-/Drain-Kontakt eine erste konkave obere Fläche auf, die physisch das erste leitfähige Merkmal kontaktiert, und der Gatekontakt weist eine zweite konkave obere Fläche auf, die physisch das zweite leitfähige Merkmal kontaktiert. In einigen Ausführungsformen umfasst die Struktur ferner: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt ein fortlaufendes leitfähiges Merkmal ist, das sich teilweise in die erste ILD-Schicht und durch die zweite ILD-Schicht erstreckt. In einigen Ausführungsformen umfasst die Struktur ferner: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt umfasst: ein drittes leitfähiges Merkmal, das sich teilweise in die erste ILD-Schicht erstreckt; und ein viertes leitfähiges Merkmal zwischen dem dritten leitfähigen Merkmal und der Source-/Drain-Region, wobei sich das vierte leitfähige Merkmal durch die zweite ILD-Schicht erstreckt. In einigen Ausführungsformen umfasst die Struktur ferner: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt umfasst: ein drittes leitfähiges Merkmal, das sich teilweise in die erste ILD-Schicht und teilweise in die zweite ILD-Schicht erstreckt; und ein viertes leitfähiges Merkmal zwischen dem dritten leitfähigen Merkmal und der Source-/Drain-Region, wobei sich das vierte leitfähige Merkmal teilweise in die zweite ILD-Schicht erstreckt. In einigen Ausführungsformen der Struktur umfassen der Source-/Drain-Kontakt und der Gatekontakt je ein erstes leitfähiges Material, wobei das erste leitfähige Merkmal und das zweite leitfähige Merkmal je ein zweites leitfähiges Material umfassen, und das erste leitfähige Material unterscheidet sich von dem zweiten leitfähigen Material. In einigen Ausführungsformen der Struktur weist das erste leitfähige Material eine größere Austrittsarbeit auf als das zweite leitfähige Material.
  • In einer Ausführungsform umfasst ein Verfahren: Bilden eines Gatestapels über einer Kanalregion eines Substrats; Aufbauen einer Source-/Drain-Region an die Kanalregion angrenzend; Abscheiden einer ersten Zwischenschichtdielektrikumschicht (ILD-Schicht) über der Source-/Drain-Region und dem Gatestapel; Bilden eines Source-/Drain-Kontakts durch die erste ILD-Schicht, wobei der Source-/Drain-Kontakt physisch die Source-/Drain-Region kontaktiert; Bilden eines Gatekontakts durch die erste ILD-Schicht, wobei der Gatekontakt physisch den Gatestapel kontaktiert; Ausschneiden der ersten ILD-Schicht zum Offenlegen einer ersten Seitenwand des Source-/Drain-Kontakts und einer zweiten Seitenwand des Gatekontakts; Bilden eines ersten leitfähigen Merkmals physisch in Kontakt mit der ersten Seitenwand und einer ersten oberen Fläche des Source-/Drain-Kontakts; und Bilden eines zweiten leitfähigen Merkmals physisch in Kontakt mit der zweiten Seitenwand und einer zweiten oberen Fläche des Gatekontakts.
  • In einigen Ausführungsformen des Verfahrens erhöht das Ausschneiden der ersten ILD-Schicht einen offenliegenden Querschnittsbereich des Source-/Drain-Kontakts und einen offenliegenden Querschnittsbereich des Gatekontakts um eine Menge im Bereich von 100 % bis 700 %. In einigen Ausführungsformen umfasst das Verfahren ferner: Abscheiden einer zweiten ILD-Schicht über der Source-/Drain-Region, wobei die erste ILD-Schicht auf der zweiten ILD-Schicht abgeschieden wird, wobei das Bilden des Source-/Drain-Kontakts umfasst: Bilden eines unteren Source-/Drain-Kontakts in der zweiten ILD-Schicht; Ausschneiden der zweiten ILD-Schicht; und Bilden eines oberen Source-/Drain-Kontakts in der ersten ILD-Schicht. In einigen Ausführungsformen umfasst das Verfahren ferner: Abscheiden einer zweiten ILD-Schicht über der Source-/Drain-Region, wobei die erste ILD-Schicht auf der zweiten ILD-Schicht abgeschieden wird, wobei das Bilden des Source-/Drain-Kontakts umfasst: Bilden eines unteren Source-/Drain-Kontakts in der zweiten ILD-Schicht; Ausschneiden der unteren Source-/Drain-Kontakts; und Bilden eines oberen Source-/Drain-Kontakts in der ersten ILD-Schicht. In einigen Ausführungsformen umfasst das Verfahren ferner: Abscheiden einer zweiten ILD-Schicht über der Source-/Drain-Region, wobei die erste ILD-Schicht auf der zweiten ILD-Schicht abgeschieden wird, wobei das Bilden des Source-/Drain-Kontakts umfasst: Bilden eines fortlaufenden leitenden Merkmals durch die erste ILD-Schicht und die zweite ILD-Schicht.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.

Claims (20)

  1. Struktur, umfassend: einen Gatestapel über einer Kanalregion eines Substrats; eine Source-/Drain-Region, die an die Kanalregion angrenzt eine erste Zwischenschichtdielektrikumschicht (ILD-Schicht) über der Source-/Drain-Region und dem Gatestapel; eine erste Zwischenmetalldielektriumschicht (IMD-Schicht) über der ersten ILD-Schicht; ein erstes leitfähiges Merkmal, das sich durch die erste IMD-Schicht erstreckt; ein zweites leitfähiges Merkmal, das sich durch die erste IMD-Schicht erstreckt; einen Source-/Drain-Kontakt, der sich durch die erste ILD-Schicht und teilweise in das erste leitfähige Merkmal erstreckt, wobei der Source-/Drain-Kontakt physisch die Source-/Drain-Region und das erste leitfähige Merkmal kontaktiert; und einen Gatekontakt, der sich durch die erste ILD-Schicht und teilweise in das zweite leitfähige Merkmal erstreckt, wobei der Gatekontakt physisch den Gatestapel und das zweite leitfähige Merkmal umfasst.
  2. Struktur nach Anspruch 1, wobei der Source-/Drain-Kontakt eine erste konvexe obere Fläche aufweist, die physisch das erste leitfähige Merkmal kontaktiert, und der Gatekontakt eine zweite konvexe obere Fläche aufweist, die physisch das zweite leitfähige Merkmal kontaktiert.
  3. Struktur nach Anspruch 1 oder 2, wobei der Source-/Drain-Kontakt erste Seitenwände und eine erste flache obere Fläche aufweist, die jeweils physisch das erste leitfähige Merkmal kontaktieren, und der Gatekontakt zweite Seitenwände und eine zweite flache obere Fläche aufweist, die jeweils physisch das zweite leitfähige Merkmal kontaktiert.
  4. Struktur nach einem der vorhergehenden Ansprüche 1 bis 3 ferner umfassend: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt ein fortlaufendes leitfähiges Merkmal ist, das sich durch die erste ILD-Schicht, durch die zweite ILD-Schicht und teilweise in das erste leitfähige Merkmal erstreckt.
  5. Struktur nach einem der vorhergehenden Ansprüche 1 bis 3 ferner umfassend: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt umfasst: ein drittes leitfähiges Merkmal, das sich durch die erste ILD-Schicht und teilweise in das erste leitfähige Merkmal erstreckt; und ein viertes leitfähiges Merkmal zwischen dem dritten leitfähigen Merkmal und der Source-/Drain-Region, wobei sich das vierte leitfähige Merkmal durch die zweite ILD-Schicht erstreckt.
  6. Struktur nach einem der vorhergehenden Ansprüche 1 bis 3 ferner umfassend: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt umfasst: ein drittes leitfähiges Merkmal, das sich durch die erste ILD-Schicht und teilweise in das erste leitfähige Merkmal erstreckt; und ein viertes leitfähiges Merkmal zwischen dem dritten leitfähigen Merkmal und der Source-/Drain-Region, wobei sich das vierte leitfähige Merkmal durch die zweite ILD-Schicht und teilweise in das dritte leitfähige Merkmal erstreckt.
  7. Struktur nach einem der vorhergehenden Ansprüche, wobei der Source-/Drain-Kontakt und der Gatekontakt je ein erstes leitfähiges Material umfassen, wobei das erste leitfähige Merkmal und das zweite leitfähige Merkmal je ein zweites leitfähiges Material umfassen, und sich das erste leitfähige Material von dem zweiten leitfähigen Material unterscheidet.
  8. Struktur nach Anspruch 7, wobei das erste leitfähige Material eine größere Austrittsarbeit aufweist als das zweite leitfähige Material.
  9. Struktur, umfassend: einen Gatestapel über einer Kanalregion eines Substrats; eine Source-/Drain-Region, die an die Kanalregion angrenzt; eine erste Zwischenschichtdielektrikumschicht (ILD-Schicht) über der Source-/Drain-Region und dem Gatestapel; eine erste Zwischenmetalldielektrikumschicht (IMD-Schicht) über der ersten ILD-Schicht; ein erstes leitfähiges Merkmal, das sich durch die erste IMD-Schicht und teilweise in die erste ILD-Schicht erstreckt; ein zweites leitfähiges Merkmal, das sich durch die erste IMD-Schicht und teilweise in die erste ILD-Schicht erstreckt; einen Source-/Drain-Kontakt, der sich teilweise in die erste ILD-Schicht erstreckt, wobei der Source-/Drain-Kontakt physisch die Source-/Drain-Region und das erste leitfähige Merkmal kontaktiert; und einen Gatekontakt, der sich teilweise in die erste ILD-Schicht erstreckt, wobei der Gatekontakt physisch den Gatestapel und das zweite leitfähige Merkmal umfasst.
  10. Struktur nach Anspruch 9, wobei der Source-/Drain-Kontakt eine erste konkave obere Fläche aufweist, die physisch das erste leitfähige Merkmal kontaktiert, und der Gatekontakt eine zweite konkave obere Fläche aufweist, die physisch das zweite leitfähige Merkmal kontaktiert.
  11. Struktur nach Anspruch 9 oder 10, ferner umfassend: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt ein fortlaufendes leitfähiges Merkmal ist, das sich teilweise in die erste ILD-Schicht und durch die zweite ILD-Schicht erstreckt.
  12. Struktur nach einem der vorhergehenden Ansprüche 9 bis 11 ferner umfassend: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt umfasst: ein drittes leitfähiges Merkmal, das sich teilweise in das erste ILD-Schicht erstreckt; und ein viertes leitfähiges Merkmal zwischen dem dritten leitfähigen Merkmal und der Source-/Drain-Region, wobei sich das vierte leitfähige Merkmal durch die zweite ILD-Schicht erstreckt.
  13. Struktur nach einem der vorhergehenden Ansprüche 9 bis 11 ferner umfassend: eine zweite ILD-Schicht zwischen der Source-/Drain-Region und der ersten ILD-Schicht, wobei der Source-/Drain-Kontakt umfasst: ein drittes leitfähiges Merkmal, das sich teilweise in die erste ILD-Schicht und teilweise in die zweite ILD-Schicht erstreckt; und ein viertes leitfähiges Merkmal zwischen dem dritten leitfähigen Merkmal und der Source-/Drain-Region, wobei sich das vierte leitfähige Merkmal teilweise in die zweite ILD-Schicht erstreckt.
  14. Struktur nach einem der vorhergehenden Ansprüche 9 bis 13, wobei der Source-/Drain-Kontakt und der Gatekontakt je ein erstes leitfähiges Material umfassen, wobei das erste leitfähige Merkmal und das zweite leitfähige Merkmal je ein zweites leitfähiges Material umfassen, und sich das erste leitfähige Material von dem zweiten leitfähigen Material unterscheidet.
  15. Struktur nach Anspruch 14, wobei das erste leitfähige Material eine größere Austrittsarbeit aufweist als das zweite leitfähige Material.
  16. Verfahren, umfassend: Bilden eines Gatestapels über einer Kanalregion eines Substrats; Aufbauen einer Source-/Drain-Region an die Kanalregion angrenzend; Abscheiden einer ersten Zwischenschichtdielektrikumschicht (ILD-Schicht) über der Source-/Drain-Region und dem Gatestapel; Bilden eines Source-/Drain-Kontakts durch die erste ILD-Schicht, wobei der Source-/Drain-Kontakt physisch die Source-/Drain-Region kontaktiert; Bilden eines Gatekontakts durch die erste ILD-Schicht, wobei der Gatekontakt physisch den Gatestapel kontaktiert; Ausschneiden der ersten ILD-Schicht zum Offenlegen einer ersten Seitenwand des Source-/Drain-Kontakts und einer zweiten Seitenwand des Gatekontakts; Bilden eines ersten leitfähigen Merkmals physisch in Kontakt mit der ersten Seitenwand und einer ersten oberen Fläche des Source-/Drain-Kontakts; und Bilden eines zweiten leitfähigen Merkmals physisch in Kontakt mit der zweiten Seitenwand und einer zweiten oberen Fläche des Gatekontakts.
  17. Verfahren nach Anspruch 16, wobei das Ausschneiden der ersten ILD-Schicht einen offenliegenden Querschnittsbereich des Source-/Drain-Kontakts und einen offenliegenden Querschnittsbereich des Gatekontakts um eine Menge im Bereich von 100 % bis 700 % erhöht.
  18. Verfahren nach Anspruch 16 oder 15, ferner umfassend: Abscheiden einer zweiten ILD-Schicht über der Source-/Drain-Region, wobei die erste ILD-Schicht auf der zweiten ILD-Schicht abgeschieden wird, wobei das Bilden des Source-/Drain-Kontakts umfasst: Bilden eines unteren Source-/Drain-Kontakts in der zweiten ILD-Schicht; Ausschneiden der zweiten ILD-Schicht; und Bilden eines oberen Source-/Drain-Kontakts in der ersten ILD-Schicht.
  19. Verfahren aus einem der vorhergehenden Ansprüche 16 bis 18, ferner umfassend: Abscheiden einer zweiten ILD-Schicht über der Source-/Drain-Region, wobei die erste ILD-Schicht auf der zweiten ILD-Schicht abgeschieden wird, wobei das Bilden des Source-/Drain-Kontakts umfasst: Bilden eines unteren Source-/Drain-Kontakts in der zweiten ILD-Schicht; Ausschneiden des unteren Source-/Drain-Kontakts; und Bilden eines oberen Source-/Drain-Kontakts in der ersten ILD-Schicht.
  20. Verfahren aus einem der vorhergehenden Ansprüche 16 bis 18, ferner umfassend: Abscheiden einer zweiten ILD-Schicht über der Source-/Drain-Region, wobei die erste ILD-Schicht auf der zweiten ILD-Schicht abgeschieden wird, wobei das Bilden des Source-/Drain-Kontakts umfasst: Bilden eines fortlaufenden leitfähigen Merkmals durch die erste ILD-Schicht und die zweite ILD-Schicht.
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