DE102020119171B3 - Halbleitervorrichtung und verfahren - Google Patents

Halbleitervorrichtung und verfahren Download PDF

Info

Publication number
DE102020119171B3
DE102020119171B3 DE102020119171.5A DE102020119171A DE102020119171B3 DE 102020119171 B3 DE102020119171 B3 DE 102020119171B3 DE 102020119171 A DE102020119171 A DE 102020119171A DE 102020119171 B3 DE102020119171 B3 DE 102020119171B3
Authority
DE
Germany
Prior art keywords
source
drain
drain contact
layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102020119171.5A
Other languages
English (en)
Inventor
Yu-Lien Huang
Guan-Ren Wang
Ching-Feng Fu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of DE102020119171B3 publication Critical patent/DE102020119171B3/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

Bei einer Ausführungsform weist eine Vorrichtung einen ersten Source/Drain-Bereich; einen zweiten Source/Drain-Bereich; eine dielektrische Zwischenschicht (ILD-Schicht) über dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich; einen ersten Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der erste Source/Drain-Kontakt an den ersten Source/Drain-Bereich angeschlossen ist; einen zweiten Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der zweite Source/Drain-Kontakt an den zweiten Source/Drain-Bereich angeschlossen ist; und ein Isolationsmerkmal zwischen dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt, wobei das Isolationsmerkmal eine dielektrische Verkleidung und einen Hohlraum aufweist, wobei die dielektrische Verkleidung den Hohlraum umgibt, auf.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen wie etwa zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten verwendet. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden von isolierenden oder dielektrischen Schichten, leitenden Schichten und Halbleiterschichten aus Materialien über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung der Lithographie, um darauf Schaltungskomponenten und -elemente zu bilden, hergestellt.
  • Die Halbleiterindustrie verbessert die Integrationsdichte der verschiedenen elektronischen Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch ständige Verkleinerungen bei der Mindestmerkmalsgröße weiter, was eine Integration von mehr Komponenten auf einer gegebenen Fläche gestattet. Doch wenn die Mindestmerkmalsgrößen verkleinert werden, treten zusätzliche Probleme auf, die angegangen werden sollten.
    Die Druckschrift US 2015 / 0 380 305 A1 beschreibt ein Halbleiterbauteil mit einem Isolationsmerkmal zwischen zwei Drain/Sourcekontakten und über einer ILD-Schicht und einer Ätzstoppschicht.
    Die Druckschrift US 2019 / 0 157 387 A1 beschreibt ein Halbleiterbauteil mit einem Isolationsmerkmal zwischen Gatesegmenten, das einen Hohlraum aufweisen kann.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erklärung willkürlich vergrößert oder verkleinert sein.
    • 1 stellt ein Beispiel für einen FinFET nach einigen Ausführungsformen in einer dreidimensionalen Ansicht dar.
    • 2, 3, 4, 5 und 6 sind dreidimensionale Ansichten von Zwischenstadien bei der Herstellung von FinFETs nach einigen Ausführungsformen.
    • 7A, 7B, 7C, 7D, 8A, 8B, 9A, 9B, 10A, 10B, 11A und 11B sind Schnittansichten von weiteren Zwischenstadien bei der Herstellung von FinFETs nach einigen Ausführungsformen.
    • 12A, 12B, 12C, 12D, 12E und 12F sind Schnittansichten von weiteren Zwischenstadien bei der Herstellung von FinFETs nach einigen Ausführungsformen.
    • 13A, 13B, 13C und 13D sind Schnittansichten von weiteren Zwischenstadien bei der Herstellung von FinFETs nach einigen anderen Ausführungsformen.
    • 14A, 14B, 14C, 14D und 14E sind Schnittansichten von FinFETs nach einigen anderen Ausführungsformen.
    • 15A, 15B, 15C und 15D sind Schnittansichten von weiteren Zwischenstadien bei der Herstellung von FinFETs nach einigen anderen Ausführungsformen.
    • 16A, 16B, 16C und 16D sind Schnittansichten von FinFETs nach einigen anderen Ausführungsformen.
    • 17A, 17B, 17C und 17D sind Schnittansichten von FinFETs nach einigen anderen Ausführungsformen.
    • 18 ist ein Schaltbild einer SRAM-Zelle.
    • 19 ist eine Draufsicht auf eine Halbleitervorrichtung nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Erfindung. Nachstehend sind spezifische Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in einem direkten Kontakt gebildet werden, und auch Ausführungsformen umfassen, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in einem direkten Kontakt stehen. Zudem können in der vorliegenden Offenbarung Bezugszeichen und/oder -buchstaben bei den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Aufbauten vor.
  • Ferner können räumlich bezogene Ausdrücke wie etwa „darunter“, „unterhalb“, „unter“, „darüber“, „über“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die in den Figuren dargestellte Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben. Die räumlich bezogenen Ausdrücke sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung in Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht sein oder sich in anderen Ausrichtungen befinden), und die hier verwendeten räumlich bezogenen Ausdrücke können ebenfalls entsprechend interpretiert werden.
  • Nach einigen Ausführungsformen werden Source/Drain-Kontakte so gebildet, dass sie durch Isolationsmerkmale getrennt sind. Die Isolationsmerkmale weisen einen Hohlraum auf, wodurch den Isolationsmerkmalen eine relativ niedrige Dielektrizitätskonstante verliehen wird. Dadurch kann zwischen den Source/Drain-Kontakten ein hohes Maß an elektrischer Isolierung erreicht werden, was die Leistungsfähigkeit der FinFETs erhöht. Bei einigen Ausführungsformen werden die Isolationsmerkmale in einem „Cut-Last“-Prozess gebildet, wobei zunächst ein gemeinsamer Source/Drain-Kontakt zu mehreren FinFETs gebildet wird, der gemeinsame Source/Drain-Kontakt in mehrere Source/Drain-Kontakte getrennt wird, und die Isolationsmerkmale zwischen den getrennten Source/Drain-Kontakten gebildet werden. Bei einigen Ausführungsformen werden die Isolationsmerkmale in einem „Cut-First“-Prozess gebildet, wobei zunächst die Isolationsmerkmale gebildet werden und dann getrennte Source/Drain-Kontakte neben den Isolationsmerkmalen gebildet werden.
  • 1 stellt ein Beispiel für vereinfachte Finnen-Feldeffekttransistoren (FinFETs) nach einigen Ausführungsformen in einer dreidimensionalen Ansicht dar. Einige andere Merkmale der FinFETs (nachstehend besprochen) wurden zugunsten einer klaren Darstellung weggelassen. Die dargestellten FinFETs können elektrisch auf eine solche Weise gekoppelt werden, dass sie zum Beispiel als ein Transistor oder mehrere Transistoren wie etwa vier Transistoren arbeiten.
  • Die FinFETs weisen Finnen 62 auf, die sich von einem Substrat 50 erstrecken. Über dem Substrat sind flache Grabenisolationsbereiche (shallow trench isolation regions, STI regions) 64 abgeschieden, und die Finnen 62 ragen zwischen benachbarten STI-Bereichen 64 über diese hinaus. Obwohl die STI-Bereiche 64 als von dem Substrat 50 getrennt beschrieben/dargestellt sind, kann der in diesem Dokument verwendete Ausdruck „Substrat“ so verwendet werden, dass er sich nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat einschließlich der Isolationsbereiche bezieht. Und obwohl die Finnen 62 als einzelnes fortlaufendes Material des Substrats 50 dargestellt sind, können die Finnen 62 und/oder kann das Substrat 50 ein einzelnes Material oder mehrere Materialien aufweisen. In diesem Kontext beziehen sich die Finnen 62 auf die Abschnitte, die sich zwischen den benachbarten STI-Bereichen 64 erstrecken.
  • Über Kanalbereichen der Finnen 62 befinden sich Gate-Strukturen 90. Die Gate-Strukturen 90 weisen Gate-Dielektrika 92 und Gate-Elektroden 94 auf. Die Gate-Dielektrika 92 befinden sich entlang der Seitenwände und über oberen Flächen der Finnen 62, und die Gate-Elektroden 94 befinden sich über den Gate-Dielektrika 92. An entgegengesetzten Seiten der Finnen 62 in Bezug auf die Gate-Dielektrika 92 und die Gate-Elektroden 94 befinden sich Source/Drain-Bereiche 84. Gate-Abstandshalter 80 trennen die Source/Drain-Bereiche 84 von den Gate-Strukturen 90. Bei Ausführungsformen, bei denen mehrere Transistoren gebildet werden, können verschiedene Transistoren die Source/Drain-Bereiche 84 gemeinsam verwenden. Bei Ausführungsformen, bei denen ein einzelner Transistor aus mehreren Finnen 62 gebildet wird, können benachbarte Source/Drain-Bereiche 84 elektrisch gekoppelt werden, zum Beispiel durch Verschmelzen der Source/Drain-Bereiche 84 durch epitaktisches Wachstum oder durch Koppeln der Source/Drain-Bereiche 84 durch einen gleichen Source/Drain-Kontakt. Über den Source/Drain-Bereichen 84 und/oder den Gate-Elektroden 80 befinden sich eine oder mehrere dielektrische Zwischenschichten (inter-layer dielectric layers, ILD-Schichten) (nachstehend näher besprochen), wodurch Kontakte (nachstehend näher besprochen) zu den Source/Drain-Bereichen 84 und den Gate-Elektroden 94 gebildet werden.
  • 1 stellt ferner mehrere Referenzquerschnitte dar. Ein Querschnitt A-A verläuft entlang einer Längsachse einer Finne 62 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source/Drain-Bereichen 84 eines FinFET. Ein Querschnitt B-B verläuft rechtwinkelig zu dem Querschnitt A-A und entlang einer Längsachse einer Gate-Elektrode 94. Ein Querschnitt C-C verläuft rechtwinkelig zu dem Querschnitt A-A und erstreckt sich durch Source/Drain-Bereiche 84 der FinFETs. Nachstehende Figuren nehmen der Klarheit wegen auf diese Referenzquerschnitte Bezug.
  • Einige in diesem Dokument besprochene Ausführungsformen werden im Kontext von FinFETs, die unter Verwendung eines Gate-Last-Prozesses gebildet werden, besprochen. Bei anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Außerdem betrachten einige Ausführungsformen Aspekte, die bei flachen Vorrichtungen wie etwa flachen FETs verwendet werden.
  • 2 bis 6 sind dreidimensionale Ansichten von Zwischenstadien bei der Herstellung von FinFETs nach einigen Ausführungsformen. 2 bis 6 zeigen eine der Ansicht von 1 ähnliche dreidimensionale Ansicht, außer dass drei Gate-Strukturen gezeigt sind.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat wie etwa ein Volumenhalbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (Semiconductor-on-Isolator Substrate, SOI Substrate) oder dergleichen sein, das dotiert (z.B. mit einem p- oder n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer wie etwa ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (Buried-Oxide-Schicht, BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Andere Substrate wie etwa ein mehrschichtiges oder ein Gradientensubstrat können ebenfalls benutzt werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; ein Legierungshalbleiter, der Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid enthält; oder Kombinationen davon enthalten.
  • Das Substrat 50 weist einen Bereich 50N und einen Bereich 50P auf. Der Bereich 50N kann zur Bildung von n-Vorrichtungen wie etwa NMOS-Transistoren, z.B. n-FinFETs, dienen. Der Bereich 50P kann zur Bildung von p-Vorrichtungen wie etwa PMOS-Transistoren, z.B. p-FinFETs, dienen. Der Bereich 50N kann physisch von dem Bereich 50P getrennt sein, und zwischen dem Bereich 50N und dem Bereich 50P kann jede beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) angeordnet werden.
  • Auf dem Substrat 50 wird dann eine dielektrische Schicht 52 gebildet. Wie nachstehend näher besprochen wird die dielektrische Schicht 52 strukturiert werden, um STI-Bereiche zu bilden. Die dielektrische Schicht 52 kann aus einem Oxid wie etwa Siliziumoxid, einem Nitrid wie etwa Siliziumnitrid, dergleichen oder einer Kombination davon gebildet werden, und kann durch eine chemische Abscheidung aus der Dampfphase (chemical vapor deposition CVD), eine chemische Abscheidung aus der Dampfphase mit hochdichtem Plasma (high density plasma chemical vapor deposition, HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und eine spätere Härtung, um sie in ein anderes Material wie etwa ein Oxid umzuwandeln), dergleichen oder eine Kombination davon gebildet werden. Es können andere Isolationsmaterialien, die durch jeden beliebigen annehmbaren Prozess gebildet werden, verwendet werden. Bei einer Ausführungsform ist die dielektrische Schicht 52 eine Schicht aus Siliziumoxid, die durch einen FCVD-Prozess gebildet wurde. Obwohl die dielektrische Schicht 52 als eine Einzelschicht dargestellt ist, können einige Ausführungsformen mehrere Schichten benutzen. Zum Beispiel weist die dielektrische Schicht 52 bei einigen Ausführungsformen eine Verkleidungs-Unterschicht und eine Füllmaterial-Unterschicht auf. Die Verkleidungs-Unterschicht kann zuerst entlang der oberen Fläche des Substrats 50 gebildet werden, und die Füllmaterial-Unterschicht kann über der Verkleidungs-Unterschicht gebildet werden. Bei einigen Ausführungsformen wird die Verkleidungs-Unterschicht aus einem Nitrid wie etwa Siliziumnitrid gebildet, und wird die Füllmaterial-Unterschicht aus einem Oxid wie etwa Siliziumoxid gebildet.
  • Dann wird auf der dielektrischen Schicht 52 eine Ätzstoppschicht 54 gebildet. Die Ätzstoppschicht 54 wird aus einem dielektrischen Material mit einer anderen Ätzrate als das Material einer anschließend gebildeten ILD (nachstehend näher besprochen) gebildet. Zum Beispiel kann die Ätzstoppschicht 54 aus Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid oder dergleichen gebildet wurden und durch eine CVD, eine Atomlagenabscheidung (atomic layer deposition, ALD) oder dergleichen abgeschieden werden. Bei einer Ausführungsform wird die Ätzstoppschicht 54 aus Siliziumnitrid gebildet.
  • Dann wird auf der Ätzstoppschicht 54 eine dielektrische Schicht 56 gebildet. Die dielektrische Schicht 56 kann aus einem Material gebildet werden, das aus der Gruppe von Kandidatenmaterialien für die dielektrische Schicht 52 gewählt wird, und kann unter Verwendung eines Verfahrens, das aus der Gruppe von Kandidatenverfahren für die Bildung der dielektrischen Schicht 52 gewählt wird, gebildet werden. Die dielektrischen Schichten 52, 56 können aus dem gleichen Material gebildet werden oder können andere Materialien aufweisen. Bei einer Ausführungsform ist die dielektrische Schicht 56 eine Schicht aus Siliziumoxid, die durch einen FCVD-Prozess gebildet wurde.
  • Nach dem Bilden der dielektrischen Schicht 52 und/oder der dielektrischen Schicht 56 werden ein oder mehr Temperprozesse durchgeführt. Bei einigen Ausführungsformen wird nach dem Abscheiden der dielektrischen Schicht 52 ein erster Temperprozess durchgeführt und nach dem Abscheiden der dielektrischen Schicht 56 ein zweiter Temperprozess durchgeführt. Bei einigen Ausführungsformen wird nach dem Abscheiden beider dielektrischer Schichten 52, 56 und der Ätzstoppschicht 54 ein einzelner Temperprozess durchgeführt und werden zwischen dem Abscheiden der dielektrischen Schicht 52 und dem Abscheiden der dielektrischen Schicht 56 keine Temperprozesse durchgeführt. Der Temperprozess verdichtet (die Temperprozesse verdichten) die dielektrischen Schichten 52, 56. Dann kann die dielektrische Schicht 56 planarisiert werden. Bei einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, irgendeine Kombination davon oder dergleichen benutzt werden.
  • In 3 werden die dielektrischen Schichten 52, 56 und die Ätzstoppschicht 54 strukturiert, um Gräben 58 zu bilden, die das Substrat 50 freilegen. Die Gräben 58 können unter Verwendung annehmbarer Photolithographie- und Ätztechniken wie etwa durch einen oder mehrere Ätzprozesse strukturiert werden. Das Ätzen kann jeder beliebige annehmbare Ätzprozess sein, wie etwa ein reaktives Ionenätzen (reactive ion etch, RIE) oder dergleichen. Das Ätzen kann anisotrop sein. Bei einigen Ausführungsformen wird das Ätzen mit einem Gas, das das Material beider dielektrischer Schichten 52, 56 (z.B. Siliziumoxid) wie auch das Material der Ätzstoppschicht 54 (z.B. Siliziumnitrid) ätzen kann, wie etwa einem fluorhaltigen Gas wie Tetrafluormethan (CF4), Fluoroform (CHF3), Fluormethan (CH3F), Octafluorcyclopenten (C5F8), Octafluorcyclobutan (C4F8), Kombinationen davon, oder dergleichen durchgeführt. Bei einigen Ausführungsformen können die dielektrischen Schichten 52, 56 und die Ätzstoppschicht 54 jeweils durch ein unterschiedliches Ätzen strukturiert werden.
  • In 4 werden in den Gräben 58 epitaktische Strukturen 60 gebildet. Die epitaktischen Strukturen 60 werden aus einem Halbleitermaterial gebildet. Bei einigen Ausführungsformen kann das Halbleitermaterial der epitaktischen Strukturen 60 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid enthält; oder Kombinationen davon enthalten. Die epitaktischen Strukturen 60 können aus dem gleichen Material wie das Substrat 50 gebildet werden oder können andere Materialien als das Substrat 50 aufweisen.
  • Die epitaktischen Strukturen 60 werden durch einen Epitaxiewachstumsprozess gebildet. Zum Beispiel können in den Gräben 58 homoepitaktische Strukturen epitaktisch gezüchtet werden. Zudem können bei einigen Ausführungsformen heteroepitaktische Strukturen für die epitaktischen Strukturen 60 verwendet werden. Zum Beispiel können die epitaktischen Strukturen 60 vertieft werden und kann über den vertieften epitaktischen Strukturen 60 ein Material, das sich von den epitaktischen Strukturen 60 unterscheidet, epitaktisch gezüchtet werden. Bei solchen Ausführungsformen weisen die endgültigen epitaktischen Strukturen 60 das vertiefte Material wie auch das über dem vertieften Material angeordnete epitaktisch gewachsene Material auf. Bei noch einer weiteren Ausführungsform können in den Gräben 58 unter Verwendung eines Materials, das sich von dem Substrat 50 unterscheidet, heteroepitaktische Strukturen epitaktisch gezüchtet werden. Bei einigen Ausführungsformen können die epitaktisch gewachsenen Materialien während des Wachstums in situ dotiert werden, wodurch Implantationen im Vor- und Nachhinein vermieden werden können, obwohl eine in-situ- und eine Implantationsdotierung gemeinsam verwendet werden können.
  • Und ferner kann es vorteilhaft sein, in dem Bereich 50N (z.B. dem NMOS-Bereich) epitaktisch ein Material zu züchten, das sich von dem Material in dem Bereich 50P (z.B. dem PMOS-Bereich) unterscheidet. Bei verschiedenen Ausführungsformen können die oberen Abschnitte der epitaktischen Strukturen 60 aus Siliziumgermanium (SixGe1-x, wobei x in dem Bereich von o bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem I-VI-Verbindungshalbleiter oder dergleichen gebildet werden. Zum Beispiel umfassen die verfügbaren Materialien für die Bildung eines III-V-Halbleiters Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid oder dergleichen, sind aber nicht darauf beschränkt.
  • In 5 wird die dielektrische Schicht 56 beseitigt. Die dielektrische Schicht 56 kann unter Verwendung eines annehmbaren Ätzprozesses wie etwa eines, der in Bezug auf das Material der dielektrischen Schicht 56 selektiv ist (z.B. das Material der dielektrischen Schicht 56 mit einer höheren Rate als das Material der Ätzstoppschicht 54 und der epitaktischen Strukturen 60 ätzt) beseitigt werden. Der Ätzprozess, der verwendet wird, um die dielektrische Schicht 56 zu beseitigen, kann sich von dem Ätzprozess, der verwendet wird, um die Gräben 58 zu bilden, unterscheiden (wird z.B. mit unterschiedlichen Ätzparametern, unterschiedlichen Ätzmitteln und/oder einer anderen Art von Ätzung als dieser durchgeführt). Bei einigen Ausführungsformen wird die dielektrische Schicht 56 durch ein anisotropes Trockenätzen unter Verwendung von, zum Beispiel, Tetrafluormethan (CF4), Fluoroform (CHF3) oder dergleichen beseitigt. Die Ätzstoppschicht 54 hält das Ätzen an und schützt dadurch die dielektrische Schicht 52. Nach dem Ätzen bilden die verbliebenen Bereiche der dielektrischen Schicht 52 STI-Bereiche 64 und springen die epitaktischen Strukturen 60 (siehe 4) zwischen benachbarten Abschnitten der STI-Bereiche 64 und benachbarten Abschnitte der Ätzstoppschicht 54 vor, um Finnen 62 zu bilden. Die Finnen 62 sind Halbleiterstreifen.
  • Die Finnen können durch jedes beliebige geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse einschließlich doppelt strukturierender oder mehrfach strukturierender Prozesse strukturiert werden. Im Allgemeinen kombinieren doppelt strukturierende oder mehrfach strukturierende Prozesse einen Photolithographie- und einen selbstausrichtenden Prozess, was gestattet, dass Strukturen geschaffen werden, die zum Beispiel kleinere Schrittlängen aufweisen, als andernfalls unter Verwendung eines einzelnen direkten Photolithographieprozesses erhalten werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Entlang der strukturierten Opferschicht werden unter Verwendung eines selbstausrichtenden Prozesses Abstandshalter gebildet. Dann wird die Opferschicht beseitigt und können dann die verbliebenen Abstandshalter verwendet werden, um die Finnen zu strukturieren. Zum Beispiel können die Abstandshalter verwendet werden, um die Gräben 58, in denen die Finnen 62 gebildet sind, zu strukturieren.
  • Ferner können in den Finnen 62 und/oder in dem Substrat 50 passende Senken gebildet werden. Bei einigen Ausführungsformen kann in dem Bereich 50N eine P-Senke gebildet werden und in dem Bereich 50P eine N-Senke gebildet werden. Bei einigen Ausführungsformen wird sowohl in dem Bereich 50N als auch in dem Bereich 50P eine P-Senke oder eine N-Senke gebildet.
  • Bei Ausführungsformen mit unterschiedlichen Senkenarten können die verschiedenen Implantationsschritte für den Bereich 50N und den Bereich 50P unter Verwendung eines Photoresists oder anderer Masken erreicht werden. Zum Beispiel kann ein Photoresist über den Finnen 62 und den STI-Bereichen 64 in dem Bereich 50N gebildet werden. Das Photoresist wird strukturiert, um den Bereich 50P des Substrats 50 wie etwa einen PMOS-Bereich freizulegen. Das Photoresist kann unter Verwendung einer Aufschleudertechnik gebildet werden und unter Verwendung annehmbarer Photolithographietechniken strukturiert werden. Nachdem das Photoresist strukturiert wurde, wird in dem Bereich 50P eine n-Dotierstoffimplantation durchgeführt und kann das Photoresist als Maske wirken, um im Wesentlichen zu verhindern, dass n-Dotierstoffe in den Bereich 50N wie etwa einen NMOS-Bereich implantiert werden. Die n-Dotierstoffe können Phosphor, Arsen, Antimon oder dergleichen sein und können in dem Bereich bis zu einer Konzentration gleich oder weniger als 1018 cm-3 wie etwa in dem Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3 implantiert werden. Nach der Implantation wird das Photoresist beseitigt, etwa durch einen annehmbaren Veraschungsprozess.
  • Im Anschluss an die Implantation in dem Bereich 50P wird in dem Bereich 50P ein Photoresist über den Finnen 62 und den STI-Bereichen 64 gebildet. Das Photoresist wird strukturiert, um den Bereich 50N des Substrats wie etwa den NMOS-Bereich freizulegen. Das Photoresist kann unter Verwendung einer Aufschleudertechnik gebildet werden und unter Verwendung annehmbarer Photolithographietechniken strukturiert werden. Nachdem das Photoresist strukturiert wurde, kann in dem Bereich 50N eine p-Dotierstoffimplantation durchgeführt werden und kann das Photoresist als Maske wirken, um im Wesentlichen zu verhindern, dass p-Dotierstoffe in den Bereich 50P wie etwa einen PMOS-Bereich implantiert werden. Die p-Dotierstoffe können Bor, Borfluorid, Indium oder dergleichen sein und können in dem Bereich bis zu einer Konzentration gleich oder weniger als 1018 cm-3 wie etwa in dem Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3 implantiert werden. Nach der Implantation kann das Photoresist beseitigt werden, etwa durch einen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des Bereichs 50N und des Bereichs 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu reparieren und den p- und/oder den n-Dotierstoff, der oder die implantiert wurde(n), zu aktivieren. Bei einigen Ausführungsformen können die gezüchteten Materialien der Finnen 62 während des Wachstums in situ dotiert werden, wodurch die Implantationen vermieden werden können, obwohl eine in-situ- und eine Implantationsdotierung gemeinsam verwendet werden können.
  • In 6 werden über den Finnen 62 Dummy-Dielektrika 70 gebildet und über den Dummy-Dielektrika 70 Dummy-Gates 72 gebildet. Die Dummy-Dielektrika 70 und die Dummy-Gates 72 können gemeinsam als „Dummy-Gate-Stapel“ bezeichnet werden, wobei jeder Dummy-Gate-Stapel ein Dummy-Dielektrikum 70 und ein Dummy-Gate 72 aufweist. Die Dummy-Gate-Stapel erstrecken sich entlang von Seitenwänden der Finnen 62. Die Dummy-Dielektrika 70 können mit der Ätzstoppschicht 54, einschließlich Abschnitten der Ätzstoppschicht 54 zwischen einzelnen Finnen 62 und Abschnitten der Ätzstoppschicht 54 zwischen Gruppen der Finnen 62, z.B. zwischen dem Bereich 50N und dem Bereich 50P, in Kontakt stehen.
  • Als ein Beispiel für die Bildung der Dummy-Dielektrika 70 und der Dummy-Gates 72 wird auf den Finnen 62 eine dielektrische Dummy-Schicht gebildet. Die dielektrische Dummy-Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann nach annehmbaren Techniken abgeschieden oder thermisch gezüchtet werden. Über der dielektrischen Dummy-Schicht wird eine Dummy-Gate-Schicht gebildet, und über der Dummy-Gate-Schicht wird eine Maskenschicht gebildet. Die Dummy-Gate-Schicht kann über der dielektrischen Dummy-Schicht abgeschieden und dann, etwa durch ein CMP, planarisiert werden. Die Maskenschicht kann über der Dummy-Gate-Schicht abgeschieden werden. Die Dummy-Gate-Schicht kann ein leitendes oder ein nichtleitendes Material sein, und kann aus einer Gruppe, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilicide, Metalloxide und Metalle umfasst, gewählt werden. Die Dummy-Gate-Schicht kann durch eine physikalische Abscheidung aus der Dampfphase (physical vapor deposition, PVD), eine CVD, eine Sputterabscheidung oder andere Techniken, die in der Technik bekannt sind und benutzt werden, um das gewählte Material abzuscheiden, abgeschieden werden. Die Dummy-Gate-Schicht kann aus anderen Materialen, die eine hohe Ätzselektivität von dem Ätzen der Ätzstoppschicht 54 aufweisen, hergestellt werden. Die Maskenschicht kann zum Beispiel Siliziumnitrid, Siliziumoxinitrid oder dergleichen enthalten. Bei diesem Beispiel werden eine einzelne Dummy-Gate-Schicht und eine einzelne Maskenschicht über den Bereich 50N und den Bereich 50P hinweg gebildet. Die Maskenschicht wird dann unter Verwendung annehmbarer Photolithographie- und Ätztechniken strukturiert, um Masken 74 zu bilden. Dann wird die Struktur der Masken 74 durch eine annehmbare Ätztechnik zu der Dummy-Gate-Schicht übertragen, um die Dummy-Gates 72 zu bilden. Die Struktur der Masken 74 kann optional weiter zu der dielektrischen Dummy-Schicht übertragen werden, um die Dummy-Dielektrika 70 zu bilden. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche 66 der Finnen 62. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 physisch von benachbarten Dummy-Gates zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die (innerhalb der Prozessbeschränkungen) im Wesentlichen rechtwinkelig zu der Längsrichtung der jeweiligen Finnen 62 verläuft. Obwohl gezeigt ist, dass die Dummy-Dielektrika 70 die Ätzstoppschicht 54 bedecken, sollte sich verstehen, dass die Dummy-Dielektrika 70 auf andere Weisen gebildet werden können. Bei einigen Ausführungsformen, etwa, wenn die dielektrische Dummy-Schicht thermisch gezüchtet wird, werden die Dummy-Dielektrika 70 so gebildet, dass sie nur die Finnen 62 bedecken.
  • Der oben beschriebene Prozess ist lediglich ein Beispiel dafür, wie die Finnen 62 und die Dummy-Gates 72 gebildet werden können. Bei einigen Ausführungsformen kann auf die Ätzstoppschicht 54 verzichtet werden und können die Finnen 62 durch direktes Ätzen des Substrats 50 gebildet werden. Zum Beispiel kann das Substrat 50 bereitgestellt werden und können die Finnen 62 durch Ätzen von Gräben in dem Substrat 50 in dem Substrat 50 gebildet werden. Das Ätzen kann jeder beliebige annehmbare Ätzprozess sein, wie etwa ein reaktives Ionenätzen (reactive ion etch, RIE), ein Neutralstrahlätzen (neutral beam etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Dann kann ein der dielektrischen Schicht 52 ähnliches Isolationsmaterial etwa durch einen FCVD-Prozess über dem Substrat 50 und zwischen den Finnen 62 gebildet werden. Danach kann das Isolationsmaterial planarisiert und vertieft werden, um die STI-Bereiche 64 zwischen benachbarten Finnen 62 zu bilden. Dann können die Dummy-Dielektrika 70 und die Dummy-Gates 72 über den Finnen 62 und den STI-Bereichen 64 gebildet werden.
  • 7A bis 11B sind Schnittansichten von weiteren Zwischenstadien bei der Herstellung von FinFETs nach einigen Ausführungsformen. 7A, 8A, 9A, 10A und 11A sind Schnittansichten, die entlang des Referenzquerschnitts A-A in 1 dargestellt sind, außer dass drei Gate-Strukturen gezeigt sind. 7B, 8B, 9B, 10B und 11B sind Schnittansichten, die entlang des Referenzquerschnitts B-B in 1 dargestellt sind, außer dass nur zwei Finnen gezeigt sind. 7A, 7B und 8A bis 11B stellen Merkmale in einem aus dem Bereich 50N und dem Bereich 50P dar. Zum Beispiel können die Strukturen, die in 7A, 7B und 8A bis 11A dargestellt sind, sowohl auf den Bereich 50N als auch auf den Bereich 50P anwendbar sein. Unterschiede (sofern vorhanden) bei den Strukturen des Bereichs 50N und des Bereichs 50P werden hierin beschrieben. 7C und 7D sind Schnittansichten, die entlang des Referenzquerschnitts C-C in 1 dargestellt sind, wobei vier Finnen gezeigt sind. 7C und 7D stellen Merkmale in sowohl dem Bereich 50N als auch dem Bereich 50P dar.
  • In 7A und 7B werden Gate-Abstandshalter 80 auf freiliegenden Flächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 62 gebildet. Die Gate-Abstandshalter 80 können durch Bilden eines Isolationsmaterials und anschließendes Ätzen des Isolationsmaterials gebildet werden. Das Isolationsmaterial der Gate-Abstandshalter 80 kann Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxicarbonitrid, eine Kombination davon oder dergleichen sein und kann durch thermische Oxidation, Abscheidung, eine Kombination davon oder dergleichen gebildet werden. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 80 aus einem mehrschichtigen Isolationsmaterial gebildet und weisen sie mehrere Schichten auf. Zum Beispiel können die Gate-Abstandshalter 80 mehrere Schichten aus Siliziumcarbonitrid aufweisen oder können sie eine Schicht aus Siliziumoxid, die zwischen zwei Schichten aus Siliziumnitrid angeordnet ist, aufweisen. Das Ätzen der Gate-Abstandshalter 80 kann anisotrop sein und ist für das Material der Gate-Abstandshalter 80 selektiv (z.B. ätzt das Material der Gate-Abstandshalter 80 mit einer höheren Rate als das Material der Ätzstoppschicht 54). Nach dem Ätzen können die Gate-Abstandshalter 80 gerade Seitenwände oder gebogene Seitenwände aufweisen.
  • Vor oder während der Bildung der Gate-Abstandshalter 80 können Implantationen für leicht dotierte Source/Drain-Bereiche (lightly doped source/drain regions, LDD) (nicht ausdrücklich dargestellt) durchgeführt werden. Bei Ausführungsformen mit unterschiedlichen Vorrichtungsarten kann ähnlich wie bei den besprochenen Implantationen eine Maske wie etwa ein Photoresist über dem Bereich 50N gebildet werden, während der Bereich 50P freigelegt ist, und können Dotierstoffe von einer passenden Art (z.B. p-Dotierstoffe) in die freiliegenden Finnen 62 in dem Bereich 50P implantiert werden. Dann kann die Maske beseitigt werden. Anschließend kann eine Maske wie etwa ein Photoresist über dem Bereich 50P gebildet werden, während der Bereich 50N freigelegt ist, und können Dotierstoffe von einer passenden Art (z.B. n-Dotierstoffe) in die freiliegenden Finnen 62 in dem Bereich 50N implantiert werden. Dann kann die Maske beseitigt werden. Die n-Dotierstoffe können beliebige der zuvor besprochenen n-Dotierstoffe sein, und die p-Dotierstoffe können beliebige der zuvor besprochenen p-Dotierstoffe sein. Die leicht dotierten Source/Drain-Bereiche können eine Konzentration der Dotierstoffe von etwa 1015 cm-3 bis etwa 1019 cm-3 aufweisen. Ein Tempern kann benutzt werden, um Implantationsschäden zu reparieren und die implantierten Dotierstoffe zu aktivieren.
  • Dann werden in den Finnen 62 epitaktische Source/Drain-Bereiche 84 gebildet. Die epitaktischen Source/Drain-Bereiche 84 werden so in den Finnen 62 gebildet, dass jedes der Dummy-Gates 72 zwischen jeweiligen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 84 angeordnet ist. Die epitaktischen Source/Drain-Bereiche 84 erstrecken sich durch die Ätzstoppschicht 54 (z.B. entlang ihrer Seitenwände), und können sich in Abschnitte der Finnen 62 unter den oberen Flächen der STI-Bereiche 64 erstrecken, wie durch 7C und 7D (nachstehend näher besprochen) dargestellt ist. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 80 verwendet, um die epitaktischen Source/Drain-Bereiche 84 um einen passenden seitlichen Abstand von den Dummy-Gates 72 zu trennen, damit die epitaktischen Source/Drain-Bereiche 84 anschließend gebildete Gates der sich ergebenden FinFETs nicht kurzschließen. Die epitaktischen Source/Drain-Bereiche 84 können in den Kanalbereichen 66 der Finnen 62 eine Belastung ausüben, wodurch die Leistungsfähigkeit verbessert wird.
  • Die epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50N, z.B. dem NMOS-Bereich, können durch Maskieren des Bereichs 50P, z.B. des PMOS-Bereichs, und Ätzen der Source/Drain-Bereiche der Finnen 62 in dem Bereich 50N, um in den Finnen 62 Vertiefungen zu bilden, gebildet werden. Die Vertiefungen können sich durch die Ätzstoppschicht 54 erstrecken. Dann werden die epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50N in den Vertiefungen epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 84 können jedes beliebige annehmbare Material, das für n-FinFETs passend ist, enthalten. Zum Beispiel können die epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50N dann, wenn die Finnen 84 aus Silizium bestehen, Materialien, die in dem Kanalbereich 66 eine Zugbelastung ausüben, wie etwa Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen enthalten. Die epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50N können Oberflächen aufweisen, die von jeweiligen Flächen der Finnen 62 erhöht sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50P, z.B. dem PMOS-Bereich, können durch Maskieren des Bereichs 50N, z.B. des NMOS-Bereichs, und Ätzen der Source/Drain-Bereiche der Finnen 62 in dem Bereich 50P, um in den Finnen 62 Vertiefungen zu bilden, gebildet werden. Die Vertiefungen können sich durch die Ätzstoppschicht 54 erstrecken. Dann werden die epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50P in den Vertiefungen epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 84 können jedes beliebige annehmbare Material, das für p-FinFETs passend ist, enthalten. Zum Beispiel können die epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50P dann, wenn die Finnen 84 aus Silizium bestehen, Materialien, die in dem Kanalbereich 66 eine Kompressionsbelastung ausüben, wie etwa Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germaniumzinn oder dergleichen enthalten. Die epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50P können ebenfalls Oberflächen aufweisen, die von jeweiligen Flächen der Finnen 62 erhöht sind, und können Facetten aufweisen.
  • Ähnlich wie bei dem zuvor besprochenen Prozess zur Bildung leichtdotierter Source/Drain-Bereiche können Dotierstoffe in die epitaktischen Source/Drain-Bereiche 84 und/oder die Finnen 62 implantiert werden, worauf ein Tempern folgt. Die Source/Drain-Bereiche können eine Dotierstoffkonzentration in einem Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 aufweisen. Die n- oder p-Dotierstoffe für die Source/Drain-Bereiche können beliebige der zuvor besprochenen Dotierstoffe sein. Bei einigen Ausführungsformen können die Source/Drain-Bereiche 84 während des Wachstums in situ dotiert werden.
  • Als Ergebnis der Epitaxiewachstumsprozesse, die verwendet wurden, um die epitaktischen Source/Drain-Bereiche 84 zu bilden, weisen die oberen Flächen der epitaktischen Source/Drain-Bereiche 84 Facetten auf, die sich seitlich über die Seitenwände der Finnen 62 auswärts erstrecken. Bei einigen Ausführungsformen verursachen diese Facetten, dass benachbarte epitaktische Source/Drain-Bereiche 84 eines gleichen FinFETs wie durch 7C dargestellt verschmelzen. Bei anderen Ausführungsformen bleiben benachbarte epitaktische Source/Drain-Bereiche 84 nach dem Abschluss des Epitaxiewachstumsprozesses getrennt, wie durch 7D dargestellt ist. Zum Beispiel können nicht verschmolzene epitaktische Source/Drain-Bereiche 84 gebildet werden, wenn FinFETs aus einer einzelnen Finne 62 gebildet werden oder wenn FinFETs aus mehreren Finnen 62 gebildet werden. Bei der dargestellten Ausführungsform wird das Abstandshalterätzen, das verwendet wird, um die Gate-Abstandshalter 80 zu bilden, benutzt, um das Abstandshaltermaterial zu beseitigen, damit den epitaktischen Source/Drain-Bereichen 84 gestattet wird, sich bis zu der oberen Fläche der Ätzstoppschicht 54 zu erstrecken. Bei einigen anderen Ausführungsformen werden die Gate-Abstandshalter 80 so gebildet, dass sie einen Abschnitt der Seitenwände der Finnen 62, der sich über die Ätzstoppschicht 54 erstreckt, bedecken, wodurch das Epitaxiewachstum blockiert wird.
  • Es ist zu beachten, dass die obige Offenbarung einen Prozess zur Bildung von Abstandshaltern, LDD-Bereichen und Source/Drain-Bereichen allgemein beschreibt. Es können andere Prozesse und Abfolgen verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter benutzt werden, kann eine unterschiedliche Abfolge von Schritten benutzt werden, können Abstandshalter gebildet und beseitigt werden, und/oder dergleichen. Bei einigen Ausführungsformen können die Gate-Abstandshalter 80 nach den epitaktischen Source/Drain-Bereichen 84 gebildet werden. Darüber hinaus können die n- und die p-Vorrichtungen unter Verwendung unterschiedlicher Strukturen und Schritte gebildet werden. Bei einigen Ausführungsformen können in dem Bereich 50N während der Bildung der epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50N Dummy-Abstandshalter gebildet werden. Die Dummy-Abstandshalter in dem Bereich 50N können dann beseitigt werden. Dann können in dem Bereich 50P während der Bildung der epitaktischen Source/Drain-Bereiche 84 in dem Bereich 50P Dummy-Abstandshalter gebildet werden. Die Dummy-Abstandshalter in dem Bereich 50P können dann beseitigt werden. Dann können die Gate-Abstandshalter 80 gebildet werden, nachdem die epitaktischen Source/Drain-Bereiche 84 sowohl in dem Bereich 50N als auch in dem Bereich 50P gebildet wurden.
  • Dann wird eine erste ILD-Schicht 86 über den epitaktische Source/Drain-Bereichen 84, den Gate-Abstandshaltern 80, den Masken 74 (falls vorhanden) oder den Dummy-Gates 72 und den STI-Bereichen 64 abgeschieden. Die erste ILD-Schicht 86 wird aus einem dielektrischen Material mit einer anderen Ätzrate als das Material der Ätzstoppschicht 54 gebildet und kann durch jedes beliebige geeignete Verfahren wie etwa eine CVD, eine plasmaunterstütze CVD (PECVD) oder eine FCVD abgeschieden werden. Die dielektrischen Materialien können Oxide wie etwa Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen; Nitride wie etwa Siliziumnitrid; oder dergleichen enthalten. Es können andere Isolationsmaterialien, die durch jeden beliebigen annehmbaren Prozess gebildet werden, verwendet werden. Nach der Bildung kann die erste ILD-Schicht 86 planarisiert werden, etwa durch ein CMP. Da die epitaktischen Source/Drain-Bereiche 84 nach der Ätzstoppschicht 54 gebildet werden, steht die erste ILD-Schicht 86 ohne zwischen der ersten ILD-Schicht 86 und den epitaktischen Source/Drain-Bereichen angeordnete Ätzstoppschichten in einem physischen Kontakt mit den Facetten der Source/Drain-Bereiche 84.
  • In 8A und 8B kann ein Planarisierungsprozess wie etwa ein CMP durchgeführt werden, um die obere Fläche der ersten ILD-Schicht 86 auf die gleiche Ebene wie die oberen Flächen der Masken 74 (falls vorhanden) oder der Dummy-Gates 72 zu bringen. Der Planarisierungsprozess kann die Masken 74 auf den Dummy-Gates 72 und Teile der Gate-Abstandshalter 80 entlang der Seitenwände der Masken 74 beseitigen. Nach dem Planarisierungsprozess sind die oberen Flächen der Dummy-Gates 72, der Gate-Abstandshalter 80 und der ersten ILD-Schicht 86 koplanar. Entsprechend sind die oberen Flächen der Dummy-Gates 72 durch die erste ILD-Schicht 86 hindurch freigelegt. Bei einigen Ausführungsformen können die Masken 74 zurückbleiben, wobei der Planarisierungsprozess die obere Fläche der ersten ILD-Schicht 86 in diesem Fall auf die gleiche Ebene wie die oberen Flächen der Masken 74 bringt.
  • In 9A und 9B werden die Dummy-Gates 72 und optional die Dummy-Dielektrika 70 beseitigt und durch Gate-Strukturen 90 ersetzt. Die Gate-Strukturen 90 weisen Gate-Dielektrika 92 und Gate-Elektroden 94 auf. Als ein Beispiel für die Bildung der Gate-Strukturen 90 werden die Dummy-Gates 72 und die Masken 74 (falls vorhanden) in einem oder mehreren Ätzschritten beseitigt, so dass Vertiefungen gebildet werden. Abschnitte der Dummy-Dielektrika 70 in den Vertiefungen können ebenfalls beseitigt werden. Bei einigen Ausführungsformen werden nur die Dummy-Gates 72 beseitigt und bleiben die Dummy-Dielektrika 70 zurück und werden sie durch die Vertiefungen freigelegt. Bei einigen Ausführungsformen werden die Dummy-Dielektrika 70 in einem ersten Bereich eines Die (z.B. einem Kernlogikbereich) aus dem Vertiefungen beseitigt und bleiben sie in einem zweiten Bereich des Die (z.B. einem Ein/Ausgangsbereich) in den Vertiefungen zurück. Bei einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess beseitigt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines Reaktionsgases (von Reaktionsgasen), das (die) die Dummy-Gates 72 selektiv ätzt (ätzen), ohne die erste ILD-Schicht 86 oder die Gate-Abstandshalter 80 zu ätzen, umfassen. Jede Vertiefung legt einen Kanalbereich 66 einer entsprechende Finne 62 frei oder liegt über diesem. Jeder Kanalbereich 66 ist zwischen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 84 angeordnet. Während der Beseitigung können die Dummy-Dielektrika 70 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrika 70 können dann nach der Beseitigung der Dummy-Gates 72 optional beseitigt werden. Nach der Beseitigung werden die Gate-Dielektrika 92 formangepasst in die Vertiefungen abgeschieden, etwa auf die oberen Flächen und die Seitenwände der Finnen 62 und auf Seitenwände der Gate-Abstandshalter 80. Die Gate-Dielektrika 92 können auch auf der oberen Fläche der ersten ILD-Schicht 86 gebildet werden. Nach einigen Ausführungsformen weisen die Gate-Dielektrika 92 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon auf. Bei einigen Ausführungsformen enthalten die Gate-Dielektrika 92 ein dielektrisches Material mit einem hohen k-Wert, und bei diesen Ausführungsformen können die Gate-Dielektrika 92 einen k-Wert aufweisen, der höher als 7,0 ist, und können sie ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Die Verfahren zur Bildung der Gate-Dielektrika 92 können die Molekularstrahlabscheidung (molecular beam deposition, MBD), die Atomlagenabscheidung (ALD), die PECVD und dergleichen umfassen. Bei Ausführungsformen, bei denen Abschnitte der Dummy-Dielektrika 70 in den Vertiefungen zurückbleiben, enthalten die Gate-Dielektrika 92 ein Material der Dummy-Dielektrika 70 (z.B. Siliziumoxid). Die Gate-Elektroden 94 werden jeweils über den Gate-Dielektrika 92 abgeschieden und füllen die verbliebenen Abschnitte der Vertiefungen aus. Die Gate-Elektroden 94 können ein metallhaltiges Material wie etwa Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder mehrere Schichten davon enthalten. Obwohl eine einschichtige Gate-Elektrode 94 dargestellt ist, kann jede Gate-Elektrode 94 zum Beispiel jede beliebige Anzahl von Verkleidungsschichten, jede beliebige Anzahl von Austrittsarbeitseinstellschichten und ein Füllmaterial aufweisen. Nach dem Füllen der Gate-Elektroden 94 kann ein Planarisierungsprozess wie etwa ein CMP durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrika 92 und des Materials der Gate-Elektroden 94, wobei sich diese überschüssigen Abschnitte über der oberen Fläche der ersten ILD-Schicht 86 befinden, zu beseitigen. Die verbliebenen Abschnitte des Materials der Gate-Elektroden 94 und der Gate-Dielektrika 92 bilden die Gate-Strukturen 90 der sich ergebenden FinFETs. Die Gate-Strukturen 90 können auch als „Gate-Stapel“ oder als „Metallgates“ bezeichnet werden. Die Gate-Strukturen 90 können sich entlang der Seitenwände der Kanalbereiche 66 der Finnen 62 erstrecken.
  • Die Bildung der Gate-Strukturen 91 in dem Bereich 50N und dem Bereich 50P kann gleichzeitig stattfinden, so dass die Gate-Dielektrika 92 in jedem Bereich aus den gleichen Materialien gebildet werden und die Gate-Elektroden 90 in jedem Bereich aus den gleichen Materialien gebildet werden. Bei einigen Ausführungsformen können die Gate-Strukturen 90 in jedem Bereich durch unterschiedliche Prozesse gebildet werden, so dass die Gate-Dielektrika 92 in jedem Bereich unterschiedliche Materialien sein können und/oder die Gate-Elektroden 94 in jedem Bereich unterschiedliche Materialien sein können. Wenn unterschiedliche Prozesse verwendet werden, können verschiedene Maskierungsschritte verwendet werden, um passende Bereiche zu maskieren und freizulegen.
  • In 10A und 10B wird eine zweite ILD-Schicht 86 über der ersten ILD-Schicht 86 abgeschieden. Die zweite ILD-Schicht 96 kann aus einem dielektrischen Material gebildet werden und kann durch jedes beliebige geeignete Verfahren wie etwa eine CVD, eine plasmaunterstützte CVD (PECVD) oder eine FCVD abgeschieden werden. Die dielektrischen Materialien können Oxide wie etwa Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen; Nitride wie etwa Siliziumnitrid; oder dergleichen enthalten. Nach der Bildung kann die zweite ILD-Schicht 96 planarisiert werden, etwa durch ein CMP. Bei einigen Ausführungsformen wird zwischen der ersten ILD-Schicht 86 und der zweiten ILD-Schicht 96 eine Ätzstoppschicht gebildet. Die Ätzstoppschicht kann ein dielektrisches Material wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid oder dergleichen aufweisen, das eine andere Ätzrate als das Material der zweiten ILD-Schicht 96 aufweist. Bei einigen Ausführungsformen können vor der Bildung der zweiten ILD-Schicht 96 Masken über den Gate-Dielektrika 92 und den Gate-Elektroden 94 gebildet werden, die die Gate-Dielektrika 92 und die Gate-Elektroden 94 während der Kontaktbildung schützen können.
  • In 11A und 11B werden Source/Drain-Kontakte 102 und Gate-Kontakte 104 gebildet. Die Source/Drain-Kontakte 102 sind physisch und elektrisch mit den epitaktischen Bereichen 84 gekoppelt und somit an diese angeschlossen. Die Gate-Kontakte 104 sind physisch und elektrisch mit den Gate-Elektroden 94 gekoppelt und somit an diese angeschlossen.
  • Als ein Beispiel für die Bildung der Gate-Kontakte 104 werden Öffnungen für die Gate-Kontakte 104 durch die zweite ILD-Schicht 96 gebildet. Die Öffnungen können unter Verwendung annehmbarer Photolithographie- und Ätztechniken gebildet werden. In den Öffnungen werden eine Verkleidung wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitendes Material gebildet. Die Verkleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Bei dem leitenden Material kann es sich um Kobalt, Wolfram, Aluminium, Kupfer, Silber, Gold, Nickel, dergleichen oder Kombinationen davon handeln. Es kann ein Planarisierungsprozess wie etwa ein CMP durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD-Schicht 96 zu beseitigen. Die Verkleidung und das leitende Material, die verblieben sind, bilden die Gate-Kontakte 104 in den Öffnungen. Nach der Bildung sind die oberen Flächen der zweiten ILD-Schicht 96 und der Gate-Kontakte 104 koplanar.
  • Einzelheiten zu der Bildung der Source/Drain-Kontakte 102 werden weiter unten besprochen werden, doch sollte sich verstehen, dass die Source/Drain-Kontakte 102 und die Gate-Kontakte 104 in unterschiedlichen Prozessen gebildet werden können oder in dem gleichen Prozess gebildet werden können. Bei einigen Ausführungsformen werden die Source/Drain-Kontakte 102 gleichzeitig mit den Gate-Kontakten 104 gebildet, wobei z.B. die Öffnungen für die Source/Drain-Kontakte 102 zeitgleich mit den Öffnungen für die Gate-Kontakte 104 gebildet werden. Bei einigen Ausführungsformen werden die Source/Drain-Kontakte 102 vor oder nach den Gate-Kontakten 104 gebildet, wobei z.B. die Öffnungen für die Source/Drain-Kontakte 102 vor oder nach der Bildung der Öffnungen für die Gate-Kontakte 104 gebildet werden. Und obwohl die Source/Drain-Kontakte 102 und die Gate-Kontakte 104 in einem gleichen Querschnitt dargestellt sind, kann jeder der Source/Drain-Kontakte 102 und der Gate-Kontakte 104 in unterschiedlichen Querschnitten gebildet werden, wodurch ein Kurzschluss der Kontakte vermieden werden kann.
  • 12A bis 12E sind Schnittansichten von Zwischenstadien bei der Herstellung von Source/Drain-Kontakten für FinFETs nach einigen Ausführungsformen. 12A bis 12E sind Schnittansichten, die entlang des Referenzquerschnitts C-C in 1 dargestellt sind, wobei vier Finnen gezeigt sind, und stellen Merkmale sowohl in dem Bereich 50N als auch in dem Bereich 50B dar. Wie nachstehend näher besprochen werden wird, stellen 12A bis 12E einen „Cut-Last“-Kontaktbildungsprozess dar, bei dem zunächst ein gemeinsamer Source/Drain-Kontakt 102 (siehe 12B) so gebildet wird, dass er mehrere epitaktische Source/Drain-Bereiche 84 koppelt. Nach der Bildung des gemeinsamen Source/Drain-Kontakts 102 wird ein Kontaktschneideprozess durchgeführt, bei dem der gemeinsame Source/Drain-Kontakt 102 so getrennt wird, dass mehrere getrennte Source/Drain-Kontakte 102A, 102B (siehe 12C) gebildet werden, und wird zwischen den getrennten Source/Drain-Kontakten 102A, 102B ein Isolationsmerkmal 120 (siehe 12E) gebildet. Bei dieser Ausführungsform weist das Isolationsmerkmal 120 eine gebogene Profilform auf. Es wird zwar eine Bearbeitung von FinFETs mit verschmolzenen epitaktischen Source/Drain-Bereichen 84, die jenen in 7C ähnlich sind, gezeigt, doch sollte sich verstehen, dass FinFETs mit getrennten epitaktischen Source/Drain-Bereichen 84, die jenen in 7D ähnlich sind, unter Verwendung ähnlicher Techniken bearbeitet werden können. Und obwohl die Bildung von zwei getrennten Source/Drain-Bereichen 102A, 102B und eines Isolationsmerkmals 120 gezeigt ist, sollte sich verstehen, dass jede beliebige gewünschte Anzahl von Isolationsmerkmalen und getrennten Source/Drain-Bereichen gleichzeitig gebildet werden kann.
  • In 12A wird eine Öffnung 100 für einen gemeinsamen Source/Drain-Kontakt durch die ILD-Schichten 86, 96 gebildet. Die Öffnung 100 kann unter Verwendung annehmbarer Photolithographie- und Ätztechniken gebildet werden. Nach der Bildung erstreckt sich die Öffnung 100 durch die ILD-Schichten 86, 96 und legt die Ätzstoppschicht 54 frei. Die Ätzstoppschicht 54 hält das Ätzen der Öffnung 100 an. Da die Ätzstoppschicht 54 unter den erhöhten Abschnitten der epitaktischen Source/Drain-Bereiche 84 liegt, können durch die Öffnung 100 alle Facetten der epitaktischen Source/Drain-Bereiche 84 freigelegt werden. Die Ätzstoppschicht 54 wirkt daher als Kontaktätzstoppschicht (contact etch stop layer, CESL).
  • In 12B wird in der Öffnung 100 ein gemeinsamer Source/Drain-Kontakt 102 gebildet. In der Öffnung 100 werden eine Verkleidung wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitendes Material gebildet. Die Verkleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Bei dem leitenden Material kann es sich um Kobalt, Wolfram, Aluminium, Kupfer, Silber, Gold, Nickel, dergleichen oder Kombinationen davon handeln. Bei einer Ausführungsform ist das leitende Material Kobalt. Bei einer anderen Ausführungsform ist das leitende Material Wolfram. Es kann ein Planarisierungsprozess wie etwa ein CMP durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD-Schicht 96 zu beseitigen. Die Verkleidung und das leitende Material, die verblieben sind, bilden den gemeinsamen Source/Drain-Kontakt 102 und die Gate-Kontakte 104 in den Öffnungen. Nach der Bildung sind die oberen Flächen der zweiten ILD-Schicht 96 und des gemeinsamen Source/Drain-Kontakts 102 koplanar.
  • Nach der Bildung sind alle Grenzflächen des gemeinsamen Source/Drain-Kontakts 102 und der Ätzstoppschicht 54 zu einer Hauptfläche des Substrats 50 planar und erstreckt sich die Ätzstoppschicht 54 nicht entlang der Facetten der epitaktischen Source/Drain-Bereiche 84. Bei der gezeigten Ausführungsform können z.B. dort, wo benachbarte epitaktische Source/Drain-Bereiche 84 eines gleichen FinFET verschmolzen sind, Hohlräume 106 unter den verschmolzenen Source/Drain-Bereichen 84 gebildet werden. Die Hohlräume 106 können leer, gefüllt oder teilweise gefüllt (etwa teilweise mit einigem des Materials des gemeinsamen Source/Drain-Kontakt 102 gefüllt) sein. Bei Ausführungsformen, bei denen benachbarte epitaktische Source/Drain-Bereiche 84 getrennt bleiben, können alle Facetten der epitaktischen Source/Drain-Bereiche 84 von dem gemeinsamen Source/Drain-Kontakt 102 kontaktiert werden. Die verbliebenen Abschnitte der Ätzstoppschicht 54 sind zwischen den Finnen 52 eines FinFET angeordnet, und die epitaktischen Source/Drain-Bereiche 84 liegen über derlei Abschnitten der Ätzstoppschicht 54.
  • Bei einigen Ausführungsformen werden zwischen den epitaktischen Source/Drain-Bereichen 84 und dem gemeinsamen Source/Drain-Kontakt 102 wie etwa auf Abschnitten der epitaktischen Source/Drain-Bereiche 84, die durch die Öffnung 100 freigelegt sind, Metall-Halbleiter-Legierungsbereiche (nicht gezeigt) gebildet. Die Metall-Halbleiter-Legierungsbereiche können Silicidbereiche, die aus einem Metallsilicid (z.B. Titansilicid, Kobaltsilicid, Nickelsilicid usw.) gebildet sind, Germanidbereiche, die aus einem Metallgermanid (z.B. Titangermanid, Kobaltgermanid, Nickelgermanid usw.) gebildet sind, Siliziumgermanidbereiche, die sowohl aus einem Metallsilicid als auch aus einem Metallgermanid gebildet sind, oder dergleichen sein. Die Metall-Halbleiter-Legierungsbereiche können durch Abscheiden eines Metalls in der Öffnung 100 und dann Durchführen eines thermischen Temperprozesses gebildet werden. Das Metall kann jedes beliebige Metall sein, das in der Lage ist, mit den Halbleitermaterialien (z.B. Silizium, Siliziumgermanium, Germanium usw.) der epitaktischen Source/Drain-Bereiche 84 zu reagieren, um eine Metall-Halbleiter-Legierung mit einem geringen Widerstand zu bilden, wie etwa Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder ihre Legierungen. Das Metall kann durch einen Abscheidungsprozess wie etwa eine ALD, eine CVD, eine PVD oder dergleichen abgeschieden werden. Bei einer Ausführungsform sind die Metall-Halbleiter-Legierungsbereiche Silicidbereiche, die aus Titansilizium gebildet sind. Nach dem thermischen Temperprozess kann ein Reinigungsprozess wie etwa eine Nassreinigung durchgeführt werden, um jegliches übriggebliebene Metall von der Öffnung 100 zu entfernen.
  • In 12C wird eine Öffnung 112 in dem gemeinsamen Source/Drain-Kontakt 102 gebildet. Die Öffnung 112 teilt den gemeinsamen Source/Drain-Kontakt 102 in mehrere getrennte Source/Drain-Kontakte 102A, 102B. Die Öffnung 112 legt die Seitenwände der getrennten Source/Drain-Kontakte 102A, 102B und einen waagerechten Abschnitt 54H der Ätzstoppschicht 54 frei. Der getrennte Source/Drain-Kontakt 102A ist an einen epitaktischen Source/Drain-Bereich 84A angeschlossen, und der getrennte Source/Drain-Kontakt 102B ist an einen epitaktischen Source/Drain-Bereich 84B angeschlossen. Die getrennten Source/Drain-Kontakte 102A, 102B stehen beide mit dem waagerechten Abschnitt 54H der Ätzstoppschicht 54 in Kontakt. Der waagerechte Abschnitt 54H der Ätzstoppschicht 54 erstreckt sich entlang der STI-Bereiche 64 und erstreckt sich zwischen dem epitaktischen Source/Drain-Bereich 84A und dem epitaktischen Source/Drain-Bereich 84B.
  • Die Öffnung 112 kann unter Verwendung annehmbarer Photolithographie- und Ätztechniken gebildet werden. Bei einigen Ausführungsformen wird die Öffnung 112 durch ein anisotropes oder halbanisotropes Ätzen, das durch einen unten ausführlicher beschriebenen Plasmaprozess durchgeführt wird, gebildet. Das Ätzen ist für das Material des gemeinsamen Source/Drain-Kontakts 102 selektiv (z.B. ätzt das Material des gemeinsamen Source/Drain-Kontakts 102 mit einer höheren Rate als das Material der Ätzstoppschicht 54). Daher wirkt der waagerechte Abschnitt 54H der Ätzstoppschicht 54 als Ätzstopp für den Plasmaätzprozess.
  • Die Profilform der Öffnung 112 kann durch Steuern der Parameter des Plasmaätzprozesses gesteuert werden. Zum Beispiel können die Abmessungen der Öffnung 112 wie etwa unterschiedliche Breiten an unterschiedlichen Stellen entlang der Öffnung 112 gesteuert werden. Als ein erläuterndes Beispiel geben die in 12C gezeigten Bereiten W1, W2 und W3 drei Stellen entlang der Öffnung 112 an, die durch den Plasmaätzprozess gesteuert werden können. Es können andere Stellen, mehr Stellen oder weniger Stellen entlang der Öffnung 112 verwendet werden, um die Profilform der Öffnung 112 zu charakterisieren. Die Breite W1 befindet sich an der Oberseite der Öffnung 112. Die Breite W2, befindet sich an einem Mittelpunkt der Öffnung 112. Die Breite W3 befindet sich an dem Boden der Öffnung 112 entlang des freigelegten waagerechten Abschnitts 54H der Ätzstoppschicht 54. Bei einer Ausführungsform kann die Breite W1 in dem Bereich von etwa 15 nm bis etwa 120 nm liegen, kann die Breite W2, in dem Bereich von etwa 16,5 nm bis etwa 150 nm liegen, und kann die Breite W3 in dem Bereich von etwa 15 nm bis etwa 120 nm liegen. Die Öffnung 112 weist ein derart gebogenes Profil auf, dass sich die Breite W2, an dem breitesten Punkt der Öffnung 112 befindet und größer als jede der Breiten W1, W3 ist. Bei einer Ausführungsform kann die Breite W2, von etwa 10 % bis etwa 50 % größer als jede der Breiten W1, W3 sein. Das Bilden der Öffnung 112 mit einer kleinen Breite W1 gestattet, dass während eines anschließenden Prozesses zum Füllen der Öffnung 112 ein Abschnüren verursacht wird. Somit kann zwischen den getrennten Source/Drain-Kontakten 102A, 102B bewusst ein Hohlraum gebildet werden.
  • Der Plasmaätzprozess wird in einer Prozesskammer unter Lieferung von Prozessgasen in die Prozesskammer durchgeführt. Bei einigen Ausführungsformen wird während des Plasmaätzprozesses eine Plasmaerzeugungsleistung zwischen einer niedrigen Leistung und einer hohen Leistung gepulst. Bei einigen Ausführungsformen wird während des Plasmaätzprozesses auch eine angelegte Vorspannung zwischen einer niedrigen Spannung und einer hohen Spannung gepulst. Die Plasmaerzeugungsleistung und/oder die Vorspannung kann als Rechteckwelle oder als Quadratwelle gepulst werden, obwohl andere Impulsformen verwendet werden können. Bei einigen Ausführungsformen weisen die Plasmaerzeugungsleistung und die Vorspannung synchronisierte Impulse auf, so dass sich die Plasmaerzeugungsleistung und die Vorspannung gleichzeitig in ihrem jeweiligen niedrigen Zustand oder hohen Zustand befinden. Bei einigen Ausführungsformen ist das Plasma ein direktes Plasma. Bei einigen Ausführungsformen ist das Plasma ein entferntes Plasma, das in einer gesonderten Plasmaerzeugungskammer, die mit der Prozesskammer verbunden ist, erzeugt wird. Die Prozessgase können durch jedes beliebige geeignete Verfahren zur Erzeugung des Plasmas wie etwa transformatorgekoppelte Plasmasysteme (transformer coupled plasma systems, TCP systems), induktiv gekoppelte Plasmasysteme (inductive coupled plasma systems, ICP systems), kapazitiv gekoppelte Plasmasysteme (capacitively coupled plasma systems, CCP systems), magnetisch verstärkte reaktive Ionen-Techniken, Elektron-Zyklotron-Resonanz-Techniken oder dergleichen zu Plasma aktiviert werden.
  • Die Prozessgase, die bei dem Plasmaätzprozess verwendet werden, enthalten wenigstens ein oder mehr Ätzgas(e) und ein Passivierungsgas. Das Ätzgas kann (die Ätzgase können) ein fluor- oder chlorbasiertes Gas enthalten. Bei Ausführungsformen, bei denen der gemeinsame Source/Drain-Kontakt 102 aus Wolfram gebildet ist, umfassen geeignete Beispiele für das Ätzgas (die Ätzgase) NF3, SF6, CF4, CHF3, CH2F2, CH3F, C4F6, C4F8, C5F8, dergleichen oder Kombinationen davon, und umfassen passende Beispiele für das Passivierungsgas CO, O2, H2 oder dergleichen. Bei Ausführungsformen, bei denen der gemeinsame Source/Drain-Kontakt 102 aus Kobalt gebildet ist, umfassen geeignete Beispiele für das Ätzgas (die Ätzgase) Cl2, NF3, SF6, CF4, CHF3, CH2F2, CH3F, C4F6, C4F8, C5F8, dergleichen oder Kombinationen davon, und umfassen geeignete Beispiele für das Passivierungsgas CO, O2, H2 oder dergleichen. Trägergase wie etwa N2, Ar, He oder dergleichen können verwendet werden, um die Prozessgase in die Prozesskammer zu tragen. Andere Prozessgase wie etwa Sauerstoffgas oder Wasserstoffgas können ebenfalls verwendet werden.
  • Das Ätzgas wandelt (die Ätzgase wandeln) das Material des gemeinsamen Source/Drain-Kontakts 102 in ein Gasphasen-Nebenprodukt, das aus der Prozesskammer evakuiert werden kann, um, wodurch die Öffnung 112 gebildet wird. Bei einigen Ausführungsformen wird ein einzelnes Ätzgas verwendet, das das Material des gemeinsamen Source/Drain-Kontakts 102 direkt zu einem Gasphasen-Nebenprodukt sublimiert. Bei einigen Ausführungsformen werden mehrere Ätzgase verwendet. Zum Beispiel kann ein erstes Ätzgas zusammen mit einem zweiten Ätzgas zum Fließen gebracht werden. Das erste Ätzgas kann eines der oben beschriebenen fluor- oder chlorbasierten Ätzgase sein, und das zweite Ätzgas kann Wasserstoffgas (das zum Ätzen von Kobalt geeignet ist) oder Sauerstoffgas (das zum Ätzen von Wolfram oder Kobalt geeignet ist) sein. Das erste Ätzgas wandelt das Material des gemeinsamen Source/Drain-Kontakts 102 in ein Festphasen-Nebenprodukt um, und das zweite Ätzgas sublimiert das Festphasen-Nebenprodukt zu einem Gasphasen-Nebenprodukt.
  • Das Passivierungsgas passiviert die Seitenwände der Öffnung 112, damit die seitliche Ätzrate der Öffnung 112 während des Plasmaätzprozesses verringert werden kann. Insbesondere reagiert das Passivierungsgas mit dem Material des gemeinsamen Sourc/Drain-Kontakts 102, um Nebenprodukte zu bilden, die an den Seitenwänden der getrennten Source/Drain-Kontakte 102A. 102B kondensieren und das Ätzen unterbinden. Als Ergebnis kann die Öffnung 112 mit einem hohen Aspektverhältnis, z.B. einem großen Höhen-Breiten-Verhältnis, gebildet werden. Zum Beispiel kann das Verhältnis der Höhe zu der Breite der Öffnung 112 in dem Bereich von etwa 0,3 : 1 bis etwa 3,3 : 1 liegen. Das Bilden der Öffnung 112 mit einem hohen Aspektverhältnis gestattet, dass während eines anschließenden Prozesses zum Füllen der Öffnung 112 ein Abschnüren verursacht wird. Daher kann zwischen den getrennten Source/Drain-Kontakten 102A, 102B bewusst ein Hohlraum gebildet werden.
  • Die Prozessgase können mit einer Rate in dem Bereich von etwa 10 sccm bis etwa 950 sccm in die Prozesskammer eingebracht werden. Zum Beispiel kann bei einer Verwendung von mehreren Ätzgasen das erste Ätzgase mit einer Rate in dem Bereich von etwa 5 sccm bis etwa 500 sccm in die Prozesskammer eingebracht werden, das zweite Ätzgas mit einer Rate in dem Bereich von etwa 5 sccm bis etwa 500 sccm in die Prozesskammer eingebracht werden, und das Passivierungsgas mit einer Rate in dem Bereich von etwa 5 sccm bis etwa 10 sccm in die Prozesskammer eingebracht werden. Das Verhältnis der Fließrate des Ätzgases (der Ätzgase) zu der Fließrate des Passivierungsgases kann bis zu etwa 2 : 1 betragen und etwa in dem Bereich von etwa 0,01: 1 bis etwa 2 : 1 liegen.
  • Der Plasmaätzprozess kann unter Verwendung einer Vorspannung mit einer hohen Spannung in dem Bereich von etwa 50 Volt bis etwa 800 Volt durchgeführt werden. Der Plasmaätzprozess kann unter Verwendung einer Plasmaerzeugungsleistung mit einer hohen Leistung in dem Bereich von etwa 100 Watt bis etwa 2500 Watt durchgeführt werden. Bei einigen Ausführungsformen kann die Plasmaerzeugungsleistung oder die Vorspannung mit einem Tastverhältnis in dem Bereich von etwa 5 % zu etwa 95 % gepulst werden, und kann sie eine Impulsfrequenz in dem Bereich von etwa 500 Hz bis etwa 10000 Hz aufweisen. Der Plasmaätzprozess kann bei einer Temperatur in dem Bereich von etwa -80 °C bis etwa 200 °C durchgeführt werden. Ein Druck in der Prozesskammer kann in dem Bereich von etwa 0,67 PA bis etwa 67 Pa (etwa 5 mTorr bis etwa 500 mTorr) liegen. Der Plasmaätzprozess kann für eine Dauer in dem Bereich von etwa 10 Sekunden bis etwa 1000 Sekunden durchgeführt werden.
  • Wie oben erwähnt kann die Profilform der Öffnung 112 durch Steuern der Parameter des Plasmaätzprozesses gesteuert werden. Die Öffnung 112 kann durch Durchführen des Plasmaätzprozesses bei einem hohen Druck, einer niedrigen Passivierungsgasfließrate und/oder einer niedrigen Vorspannung mit einer gebogenen Profilform gebildet werden. Zum Beispiel können der Druck, die Vorspannung, die Passivierungsgasfließrate und das Verhältnis der Fließrate des Ätzgases (der Ätzgase) zu der Fließrate des Passivierungsgases so gesteuert werden, dass sie während des Plasmaätzprozesses in den oben besprochenen Bereichen liegen. Das Durchführen des Plasmaätzprozesses, während die Parameter in diesen Bereichen liegen, gestattet, dass die Öffnung 112 mit einer gebogenen Profilform gebildet wird, und das Durchführen des Plasmaätzprozesses mit Parametern außerhalb dieser Bereichen erlaubt keine gebogene Profilform.
  • In 12D wird eine dielektrische Verkleidung 114 in der Öffnung 112 (siehe 12C), auf den getrennten Source/Drain-Kontakten 102A, 102B und auf der zweiten ILD-Schicht 96 abgeschieden. Die dielektrische Verkleidung 114 kann aus einem Oxid wie etwa Siliziumoxid, einem Nitrid wie etwa Siliziumnitrid, dergleichen oder Kombinationen davon gebildet werden, und kann durch eine CVD, eine Atomlagenabscheidung (ALD) oder dergleichen abgeschieden werden. Bei einer Ausführungsform wird die dielektrische Verkleidung 114 aus Siliziumoxid gebildet. Die dielektrische Verkleidung 114 verkleidet die Seitenwände und den Boden der Öffnung 112, wie etwa die freigelegten Seitenwände der getrennten Source/Drain-Kontakte 102A, 102B und den freigelegten waagerechten Abschnitt 54J der Ätzstoppschicht 54. Da die Öffnung 112 mit einer kleinen Breite W1 und einem hohen Aspektverhältnis ausgeführt ist, kommt es während des Abscheidens der dielektrischen Verkleidung 114 zu einem Abschnüren. Als Ergebnis wird aus Teilen der Öffnung 112, die nicht von der dielektrischen Verkleidung 114 gefüllt sind, ein Hohlraum 116 gebildet. Der Hohlraum 116 weist eine ähnliche Profilform wie die Öffnung 112, z.B. eine gebogene Profilform, auf. Um die Bildung des Hohlraums 116 zu fördern, kann ein Abscheidungsprozess, der für ein Abschnüren anfälliger ist, wie etwa eine CVD verwendet werden, um die dielektrische Verkleidung abzuscheiden. Die dielektrische Verkleidung 114 entlang der Seitenwände und des Bodens der Öffnung 114 kann mit einer gleichförmigen Dicke T1 in dem Bereich von etwa 7 nm bis etwa 60 nm ausgeführt werden, was dazu führen kann, dass der Hohlraum 116 an seinem breitesten Punkt (z.B. der Mitte) eine Breite W4 in dem Bereich von etwa 1,5 nm bis etwa 30 nm aufweist. Der Hohlraum 116 kann sich abhängig von den Bearbeitungsbedingungen während des Abscheidens der dielektrischen Verkleidung 114 bei einem Vakuum befinden oder mit einem Gas (z.B. Luft) gefüllt sein. Nach dem Abschnüren kann es zu einem Beladen kommen, wodurch die Bildung eines erhöhten Bereichs 114A in der dielektrischen Verkleidung 114 über dem Hohlraum 116 verursacht wird.
  • In 12E wird ein Planarisierungsprozess durchgeführt, um überschüssiges Material der dielektrischen Verkleidung 114 von den oberen Flächen der getrennten Source/Drain-Kontakte 102A, 102B und der zweiten ILD-Schicht 96 zu beseitigen. Insbesondere wird der erhöhte Bereich 114A der dielektrischen Verkleidung 114 beseitigt. Bei dem Planarisierungsprozess kann es sich um einen CMP-Prozess, einen Rückätzprozess, Kombinationen davon oder dergleichen handeln. Der Hohlraum 116 und die verbliebenen Abschnitte der dielektrischen Verkleidung 114 bilden das Isolationsmerkmal 120, wobei die dielektrische Verkleidung 114 den Hohlraum 116 umgibt. Das Isolationsmerkmal 120 weist die gleiche gebogene Profilform und die gleichen Abmessungen wie die Öffnung 112 (siehe 12C) auf. Nach der Planarisierung steht jedes aus dem Isolationsmerkmal 120 und den getrennten Source/Drain-Kontakten 102A, 102B mit dem waagerechten Abschnitt 54H der Ätzstoppschicht 54 in Kontakt und weist jedes aus dem Isolationsmerkmal 120 und den getrennten Source/Drain-Kontakten 102A, 102B die gleiche Höhe auf.
  • Das Isolationsmerkmal 120 isoliert die getrennten Source/Drain-Kontakte 102A, 102B physisch und elektrisch. Wie oben erwähnt kann sich der Hohlraum 116 bei einem Vakuum befinden oder mit einem Gas (z.B. Luft) gefüllt sein. Der Hohlraum 116 kann daher eine relative Dielektrizitätskonstante bis zu etwa 1 aufweisen, wodurch dem Isolationsmerkmal 120 eine sehr niedrige relative Dielektrizitätskonstante verliehen wird. Daher kann ein großes Maß an elektrischer Isolierung zwischen den getrennten Source/Drain-Kontakten 102A, 102B erzielt werden. Die relative Dielektrizitätskonstante des Isolationsmerkmals 120 ist kleiner als die relative Dielektrizitätskonstante der umgebenden dielektrischen Merkmale (z.B. der ILD-Schichten 86, 96 und der Ätzstoppschicht 54). Zum Beispiel kann die relative Dielektrizitätskonstante des Isolationsmerkmals 120 um etwa 10 % bis etwa 60 % kleiner als die relative Dielektrizitätskonstante der umgebenden dielektrischen Merkmale sein. Daher kann das Ausmaß der elektrischen Isolierung zwischen den Source/Drain-Kontakten 102A, 102B erhöht werden, wodurch die parasitäre Kapazität zwischen den Source/Drain-Kontakten 102A, 102B verringert wird und die Leistungsfähigkeit der sich ergebenden FinFETs erhöht wird.
  • Nach der Bildung des Isolationsmerkmals 120 und der Source/Drain-Kontakte 102A, 102B kann eine weitere Bearbeitung der FinFETs durchgeführt werden. Zum Beispiel wird in 12F eine intermetallische dielektrische Schicht (inter-metal dielectric layer, IMD-Schicht) 122 auf dem Isolationsmerkmal 120, den getrennten Source/Drain-Kontakten 102A, 102B und der zweiten ILD-Schicht 96 gebildet. In der IMD-Schicht 122 werden leitende Merkmale 124 gebildet, die an die Source/Drain-Kontakte 102 angeschlossen werden. Insbesondere wird ein erstes leitendes Merkmal 124A an den Source/Drain-Kontakt 102A angeschlossen und ein zweites leitendes Merkmal 124B an den Source/Drain-Kontakt 102B angeschlossen. Die IMD-Schicht 122 und die leitenden Merkmale 124 können ein Teil einer Interconnect-Struktur sein. Zum Beispiel können die leitenden Merkmale 124 leitende Durchkontaktierungen und leitende Leitungen aufweisen, die ein Teil von Metallisierungsstrukturen (z.B. Zwischenverbindungen) der Interconnect-Strukturen sind. Die Metallisierungsstrukturen verbinden die sich ergebenden FinFETs miteinander, um integrierte Schaltungen zu bilden. Die Interconnect-Struktur (die die IMD-Schicht 122 und die leitenden Merkmale 124 aufweist) kann durch einen Damaszener-Prozess wie etwa einen einzelnen Damaszener-Prozess, einen doppelten Damaszener-Prozess oder dergleichen gebildet werden.
  • Die IMD-Schicht 122 kann aus jedem beliebigen geeigneten dielektrischen Material, zum Beispiel einem Oxid wie etwa Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder dergleichen; einem Nitrid wie etwa Siliziumnitrid; oder dergleichen gebildet werden. Die IMD-Schicht 122 kann durch jeden beliebigen annehmbaren Abscheidungsprozess wie etwa eine Aufschleuderbeschichtung, eine physikalische Abscheidung aus der Dampfphase (PVD), eine chemische Abscheidung aus der Dampfphase (CVD), dergleichen oder eine Kombination davon gebildet werden. Die IMD-Schicht 122 kann eine Schicht sein, die aus einem dielektrischen Material mit einem niedrigen k-Wert, das einen k-Wert von weniger als etwa 3,0 aufweist, gebildet ist. Die IMD-Schicht 122 kann eine Schicht sein, die aus einem dielektrischen Material mit einem sehr niedrigen k-Wert (extra-low-k, ELK), das einen k-Wert von weniger als 2,5 aufweist, gebildet sein. Bei einigen Ausführungsformen wird zwischen der IMD-Schicht 122 und der zweiten ILD-Schicht 96 eine Ätzstoppschicht gebildet. Die Ätzstoppschicht kann ein dielektrisches Material wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, oder dergleichen mit einer anderen Ätzrate als das Material der IMD-Schicht 122 aufweisen.
  • Die leitenden Merkmale 124 können Diffusionssperrschichten und ein leitendes Material über den Diffusionssperrschichten aufweisen. Als ein Beispiel für die Bildung der leitenden Merkmale 124 werden in der IMD-Schicht 122 Öffnungen gebildet, die darunterliegende leitende Merkmale wie etwa die Source/Drain-Kontakte 102 freilegen. Die Öffnungen können unter Verwendung annehmbarer Photolithographie- und Ätztechniken gebildet werden. Die Diffusionssperrschichten können aus Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen gebildet werden und können durch einen Abscheidungsprozess wie etwa eine Atomlagenabscheidung (ALD) oder dergleichen in den Öffnungen gebildet werden. Das leitende Material kann Kupfer, Aluminium, Wolfram, Silber und Kombinationen davon oder dergleichen enthalten und kann durch einen elektrochemischen Beschichtungsprozess, eine CVD, eine ALD, eine PVD, dergleichen oder eine Kombination davon über den Diffusionssperrschichten in den Öffnungen gebildet werden. Bei einer Ausführungsform ist das leitende Material Kupfer und sind die Diffusionssperrschichten dünne Sperrschichten, die verhindern, dass das Kupfer in die IMD-Schicht 122 diffundiert. Nach der Bildung der Diffusionssperrschichten und des leitenden Materials wird der Überschuss an Diffusionssperrschichten und leitendem Material zum Beispiel durch einen Planarisierungsprozess wie etwa einen chemisch-mechanischen Polierprozess (CMP-Prozess) beseitigt. Die verbliebenen Abschnitte der Diffusionssperrschichten und des leitenden Materials bilden die leitenden Merkmale 124.
  • 13A bis 13C sind Schnittansichten von Zwischenstadien bei der Herstellung von Source/Drain-Kontakten für FinFETs nach einigen Ausführungsformen. 13A bis 13C sind Schnittansichten, die entlang des Referenzquerschnitts C-C in 1 dargestellt sind, wobei vier Finnen gezeigt sind, und stellen Merkmale in sowohl dem Bereich 50N als auch dem Bereich 50P dar. Wie weiter unten besprochen wird, stellen 13A bis 13C einen anderen „Cut-Last“-Kontaktbildungsprozess dar, bei dem ein gemeinsamer Source/Drain-Kontakt geteilt wird, um mehrere getrennte Source/Drain-Kontakte 102A, 102B (siehe 13A) zu bilden, und zwischen den getrennten Source/Drain-Kontakten 102A, 102B ein Isolationsmerkmal 120 (siehe 13C) gebildet wird. Bei dieser Ausführungsform weist das Isolationsmerkmal 120 eine zurückspringende Profilform auf. Es wird zwar eine Bearbeitung von FinFETs mit verschmolzenen epitaktischen Source/Drain-Bereichen 84, die jenen in 7C ähnlich sind, gezeigt, doch sollte sich verstehen, dass FinFETs mit getrennten epitaktischen Source/Drain-Bereichen 84, die jenen in 7D ähnlich sind, unter Verwendung ähnlicher Techniken bearbeitet werden können. Und obwohl die Bildung von zwei getrennten Source/Drain-Bereichen 102A, 102B und eines Isolationsmerkmals 120 gezeigt ist, sollte sich verstehen, dass jede beliebige gewünschte Anzahl von Isolationsmerkmalen und getrennten Source/Drain-Bereichen gleichzeitig gebildet werden kann.
  • In 13A wird ein Aufbau, der dem in 12B gezeigten ähnlich ist, erhalten und in dem gemeinsamen Source/Drain-Kontakt 102 eine Öffnung 112 gebildet. Die Öffnung 112 teilt den gemeinsamen Source/Drain-Kontakt 102 in mehrere getrennte Source/Drain-Kontakte 102A, 102B. Die Öffnung 112 legt Seitenwände der getrennten Source/Drain-Kontakte 102A, 102B und einen waagerechten Abschnitt 54H der Ätzstoppschicht 54 frei. Der getrennte Source/Drain-Kontakt 102A ist an einen epitaktischen Source/Drain-Bereich 84A angeschlossen, und der getrennte Source/Drain-Kontakt 102B ist an einen epitaktischen Source/Drain-Bereich 84B angeschlossen. Die getrennten Source/Drain-Kontakte 102A, 102B stehen beide mit dem waagerechten Abschnitt 54H der Ätzstoppschicht 54 in Kontakt.
  • Die Öffnung 112 kann unter Verwendung annehmbarer Photolithographie- und Ätztechniken gebildet werden. Bei einigen Ausführungsformen wird die Öffnung 112 durch ein anisotropes Ätzen, das durch einen unten ausführlicher beschriebenen Plasmaprozess durchgeführt wird, gebildet. Das Ätzen ist für das Material des gemeinsamen Source/Drain-Kontakts 102 selektiv (z.B. ätzt das Material des gemeinsamen Source/Drain-Kontakts 102 mit einer höheren Rate als das Material der Ätzstoppschicht 54). Daher wirkt der waagerechte Abschnitt 54H der Ätzstoppschicht 54 als Ätzstopp für den Plasmaätzprozess.
  • Die Profilform der Öffnung 112 kann durch Steuern der Parameter des Plasmaätzprozesses gesteuert werden. Zum Beispiel können die Abmessungen der Öffnung 112 wie etwa unterschiedliche Breiten an unterschiedlichen Stellen entlang der Öffnung 112 gesteuert werden. Als ein erläuterndes Beispiel geben die in 12C gezeigten Bereiten W5 und W6 zwei Stellen entlang der Öffnung 112 an, die durch den Plasmaätzprozess gesteuert werden können. Es können andere Stellen, mehr Stellen oder weniger Stellen entlang der Öffnung 112 verwendet werden, um die Profilform der Öffnung 112 zu charakterisieren. Die Breite W5 befindet sich an der Oberseite der Öffnung 112. Die Breite W6 befindet sich an dem Boden der Öffnung 112 entlang des freigelegten waagerechten Abschnitts 54H der Ätzstoppschicht 54. Bei einer Ausführungsform kann die Breite W5 in dem Bereich von etwa 15 nm bis etwa 120 nm liegen, und kann die Breite W6 in dem Bereich von etwa 16 nm bis etwa 144 nm liegen. Die Öffnung 112 weist ein derart zurückspringendes Profil auf, dass die Seitenwände der Öffnung 116 mit einer Fläche der Ätzstoppschicht 54 einen spitzen Winkel θ1 bilden. Der spitze Winkel θ1 kann in dem Bereich von etwa 86 Grad bis etwa 89,5 Grad liegen. Da der Winkel θ1 spitz ist, ist die Breite W5 kleiner als die Breite W6 und nimmt die Breite der Öffnung 112 in einer von der Oberseite der Öffnung 112 zu dem Boden der Öffnung 112 verlaufenden Richtung fortlaufend ab. Bei einer Ausführungsform kann die Breite W6 um etwa 5 % bis etwa 20 % größer als die Breite W5 sein. Das Bilden der Öffnung 112 mit einer kleinen Breite W5 gestattet, dass während eines anschließenden Prozesses zum Füllen der Öffnung 112 ein Abschnüren verursacht wird. Somit kann zwischen den getrennten Source/Drain-Kontakten 102A, 102B bewusst ein Hohlraum gebildet werden.
  • Der Plasmaätzprozess wird in einer Prozesskammer unter Lieferung von Prozessgasen in die Prozesskammer durchgeführt. Der Plasmaätzprozess kann durch Erzeugen eines Plasmas auf eine ähnliche Weise wie die im Zusammenhang mit 12C beschriebene durchgeführt werden. Der Plasmaätzprozess kann mit ähnlichen Prozessgasen wie den im Zusammenhang mit 12C beschriebenen durchgeführt werden. Bei dieser Ausführungsform enthalten die Prozessgase (ein) Ätzgas(e), das (die) eine sehr hohe Ätzselektivität zwischen dem Material der Ätzstoppschicht 54 und dem Material des gemeinsamen Source/Drain-Kontakts 102 aufweist (aufweisen). Zum Beispiel kann der Plasmaätzprozess mit NF3, SF6, CF4, CHF3, CH2F2, CH3F, C4F6, C4F8, C5F8, dergleichen oder Kombinationen davon durchgeführt werden, wenn der gemeinsame Source/Drain-Kontakt 102 aus Wolfram gebildet ist, oder kann er mit Cl2, NF3, SF6, CF4, CHF3, CH2F2, CH3F, C4F6, C4F8, C5F8, dergleichen oder Kombinationen davon durchgeführt werden, wenn der gemeinsame Source/Drain-Kontakt 102 aus Kobalt gebildet ist, was eine Ätzselektivität in dem Bereich von etwa 1 : 10 bis 1 : 50 gestattet. Das Durchführen des Plasmaätzprozesses mit einer hohen Ätzselektivität gestattet, dass der Plasmaätzprozess für eine lange Dauer durchgeführt wird, so dass es zu einem beträchtlichen Maß an Überätzen kommt. Der Plasmaätzprozess bei dieser Ausführungsform kann für eine längere Dauer als der im Zusammenhang mit 12C beschriebene durchgeführt werden. Zum Beispiel kann der Plasmaätzprozess für eine Dauer in dem Bereich von etwa 15 Sekunden bis etwa 1500 Sekunden durchgeführt werden. Da die Ätzstoppschicht 54 über den STI-Bereichen 64 liegt, kann selbst bei Auftreten eines deutlichen Überätzens eine Beschädigung der STI-Bereiche 64 und/oder der Finnen 62 vermieden werden.
  • Wie oben erwähnt kann die Profilform der Öffnung 112 durch Steuern der Parameter des Plasmaätzprozesses gesteuert werden. Die Öffnung 112 kann durch Durchführen des Plasmaätzprozesses für eine lange Dauer und mit einer hohen Ätzselektivität gegenüber der Ätzstoppschicht 54 mit einer zurückspringenden Profilform ausgeführt werden. Zum Beispiel können die Dauer und die Ätzselektivität gegenüber der Ätzstoppschicht 54 so gesteuert werden, dass sie während des Plasmaätzprozesses in den oben besprochenen Bereichen liegen. Das Durchführen des Plasmaätzprozesses mit Parametern in diesen Bereichen gestattet, dass die Öffnung 112 mit einer zurückspringenden Profilform gebildet wird, während das Durchführen des Plasmaätzprozesses mit Parametern außerhalb dieser Bereiche keine zurückspringende Profilform gestattet.
  • In 13B wird eine dielektrische Verkleidung 114 in der Öffnung 112 (siehe 13A), auf den getrennten Source/Drain-Kontakten 102A, 102B und auf der zweiten ILD-Schicht 96 abgeschieden. Die dielektrische Verkleidung 114 kann aus ähnlichen Materialien und auf eine ähnliche Weise wie die im Zusammenhang mit 12D beschriebenen gebildet werden. Die dielektrische Verkleidung 114 verkleidet die Seitenwände und den Boden der Öffnung 112 wie etwa die freigelegten Seitenwände der getrennten Source/Drain-Kontakte 102A, 102B und den freigelegten waagerechten Abschnitt 54H der Ätzstoppschicht 54. Da die Öffnung 112 mit einer kleinen Breite W5 ausgeführt wird, kommt es während der Abscheidung der dielektrischen Verkleidung 114 zu einem Abschnüren. Als Ergebnis wird aus Teilen der Öffnung 112, die nicht von der dielektrischen Verkleidung 114 gefüllt sind, ein Hohlraum 116 gebildet. Der Hohlraum 116 weist eine ähnliche Profilform wie die Öffnung 112, z.B. eine zurückspringende Profilform, auf. Die dielektrische Verkleidung 114 entlang der Seitenwände und des Bodens der Öffnung 112 kann mit einer gleichmäßigen Dicke T2 in dem Bereich von etwa 7 nm bis etwa 60 nm ausgeführt werden, was dazu führen kann, dass der Hohlraum 116 an seinem breitesten Punkt (z.B. dem Boden) eine Breite W7 in dem Bereich von etwa 1 nm bis etwa 24 nm aufweist. Der Hohlraum 116 kann sich abhängig von den Bearbeitungsbedingungen während der Abscheidung der dielektrischen Verkleidung 114 bei einem Vakuum befinden oder mit einem Gas (z.B. Luft) gefüllt sein. Nach dem Abschnüren kann es zu einem Beladen kommen, wodurch die Bildung eines erhöhten Bereichs 114A in der dielektrischen Verkleidung 114 über dem Hohlraum 116 verursacht wird.
  • In 13C wird ein Planarisierungsprozess durchgeführt, um überschüssiges Material der dielektrischen Verkleidung 114 von den oberen Flächen der getrennten Source/Drain-Kontakte 102A, 102B und der zweiten ILD-Schicht 96 zu beseitigen. Insbesondere wird der erhöhte Bereich 114A der dielektrischen Verkleidung 114 beseitigt. Bei dem Planarisierungsprozess kann es sich um einen CMP-Prozess, einen Rückätzprozess, Kombinationen davon oder dergleichen handeln. Der Hohlraum 116 und die verbliebenen Abschnitte der dielektrischen Verkleidung 114 bilden das Isolationsmerkmal 120, wobei die dielektrische Verkleidung 114 den Hohlraum 116 umgibt. Das Isolationsmerkmal 120 weist die gleiche zurückspringende Profilform und die gleichen Abmessungen wie die Öffnung 112 (siehe 13A) auf.
  • Nachdem das Isolationsmerkmal 120 und die Source/Drain-Kontakte 102A, 102B gebildet wurden, kann eine weitere Bearbeitung der FinFETs durchgeführt werden. Zum Beispiel wird in 13D eine IMD-Schicht 122 auf dem Isolationsmerkmal 120, den getrennten Source/Drain-Kontakten 102A, 102B und der zweiten ILD-Schicht 96 gebildet. In der IMD-Schicht 122 werden leitende Merkmale 124 gebildet und an die Source/Drain-Kontakte 102 angeschlossen. Die IMD-Schicht 122 und die leitenden Merkmale 124 können aus ähnlichen Materialien und auf eine ähnliche Weise wie die im Zusammenhang mit 12F beschriebenen gebildet werden.
  • 14A bis 14E sind Schnittansichten von Zwischenstadien bei der Herstellung von Source/Drain-Kontakten für FinFETs nach einigen Ausführungsformen. 14A bis 14E sind Schnittansichten, die entlang des Referenzquerschnitts C-C in 1 dargestellt sind, wobei vier Finnen gezeigt sind, und stellen Merkmale sowohl in dem Bereich 50N als auch in dem Bereich 50B dar. Wie nachstehend näher besprochen werden wird, stellen 14A bis 14E einen „Cut-First“-Kontaktbildungsprozess dar, bei dem zunächst ein Isolationsmerkmal 120 (siehe 14C) in den ILD-Schichten 86, 96 gebildet wird. Nachdem das Isolationsmerkmal 120 gebildet wurde, werden neben dem Isolationsmerkmal 120 mehrere getrennte Source/Drain-Kontakte 102A, 102B (siehe 14E) gebildet. Bei dieser Ausführungsform weist das Isolationsmerkmal 120 eine gebogene Profilform auf. Es wird zwar eine Bearbeitung von FinFETs mit verschmolzenen epitaktischen Source/Drain-Bereichen 84, die jenen in 7C ähnlich sind, gezeigt, doch sollte sich verstehen, dass FinFETs mit getrennten epitaktischen Source/Drain-Bereichen 84, die jenen in 7D ähnlich sind, unter Verwendung ähnlicher Techniken bearbeitet werden können. Und obwohl die Bildung von zwei getrennten Source/Drain-Bereichen 102A, 102B und eines Isolationsmerkmals 120 gezeigt ist, sollte sich verstehen, dass jede beliebige gewünschte Anzahl von Isolationsmerkmalen und getrennten Source/Drain-Bereichen gleichzeitig gebildet werden kann.
  • In 14A wird eine Öffnung 112 für ein Isolationsmerkmal durch die ILD-Schichten 86, 96 gebildet. Die Öffnung 112 kann durch einen ähnlichen Plasmaätzprozess wie den im Zusammenhang mit 12C beschriebenen gebildet werden, so dass die Öffnung 112 eine gebogene Profilform aufweist. Bei einigen Ausführungsformen kann die Öffnung 112 durch Durchführen des Plasmaätzprozesses und anschließendes Durchführen eines anisotropen chemischen Ätzens unter Verwendung von verdünnter Flusssäure (HF-Säure), eine Kombination aus HF-Säure und NH3 unter Ausübung von Wärme (z.B. einen thermischen Prozess), eine Kombination aus NF3 und NH3 unter Anwendung eines Plasmas oder dergleichen gebildet werden. Die Öffnung 112 kann ähnliche Breiten W1, W2, und W3 wie die im Zusammenhang mit 12C beschriebenen aufweisen. Die Öffnung 112 legt Seitenwände der ILD-Schichten 86, 96 und einen waagerechten Abschnitt 54H der Ätzstoppschicht 54 frei. Der waagerechte Abschnitt 54H der Ätzstoppschicht 54 wirkt als Ätzstopp für den Plasmaätzprozess.
  • In 14B wird eine dielektrische Verkleidung 114 in der Öffnung 112 (siehe 14A) auf der zweiten ILD-Schicht 96 abgeschieden. Die dielektrische Verkleidung 114 kann auf eine ähnliche Weise wie die im Zusammenhang mit 12D beschriebene gebildet werden, außer dass die dielektrische Verkleidung 114 bei dieser Ausführungsform aus einem Material gebildet wird, das eine hohe Ätzselektivität von dem Ätzen der ILD-Schichten 86, 96 aufweist. Zum Beispiel kann die dielektrische Verkleidung 114 dann, wenn die dielektrischen Schichten 86, 96 aus einem Oxid wie etwa Siliziumoxid gebildet sind, aus einem Nitrid wie etwa Siliziumnitrid gebildet werden. Aufgrund des Abschnürens während des Abscheidens wird aus Teilen der Öffnung 112, die nicht von der dielektrischen Verkleidung 114 gefüllt sind, ein Hohlraum 116 gebildet. Nach dem Abschnüren kann es zu einem Beladen kommen, wodurch die Bildung eines erhöhten Bereichs 114A in der dielektrischen Verkleidung 114 über dem Hohlraum 116 verursacht wird. Der Hohlraum 116 weist eine ähnliche Profilform wie die Öffnung 112, z.B. eine gebogene Profilform, auf. Die dielektrische Verkleidung 114 kann eine ähnliche Dicke T1 wie die im Zusammenhang mit 12D beschriebene aufweisen. Der Hohlraum 116 kann eine ähnliche Breite W4 wie die im Zusammenhang mit 12D beschriebene aufweisen.
  • In 14C wird ein Planarisierungsprozess durchgeführt, um überschüssiges Material der dielektrischen Verkleidung 114 von der oberen Fläche der zweiten ILD-Schicht 96 zu beseitigen. Insbesondere wird der erhöhte Bereich 114A der dielektrischen Verkleidung 114 beseitigt. Der Planarisierungsprozess kann ein CMP-Prozess sein, und die verbliebenen Abschnitte der dielektrischen Verkleidung 114 bilden das Isolationsmerkmal 120, wobei die dielektrische Verkleidung 114 den Hohlraum 116 umgibt. Das Isolationsmerkmal 120 weist die gleiche gebogene Profilform und die gleichen Abmessungen wie die Öffnung 112 (siehe 14A) auf.
  • In 14D werden Öffnungen 100 für Source/Drain-Kontakte durch die ILD-Schichten 86, 96 gebildet. Die Öffnungen können unter Verwendung annehmbarer Photolithographie- und Ätztechniken gebildet werden. Das Ätzen ist für das Material der ILD-Schichten 86, 96 selektiv, z.B. wird das Material der ILD-Schichten 86, 96 selektiv mit einer größeren Rate als das Material der dielektrischen Verkleidung 114 geätzt. Nach der Bildung erstrecken sich die Öffnungen 100 durch die ILD-Schichten 86, 96 und legen die Ätzstoppschicht 54 frei. Die Ätzstoppschicht 54 hält das Ätzen der Öffnungen 100 an. Da die Ätzstoppschicht 54 unter den erhöhten Abschnitten der epitaktischen Source/Drain-Bereiche 84 liegt, können alle Facetten der epitaktischen Source/Drain-Bereiche 84 durch die Öffnungen 100 freigelegt werden. Die Öffnungen 100 legen Seitenwände des Isolationsmerkmals 120, z.B. Seitenwände der dielektrischen Verkleidung 114, frei.
  • In 14E werden in den Öffnungen 100 getrennte Source/Drain-Kontakte 102A, 102B gebildet. In den Öffnungen 100 werden eine Verkleidung, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitendes Material gebildet. Die Verkleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Bei dem leitenden Material kann es sich um Kobalt, Wolfram, Aluminium, Kupfer, Silber, Gold, Nickel, dergleichen oder Kombinationen davon handeln. Bei einer Ausführungsform ist das leitende Material Kobalt. Bei einer anderen Ausführungsform ist das leitende Material Wolfram. Ein Planarisierungsprozess wie etwa ein CMP kann durchgeführt werden, um überschüssiges Material von Oberflächen der zweiten ILD-Schicht 96 und der dielektrischen Verkleidung 114 zu beseitigen. Die verbliebene Verkleidung und das leitende Material bilden die getrennten Source/Drain-Kontakte 102A, 102B. Der getrennte Source/Drain-Kontakt 102A, ist an einen epitaktischen Source/Drain-Bereich 84A angeschlossen, der getrennte Source/Drain-Kontakt 102B ist an einen epitaktischen Source/Drain-Bereich 84B angeschlossen, und das Isolationsmerkmal 120 ist zwischen den getrennten Source/Drain-Kontakten 102A, 102B angeordnet. Die getrennten Source/Drain-Kontakte 102B, 102B stehen beide mit dem waagerechten Abschnitt 54H der Ätzstoppschicht 54 in Kontakt. Nach der Planarisierung steht jedes aus dem Isolationsmerkmal 120 und den getrennten Source/Drain-Kontakten 102A, 102B mit dem waagerechten Abschnitt 54H der Ätzstoppschicht 54 in Kontakt und weist jedes aus dem Isolationsmerkmal 120 und den getrennten Source/Drain-Kontakten 102A, 102B die gleiche Höhe auf.
  • Bei einigen Ausführungsformen werden zwischen den epitaktischen Source/Drain-Bereichen 84A, 84B und den getrennten Source/Drain-Kontakten 102A, 102B jeweils Metall-Halbleiter-Legierungsbereiche (nicht gezeigt) gebildet, wie etwa auf Abschnitten der epitaktischen Source/Drain-Bereiche 84A, 84B, die durch die Öffnungen 100 freigelegt sind. Die Metall-Halbleiter-Legierungsbereiche können den oben beschriebenen ähnlich sein.
  • Nach der Bildung des Isolationsmerkmals 120 und der Source/Drain-Kontakte 102A, 102B kann eine weitere Bearbeitung der FinFETs durchgeführt werden. Zum Beispiel wird ähnlich wie bei der Ausführungsform von 12E eine IMD-Schicht 122 auf dem Isolationsmerkmal 120, den getrennten Source/Drain-Kontakten 102A, 102B und der zweiten ILD-Schicht 96 gebildet. In der IMD-Schicht 122 werden leitende Merkmale 124 gebildet und an die Source/Drain-Kontakte 102 angeschlossen.
  • 15A bis 15D sind Schnittansichten von Zwischenstadien bei der Herstellung von Source/Drain-Kontakten für FinFETs nach einigen Ausführungsformen. 15A bis 15D sind Schnittansichten die entlang des Referenzquerschnitts C-C in 1 dargestellt sind, wobei vier Finnen gezeigt sind, und stellen Merkmale sowohl in dem Bereich 50N als auch in dem Bereich 50B dar. Wie nachstehend näher besprochen werden wird, stellen 15A bis 15D einen „Cut-First“-Kontaktbildungsprozess dar, bei dem zunächst ein Isolationsmerkmal 120 (siehe 15C in den ILD-Schichten 86, 96 gebildet wird. Nachdem das Isolationsmerkmal 120 gebildet wurde, werden neben dem Isolationsmerkmal 120 mehrere getrennte Source/Drain-Kontakte 102A, 102B (siehe 15D) gebildet. Bei dieser Ausführungsform weist das Isolationsmerkmal 120 eine zurückspringende Profilform auf. Es wird zwar eine Bearbeitung von FinFETs mit verschmolzenen epitaktischen Source/Drain-Bereichen 84, die jenen in 7C ähnlich sind, gezeigt, doch sollte sich verstehen, dass FinFETs mit getrennten epitaktischen Source/Drain-Bereichen 84, die jenen in 7D ähnlich sind, unter Verwendung ähnlicher Techniken bearbeitet werden können. Und obwohl die Bildung von zwei getrennten Source/Drain-Bereichen 102A, 102B und eines Isolationsmerkmals 120 gezeigt ist, sollte sich verstehen, dass jede beliebige gewünschte Anzahl von Isolationsmerkmalen und getrennten Source/Drain-Bereichen gleichzeitig gebildet werden kann.
  • In 15A wird eine Öffnung 112 für ein Isolationsmerkmal durch die ILD-Schichten 86, 96 gebildet. Die Öffnung 112 kann durch einen ähnlichen Plasmaätzprozess wie den im Zusammenhang mit 13A beschriebenen gebildet werden, so dass die Öffnung 112 eine zurückspringende Profilform aufweist. Die Öffnung 112 kann ähnliche Breiten W5 und W6 wie die im Zusammenhang mit 13A beschriebenen aufweisen. Die Öffnung 112 legt Seitenwände der ILD-Schichten 86, 96 und einen waagerechten Abschnitt 54H der Ätzstoppschicht 54 frei. Der waagerechte Abschnitt 54H der Ätzstoppschicht wirkt als Ätzstopp für den Plasmaätzprozess.
  • In 15B wird eine dielektrische Verkleidung 114 in der Öffnung 112 (siehe 15A) auf der zweiten ILD-Schicht 96 abgeschieden. Die dielektrische Verkleidung 114 kann auf eine ähnliche Weise wie die im Zusammenhang mit 12D beschriebene gebildet werden, außer dass die dielektrische Verkleidung 114 bei dieser Ausführungsform aus einem Material gebildet wird, das eine hohe Ätzselektivität von dem Ätzen der ILD-Schichten 86, 96 aufweist. Wenn die ILD-Schichten 86, 96 zum Beispiel aus einem Oxid wie etwa Siliziumoxid gebildet sind, kann die dielektrische Verkleidung 114 aus einem Nitrid wie etwa Siliziumnitrid gebildet werden. Aufgrund des Abschnürens während des Abscheidens wird aus Teilen der Öffnung 112, die nicht von der dielektrischen Verkleidung 114 gefüllt sind, ein Hohlraum 116 gebildet. Nach dem Abschnüren kann es zu einem Beladen kommen, wodurch die Bildung eines erhöhten Bereichs 114A in der dielektrischen Verkleidung 114 über dem Hohlraum 116 verursacht wird. Der Hohlraum 116 weist eine ähnliche Profilform wie die Öffnung 112, z.B. eine zurückspringende Profilform, auf. Die dielektrische Verkleidung 114 kann eine ähnliche Dicke T2 wie die im Zusammenhang mit 13B beschriebene aufweisen. Der Hohlraum 116 kann eine ähnliche Breite W7 wie die im Zusammenhang mit 13B beschriebene aufweisen.
  • In 15C wird ein Planarisierungsprozess durchgeführt, um überschüssiges Material der dielektrischen Verkleidung 114 von der oberen Fläche der zweiten ILD-Schicht 96 zu beseitigen. Insbesondere wird der erhöhte Bereich 114A der dielektrischen Verkleidung 114 beseitigt. Bei dem Planarisierungsprozess kann es sich um einen CMP-Prozess, einen Rückätzprozess, Kombinationen davon oder dergleichen handeln. Der Hohlraum 116 und die verbliebenen Abschnitte der dielektrischen Verkleidung 114 bilden das Isolationsmerkmal 120, wobei die dielektrische Verkleidung 114 den Hohlraum 116 umgibt. Das Isolationsmerkmal 120 weist die gleiche zurückspringende Profilform und die gleichen Abmessungen wie die Öffnung 112 (siehe 15A) auf.
  • In 15D werden getrennte Source/Drain-Kontakte 102A, 102B durch die ILD-Schichten 86, 96 gebildet. Die getrennten Source/Drain-Kontakte 102A, 102B können aus ähnlichen Materialien und durch einen ähnlichen Prozess wie die im Zusammenhang mit 14D und 14E beschriebenen gebildet werden.
  • Nach der Bildung des Isolationsmerkmals 120 und der Source/Drain-Kontakte 102A, 102B kann eine weitere Bearbeitung der FinFETs durchgeführt werden. Zum Beispiel wird ähnlich wie bei der Ausführungsform von 13D eine IMD-Schicht 122 auf dem Isolationsmerkmal 120, den getrennten Source/Drain-Kontakten 102A, 102B und der zweiten ILD-Schicht 96 gebildet. In der IMD-Schicht 122 werden leitende Merkmale 124 gebildet und an die Source/Drain-Kontakte 102 angeschlossen.
  • 16A bis 16D stellen FinFETs nach anderen Ausführungsformen dar. 16A ist eine Schnittansicht, die entlang des Referenzquerschnitts A-A in 1 dargestellt ist, außer dass drei Gate-Strukturen gezeigt sind. 16B ist eine Schnittansicht, die entlang des Referenzquerschnitts B-B in 1 dargestellt ist, außer dass nur zwei Finnen gezeigt sind. 16C und 16D sind Schnittansichten, die entlang des Referenzquerschnitts C-C in 1 dargestellt sind, wobei vier Finnen gezeigt sind. Bei dieser Ausführungsform weisen die Source/Drain-Kontakte 102 obere Source/Drain-Kontakte 102U und untere Source/Drain-Kontakte 102L auf. Die oberen Source/Drain-Kontakte 102U sind durch die zweite ILD-Schicht 96 gebildet, und die unteren Source/Drain-Kontakte 102L sind durch die erste ILD-Schicht 86 gebildet. Die oberen Source/Drain-Kontakte 102U und unteren Source/Drain-Kontakte 102L können in unterschiedlichen Prozessen gebildet werden und können aus den gleichen leitenden Materialien, z.B. Wolfram oder Kobalt, gebildet werden.
  • Zwischen benachbarten oberen Source/Drain-Kontakten 102L und benachbarten unteren Source/Drain-Kontakten 120L wird ein Isolationsmerkmal 120 gebildet. Das Isolationsmerkmal 120 kann wie in 16C gezeigt eine gebogene Profilform oder wie in 16D gezeigt eine zurückspringende Profilform aufweisen. Das Isolationsmerkmal 120 in 16C und 16D kann durch einen beliebigen aus dem „Cut-Last“-Prozess, der oben im Zusammenhang mit 12A bis 12E besprochen wurde, dem „Cut-Last“-Prozess, der oben im Zusammenhang mit 13A bis 13C besprochen wurde, dem „Cut-First“-Prozess, der oben im Zusammenhang mit 14A bis 14E besprochen wurde, oder dem „Cut-First“-Prozess, der oben im Zusammenhang mit 15A bis 15D besprochen wurde, gebildet werden.
  • Die FinFETs von 16C und 16D weisen verschmolzene Source/Drain-Bereiche 84 auf, die den in 7C ähnlich sind. Bei anderen Ausführungsformen könnten die FinFETs von 16C und 16D getrennte epitaktische Source/Drain-Bereiche 84, die den in 7D ähnlich sind, aufweisen.
  • 17A bis 17D stellen FinFETs nach anderen Ausführungsformen dar. 17A ist eine Schnittansicht, die entlang des Referenzquerschnitts A-A in 1 dargestellt ist, außer dass drei Gate-Strukturen gezeigt sind. 17B ist eine Schnittansicht, die entlang des Referenzquerschnitts B-B in 1 dargestellt ist, außer dass nur zwei Finnen gezeigt sind. 17C und 17D sind Schnittansichten, die entlang des Referenzquerschnitts C-C in 1 dargestellt sind, wobei vier Finnen gezeigt sind. Bei dieser Ausführungsform erfolgt keine Abscheidung der Ätzstoppschicht 54 (siehe 6), bevor der epitaktische Source/Drain-Bereich 84 gezüchtet wird. Stattdessen wird auf dem epitaktischen Source/Drain-Bereich 84 und den STI-Bereichen 64 eine CESL 88 abgeschieden. Zum Beispiel kann die CESL 88 abgeschieden werden, nachdem der epitaktische Source/Drain-Bereich 84 gebildet wurde, aber bevor die erste ILD-Schicht 86 gebildet wird. Die CESL 88 kann aus ähnlichen Materialien und durch einen ähnlichen Abscheidungsprozess wie die Ätzstoppschicht 54 gebildet werden. Die Source/Drain-Kontakte 102 werden durch derartiges Strukturieren von Öffnungen in der ersten ILD-Schicht 86 und der CESL 88, dass Abschnitte 86A der ersten ILD 86 unter den gemeinsamen Source/Drain-Kontakten 102 zurückbleiben, gebildet. Ferner können die Finnen 62 bei dieser Ausführungsform möglicherweise keine auf dem Substrat 50 gezüchteten epitaktischen Strukturen sein, sondern können die Finnen 62 vielmehr durch Ätzen von Gräben in dem Substrat 50 in dem Substrat 50 gebildet werden. Somit können das Substrat 50 und die Finnen 62 bei dieser Ausführungsform ein fortlaufendes Halbleitermaterial sein.
  • Zwischen benachbarten Source/Drain-Kontakten 102A, 102B wird ein Isolationsmerkmal 120 gebildet. Das Isolationsmerkmal 120 kann eine wie in 17C gezeigte gebogene Profilform oder eine wie in 17D gezeigte zurückspringende Profilform aufweisen. Das Isolationsmerkmal 120 in 17C und 17D kann durch einen beliebigen aus dem „Cut-Last“-Prozess, der oben im Zusammenhang mit 12A bis 12E besprochen wurde, dem „Cut-Last“-Prozess, der oben im Zusammenhang mit 13A bis 13C besprochen wurde, dem „Cut-First“-Prozess, der oben im Zusammenhang mit 14A bis 14E besprochen wurde, oder dem „Cut-First“-Prozess, der oben im Zusammenhang mit 15A bis 15D besprochen wurde, gebildet werden. Bei jeder dieser Ausführungsformen wird die Öffnung für das Isolationsmerkmal 120 weiter durch den Abschnitt 86A der ersten ILD-Schicht 86 gebildet und an der CESL 88 angehalten. Dadurch legt die Öffnung für das Isolationsmerkmal 120 Seitenwände des Abschnitts 86A der ersten ILD-Schicht 86 und einen waagerechten Abschnitt 88H der CESL 88 frei. Der waagerechte Abschnitt 88H der CESL 88 erstreckt sich entlang der STI-Bereiche 64 und erstreckt sich zwischen dem epitaktischen Source/Drain-Bereich 84A und dem epitaktische Source/Drain-Bereich 84B. Die dielektrische Verkleidung 114 steht mit den Seitenwänden des Abschnitts 86A der ersten ILD-Schicht 86 und einer oberen Fläche des waagerechten Abschnitts 88H der CESL 88 in Kontakt.
  • Die FinFETs von 17C und 17D weisen verschmolzene Source/Drain-Bereiche 84 auf, die jenen in 7C ähnlich sind. Bei anderen Ausführungsformen könnten die FinFETs von 17C und 17D getrennte epitaktische Source/Drain-Bereiche 84, die den in 7D ähnlich sind, aufweisen.
  • Wie oben erwähnt gestattet das Bilden eines Isolationsmerkmals 120 mit einem Hohlraum 116 zwischen benachbarten Source/Drain-Kontakten 102 eine Steigerung der elektrischen Isolierung zwischen den benachbarten Source/Drain-Kontakten 102. Das Steigern der elektrischen Isolierung zwischen benachbarten Source/Drain-Kontakten 102 kann dabei helfen, die parasitäre Kapazität zwischen den Source/Drain-Kontakten 102 zu verringern und dadurch die Leistungsfähigkeit der sich ergebenden FinFETs zu erhöhen. Eine solche Verringerung der parasitären Kapazität kann bei Vorrichtungen, bei den zwischen benachbarten Source/Drain-Kontakten 102 ein großer Spannungsunterschied besteht, besonders vorteilhaft sein. Ein Beispiel für eine solche Vorrichtung ist eine statische Direktzugriffsspeicherzelle (static random access memory cell, SRAM cell).
  • 18 ist ein Schaltbild einer SRAM-Zelle. Die SRAM-Zelle weist Pull-up-Transistoren PU1 und PU2 und Pull-down-Transistoren PD1 und PD2 auf, die gemeinsam ein Bit speichern. Die Pull-up-Transistoren PU1 und PU2 sind an einen Stromversorgungsspannungsknoten Vcc angeschlossen, und die Pull-down-Transistoren PD1 und PD2 sind an einen Masse spannungsknoten Vss angeschlossen. Die SRAM-Zelle weist auch Pass-Gate-Transistoren PG1 und PG2 auf, die an die Wortleitung WL und komplementäre Bitleitungen BL und BLB für die SRAM-Zelle angeschlossen sind. Wenn die Pass-Gate-Transistoren PG1 und PG2 aktiviert sind kann der Wert der SRAM-Zelle mittels der komplementären Bitleitungen BL und BLB gelesen werden und kann mittels der komplementären Bitleitungen BL und BLB ein neuer Wert in die SRAM-Zelle geschrieben werden.
  • 19 ist eine Draufsicht auf eine Halbleitervorrichtung 200 nach einigen Ausführungsformen. Die Halbleitervorrichtung 200 weist sechs FinFETs auf, die unter Verwendung von vier Gruppen von Finnen 62 gebildet sind, und miteinander verbunden werden können, um eine SRAM-Zelle wie etwa die SRAM-Zelle von 18 zu bilden. 19 stellt einen Querschnitt C-C dar. Die 12A bis 15D, 16C, 17C und 17D zeigen einen ähnlichen Querschnitt wie der Querschnitt C-C.
  • Zu den FinFETs der Halbleitervorrichtung 200 sind Source/Drain-Kontakte 102 gebildet, wobei die Source/Drain-Kontakte 102 durch Isolationsmerkmale 120 getrennt sind. Wenn in dem Bereich 202 zum Beispiel ein „Cut-Last“-Prozess durchgeführt wird, kann ein gemeinsamer Source/Drain-Kontakt in drei getrennte Source/Drain-Kontakte 102 getrennt werden und werden zwischen den getrennten Source/Drain-Kontakten 102 zwei Isolationsmerkmale 120 gebildet. Ebenso werden in dem Bereich 204 gleichermaßen zwei Isolationsmerkmale 120 und drei getrennte Source/Drain-Kontakte 120 gebildet. Die getrennten Source/Drain-Kontakte 102 in dem Bereich 202 werden an VSS, VCC und BL angeschlossen werden. Die getrennten Source/Drain-Kontakte 102 in dem Bereich 204 werden an VSS, VCC und BLB angeschlossen werden. Bei einigen Ausführungsformen ist zwischen den Source/Drain-Kontakten 102 für den Pull-up-Transistor PU1 und den Pull-down-Transistor PD1 (siehe 18) ein Isolationsmerkmal 120A gebildet. Bei einigen Ausführungsformen ist zwischen den Source/Drain-Kontakten 102 für den Pull-up-Transistor PU2 und den Pull-down-Transistor PD2 (siehe 18) ein Isolationsmerkmal 120A gebildet. Insbesondere ist jedes Isolationsmerkmal 120A zwischen benachbarten Source/Drain-Kontakten 102, die an VSS und VCC angeschlossen werden, angeordnet. Diese Isolationsmerkmale 120A trennen Source/Drain-Kontakte 102, die sich bei einem großen Spannungsunterschied befinden (z.B. Stromversorgung und Masse). Das Bilden des Isolationsmerkmals 120A zwischen Source/Drain-Kontakten 102 mit einem großen Spannungsunterschied hilft, die parasitäre Kapazität, die durch den großen Spannungsunterschied induziert würde, zu verringern. Dadurch kann die Leistungsfähigkeit der SRAM-Zelle verbessert werden.
  • Bei einer Ausführungsform weist eine Vorrichtung einen ersten Source/Drain-Bereich; einen zweiten Source/Drain-Bereich; eine dielektrische Zwischenschicht (ILD-Schicht) über dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich; einen ersten Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der erste Source/Drain-Kontakt an den ersten Source/Drain-Bereich angeschlossen ist; einen zweiten Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der zweite Source/Drain-Kontakt an den zweiten Source/Drain-Bereich angeschlossen ist; und ein Isolationsmerkmal zwischen dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt, wobei das Isolationsmerkmal eine dielektrische Verkleidung und einen Hohlraum aufweist, wobei die dielektrische Verkleidung den Hohlraum umgibt, auf.
  • Bei einigen Ausführungsformen der Vorrichtung weist das Isolationsmerkmal an einer Oberseite des Isolationsmerkmals eine erste Breite, an einem Mittelpunkt des Isolationsmerkmals eine zweite Breite und an einer Unterseite des Isolationsmerkmals eine dritte Breite auf, wobei die zweite Breite größer als jede aus der ersten Breite und der dritten Breite ist. Bei einigen Ausführungsformen der Vorrichtung nimmt eine Breite des Isolationsmerkmals in einer Richtung, die von einer Oberseite des Isolationsmerkmals zu einer Unterseite des Isolationsmerkmals verläuft, fortlaufend ab. Bei einigen Ausführungsformen weist die Vorrichtung ferner einen Isolationsbereich über einem Substrat; und eine Kontaktätzstoppschicht (CESL) über dem Isolationsbereich, wobei die CESL einen waagerechten Abschnitt aufweist, der sich von dem ersten Source/Drain-Bereich zu dem zweiten Source/Drain-Bereich erstreckt, wobei der waagerechte Abschnitt der CESL mit jedem aus dem Isolationsmerkmal, dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt in Kontakt steht, auf. Bei einigen Ausführungsformen der Vorrichtung erstrecken sich der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich jeweils durch die CESL. Bei einigen Ausführungsformen der Vorrichtung erstreckt sich das Isolationsmerkmal durch einen ersten Abschnitt der ILD-Schicht und weist die Vorrichtung ferner einen Isolationsbereich über einem Substrat; und eine Kontaktätzstoppschicht (CESL) über dem Isolationsbereich auf, wobei die CESL einen waagerechten Abschnitt aufweist, der sich von dem ersten Source/Drain-Bereich zu dem zweiten Source/Drain-Bereich erstreckt, wobei der waagerechte Abschnitt der CESL mit dem Isolationsmerkmal in Kontakt steht, wobei der waagerechte Abschnitt der CESL durch den ersten Abschnitt der ILD-Schicht von jedem aus dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt getrennt ist. Bei einigen Ausführungsformen der Vorrichtung ist die CESL zwischen der ILD-Schicht und jedem aus dem Isolationsbereich, dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich angeordnet. Bei einigen Ausführungsformen der Vorrichtung ist die dielektrische Verkleidung eine Schicht aus Siliziumoxid und ist der Hohlraum mit Luft gefüllt oder befindet er sich bei einem Vakuum. Bei einigen Ausführungsformen der Vorrichtung ist der erste Source/Drain-Bereich ein Teil eines Pull-up-Transistors für eine statische Direktzugriffsspeicherzelle (SRAM-Zelle) und ist der zweite Source/Drain-Bereich ein Teil eines Pull-down-Transistors für die SRAM-Zelle.
  • Bei einer Ausführungsform weist eine Vorrichtung einen ersten Source/Drain-Bereich; einen zweiten Source/Drain-Bereich; eine dielektrische Zwischenschicht (ILD-Schicht) über dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich, wobei die ILD-Schicht eine erste relative Dielektrizitätskonstante aufweist; einen ersten Source/Drain-Kontakt, der sich durch die ILD-Schicht, erstreckt, wobei der erste Source/Drain-Kontakt an den ersten Source/Drain-Kontakt angeschlossen ist; einen zweiten Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der zweite Source/Drain-Kontakt an den zweiten Source/Drain-Bereich angeschlossen ist; und ein Isolationsmerkmal zwischen dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt, wobei das Isolationsmerkmal eine zweite relative Dielektrizitätskonstante aufweist, wobei die zweite relative Dielektrizitätskonstante kleiner als die erste relative Dielektrizitätskonstante ist, auf.
  • Bei einer Ausführungsform umfasst ein Verfahren das Abscheiden einer dielektrischen Zwischenschicht (ILD-Schicht) über einem ersten Source/Drain-Bereich und einem zweiten Source/Drain-Bereich; das Bilden eines gemeinsamen Source/Drain-Kontakts in der ILD-Schicht, wobei der gemeinsame Source/Drain-Kontakt an jedes aus dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich angeschlossen wird; das Teilen des gemeinsamen Source/Drain-Kontakts in einen ersten Source/Drain-Kontakt und einen zweiten Source/Drain-Kontakt, wobei der erste Source/Drain-Kontakt an den ersten Source/Drain-Bereich angeschlossen ist und der zweite Source/Drain-Kontakt an den zweiten Source/Drain-Bereich angeschlossen ist; und das Bilden eines Isolationsmerkmals zwischen dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt, wobei das Isolationsmerkmal eine dielektrische Verkleidung und einen Hohlraum aufweist, wobei die dielektrische Verkleidung den Hohlraum umgibt.
  • Bei einigen Ausführungsformen umfasst das Verfahren ferner vor dem Abscheiden der ILD-Schicht das Abscheiden einer Kontaktätzstoppschicht (CESL) über einem Isolationsbereich; und das Züchten des ersten Source/Drain-Bereichs und des zweiten Source/Drain-Bereichs, die sich durch die CESL erstrecken. Bei einigen Ausführungsformen des Verfahrens umfasst das Teilen des gemeinsamen Source/Drain-Kontakts das Ätzen des gemeinsamen Source/Drain-Kontakts, um eine Öffnung, die einen waagerechten Abschnitt der CESL freilegt, zu bilden, und wobei das Bilden des Isolationsmerkmals das Abscheiden der dielektrischen Verkleidung in der Öffnung umfasst. Bei einigen Ausführungsformen umfasst das Verfahren ferner vor dem Abscheiden der ILD-Schicht das Abscheiden einer Kontaktätzstoppschicht (CESL) über dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich. Bei einigen Ausführungsformen des Verfahrens umfasst das Teilen des gemeinsamen Source/Drain-Kontakts das Ätzen des gemeinsamen Source/Drain-Kontakts und der ILD-Schicht, um eine Öffnung, die einen waagerechten Abschnitt der CESL freilegt, zu bilden, und wobei das Bilden des Isolationsmerkmals das Abscheiden der dielektrischen Verkleidung in der Öffnung umfasst. Bei einigen Ausführungsformen des Verfahrens umfasst das Teilen des gemeinsamen Source/Drain-Kontakts in den ersten Source/Drain-Kontakt und den zweiten Source/Drain-Kontakt das Ätzen des gemeinsamen Source/Drain-Kontakts durch einen Plasmaätzprozess, um in dem gemeinsamen Source/Drain-Kontakt eine Öffnung zu bilden, wobei die Öffnung eine gebogene Profilform aufweist. Bei einigen Ausführungsformen des Verfahrens wird der Plasmaätzprozess mit einer Vorspannung in einem Bereich von 50 Volt bis 800 Volt durchgeführt, wird der Plasmaätzprozess bei einem Druck in einem Bereich von etwa 0,67 PA bis etwa 67 Pa (5 mTorr bis 500 mTorr) durchgeführt, und wird der Plasmaätzprozess mit einem Ätzgas und einem Passivierungsgas durchgeführt, wobei ein Verhältnis einer Fließrate des Ätzgases zu einer Fließrate des Passivierungsgases in einem Bereich von 0,01 : 1 bis 2 : 1 liegt. Bei einigen Ausführungsformen des Verfahrens umfasst das Teilen des gemeinsamen Source/Drain-Kontakts in den ersten Source/Drain-Kontakt und den zweiten Source/Drain-Kontakt das Ätzen des gemeinsamen Source/Drain-Kontakts durch einen Plasmaätzprozess, um in dem gemeinsamen Source/Drain-Kontakt eine Öffnung zu bilden, wobei die Öffnung eine zurückspringende Profilform aufweist. Bei einigen Ausführungsformen des Verfahrens wird die ILD-Schicht über einer Kontaktätzstoppschicht (CESL) abgeschieden, wird der Plasmaätzprozess für eine Dauer in einem Bereich von 15 Sekunden bis 1500 Sekunden durchgeführt, und weist der Plasmaätzprozess eine Ätzselektivität zwischen dem gemeinsamen Source/Drain-Kontakt und der CESL in einem Bereich von 10 : 1 bis 50 : 1 auf. Bei einigen Ausführungsformen umfasst das Verfahren ferner das Abscheiden einer intermetallischen dielektrischen Schicht (IMD-Schicht) über der ILD-Schicht und dem Isolationsmerkmal; das Bilden eines ersten leitenden Merkmals durch die IMD-Schicht, wobei das erste leitende Merkmal an den ersten Source/Drain-Kontakt angeschlossen wird; und das Bilden eines zweiten leitenden Merkmals durch die IMD-Schicht, wobei das zweite leitende Merkmal an den zweiten Source/Drain-Kontakt angeschlossen wird.

Claims (18)

  1. Vorrichtung, aufweisend: einen ersten Source/Drain-Bereich (84A); einen zweiten Source/Drain-Bereich (84B); eine dielektrische Zwischenschicht, im Folgenden ILD-Schicht genannt, (86) über dem ersten Source/Drain-Bereich (84A) und dem zweiten Source/Drain-Bereich (84B); einen ersten Source/Drain-Kontakt (102A), der sich durch die ILD-Schicht (86) erstreckt, wobei der erste Source/Drain-Kontakt (102A) an den ersten Source/Drain-Bereich (84A) angeschlossen ist; einen zweiten Source/Drain-Kontakt (102B), der sich durch die ILD-Schicht (86) erstreckt, wobei der zweite Source/Drain-Kontakt (102B) an den zweiten Source/Drain-Bereich (84B) angeschlossen ist; und ein Isolationsmerkmal (120) zwischen dem ersten Source/Drain-Kontakt (102A) und dem zweiten Source/Drain-Kontakt (102B), das sich durch die ILD-Schicht erstreckt, so dass benachbarte Source/Drain-Kontakte voneinander getrennt werden, wobei das Isolationsmerkmal (120) eine dielektrische Verkleidung und einen Hohlraum aufweist, wobei die dielektrische Verkleidung den Hohlraum umgibt, wobei das Isolationsmerkmal (120) an einer Oberseite des Isolationsmerkmals (120) eine erste Breite aufweist, an einem Mittelpunkt des Isolationsmerkmals (120) eine zweite Breite aufweist, und an einer Unterseite des Isolationsmerkmals (120) eine dritte Breite aufweist, wobei die zweite Breite größer als jede aus der ersten Breite und der dritten Breite ist.
  2. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen Isolationsbereich über einem Substrat; und eine Kontaktätzstoppschicht, im Folgenden CESL genannt, (88) über dem Isolationsbereich, wobei die CESL (88) einen waagerechten Abschnitt aufweist, der sich von dem ersten Source/Drain-Bereich (84A) zu dem zweiten Source/Drain-Bereich (84B) erstreckt, wobei der waagerechte Abschnitt des CESL (88) mit dem Isolationsmerkmal, dem ersten Source/Drain-Kontakt (102A) und dem zweiten Source/Drain-Kontakt (102B) in Kontakt steht.
  3. Vorrichtung nach Anspruch 2, wobei sich der erste Source/Drain-Bereich (84A) und der zweite Source/Drain-Bereich (84B) jeweils durch die CESL (88) erstrecken.
  4. Vorrichtung nach Anspruch 1, wobei sich das Isolationsmerkmal (120) durch einen ersten Abschnitt der ILD-Schicht (86) erstreckt, wobei die Vorrichtung ferner aufweist: einen Isolationsbereich über einem Substrat; und eine Kontaktätzstoppschicht, im Folgenden CESL genannt, (88) über dem Isolationsbereich, wobei die CESL (88) einen waagerechten Abschnitt aufweist, der sich von dem ersten Source/Drain-Bereich (84A) zu dem zweiten Source/Drain-Bereich (84B) erstreckt, wobei der waagerechte Abschnitt der CESL (88) mit dem Isolationsmerkmal (120) in Kontakt steht, wobei der waagerechte Abschnitt der CESL (88) durch den ersten Abschnitt der ILD-Schicht (86) von dem ersten Source/Drain-Kontakt (102A) und dem zweiten Source/Drain-Kontakt (102B) getrennt ist.
  5. Vorrichtung nach Anspruch 4, wobei die CESL (88) zwischen der ILD-Schicht (86) und jedem aus dem Isolationsbereich, dem ersten Source/Drain-Bereich (84A) und dem zweiten Source/Drain-Bereich (84B) angeordnet ist.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die dielektrische Verkleidung eine Schicht aus Siliziumoxid ist und der Hohlraum mit Luft gefüllt ist oder sich bei einem Vakuum befindet.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Source/Drain-Bereich (84A) ein Teil eines Pull-up-Transistors für eine SRAM-Zelle ist und der zweite Source/Drain-Bereich (84B) ein Teil eines Pull-down-Transistors für die SRAM-Zelle ist.
  8. Vorrichtung, aufweisend: einen ersten Source/Drain-Bereich (84A); einen zweiten Source/Drain-Bereich (84B); eine dielektrische Zwischenschicht, im Folgenden ILD-Schicht genannt, (86) über dem ersten Source/Drain-Bereich (84A) und dem zweiten Source/Drain-Bereich (84B), wobei die ILD-Schicht (86) eine erste relative Dielektrizitätskonstante aufweist; einen ersten Source/Drain-Kontakt (102A), der sich durch die ILD-Schicht (86) erstreckt, wobei der erste Source/Drain-Kontakt (102A) an den ersten Source/Drain-Bereich (84A) angeschlossen ist; einen zweiten Source/Drain-Kontakt (102B), der sich durch die ILD-Schicht (86) erstreckt, wobei der zweite Source/Drain-Kontakt (102B) an den zweiten Source/Drain-Bereich (84B) angeschlossen ist; und ein Isolationsmerkmal (120) zwischen dem ersten Source/Drain-Kontakt (102A) und dem zweiten Source/Drain-Kontakt (102B), wobei das Isolationsmerkmal (120) eine zweite relative Dielektrizitätskonstante aufweist, wobei die zweite relative Dielektrizitätskonstante kleiner als die erste relative Dielektrizitätskonstante ist; wobei der erste Source/Drain-Bereich ein Teil eines Pull-up-Transistors für eine SRAM-Zelle ist und der zweite Source/Drain-Bereich ein Teil eines Pull-down-Transistors für die SRAM-Zelle ist.
  9. Verfahren, umfassend: Abscheiden einer dielektrischen Zwischenschicht, im Folgenden ILD-Schicht genannt, (86) über einem ersten Source/Drain-Bereich (84A) und einem zweiten Source/Drain-Bereich (84B); Bilden eines gemeinsamen Source/Drain-Kontakts (102) in der ILD-Schicht (86), wobei der gemeinsame Source/Drain-Kontakt (102) an jeden aus dem ersten Source/Drain-Bereich (84A) und dem zweiten Source/Drain-Bereich (84B) angeschlossen wird; Teilen des gemeinsamen Source/Drain-Kontakts (102) in einen ersten Source/Drain-Kontakt (102A) und einen zweiten Source/Drain-Kontakt (102B), wobei der erste Source/Drain-Kontakt (102A) an den ersten Source/Drain-Bereich (84A) angeschlossen ist und der zweite Source/Drain-Kontakt (102B) an den zweiten Source/Drain-Bereich (84B) angeschlossen ist; und Bilden eines Isolationsmerkmals (120) zwischen dem ersten Source/Drain-Kontakt (102A) und dem zweiten Source/Drain-Kontakt (102B), wobei das Isolationsmerkmal (120) eine dielektrische Verkleidung (114) und einen Hohlraum (116) aufweist, wobei die dielektrische Verkleidung den Hohlraum umgibt.
  10. Verfahren nach Anspruch 9, ferner umfassend, vor dem Abscheiden der ILD-Schicht (86), ein Abscheiden einer Kontaktätzstoppschicht, im Folgenden CESL genannt, (88) über einem Isolationsbereich; und ein Züchten des ersten Source/Drain-Bereichs (84A) und des zweiten Source/Drain-Bereichs (84B), die sich durch die CESL (88) erstrecken.
  11. Verfahren nach Anspruch 10, wobei das Teilen des gemeinsamen Source/Drain-Kontakts (102) ein Ätzen des gemeinsamen Source/Drain-Kontakts (102), um eine Öffnung, die einen waageechten Abschnitt der CESL (88) freilegt, zu bilden, umfasst, und wobei das Bilden des Isolationsmerkmals (120) ein Abscheiden der dielektrischen Verkleidung in der Öffnung umfasst.
  12. Verfahren nach Anspruch 9, ferner umfassend, vor dem Abscheiden der ILD-Schicht (86), ein Abscheiden einer Kontaktätzstoppschicht, im Folgenden CESL genannt, (88) über dem ersten Source/Drain-Bereich (84A) und dem zweiten Source/Drain-Bereich (84B).
  13. Verfahren nach Anspruch 12, wobei das Teilen des gemeinsamen Source/Drain-Kontakts (102) ein Ätzen des gemeinsamen Source/Drain-Kontakts (102) und der ILD-Schicht (86), um eine Öffnung, die einen waagerechten Abschnitt der CESL freilegt, zu bilden, umfasst, und wobei das Bilden des Isolationsmerkmals (120) ein Abscheiden der dielektrischen Verkleidung in der Öffnung umfasst.
  14. Verfahren nach Anspruch 9, wobei das Teilen des gemeinsamen Source/Drain-Kontakts (102) in den ersten Source/Drain-Kontakt (102A) und den zweiten Source/Drain-Kontakt (102) ein Ätzen des gemeinsamen Source/Drain-Kontakts (102) durch einen Plasmaätzprozess, um in dem gemeinsamen Source/Drain-Kontakt (102) eine Öffnung zu bilden, umfasst, wobei die Öffnung eine gebogene Profilform aufweist.
  15. Verfahren nach Anspruch 14, wobei der Plasmaätzprozess mit einer Vorspannung in einem Bereich von 50 Volt bis 800 Volt durchgeführt wird, der Plasmaätzprozess bei einem Druck in einem Bereich von 0,67 Pa und 67 Pa durchgeführt wird, und der Plasmaätzprozess mit einem Ätzgas und einem Passivierungsgas durchgeführt wird, wobei ein Verhältnis einer Fließrate des Ätzgases zu einer Fließrate des Passivierungsgases in einem Bereich von 0,01 : 1 bis 2 : 1 liegt.
  16. Verfahren nach Anspruch 9, wobei das Teilen des gemeinsamen Source/Drain-Kontakts (102) in den ersten Source/Drain-Kontakt (102A) und den zweiten Source/Drain-Kontakt (102B) ein Ätzen des gemeinsamen Source/Drain-Kontakts (102) durch einen Plasmaätzprozess, um in dem gemeinsamen Source/Drain-Kontakt (102) eine Öffnung zu bilden, umfasst, wobei die Öffnung eine zurückspringende Profilform aufweist.
  17. Verfahren nach Anspruch 16, wobei die ILD-Schicht (86) über einer Kontaktätzstoppschicht, im Folgenden CESL genannt, (88) abgeschieden wird, der Plasmaätzprozess für eine Dauer in einem Bereich von 15 Sekunden bis 1500 Sekunden durchgeführt wird, und der Plasmaätzprozess eine Ätzselektivität zwischen dem gemeinsamen Source/Drain-Kontakt (102) und der CESL (88) in einem Bereich von 10 : 1 bis 50 : 1 aufweist.
  18. Verfahren nach einem der Ansprüche 9 bis 17, ferner umfassend: Abscheiden einer intermetallischen dielektrischen Schicht, im Folgenden IMD-Schicht genannt, (122) über der ILD-Schicht (86) und dem Isolationsmerkmal (120); Bilden eines ersten leitenden Merkmals (124A) durch die IMD-Schicht (122), wobei das erste leitende Merkmal an den ersten Source/Drain-Kontakt (102A) angeschlossen wird; und Bilden eines zweiten leitenden Merkmals (124B) durch die IMD-Schicht (122), wobei das zweite leitende Merkmal an den zweiten Source/Drain-Kontakt (102B) angeschlossen wird.
DE102020119171.5A 2020-06-30 2020-07-21 Halbleitervorrichtung und verfahren Active DE102020119171B3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/917,473 2020-06-30
US16/917,473 US11545546B2 (en) 2020-06-30 2020-06-30 Semiconductor device and method

Publications (1)

Publication Number Publication Date
DE102020119171B3 true DE102020119171B3 (de) 2021-12-02

Family

ID=77675783

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020119171.5A Active DE102020119171B3 (de) 2020-06-30 2020-07-21 Halbleitervorrichtung und verfahren

Country Status (5)

Country Link
US (2) US11545546B2 (de)
KR (1) KR102487407B1 (de)
CN (1) CN113410230A (de)
DE (1) DE102020119171B3 (de)
TW (1) TWI801919B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515165B2 (en) * 2020-06-11 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380305A1 (en) 2014-06-26 2015-12-31 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US20190157387A1 (en) 2017-11-21 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation Features and Methods of Fabricating the Same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8664731B2 (en) * 2011-02-14 2014-03-04 Kionix, Inc. Strengthened micro-electromechanical system devices and methods of making thereof
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9837355B2 (en) * 2016-03-22 2017-12-05 International Business Machines Corporation Method for maximizing air gap in back end of the line interconnect through via landing modification
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR102495093B1 (ko) 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102402763B1 (ko) 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
US10608096B2 (en) 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10374040B1 (en) * 2018-06-12 2019-08-06 Globalfoundries Inc. Method to form low resistance contact
KR102636464B1 (ko) 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
US10672795B2 (en) 2018-06-27 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bulk semiconductor substrate configured to exhibit semiconductor-on-insulator behavior
US10658506B2 (en) * 2018-07-18 2020-05-19 Globalfoundries Inc. Fin cut last method for forming a vertical FinFET device
KR102576212B1 (ko) * 2018-09-21 2023-09-07 삼성전자주식회사 반도체 장치
US10998238B2 (en) 2018-10-31 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with buried interconnect conductors
US11101347B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same
KR102259601B1 (ko) * 2019-04-26 2021-06-02 주식회사 키 파운드리 깊은 트렌치 구조를 갖는 반도체 소자 및 그 제조방법
US10896845B2 (en) * 2019-06-13 2021-01-19 International Business Machines Corporation Airgap vertical transistor without structural collapse

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380305A1 (en) 2014-06-26 2015-12-31 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US20190157387A1 (en) 2017-11-21 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation Features and Methods of Fabricating the Same

Also Published As

Publication number Publication date
CN113410230A (zh) 2021-09-17
TW202203373A (zh) 2022-01-16
US20210408231A1 (en) 2021-12-30
US11935920B2 (en) 2024-03-19
KR20220002028A (ko) 2022-01-06
KR102487407B1 (ko) 2023-01-10
US11545546B2 (en) 2023-01-03
US20220359650A1 (en) 2022-11-10
TWI801919B (zh) 2023-05-11

Similar Documents

Publication Publication Date Title
DE102018104654B4 (de) Doppelte metalldurchkontaktierung für übergangswiderstand
DE102020107101B3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102020119976B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102019116036B4 (de) Halbleitervorrichtung und verfahren
DE102019109857A1 (de) Halbleiter-bauelement und herstellungsverfahren
DE102020113628A1 (de) Halbleitervorrichtung und verfahren
DE102018125089B4 (de) Bildung leitfähiger Elemente und dazugehörige Struktur
DE102020109491A1 (de) Halbleitervorrichtung und verfahren
DE102020110754A1 (de) Halbleitervorrichtung und verfahren
DE102020114314A1 (de) Halbleitervorrichtung und verfahren
DE102021104817B4 (de) Halbleitervorrichtung und verfahren
DE102021107846A1 (de) Halbleitervorrichtung und verfahren
DE102020115408A1 (de) Halbleitervorrichtung und verfahren
DE102020119171B3 (de) Halbleitervorrichtung und verfahren
DE102021116786B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102019101165A1 (de) Gate-abstandshalterstruktur und verfahren zu deren herstellung
DE102022105643A1 (de) Transistor-gatestrukturen und verfahren zu deren herstellung
DE102021108841A1 (de) Transistor-gate-struktur und verfahren zum bilden derselben
DE102021116076A1 (de) Halbleitervorrichtung und verfahren
DE102021118124A1 (de) Transistorisolationsbereiche und Verfahren zum Bilden derselben
DE102021113537A1 (de) Transistor-gate-kontakte und verfahren zu deren bildung
DE102021109560A1 (de) Transistor-gate-strukturen und verfahren zu deren bildung
DE102020114867A1 (de) Halbleitervorrichtung und verfahren
DE102020114860A1 (de) Transistor-gates und verfahren zum bilden davon
DE102020132620A1 (de) Halbleitervorrichtung und Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final