KR102487407B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

일 실시예에서, 디바이스는: 제1 소스/드레인 영역; 제2 소스/드레인 영역; 제1 소스/드레인 영역 및 제2 소스/드레인 영역 위의 층간 유전체(ILD) 층; ILD 층을 관통하여 연장되는 제1 소스/드레인 콘택트 - 제1 소스/드레인 콘택트는 제1 소스/드레인 영역에 연결됨 -; ILD 층을 관통하여 연장되는 제2 소스/드레인 콘택트 - 제2 소스/드레인 콘택트는 제2 소스/드레인 영역에 연결됨 -; 및 제1 소스/드레인 콘택트와 제2 소스/드레인 콘택트 사이의 격리 피처 - 격리 피처는 유전체 라이너 및 보이드를 포함하고, 유전체 라이너는 보이드를 둘러싸고 있음 - 를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스는, 예를 들어, 개인 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용 분야에서 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연 층 또는 유전체 재료 층, 전도성 재료 층, 및 반도체 재료 층을 순차적으로 퇴적시키는 것, 및 다양한 재료 층을 리소그래피를 사용하여 패터닝하여 그 상에 회로 컴포넌트 및 요소를 형성하는 것에 의해 제조된다.
반도체 산업은, 주어진 면적 내에 더 많은 컴포넌트가 집적될 수 있게 하는, 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선시킨다. 그렇지만, 최소 피처 크기가 감소됨에 따라, 해결되어야 하는 부가적인 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 실무에 따라, 다양한 피처가 축척대로 그려져 있지 않음에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른, FinFET의 일 예를 3차원 뷰로 예시한다.
도 2, 도 3, 도 4, 도 5, 및 도 6은 일부 실시예에 따른, FinFET의 제조에서의 중간 스테이지의 3차원 뷰이다.
도 7a, 도 7b, 도 7c, 도 7d, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 및 도 11b는 일부 실시예에 따른, FinFET의 제조에서의 추가적인 중간 스테이지의 단면도이다.
도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 및 도 12f는 일부 실시예에 따른, FinFET의 제조에서의 추가적인 중간 스테이지의 단면도이다.
도 13a, 도 13b, 도 13c, 및 도 13d는 일부 실시예에 따른, FinFET의 제조에서의 추가적인 중간 스테이지의 단면도이다.
도 14a, 도 14b, 도 14c, 도 14d, 및 도 14e는 일부 다른 실시예에 따른, FinFET의 단면도이다.
도 15a, 도 15b, 도 15c, 및 도 15d는 일부 실시예에 따른, FinFET의 제조에서의 추가적인 중간 스테이지의 단면도이다.
도 16a, 도 16b, 도 16c, 및 도 16d는 일부 다른 실시예에 따른, FinFET의 단면도이다.
도 17a, 도 17b, 도 17c, 및 도 17d는 일부 다른 실시예에 따른, FinFET의 단면도이다.
도 18은 SRAM 셀의 회로 다이어그램이다.
도 19는 일부 실시예에 따른, 반도체 디바이스의 평면도(top-down view)이다.
이하의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접적으로 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접적으로 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 부가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 그에 부가하여, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 미치지 않는다.
게다가, "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위쪽에(above)" "상부(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는 본 명세서에서 설명의 용이성을 위해 도면에 예시된 바와 같은 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 부가하여 사용 또는 동작 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향으로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따르면, 소스/드레인 콘택트는 격리 피처에 의해 분리되도록 형성된다. 격리 피처는 보이드를 포함하며, 따라서 격리 피처에 낮은 상대 유전율을 제공한다. 따라서 소스/드레인 콘택트 사이에 많은 양의 전기적 격리가 달성되어, FinFET의 성능을 향상시킨다. 일부 실시예에서, 격리 피처는 먼저 다수의 FinFET에 대한 공유된 소스/드레인 콘택트를 형성하는 것, 공유된 소스/드레인 콘택트를 다수의 소스/드레인 콘택트로 분할하는 것, 및 분할된 소스/드레인 콘택트 사이에 격리 피처를 형성하는 것에 의해 "커트 라스트(cut last)" 프로세스로 형성된다. 일부 실시예에서, 격리 피처는 먼저 격리 피처를 형성하는 것 및 이어서 분리된 소스/드레인 콘택트를 격리 피처에 인접하게 형성하는 것에 의해 "커트 퍼스트(cut first)" 프로세스로 형성된다.
도 1은 일부 실시예에 따른, 단순화된 FinFET(Fin Field-Effect Transistor)의 일 예를 3차원 뷰로 예시한다. (아래에서 논의되는) FinFET의 일부 다른 피처는 예시 명확성을 위해 생략되었다. 예시된 FinFET은, 예를 들어, 하나의 트랜지스터로서 또는, 4개의 트랜지스터와 같은, 다수의 트랜지스터로서 동작하기 위한 방식으로 전기적으로 결합될 수 있다.
FinFET은 기판(50)으로부터 연장되는 핀(fin)(62)을 포함한다. 얕은 트렌치 격리(STI) 영역(64)은 기판(50) 위에 배치되고, 핀(62)은 이웃하는 STI 영역(64) 사이로부터 STI 영역(64)보다 높게 돌출한다. 비록 STI 영역(64)이 기판(50)으로부터 분리되는 것으로 설명/예시되지만, 본 명세서에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판만을 지칭하거나 또는 격리 영역을 포함한 반도체 기판을 지칭하기 위해 사용될 수 있다. 부가적으로, 비록 핀(62)이 기판(50)의 단일의 연속적인 재료인 것으로 예시되어 있지만, 핀(62) 및/또는 기판(50)은 단일의 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(62)은 이웃하는 STI 영역(64) 사이에서 연장되는 부분을 지칭한다.
게이트 구조체(90)는 핀(62)의 채널 영역 위에 있다. 게이트 구조체(90)는 게이트 유전체(92) 및 게이트 전극(94)을 포함한다. 게이트 유전체(92)는 핀(62)의 측벽을 따라 그리고 핀(62)의 상부 표면 위에 있으며, 게이트 전극(94)은 게이트 유전체(92) 위에 있다. 소스/드레인 영역(84)은 게이트 유전체(92) 및 게이트 전극(94)과 관련하여 핀(62)의 양측에(in opposite sides) 배치된다. 게이트 스페이서(80)는 소스/드레인 영역(84)을 게이트 구조체(90)로부터 분리시킨다. 다수의 트랜지스터가 형성되는 실시예에서, 소스/드레인 영역(84)은 다양한 트랜지스터들 사이에 공유될 수 있다. 하나의 트랜지스터가 다수의 핀(62)으로부터 형성되는 실시예에서, 이웃하는 소스/드레인 영역(84)은, 예컨대, 에피택셜 성장에 의해 소스/드레인 영역(84)을 합체(coalescing)시키는 것을 통해, 또는 소스/드레인 영역(84)을 동일한 소스/드레인 콘택트와 결합시키는 것을 통해, 전기적으로 결합될 수 있다. 하나 이상의 층간 유전체(ILD) 층(들)(아래에서 추가로 논의됨)은 소스/드레인 영역(84) 및/또는 게이트 전극(94) 위에 있으며, 이를 관통하여 소스/드레인 영역(84) 및 게이트 전극(94)에 대한 콘택트(아래에서 추가로 논의됨)가 형성된다.
도 1은 여러 기준 단면을 추가로 예시한다. 단면 A-A는 핀(62)의 길이방향 축을 따라 그리고, 예를 들어, FinFET의 소스/드레인 영역(84) 사이의 전류 흐름의 방향으로 있다. 단면 B-B는 단면 A-A에 수직이고 게이트 전극(94)의 길이방향 축을 따라 있다. 단면 C-C는 단면 A-A에 수직이고 FinFET의 소스/드레인 영역(84)을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트-라스트 프로세스(gate-last process)를 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예에서는, 게이트-퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예는, 평면 FET와 같은, 평면 디바이스에서 사용되는 양태를 고려한다.
도 2 내지 도 6은 일부 실시예에 따른, FinFET의 제조에서의 중간 스테이지의 3차원 뷰이다. 도 2 내지 도 6은, 3개의 게이트 구조체가 도시되는 것을 제외하고는, 도 1과 유사한 3차원 뷰를 보여준다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 기판(multi-layered substrate) 또는 그레이디언트 기판(gradient substrate)과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은, NMOS 트랜지스터와 같은, n-형 디바이스, 예를 들어, n-형 FinFET를 형성하기 위한 것일 수 있다. 영역(50P)은, PMOS 트랜지스터와 같은, p-형 디바이스, 예를 들어, p-형 FinFET를 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조체 등)이 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
유전체 층(52)이 이어서 기판(50) 상에 형성된다. 아래에서 추가로 논의되는 바와 같이, 유전체 층(52)이 STI 영역을 형성하도록 패터닝될 것이다. 유전체 층(52)은, 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등, 또는 이들의 조합으로 형성될 수 있고, 화학적 기상 퇴적(CVD), 고밀도 플라즈마 화학적 기상 퇴적(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들어, 원격 플라즈마(remote plasma) 시스템에서의 CVD 기반 재료 퇴적 및 이를, 산화물과 같은, 다른 재료로 전환(convert)시키기 위한 포스트 경화(post curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 일 실시예에서, 유전체 층(52)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물 층이다. 비록 유전체 층(52)이 단일의 층으로 예시되어 있지만, 일부 실시예는 다수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 유전체 층(52)은 라이너 서브 층(liner sub-layer) 및 필러 서브 층(filler sub-layer)을 포함한다. 라이너 서브 층은 먼저 기판(50)의 상부 표면을 따라 형성될 수 있고, 필러 서브 층은 라이너 위에 형성될 수 있다. 일부 실시예에서, 라이너 서브 층은 실리콘 질화물과 같은 질화물로 형성되고, 필러 서브 층은 실리콘 산화물과 같은 산화물로 형성된다.
에칭 스톱 층(54)이 이어서 유전체 층(52) 상에 형성된다. 에칭 스톱 층(54)은 후속하여 형성되는 ILD 층(아래에서 추가로 논의됨)의 재료와는 상이한 에칭 속도를 갖는 유전체 재료로 형성된다. 예를 들어, 에칭 스톱 층(54)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있고, CVD, 원자 층 퇴적(ALD) 등에 의해 퇴적될 수 있다. 일 실시예에서, 에칭 스톱 층(54)은 실리콘 질화물로 형성된다.
유전체 층(56)이 이어서 에칭 스톱 층(54) 상에 형성된다. 유전체 층(56)은 유전체 층(52)의 후보 재료의 그룹 중에서 선택된 재료로 형성될 수 있고, 유전체 층(52)을 형성하기 위한 후보 방법의 그룹 중에서 선택된 방법을 사용하여 형성될 수 있다. 유전체 층(52, 56)은 동일한 재료로 형성될 수 있거나, 또는 상이한 재료를 포함할 수 있다. 일 실시예에서, 유전체 층(56)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물 층이다.
유전체 층(52) 및/또는 유전체 층(56)을 형성한 후에 하나 이상의 어닐링 프로세스(들)가 수행된다. 일부 실시예에서, 유전체 층(52)을 퇴적시킨 후에 제1 어닐링 프로세스가 수행되고 유전체 층(56)을 퇴적시킨 후에 제2 어닐링 프로세스가 수행된다. 일부 실시예에서, 유전체 층(52, 56)과 에칭 스톱 층(54) 둘 모두를 퇴적시킨 후에 단일의 어닐링 프로세스가 수행되고, 유전체 층(52)의 퇴적과 유전체 층(56)의 퇴적 사이에 어닐링 프로세스가 수행되지 않는다. 어닐링 프로세스(들)는 유전체 층(52, 56)을 치밀화(densify)시킨다. 유전체 층(56)이 이어서 평탄화된다. 일부 실시예에서, 화학적 기계적 폴리싱(chemical mechanical polish; CMP), 에치백 프로세스(etch-back process), 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다.
도 3에서, 유전체 층(52, 56) 및 에칭 스톱 층(54)이 기판(50)을 노출시키는 트렌치(58)를 형성하도록 패터닝된다. 트렌치(58)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여, 예컨대, 하나 이상의 에칭 프로세스(들)로 패터닝될 수 있다. 에칭은, 반응성 이온 에칭(reactive ion etch; RIE) 등과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 일부 실시예에서, 에칭은, 불소 함유 가스, 예컨대, 테트라플루오로메탄(CF4), 플루오로포름(CHF3), 플루오로메탄(CH3F), 옥타플루오로시클로펜텐(C5F8), 옥타플루오로시클로부탄(C4F8), 이들의 조합 등과 같은, 유전체 층(52, 56)의 재료(예를 들어, 실리콘 산화물) 및 에칭 스톱 층(54)의 재료(예를 들어, 실리콘 질화물) 둘 모두를 에칭할 수 있는 가스로 수행된다. 일부 실시예에서, 유전체 층(52, 56) 및 에칭 스톱 층(54) 각각은 상이한 에칭에 의해 패터닝될 수 있다.
도 4에서, 에피택셜 구조체(60)가 트렌치(58) 내에 형성된다. 에피택셜 구조체(60)는 반도체 재료로 형성된다. 일부 실시예에서, 에피택셜 구조체(60)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 에피택셜 구조체(60)는 기판(50)과 동일한 재료로 형성될 수 있거나, 또는 기판(50)과는 상이한 재료를 포함할 수 있다.
에피택셜 구조체(60)는 에피택셜 성장 프로세스에 의해 형성된다. 예를 들어, 호모에피택셜 구조체가 트렌치(58) 내에 에피택셜적으로 성장될 수 있다. 부가적으로, 일부 실시예에서, 헤테로에피택셜 구조체가 에피택셜 구조체(60)에 사용될 수 있다. 예를 들어, 에피택셜 구조체(60)가 리세싱될 수 있고, 에피택셜 구조체(60)와는 상이한 재료가 리세싱된 에피택셜 구조체(60) 위에 에피택셜적으로 성장될 수 있다. 그러한 실시예에서, 최종적인 에피택셜 구조체(60)는 리세싱된 재료는 물론 리세싱된 재료 위에 배치되는 에피택셜적으로 성장된 재료를 포함한다. 추가적인 실시예에서, 헤테로에피택셜 구조체가 기판(50)과는 상이한 재료를 사용하여 트렌치(58) 내에 에피택셜적으로 성장될 수 있다. 일부 실시예에서, 에피택셜적으로 성장된 재료가 성장 동안 인시츄(in situ) 도핑될 수 있고, 이는 선행 주입 및 후속 주입을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
게다가, 영역(50P)(예를 들어, PMOS 영역)에서의 재료와는 상이한 재료를 영역(50N)(예를 들어, NMOS 영역) 내에 에피택셜적으로 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 에피택셜 구조체(60)의 상부 부분은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 실리콘 탄화물, 순 게르마늄(pure germanium) 또는 실질적으로 순 게르마늄(substantially pure germanium), III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하는 데 이용 가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 제한되지 않는다.
도 5에서, 유전체 층(56)이 제거된다. 유전체 층(56)이, 유전체 층(56)의 재료에 대해 선택적인(예를 들어, 에칭 스톱 층(54) 및 에피택셜 구조체(60)의 재료보다 빠른 속도로 유전체 층(56)의 재료를 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 제거될 수 있다. 유전체 층(56)을 제거하기 위해 사용되는 에칭 프로세스는 트렌치(58)를 형성하는 데 사용되는 에칭 프로세스와는 상이할 수 있다(예를 들어, 상이한 에칭 파라미터, 상이한 에천트, 및/또는 상이한 유형의 에칭으로 수행된다). 일부 실시예에서, 유전체 층(56)은, 예를 들어, 테트라플루오로메탄(CF4), 플루오로포름(CHF3) 등을 사용하여 이방성 건식 에칭으로 제거된다. 에칭 스톱 층(54)은 에칭을 정지시키고, 따라서 유전체 층(52)을 보호한다. 에칭 이후에, 유전체 층(52)의 남아 있는 부분은 STI 영역(64)을 형성하고, 에피택셜 구조체(60)(도 4 참조)는 STI 영역(64)의 이웃하는 부분 사이 및 에칭 스톱 층(54)의 이웃하는 부분 사이로부터 돌출하여 핀(62)을 형성한다. 핀(62)은 반도체 스트립(semiconductor strip)이다.
핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은, 더블 패터닝(double-patterning) 프로세스 또는 멀티 패터닝(multi-patterning) 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 프로세스 또는 멀티 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 결합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히(alongside) 스페이서가 형성된다. 희생 층이 이어서 제거되고, 남아 있는 스페이서는 이어서 핀을 패터닝하는 데 사용될 수 있다. 예를 들어, 스페이서는 핀(62)이 형성되는 트렌치(58)를 패터닝하는 데 사용될 수 있다.
게다가, 적절한 웰(well)이 핀(62) 및/또는 기판(50) 내에 형성될 수 있다. 일부 실시예에서, P 웰이 영역(50N) 내에 형성될 수 있고, N 웰이 영역(50P) 내에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰이 영역(50N) 및 영역(50P) 둘 모두 내에 형성된다.
상이한 웰 유형을 갖는 실시예에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 영역(50N)에서 핀(62) 및 STI 영역(64) 위에 형성될 수 있다. 포토레지스트는, PMOS 영역과 같은, 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n-형 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n-형 불순물이, NMOS 영역과 같은, 영역(50N) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 기능할 수 있다. n-형 불순물은 인, 비소, 안티몬 등일 수 있고, 1018 cm-3 이하, 예컨대, 약 1016 cm-3 내지 약 1018 cm-3의 범위에 있는 농도로 그 영역에 주입될 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거된다.
영역(50P)의 주입 이후에, 포토레지스트가 영역(50P)에서 핀(62) 및 STI 영역(64) 위에 형성된다. 포토레지스트는, NMOS 영역과 같은, 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p-형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토레지스트는 p-형 불순물이, PMOS 영역과 같은, 영역(50P) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 기능할 수 있다. p-형 불순물은 붕소, 플루오르화 붕소, 인듐 등일 수 있고, 1018 cm-3 이하, 예컨대, 약 1016 cm-3 내지 약 1018 cm-3의 범위에 있는 농도로 그 영역에 주입될 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 이후에, 주입 손상(implant damage)을 회복(repair)시키기 위해 그리고 주입된 p-형 불순물 및/또는 n-형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 핀(62)의 성장된 재료는 성장 동안 인시츄 도핑될 수 있고, 이는 주입을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
도 6에서, 더미 유전체(70)가 핀(62) 위에 형성되고 더미 게이트(72)가 더미 유전체(70) 위에 형성된다. 더미 유전체(70)와 더미 게이트(72)는 집합적으로 "더미 게이트 스택"이라고 지칭될 수 있으며, 각각의 더미 게이트 스택은 더미 유전체(70)와 더미 게이트(72)를 포함한다. 더미 게이트 스택은 핀(62)의 측벽을 따라 연장된다. 더미 유전체(70)는, 개별 핀(62) 사이의 에칭 스톱 층(54)의 부분, 및 핀(62)의 그룹 사이, 예를 들어, 영역(50N)과 영역(50P) 사이의 에칭 스톱 층(54)의 부분을 포함한, 에칭 스톱 층(54)과 접촉할 수 있다.
더미 유전체(70)와 더미 게이트(72)를 형성하는 일 예로서, 더미 유전체 층이 핀(62) 상에 형성된다. 더미 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 게이트 층이 더미 유전체 층 위에 형성되고, 마스크 층이 더미 게이트 층 위에 형성된다. 더미 게이트 층이 더미 유전체 층 위에 퇴적될 수 있고 이어서, 예컨대, CMP에 의해, 평탄화될 수 있다. 마스크 층이 더미 게이트 층 위에 퇴적될 수 있다. 더미 게이트 층은 전도성 또는 비-전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함한 그룹 중에서 선택될 수 있다. 더미 게이트 층은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적시키기 위한 본 기술 분야에서 알려져 있고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층은 에칭 스톱 층(54)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 이루어질 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일의 더미 게이트 층 및 단일의 마스크 층이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 마스크 층이 이어서 마스크(74)를 형성하도록 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 마스크(74)의 패턴이 이어서 더미 게이트(72)를 형성하도록 허용 가능한 에칭 기술에 의해 더미 게이트 층(62)에 전사된다. 마스크(74)의 패턴이 더미 유전체(70)를 형성하도록 더미 유전체 층에 선택적으로 추가로 전사될 수 있다. 더미 게이트(72)는 핀(62)의 각자의 채널 영역을 덮는다. 마스크(74)의 패턴은 더미 게이트(72) 각각을 인접한 더미 게이트로부터 물리적으로 분리시키는 데 사용될 수 있다. 더미 게이트(72)는 또한 각자의 핀(62)의 길이 방향(lengthwise direction)에 (프로세스 제한 내에서) 실질적으로 수직인 길이 방향을 가질 수 있다. 비록 더미 유전체(70)가 에칭 스톱 층(54)을 덮는 것으로 도시되어 있지만, 더미 유전체(70)가 다른 방식으로 형성될 수 있다는 것이 이해되어야 한다. 더미 유전체 층이 열적으로 성장될 때와 같은, 일부 실시예에서, 더미 유전체(70)는 핀(62)만을 덮도록 형성된다.
위에서 설명된 프로세스는 핀(62)과 더미 게이트(71)가 형성될 수 있는 방법의 일 예에 불과하다. 일부 실시예에서, 에칭 스톱 층(54)이 생략될 수 있고 핀(62)이 기판(50)을 직접적으로 에칭함으로써 형성될 수 있다. 예를 들어, 기판(50)이 제공될 수 있고, 기판(50) 내에 트렌치를 에칭하는 것에 의해 핀(62)이 기판(50) 내에 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 유전체 층(52)과 유사한 절연 재료가 이어서, 예컨대, FCVD 프로세스에 의해, 기판(50) 위에 그리고 핀들(62) 사이에 형성될 수 있다. 그 후에, 절연 재료가 평탄화되고 리세싱되어 인접한 핀들(62) 사이에 STI 영역(64)을 형성할 수 있다. 더미 유전체(70) 및 더미 게이트(72)가 이어서 핀(62) 및 STI 영역(64) 위에 형성될 수 있다.
도 7a 내지 도 11b는 일부 실시예에 따른, FinFET의 제조에서의 추가적인 중간 스테이지의 단면도이다. 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는, 3개의 게이트 구조체가 도시된 것을 제외하고는, 도 1에서의 기준 단면 A-A를 따라 예시된 단면도이다. 도 7b, 도 8b, 도 9b, 도 10b, 및 도 11b는, 단지 2개의 핀이 도시된 것을 제외하고는, 도 1에서의 기준 단면 B-B를 따라 예시된 단면도이다. 도 7a, 도 7b, 도 8a 내지 도 11b는 영역(50N) 및 영역(50P) 중 어느 하나에서의 피처를 예시한다. 예를 들어, 도 7a, 도 7b, 및 도 8a 내지 도 11b에 예시된 구조는 영역(50N) 및 영역(50P) 둘 모두에 적용가능할 수 있다. 영역(50N)과 영역(50P)의 구조의 차이점(있는 경우)이 본 명세서에서 설명되어 있다. 도 7c와 도 7d는, 4개의 핀이 도시되어 있는, 도 1에서의 기준 단면 C-C를 따라 예시된 단면도이다. 도 7c와 도 7d는 영역(50N)과 영역(50P) 둘 모두에서의 피처를 예시한다.
도 7a 및 도 7b에서, 게이트 스페이서(80)가 더미 게이트(72), 마스크(74) 및/또는 핀(62)의 노출된 표면 상에 형성된다. 게이트 스페이서(80)는 절연 재료를 형성하는 것 및 후속하여 절연 재료를 에칭하는 것에 의해 형성될 수 있다. 게이트 스페이서(80)의 절연 재료는 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄질화물, 이들의 조합 등일 수 있으며, 열 산화, 퇴적, 이들의 조합 등에 의해 형성될 수 있다. 일부 실시예에서, 게이트 스페이서(80)는 다층 절연 재료로 형성되고, 다수의 층을 포함한다. 예를 들어, 게이트 스페이서(80)는 다수의 실리콘 탄질화물 층을 포함할 수 있거나, 다수의 실리콘 산탄질화물을 포함할 수 있거나, 또는 2개의 실리콘 질화물 층 사이에 배치된 실리콘 산화물 층을 포함할 수 있다. 게이트 스페이서(80)의 에칭은 이방성일 수 있고, 게이트 스페이서(80)의 재료에 대해 선택적이다(예를 들어, 에칭 스톱 층(54)의 재료보다 빠른 속도로 게이트 스페이서(80)의 재료를 에칭함). 에칭 이후에, 게이트 스페이서(80)는 직선형 측벽(straight sidewall) 또는 곡선형 측벽(curved sidewall)을 가질 수 있다.
게이트 스페이서(80)의 형성 이전에 또는 그 동안에, 저농도로 도핑된 소스/드레인(LDD) 영역(명시적으로 예시되지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 논의된 주입과 유사하게, 포토레지스트와 같은 마스크가 영역(50P)을 노출시키면서 영역(50N) 위에 형성될 수 있고, 적절한 유형의(예를 들어, p-형) 불순물이 영역(50P)에서의 노출된 핀(62) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. 후속하여, 포토레지스트와 같은 마스크가 영역(50N)을 노출시키면서 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물(예를 들어, n-형)이 영역(50N)에서의 노출된 핀(62) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. n-형 불순물은 이전에 논의된 n-형 불순물들 중 임의의 것일 수 있고, p-형 불순물은 이전에 논의된 p-형 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1019 cm-3의 불순물 농도를 가질 수 있다. 주입 손상을 회복시키기 위해 그리고 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
에피택셜 소스/드레인 영역(84)이 이어서 핀(62) 내에 형성된다. 더미 게이트(72) 각각이 각자의 이웃하는 에피택셜 소스/드레인 영역(84) 쌍 사이에 배치되도록 에피택셜 소스/드레인 영역(84)이 핀(62) 내에 형성된다. 에피택셜 소스/드레인 영역(84)은 에칭 스톱 층(54)을 관통하여(예를 들어, 에칭 스톱 층(54)의 측벽을 따라) 연장되고, 도 7c 및 도 7d(아래에서 추가로 논의됨)에 의해 예시된 바와 같이, STI 영역(64)의 상부 표면보다 아래로 핀(62)의 부분 내로 연장될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(84)이 결과적인 FinFET의 후속하여 형성된 게이트를 단락(short out)시키지 않도록, 게이트 스페이서(80)는 에피택셜 소스/드레인 영역(84)을 더미 게이트(72)로부터 적절한 측방 거리만큼 분리시키는 데 사용된다. 에피택셜 소스/드레인 영역(84)은 핀(62)의 채널 영역(66)에 응력을 가하여, 이에 의해 성능을 개선시킬 수 있다.
영역(50N), 예컨대, NMOS 영역 내의 에피택셜 소스/드레인 영역(84)은 영역(50P), 예컨대, PMOS 영역을 마스킹하는 것, 및 영역(50N) 내의 핀(62)의 소스/드레인 영역을 에칭하여 핀(62) 내에 리세스를 형성하는 것에 의해 형성될 수 있다. 리세스는 에칭 스톱 층(54)을 관통하여 연장될 수 있다. 이어서, 영역(50N) 내의 에피택셜 소스/드레인 영역(84)이 리세스 내에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(84)은, n-형 FinFET에 적절한 것과 같은, 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(62)이 실리콘인 경우, 영역(50N) 내의 에피택셜 소스/드레인 영역(84)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역(66)에 인장 변형(tensile strain)을 가하는 재료를 포함할 수 있다. 영역(50N) 내의 에피택셜 소스/드레인 영역(84)은 핀(62)의 각자의 표면으로부터 융기된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
영역(50P), 예컨대, PMOS 영역 내의 에피택셜 소스/드레인 영역(84)은 영역(50N), 예컨대, NMOS 영역을 마스킹하는 것, 및 영역(50P) 내의 핀(62)의 소스/드레인 영역을 에칭하여 핀(62) 내에 리세스를 형성하는 것에 의해 형성될 수 있다. 리세스는 에칭 스톱 층(54)을 관통하여 연장될 수 있다. 이어서, 영역(50P) 내의 에피택셜 소스/드레인 영역(84)이 리세스 내에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(84)은, p-형 FinFET에 적절한 것과 같은, 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(62)이 실리콘인 경우, 영역(50P) 내의 에피택셜 소스/드레인 영역(84)은, 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 채널 영역(66)에 압축 변형(compressive strain)을 가하는 재료를 포함할 수 있다. 영역(50P) 내의 에피택셜 소스/드레인 영역(84)은 핀(62)의 각자의 표면으로부터 융기된 표면을 또한 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(84) 및/또는 핀(62)은, 저농도로 도핑된 소스/드레인 영역을 형성하기 위한 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 어닐링이 뒤따를 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 범위에 있는 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 불순물 및/또는 p-형 불순물은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 성장 동안 인시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역(84)을 형성하는 데 사용되는 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(84)의 상부 표면은 핀(62)의 측벽을 넘어 측방으로 바깥쪽으로(laterally outward) 확장되는 패싯을 갖는다. 일부 실시예에서, 이러한 패싯은 도 7c에 의해 예시된 바와 같이 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(84)을 병합시킨다. 다른 실시예에서, 인접한 에피택셜 소스/드레인 영역(84)은 도 7d에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 채로 유지된다. 예를 들어, 병합되지 않은 에피택셜 소스/드레인 영역(84)은 FinFET가 단일의 핀(62)으로부터 형성될 때 또는 FinFET가 다수의 핀(62)으로부터 형성될 때 형성될 수 있다. 예시된 실시예에서, 게이트 스페이서(80)를 형성하는 데 사용되는 스페이서 에칭은 에피택셜 소스/드레인 영역(84)이 에칭 스톱 층(54)의 상부 표면까지 연장될 수 있게 하기 위해 스페이서 재료를 제거하는 데 사용된다. 일부 다른 실시예에서, 게이트 스페이서(80)는 에칭 스톱 층(54)보다 위로 연장되는 핀(62)의 측벽의 일 부분을 덮도록 형성되어, 이에 의해 에피택셜 성장을 차단한다.
상기 개시가 일반적으로 스페이서, LDD 영역, 및 소스/드레인 영역을 형성하는 프로세스를 설명하고 있음에 유의한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적은 또는 부가적인 스페이서가 이용될 수 있고, 단계들의 상이한 시퀀스가 이용될 수 있으며, 스페이서가 형성되고 제거될 수 있는 등이다. 일부 실시예에서, 게이트 스페이서(80)는 에피택셜 소스/드레인 영역(84) 이후에 형성될 수 있다. 게다가, n-형 디바이스와 p-형 디바이스가 상이한 구조 및 단계를 사용하여 형성될 수 있다. 일부 실시예에서, 영역(50N)에 에피택셜 소스/드레인 영역(84)을 형성하는 동안 영역(50N)에 더미 스페이서가 형성될 수 있다. 영역(50N) 내의 더미 스페이서가 이어서 제거될 수 있다. 영역(50P)에 에피택셜 소스/드레인 영역(84)을 형성하는 동안 영역(50P)에 더미 스페이서가 이어서 형성될 수 있다. 영역(50P) 내의 더미 스페이서가 이어서 제거될 수 있다. 영역(50N)과 영역(50P) 둘 모두에 에피택셜 소스/드레인 영역(84)이 형성된 후에 게이트 스페이서(80)가 이어서 형성될 수 있다.
제1 ILD 층(86)이 이어서 에피택셜 소스/드레인 영역(842), 게이트 스페이서(80), 마스크(74)(존재하는 경우) 또는 더미 게이트(72), 및 STI 영역(64) 위에 퇴적된다. 제1 ILD 층(86)은 에칭 스톱 층(54)의 재료와는 상이한 에칭 속도를 갖는 유전체 재료로 형성되고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는 실리콘 산화물, 포스포실리케이트 유리(PSG), 붕규산 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 산화물; 실리콘 질화물과 같은 질화물 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 형성 이후에, 제1 ILD 층(86)은, 예컨대, CMP에 의해, 평탄화될 수 있다. 에피택셜 소스/드레인 영역(84)이 에칭 스톱 층(54) 이후에 형성되기 때문에, 제1 ILD 층(86)과 에피택셜 소스/드레인 영역(84) 사이에 배치된 에칭 스톱 층 없이, 제1 ILD 층(86)이 에피택셜 소스/드레인 영역(84)의 패싯과 물리적으로 접촉한다.
도 8a 및 도 8b에서, 제1 ILD 층(86)의 상부 표면을 마스크(74)(존재하는 경우) 또는 더미 게이트(72)의 상부 표면과 레벨링(level)하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따라 있는 제1 스페이서(80)의 부분을 제거할 수 있다. 평탄화 프로세스 이후에, 더미 게이트(72)의 상부 표면, 게이트 스페이서(80)의 상부 표면, 및 제1 ILD 층(86)의 상부 표면은 공면(coplanar)이다. 그에 따라, 더미 게이트(72)의 상부 표면은 제1 ILD 층(86)을 통해 노출된다. 일부 실시예에서, 마스크(74)가 남아 있을 수 있으며, 이 경우에 평탄화 프로세스는 제1 ILD 층(86)의 상부 표면을 마스크(74)의 상부 표면과 레벨링한다.
도 9a 및 도 9b에서, 더미 게이트(72) 및 선택적으로 더미 유전체(70)가 제거되고 게이트 구조체(90)로 대체된다. 게이트 구조체(90)는 게이트 유전체(92) 및 게이트 전극(94)을 포함한다. 게이트 구조체(90)를 형성하는 일 예로서, 리세스가 형성되도록, 하나 이상의 에칭 단계(들)에서 더미 게이트(72) 및 마스크(74)(존재하는 경우)가 제거된다. 리세스 내의 더미 유전체(70)의 부분이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만이 제거되고 더미 유전체 층(70)은 남아 있으며 리세스에 의해 노출된다. 일부 실시예에서, 더미 유전체(70)가 다이의 제1 영역(예를 들어, 코어 로직 영역)에서는 리세스로부터 제거되고 다이의 제2 영역(예를 들어, 입/출력 영역)에서는 남아 있다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD 층(86) 또는 게이트 스페이서(80)를 에칭하지 않으면서 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스는 각자의 핀(62)의 채널 영역(66)을 노출시키고 그리고/또는 그 위에 놓인다. 각각의 채널 영역(66)은 이웃하는 에피택셜 소스/드레인 영역(84) 쌍 사이에 배치된다. 제거 동안, 더미 유전체(70)는 더미 게이트(72)가 에칭될 때 에칭 스톱 층으로서 사용될 수 있다. 더미 게이트(72)의 제거 이후에 더미 유전체(70)가 이어서 선택적으로 제거될 수 있다. 제거 이후에, 게이트 유전체(92)는 리세스(104) 내에, 예컨대, 핀(62)의 상부 표면 및 측벽 상에 그리고 게이트 스페이서(80)의 측벽 상에, 컨포멀하게 퇴적된다. 게이트 유전체(92)는 또한 제1 ILD 층(86)의 상부 표면 상에 형성될 수 있다. 일부 실시예에 따르면, 게이트 유전체(92)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층을 포함한다. 일부 실시예에서, 게이트 유전체(92)는 하이-k(high-k) 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체(92)는 약 7.0보다 큰 k 값을 가질 수 있으며, 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 실리케이트 또는 금속 산화물을 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법은 분자 빔 퇴적(molecular-beam deposition; MBD), 원자 층 퇴적(ALD), PECVD 등을 포함할 수 있다. 더미 게이트(70)의 부분이 리세스(104) 내에 남아 있는 실시예에서, 게이트 유전체(92)는 더미 유전체(70)의 재료(예를 들어, 실리콘 산화물)를 포함한다. 게이트 전극(94)은, 제각기, 게이트 유전체(92) 위에 퇴적되고, 리세스(104)의 남아 있는 부분을 충전한다. 게이트 전극(94)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다중층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 비록 단일 층 게이트 전극(94)이 예시되어 있지만, 각각의 게이트 전극(94)은 임의의 개수의 라이너 층, 임의의 개수의 일함수 튜닝 층, 및 충전 재료를 포함할 수 있다. 게이트 전극(94)의 충전 이후에, 게이트 유전체(92)의 잉여 부분 - 이 잉여 부분은 제1 ILD 층(86)의 상부 표면 위에 있음 - 및 게이트 전극(94)의 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 게이트 전극(94) 및 게이트 유전체(92)의 재료의 남아 있는 부분은 결과적인 FinFET의 게이트 구조체를 형성한다. 게이트 구조체(90)는 "게이트 스택" 또는 "금속 게이트"라고도 지칭될 수 있다. 게이트 구조체(90)는 핀(62)의 채널 영역(66)의 측벽을 따라 연장될 수 있다.
각각의 영역 내의 게이트 유전체(106)가 동일한 재료로 형성되고 각각의 영역 내의 게이트 전극(94)이 동일한 재료로 형성되도록 영역(50N) 및 영역(50P) 내의 게이트 구조체(90)의 형성이 동시에 일어날 수 있다. 일부 실시예에서, 각각의 영역 내의 게이트 유전체(92)가 상이한 재료일 수 있고 그리고/또는 각각의 영역 내의 게이트 전극(94)이 상이한 재료일 수 있도록, 각각의 영역 내의 게이트 구조체(90)가 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 10a 및 도 10b에서, 제2 ILD 층(96)이 제1 ILD 층(86) 위에 퇴적된다. 제2 ILD 층(96)은 유전체 재료로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는 실리콘 산화물, 포스포실리케이트 유리(PSG), 붕규산 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 산화물; 실리콘 질화물과 같은 질화물 등을 포함할 수 있다. 형성 이후에, 제2 ILD 층(96)은, 예컨대, CMP에 의해 평탄화될 수 있다. 일부 실시예에서, 에칭 스톱 층이 제1 ILD 층(86)과 제2 ILD 층(96) 사이에 형성된다. 에칭 스톱 층은 제2 ILD 층(96)의 재료와는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제2 ILD 층(96)의 형성 이전에, 콘택트 형성 동안 게이트 유전체(92) 및 게이트 전극(94)을 보호할 수 있는, 게이트 마스크가 게이트 유전체(92) 및 게이트 전극(94) 위에 형성될 수 있다.
도 11a 및 도 11b에서, 소스/드레인 콘택트(102) 및 게이트 콘택트(104)가 형성된다. 소스/드레인 콘택트(102)는 에피택셜 소스/드레인 영역(84)에 물리적으로 및 전기적으로 결합되고, 따라서 그에 연결된다. 게이트 콘택트(104)는 게이트 전극(94)에 물리적으로 및 전기적으로 결합되고, 따라서 그에 연결된다.
게이트 콘택트(104)를 형성하는 일 예로서, 게이트 콘택트(104)를 위한 개구부가 제2 ILD 층(96)을 관통하여 형성된다. 개구부는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽 층, 접착 층 등과 같은, 라이너, 및 전도성 재료가 개구부 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 코발트, 텅스텐, 알루미늄, 구리, 은, 금, 니켈 등, 또는 이들의 조합일 수 있다. 제2 ILD 층(96)의 표면으로부터 잉여 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너 및 전도성 재료는 개구부 내에 게이트 콘택트(104)를 형성한다. 형성 이후에, 제2 ILD 층(96)의 상부 표면과 게이트 콘택트(104)의 상부 표면은 공면이다.
소스/드레인 콘택트(102)의 형성에 관한 세부 사항이 아래에서 추가로 논의될 것이지만, 소스/드레인 콘택트(102) 및 게이트 콘택트(104)가 상이한 프로세스에서 형성될 수 있거나, 또는 동일한 프로세스에서 형성될 수 있음이 이해되어야 한다. 일부 실시예에서, 소스/드레인 콘택트(102)는 게이트 콘택트(104)와 동시에 형성되며, 예를 들어, 소스/드레인 콘택트(102)를 위한 개구부는 게이트 콘택트(104)를 위한 개구부와 동시에 형성된다. 일부 실시예에서, 소스/드레인 콘택트(102)는 게이트 콘택트(104) 이전에 또는 그 이후에 형성되며, 예를 들어, 소스/드레인 콘택트(102)를 위한 개구부는 게이트 콘택트(104)를 위한 개구부가 형성되기 전에 또는 그 후에 형성된다. 게다가, 비록 소스/드레인 콘택트(102)와 게이트 콘택트(104)가 동일한 단면으로 예시되어 있지만, 소스/드레인 콘택트(102)와 게이트 콘택트(104) 각각이 상이한 단면으로 형성될 수 있으며, 이는 콘택트의 단락을 피할 수 있다.
도 12a 내지 도 12e는 일부 실시예에 따른, FinFET에 대한 소스/드레인 콘택트의 제조에서의 중간 스테이지의 단면도이다. 도 12a 내지 도 12e는 4개의 핀이 도시되어 있는 도 1에서의 기준 단면 C-C를 따라 예시된 단면도이고, 영역(50N) 및 영역(50P) 둘 모두 내의 피처를 예시한다. 아래에서 추가로 논의되는 바와 같이, 도 12a 내지 도 12e는 공유된 소스/드레인 콘택트(102)(도 12b 참조)가 다수의 에피택셜 소스/드레인 영역(84)을 결합시키도록 초기에 형성되는 "커트 라스트" 콘택트 형성 프로세스를 예시한다. 공유된 소스/드레인 콘택트(102)가 형성된 후에, 공유된 소스/드레인 콘택트(102)가 분할되어 다수의 분리된 소스/드레인 콘택트(102A, 102B)(도 12c 참조)를 형성하고 격리 피처(120)(도 12e 참조)가 분리된 소스/드레인 콘택트(102A, 102B) 사이에 형성되는 콘택트 커트(contact cut) 프로세스가 수행된다. 이 실시예에서, 격리 피처(120)는 활 모양의(bowed) 프로파일 형상을 갖는다. 도 7c에서의 것과 유사한 병합된 에피택셜 소스/드레인 영역(84)을 갖는 FinFET의 프로세싱이 도시되어 있지만, 도 7d에서의 것과 유사한 분리된 에피택셜 소스/드레인 영역(84)을 갖는 FinFET가 유사한 기술을 사용하여 프로세싱될 수 있음이 이해되어야 한다. 게다가, 비록 2개의 분리된 소스/드레인 콘택트(102A, 102B) 및 하나의 격리 피처(120)의 형성이 도시되어 있지만, 임의의 원하는 수량의 격리 피처 및 분리된 소스/드레인 콘택트가 동시에 형성될 수 있음이 이해되어야 한다.
도 12a에서, 공유된 소스/드레인 콘택트를 위한 개구부(100)가 ILD 층(86, 96)을 관통하여 형성된다. 개구부(100)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 형성 이후에, 개구부(100)는 ILD 층(86, 96)을 관통하여 연장되고 에칭 스톱 층(54)을 노출시킨다. 에칭 스톱 층(54)은 개구부(100)의 에칭을 정지시킨다. 에칭 스톱 층(54)이 에피택셜 소스/드레인 영역(84)의 융기된 부분 아래에 놓이기 때문에, 에피택셜 소스/드레인 영역(84)의 패싯들 전부가 개구부(100)에 의해 노출될 수 있다. 따라서 에칭 스톱 층(54)은 콘택트 에칭 스톱 층(contact etch stop layer; CESL)으로서 기능한다.
도 12b에서, 공유된 소스/드레인 콘택트(102)가 개구부(100) 내에 형성된다. 확산 장벽 층, 접착 층 등과 같은, 라이너, 및 전도성 재료가 개구부(100) 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 코발트, 텅스텐, 알루미늄, 구리, 은, 금, 니켈 등, 또는 이들의 조합일 수 있다. 일 실시예에서, 전도성 재료는 코발트이다. 다른 실시예에서, 전도성 재료는 텅스텐이다. 제2 ILD 층(96)의 표면으로부터 잉여 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너와 전도성 재료는 개구부 내에 공유된 소스/드레인 콘택트(102) 및 게이트 콘택트(104)를 형성한다. 형성 이후에, 제2 ILD 층(96)의 상부 표면과 공유된 소스/드레인 콘택트(102)의 상부 표면은 공면이다.
형성 이후에, 공유된 소스/드레인 콘택트(102)와 에칭 스톱 층(54)의 계면들 전부는 기판(50)의 주 표면에 대해 평탄(planar)하고, 에칭 스톱 층(54)은 에피택셜 소스/드레인 영역(84)의 패싯을 따라 연장되지 않는다. 예를 들어, 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(84)이 병합되는 도시된 실시예에서, 병합된 에피택셜 소스/드레인 영역(84) 아래에 보이드(106)가 형성될 수 있다. 보이드(106)는 비어 있거나, 충전되거나, 또는 부분적으로 충전될 수 있다(예컨대, 공유된 소스/드레인 콘택트(102)의 재료의 일부로 부분적으로 충전됨). 인접한 에피택셜 소스/드레인 영역(84)이 분리된 채로 유지되는 실시예에서, 에피택셜 소스/드레인 영역(84)의 모든 패싯은 공유된 소스/드레인 콘택트(102)와 접촉될 수 있다. 에칭 스톱 층(54)의 남아 있는 부분은 FinFET의 핀(62) 사이에 배치되고, 에피택셜 소스/드레인 영역(84)은 에칭 스톱 층(54)의 그러한 부분 위에 놓여 있다.
일부 실시예에서, 금속-반도체 합금 영역(도시되지 않음)은 에피택셜 소스/드레인 영역(84)과 공유된 소스/드레인 콘택트(102) 사이에, 예컨대, 개구부(100)에 의해 노출되는 에피택셜 소스/드레인 영역(84)의 부분 상에 형성된다. 금속-반도체 합금 영역은 금속 실리사이드(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 금속 게르마나이드(germanide)로 형성된 게르마나이드 영역(예를 들어, 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드 등), 금속 실리사이드와 금속 게르마나이드 둘 모두로 형성된 실리콘-게르마나이드 영역 등일 수 있다. 금속-반도체 합금 영역은 개구부(100) 내에 금속을 퇴적시키는 것 및 이어서 열 어닐링 프로세스를 수행하는 것에 의해 형성될 수 있다. 금속은, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 그 합금과 같은, 저 저항 금속-반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역(84)의 반도체 재료(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄 등)와 반응할 수 있는 임의의 금속일 수 있다. 금속은, ALD, CVD, PVD 등과 같은, 퇴적 프로세스에 의해 퇴적될 수 있다. 일 실시예에서, 금속-반도체 합금 영역은 티타늄-실리콘으로 형성된 실리사이드 영역이다. 열 어닐링 프로세스 이후에, 개구부(100)로부터 임의의 잔류 금속을 제거하기 위해, 습식 세정(wet clean)과 같은, 세정 프로세스가 수행될 수 있다.
도 12c에서, 공유된 소스/드레인 콘택트(102)에 개구부(112)가 형성된다. 개구부(112)는 공유된 소스/드레인 콘택트(102)을 다수의 분리된 소스/드레인 콘택트(102A, 102B)로 분할한다. 개구부(112)는 분리된 소스/드레인 콘택트(102A, 102B)의 측벽 및 에칭 스톱 층(54)의 수평 부분(54H)을 노출시킨다. 분리된 소스/드레인 콘택트(102A)는 에피택셜 소스/드레인 영역(84A)에 연결되고, 분리된 소스/드레인 콘택트(102B)는 에피택셜 소스/드레인 영역(84B)에 연결된다. 분리된 소스/드레인 콘택트(102A, 102B) 둘 모두는 에칭 스톱 층(54)의 수평 부분(54H)과 접촉한다. 에칭 스톱 층(54)의 수평 부분(54H)은 STI 영역(64)을 따라 연장되고, 에피택셜 소스/드레인 영역(84A)과 에피택셜 소스/드레인 영역(84B) 사이에서 연장된다.
개구부(112)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 개구부(112)는 아래에서 더 상세히 설명되는 플라즈마 프로세스에 의해 수행되는 이방성 또는 반-등방성(semi-isotropic) 에칭에 의해 형성된다. 에칭은 공유된 소스/드레인 콘택트(102)의 재료에 대해 선택적이다(예를 들어, 에칭 스톱 층(54)의 재료보다 빠른 속도로 공유된 소스/드레인 콘택트(102)의 재료를 에칭함). 그와 같이, 에칭 스톱 층(54)의 수평 부분(54H)은 플라즈마 에칭 프로세스에 대한 에칭 스톱으로서 기능한다.
개구부(112)의 프로파일 형상은 플라즈마 에칭 프로세스의 파라미터를 제어하는 것에 의해 제어될 수 있다. 예를 들어, 개구부(112)를 따라 상이한 위치에서의 상이한 폭과 같은, 개구부(112)의 치수가 제어될 수 있다. 예시적인 예로서, 플라즈마 에칭 프로세스에 의해 제어될 수 있는 도 12c에 도시된 폭 W1, W2, 및 W3은 개구부(112)를 따라 있는 3개의 위치를 나타낸다. 개구부(112)의 프로파일 형상을 특징짓기 위해 개구부(112)를 따라 있는 다른 위치, 더 많은 위치, 또는 더 적은 위치가 사용될 수 있다. 폭 W1은 개구부(112)의 상단에 위치된다. 폭 W2는 개구부(112)의 중간 지점에 위치된다. 폭 W3은 에칭 스톱 층(54)의 노출된 수평 부분(54H)을 따라, 개구부(112)의 바닥에 위치된다. 일 실시예에서, 폭 W1은 약 15 nm 내지 약 120 nm의 범위에 있을 수 있고, 폭 W2는 약 16.5 nm 내지 약 150 nm의 범위에 있을 수 있으며, 폭 W3은 약 15 nm 내지 약 120 nm의 범위에 있을 수 있다. 폭 W2가 개구부(112)의 가장 넓은 지점에 있고 폭 W1, W3 각각보다 크도록, 개구부(112)는 활 모양의 프로파일 형상을 갖는다. 일 실시예에서, 폭 W2는 폭 W1, W3 각각보다 약 10% 내지 약 50% 더 클 수 있다. 작은 폭 W1을 갖는 개구부(112)를 형성하는 것은 개구부(112)를 충전하기 위한 후속 프로세스 동안 핀치-오프(pinch-off)가 유도될 수 있게 한다. 그와 같이, 분리된 소스/드레인 콘택트(102A, 102B) 사이에 보이드가 의도적으로 형성될 수 있다.
플라즈마 에칭 프로세스는 프로세스 가스가 프로세싱 챔버 내로 공급되는 프로세싱 챔버에서 수행된다. 일부 실시예에서, 플라즈마 생성 전력이 플라즈마 에칭 프로세스 동안 저전력과 고전력 사이에서 펄싱된다. 일부 실시예에서, 인가된 바이어스 전압이 또한 플라즈마 에칭 프로세스 동안 저전압과 고전압 사이에서 펄싱된다. 플라즈마 생성 전력 및/또는 바이어스 전압은 직사각형 파 또는 정사각형 파로서 펄싱될 수 있지만, 다른 펄스 형상이 사용될 수 있다. 일부 실시예에서, 플라즈마 생성 전력과 바이어스 전압이 동시에 그 각자의 로우 상태 또는 하이 상태에 있도록, 플라즈마 생성 전력과 바이어스 전압은 동기화된 펄스를 갖는다. 일부 실시예에서, 플라즈마는 직접 플라즈마(direct plasma)이다. 일부 실시예에서, 플라즈마는 프로세싱 챔버에 연결된 별도의 플라즈마 생성 챔버에서 생성되는 원격 플라즈마이다. 프로세스 가스는, 변압기 결합 플라즈마(transformer coupled plasma; TCP) 시스템, 유도 결합 플라즈마(inductively coupled plasma; ICP) 시스템, 용량 결합 플라즈마(capacitively coupled plasma; CCP) 시스템, 자기 강화 반응성 이온(magnetically enhanced reactive ion) 기술, 전자 사이클로트론 공명(electron cyclotron resonance) 기술 등과 같은, 임의의 적합한 플라즈마 생성 방법에 의해 플라즈마로 활성화될 수 있다.
플라즈마 에칭 프로세스에 사용되는 프로세스 가스는 적어도 하나 이상의 에천트 가스(들) 및 패시베이션 가스를 포함한다. 에천트 가스(들)는 불소 또는 염소 기반 가스를 포함할 수 있다. 공유된 소스/드레인 콘택트(102)가 텅스텐으로 형성되는 실시예에서, 에천트 가스(들)의 적합한 예는 NF3, SF6, CF4, CHF3, CH2F2, CH3F, C4F6, C4F8, C5F8 등, 또는 이들의 조합을 포함하고, 패시베이션 가스의 적합한 예는 CO, O2, H2 등을 포함한다. 공유된 소스/드레인 콘택트(102)가 코발트로 형성되는 실시예에서, 에천트 가스(들)의 적합한 예는 Cl2, NF3, SF6, CF4, CHF3, CH2F2, CH3F, C4F6, C4F8, C5F8 등, 또는 이들의 조합을 포함하고, 패시베이션 가스의 적합한 예는 CO, O2, H2 등을 포함한다. N2, Ar, He 등과 같은 캐리어 가스는 프로세스 가스를 프로세싱 챔버 내로 운반하는 데 사용될 수 있다. 산소 가스 또는 수소 가스와 같은 다른 프로세스 가스가 또한 사용될 수 있다.
에천트 가스(들)는 공유된 소스/드레인 콘택트(102)의 재료를 프로세싱 챔버로부터 배기될 수 있는 기체상 부산물(gas phase byproduct)로 전환시키며, 따라서 개구부(112)를 형성한다. 일부 실시예에서, 공유된 소스/드레인 콘택트(102)의 재료를 직접적으로 기체상 부산물로 승화시키는 단일의 에천트 가스가 사용된다. 일부 실시예에서, 다수의 에천트 가스가 사용된다. 예를 들어, 제1 에천트 가스가 제2 에천트 가스와 함께 유동될 수 있다. 제1 에천트 가스는 위에서 설명된 불소 또는 염소 기반 에천트 가스 중 하나일 수 있고, 제2 에천트 가스는 (코발트를 에칭하는 데 적합한) 수소 가스 또는 (텅스텐 또는 코발트를 에칭하는 데 적합한) 산소 가스일 수 있다. 제1 에천트 가스는 공유된 소스/드레인 콘택트(102)의 재료를 고체상 부산물로 전환시키고, 제2 에천트 가스는 고체상 부산물을 기체상 부산물로 승화시킨다.
플라즈마 에칭 프로세스 동안 개구부(112)의 측방 에칭 속도가 감소될 수 있도록, 패시베이션 가스는 개구부(112)의 측벽을 패시베이션한다. 구체적으로, 패시베이션 가스는 공유된 소스/드레인 콘택트(102)의 재료와 반응하여, 분리된 소스/드레인 콘택트(102A, 102B)의 측벽 상에 응축되어 에칭을 억제하는 부산물을 형성한다. 그 결과, 개구부(112)가 고 애스펙트비, 예를 들어, 큰 높이 대 폭 비로 형성될 수 있다. 예를 들어, 개구부(112)의 높이 대 폭의 비는 약 0.3:1 내지 약 3.3:1의 범위에 있을 수 있다. 고 애스펙트비를 갖는 개구부(112)를 형성하는 것은 개구부(112)를 충전하기 위한 후속 프로세스 동안 핀치-오프가 유도될 수 있게 한다. 그와 같이, 분리된 소스/드레인 콘택트(102A, 102B) 사이에 보이드가 의도적으로 형성될 수 있다.
프로세스 가스는 약 10 sccm 내지 약 950 sccm의 범위에 있는 유량으로 프로세싱 챔버 내로 유동될 수 있다. 예를 들어, 다수의 에천트 가스가 사용될 때, 제1 에천트 가스는 약 5 sccm 내지 약 500 sccm의 범위에 있는 유량으로 프로세싱 챔버 내로 유동될 수 있고, 제2 에천트 가스는 약 5 sccm 내지 약 500 sccm의 범위에 있는 유량으로 프로세싱 챔버 내로 유동될 수 있으며, 패시베이션 가스는 약 5 sccm 내지 약 10 sccm의 범위에 있는 유량으로 프로세싱 챔버 내로 유동될 수 있다. 에천트 가스의 유량 대 패시베이션 가스의 유량의 비는 최대 약 2:1일 수 있고, 예컨대, 약 0.01:1 내지 약 2:1의 범위에 있을 수 있다.
플라즈마 에칭 프로세스는 약 50 볼트 내지 약 800 볼트의 범위에 있는 고전압을 갖는 바이어스 전압을 사용하여 수행될 수 있다. 플라즈마 에칭 프로세스는 약 100 와트 내지 약 2500 와트의 범위에 있는 고전력을 갖는 플라즈마 생성 전력을 사용하여 수행될 수 있다. 일부 실시예에서, 플라즈마 생성 전력 또는 바이어스 전압은 약 5% 내지 약 95% 범위에 있는 듀티 사이클로 펄싱될 수 있고, 약 500 Hz 내지 약 10000 Hz 범위에 있는 펄스 주파수를 가질 수 있다. 플라즈마 에칭 프로세스는 약 -80 ℃ 내지 약 200 ℃의 범위에 있는 온도에서 수행될 수 있다. 프로세싱 챔버 내의 압력은 약 5 mTorr 내지 약 500 mTorr의 범위에 있을 수 있다. 플라즈마 에칭 프로세스는 약 10초 내지 약 1000초의 범위에 있는 지속기간 동안 수행될 수 있다.
위에서 언급된 바와 같이, 개구부(112)의 프로파일 형상은 플라즈마 에칭 프로세스의 파라미터를 제어하는 것에 의해 제어될 수 있다. 개구부(112)는 높은 압력, 낮은 패시베이션 가스 유량, 및/또는 낮은 바이어스 전압에서 플라즈마 에칭 프로세스를 수행하는 것에 의해 활 모양의 프로파일 형태로 형성될 수 있다. 예를 들어, 압력, 바이어스 전압, 패시베이션 가스 유량, 및 에천트 가스(들)의 유량 대 패시베이션 가스의 유량의 비가 플라즈마 에칭 프로세스 동안 위에서 논의된 범위 내에 있도록 제어될 수 있다. 이러한 범위 내의 파라미터로 플라즈마 에칭 프로세스를 수행하는 것은 개구부(112)가 활 모양의 프로파일 형상으로 형성될 수 있게 하고, 이러한 범위 밖의 파라미터로 플라즈마 에칭 프로세스를 수행하는 것은 활 모양의 프로파일 형상을 가능하게 하지 않는다.
도 12d에서, 유전체 라이너(114)가 개구부(112)(도 12c 참조) 내에, 분리된 소스/드레인 콘택트(102A, 102B) 상에 그리고 제2 ILD 층(96) 상에 퇴적된다. 유전체 라이너(114)는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등 또는 이들의 조합으로 형성될 수 있고, CVD, 원자 층 퇴적(ALD) 등에 의해 퇴적될 수 있다. 일 실시예에서, 유전체 라이너(114)는 실리콘 산화물로 형성된다. 유전체 라이너(114)는, 분리된 소스/드레인 콘택트(102A, 102B)의 노출된 측벽 및 에칭 스톱 층(54)의 노출된 수평 부분(54H)과 같은, 개구부(112)의 측벽 및 바닥을 라이닝한다. 개구부(112)가 작은 폭 W1 및 고 애스펙트비로 형성되기 때문에, 유전체 라이너(114)의 퇴적 동안 핀치-오프가 발생한다. 그 결과, 유전체 라이너(114)에 의해 충전되지 않은 개구부(112)의 부분으로부터 보이드(116)가 형성된다. 보이드(116)는 개구부(112)와 유사한 프로파일 형상, 예를 들어, 활 모양의 프로파일 형상을 갖는다. 보이드(116)의 형성을 촉진시키기 위해, CVD와 같은 핀치-오프하기 더 쉬운 퇴적 프로세스가 유전체 라이너(114)를 퇴적시키는 데 사용될 수 있다. 개구부(112)의 측벽 및 바닥을 따라 있는 유전체 라이너(114)는 약 7 nm 내지 약 60 nm의 범위에 있는 균일한 두께 T1로 형성될 수 있으며, 이 결과 보이드(116)가 약 1.5 nm 내지 약 30 nm의 범위에 있는 그의 가장 넓은 지점(예를 들어, 중앙)에서 폭 W4를 가질 수 있다. 보이드(116)는 유전체 라이너(114)의 퇴적 동안 프로세싱 조건에 따라 진공 상태이거나 가스(예를 들어, 공기)로 충전될 수 있다. 핀치-오프 이후에 로딩(loading)이 발생할 수 있으며, 따라서 보이드(116) 위의 유전체 라이너(114)에 융기된 영역(114A)의 형성을 야기할 수 있다.
도 12e에서, 분리된 소스/드레인 콘택트(102A, 102B)의 상부 표면 및 제2 ILD 층(96)의 상부 표면으로부터 유전체 라이너(114)의 잉여 재료를 제거하기 위해 평탄화 프로세스가 수행된다. 구체적으로, 유전체 라이너(114)의 융기된 영역(114A)이 제거된다. 평탄화 프로세스는 CMP 프로세스, 에치백 프로세스, 이들의 조합 등일 수 있다. 보이드(116) 및 유전체 라이너(114)의 남아 있는 부분은 격리 피처(120)를 형성하고, 유전체 라이너(114)는 보이드(116)를 둘러싼다. 격리 피처(120)는 개구부(112)(도 12c 참조)와 동일한 활 모양의 프로파일 형상 및 동일한 치수를 갖는다. 평탄화 이후에, 격리 피처(120) 및 분리된 소스/드레인 콘택트(102A, 102B) 각각은 에칭 스톱 층(54)의 수평 부분(54H)과 접촉하고, 격리 피처(120) 및 분리된 소스/드레인 콘택트(102A, 102B) 각각은 동일한 높이를 갖는다.
격리 피처(120)는 분리된 소스/드레인 콘택트(102A, 102B)를 물리적으로 및 전기적으로 격리시킨다. 위에서 언급된 바와 같이, 보이드(116)는 진공 상태이거나 가스(예를 들어, 공기)로 충전될 수 있다. 따라서, 보이드(116)는 최저 약 1의 상대 유전율(예를 들어, k-값)을 가질 수 있고, 이에 의해 격리 피처(120)에 매우 낮은 상대 유전율을 제공한다. 그와 같이, 분리된 소스/드레인 콘택트(102A, 102B) 사이의 많은 양의 전기적 격리가 달성될 수 있다. 격리 피처(120)의 상대 유전율은 주변의 유전체 피처(예를 들어, ILD 층(86, 96) 및 에칭 스톱 층(54))의 상대 유전율보다 작다. 예를 들어, 격리 피처(120)의 상대 유전율은 주변의 유전체 피처의 상대 유전율보다 약 10% 내지 약 60% 더 작을 수 있다. 그와 같이, 소스/드레인 콘택트(102A, 102B) 사이의 전기적 격리의 양이 증가될 수 있으며, 이에 의해 소스/드레인 콘택트(102) 사이의 기생 커패시턴스를 감소시키고 결과적인 FinFET의 성능을 향상시킬 수 있다.
격리 피처(120) 및 소스/드레인 콘택트(102A, 102B)가 형성된 후에, FinFET의 추가적인 프로세싱이 수행될 수 있다. 예를 들어, 도 12f에서, 금속간 유전체(inter-metal dielectric; IMD) 층(122)이 격리 피처(120), 분리된 소스/드레인 콘택트(102A, 102B), 및 제2 ILD 층(96) 상에 형성된다. 전도성 피처(124)가 IMD 층(122) 내에 형성되고, 소스/드레인 콘택트(102)에 연결된다. 구체적으로, 제1 전도성 피처(124A)는 소스/드레인 콘택트(102A)에 연결되고 제2 전도성 피처(124B)는 소스/드레인 콘택트(102B)에 연결된다. IMD 층(122) 및 전도성 피처(124)는 상호연결 구조체(interconnect structure)의 일부일 수 있다. 예를 들어, 전도성 피처(124)는 상호연결 구조체의 금속화 패턴(예를 들어, 인터커넥트)의 일부인 전도성 비아 및 전도성 라인을 포함할 수 있다. 금속화 패턴은 결과적인 FinFET를 상호연결시켜 집적 회로를 형성한다. 상호연결 구조체(IMD 층(122) 및 전도성 피처(124)를 포함함)는 싱글 다마신 프로세스, 듀얼 다마신 프로세스 등과 같은, 다마신 프로세스에 의해 형성될 수 있다.
IMD 층(122)은 임의의 적합한 유전체 재료, 예를 들어, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 산화물 등; 실리콘 질화물과 같은 질화물 등으로 형성될 수 있다. IMD 층(122)은, 스핀 코팅, 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD) 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. IMD 층(122)은 약 3.0보다 낮은 k-값을 갖는 로우-k 유전체 재료로 형성된 층일 수 있다. IMD 층(122)은 2.5 미만의 k-값을 갖는 ELK(extra-low-k) 유전체 재료로 형성된 층일 수 있다. 일부 실시예에서, 에칭 스톱 층이 IMD 층(122)과 제2 ILD 층(96) 사이에 형성된다. 에칭 스톱 층은 IMD 층(122)의 재료와는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다.
전도성 피처(124)는 확산 장벽 층 및 전도성 장벽 층 위의 전도성 재료를 포함할 수 있다. 전도성 피처(124)를 형성하는 일 예로서, IMD 층(122) 내에 형성된 개구부는, 소스/드레인 콘택트(102)와 같은, 아래에 놓인 전도성 피처를 노출시킨다. 개구부는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 방지층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등으로 형성될 수 있고, 원자 층 퇴적(ALD) 등과 같은 퇴적 프로세스에 의해 개구부 내에 형성될 수 있다. 전도성 재료는 구리, 알루미늄, 텅스텐, 은 및 이들의 조합 등을 포함할 수 있고, 전기 화학 도금 프로세스, CVD, ALD, PVD 등, 또는 이들의 조합을 통해 개구부에서 확산 장벽 층 위에 형성될 수 있다. 일 실시예에서, 전도성 재료는 구리이고, 확산 장벽 층은 구리가 IMD 층(122) 내로 확산되는 것을 방지하는 얇은 장벽 층이다. 확산 방지층 및 전도성 재료의 형성 이후에, 확산 방지층 및 전도성 재료의 잉여분(excess)은, 예를 들어, 화학적 기계적 폴리싱(CMP) 프로세스와 같은 평탄화 프로세스에 의해 제거될 수 있다. 확산 장벽 층 및 전도성 재료의 남아 있는 부분은 전도성 피처(124)를 형성한다.
도 13a 내지 도 13c는 일부 실시예에 따른, FinFET에 대한 소스/드레인 콘택트의 제조에서의 중간 스테이지의 단면도이다. 도 13a 내지 도 13c는 4개의 핀이 도시되어 있는 도 1에서의 기준 단면 C-C를 따라 예시된 단면도이고, 영역(50N) 및 영역(50P) 둘 모두 내의 피처를 예시한다. 아래에서 추가로 논의되는 바와 같이, 도 13a 내지 도 13c는 공유된 소스/드레인 콘택트가 분할되어 다수의 분리된 소스/드레인 콘택트(102A, 102B)(도 13a 참조)를 형성하고 격리 피처(120)(도 13c 참조)가 분리된 소스/드레인 콘택트(102A, 102B) 사이에 형성되는 다른 "커트 라스트" 콘택트 형성 프로세스를 예시한다. 이 실시예에서, 격리 피처(120)는 요각(reentrant) 프로파일 형상을 갖는다. 도 7c에서의 것과 유사한 병합된 에피택셜 소스/드레인 영역(84)을 갖는 FinFET의 프로세싱이 도시되어 있지만, 도 7d에서의 것과 유사한 분리된 에피택셜 소스/드레인 영역(84)을 갖는 FinFET가 유사한 기술을 사용하여 프로세싱될 수 있음이 이해되어야 한다. 게다가, 비록 2개의 분리된 소스/드레인 콘택트(102A, 102B) 및 하나의 격리 피처(120)의 형성이 도시되어 있지만, 임의의 원하는 수량의 격리 피처 및 분리된 소스/드레인 콘택트가 동시에 형성될 수 있음이 이해되어야 한다.
도 13a에서, 도 12b에 도시된 것과 유사한 구조가 얻어지고, 공유된 소스/드레인 콘택트(102)에 개구부(112)가 형성된다. 개구부(112)는 공유된 소스/드레인 콘택트(102)을 다수의 분리된 소스/드레인 콘택트(102A, 102B)로 분할한다. 개구부(112)는 분리된 소스/드레인 콘택트(102A, 102B)의 측벽 및 에칭 스톱 층(54)의 수평 부분(54H)을 노출시킨다. 분리된 소스/드레인 콘택트(102A)는 에피택셜 소스/드레인 영역(84A)에 연결되고, 분리된 소스/드레인 콘택트(102B)는 에피택셜 소스/드레인 영역(84B)에 연결된다. 분리된 소스/드레인 콘택트(102A, 102B) 둘 모두는 에칭 스톱 층(54)의 수평 부분(54H)과 접촉한다.
개구부(112)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 개구부(112)는 아래에서 더 상세히 설명되는 플라즈마 프로세스에 의해 수행되는 이방성 에칭에 의해 형성된다. 에칭은 공유된 소스/드레인 콘택트(102)의 재료에 대해 선택적이다(예를 들어, 에칭 스톱 층(54)의 재료보다 빠른 속도로 공유된 소스/드레인 콘택트(102)의 재료를 에칭함). 그와 같이, 에칭 스톱 층(54)의 수평 부분(54H)은 플라즈마 에칭 프로세스에 대한 에칭 스톱으로서 기능한다.
개구부(112)의 프로파일 형상은 플라즈마 에칭 프로세스의 파라미터를 제어하는 것에 의해 제어될 수 있다. 예를 들어, 개구부(112)를 따라 상이한 위치에서의 상이한 폭과 같은, 개구부(112)의 치수가 제어될 수 있다. 예시적인 예로서, 플라즈마 에칭 프로세스에 의해 제어될 수 있는 도 13a에 도시된 폭 W5 및 W6은 개구부(112)를 따라 있는 2개의 위치를 나타낸다. 개구부(112)의 프로파일 형상을 특징짓기 위해 개구부(112)를 따라 있는 다른 위치, 더 많은 위치, 또는 더 적은 위치가 사용될 수 있다. 폭 W5는 개구부(112)의 상단에 위치된다. 폭 W6은 에칭 스톱 층(54)의 노출된 수평 부분(54H)을 따라, 개구부(112)의 바닥에 위치된다. 일 실시예에서, 폭 W5는 약 15 nm 내지 약 120 nm의 범위에 있을 수 있고, 폭 W6은 약 16 nm 내지 약 144 nm의 범위에 있을 수 있다. 개구부(112)의 측벽이 에칭 스톱 층(54)의 표면과 예각 θ1을 형성하도록, 개구부(112)는 요각 프로파일 형상을 갖는다. 예각 θ1은 약 86도 내지 약 89.5도의 범위에 있을 수 있다. 각도 θ1이 예각이기 때문에, 폭 W5는 폭 W6보다 작고, 개구부(112)의 폭은 개구부(112)의 상단으로부터 개구부(112)의 바닥으로 연장되는 방향으로 계속적으로 감소한다. 일 실시예에서, 폭 W6은 폭 W5보다 약 5% 내지 약 20% 더 클 수 있다. 작은 폭 W5를 갖는 개구부(112)를 형성하는 것은 개구부(112)를 충전하기 위한 후속 프로세스 동안 핀치-오프가 유도될 수 있게 한다. 그와 같이, 분리된 소스/드레인 콘택트(102A, 102B) 사이에 보이드가 의도적으로 형성될 수 있다.
플라즈마 에칭 프로세스는 프로세스 가스가 프로세싱 챔버 내로 공급되는 프로세싱 챔버에서 수행된다. 플라즈마 에칭 프로세스는 도 12c와 관련하여 설명된 것과 유사한 방식으로 플라즈마를 생성하는 것에 의해 수행될 수 있다. 플라즈마 에칭 프로세스는 도 12c와 관련하여 설명된 것과 유사한 프로세스 가스로 수행될 수 있다. 이 실시예에서, 프로세스 가스는 에칭 스톱 층(54)의 재료와 공유된 소스/드레인 콘택트(102)의 재료 사이에서 매우 높은 에칭 선택도를 갖는 에천트 가스(들)를 포함한다. 예를 들어, 플라즈마 에칭 프로세스는 공유된 소스/드레인 콘택트(102)가 텅스텐으로 형성될 때 NF3, SF6, CF4, CHF3, CH2F2, CH3F, C4F6, C4F8, C5F8 등, 또는 이들의 조합으로 수행할 수 있거나, 또는 공유된 소스/드레인 콘택트(102)가 코발트로 형성될 때 Cl2, NF3, SF6, CF4, CHF3, CH2F2, CH3F, C4F6, C4F8, C5F8 등, 또는 이들의 조합으로 수행될 수 있으며, 따라서 약 10:1 내지 약 50:1의 범위에 있는 에칭 선택도를 가능하게 한다. 높은 에칭 선택도를 갖는 플라즈마 에칭 프로세스를 수행하는 것은 상당한 양의 오버 에칭(over-etching)이 발생하도록 긴 지속기간 동안 플라즈마 에칭 프로세스가 수행될 수 있게 한다. 이 실시예에서 플라즈마 에칭 프로세스는 도 12c와 관련하여 설명된 것보다 긴 지속기간 동안 수행될 수 있다. 예를 들어, 플라즈마 에칭 프로세스는 약 15초 내지 약 1500초의 범위에 있는 지속기간 동안 수행될 수 있다. 에칭 스톱 층(54)이 STI 영역(64) 위에 놓이기 때문에, 상당한 오버 에칭이 발생할 때에도 STI 영역(64) 및/또는 핀(62)에 대한 손상이 회피될 수 있다.
위에서 언급된 바와 같이, 개구부(112)의 프로파일 형상은 플라즈마 에칭 프로세스의 파라미터를 제어하는 것에 의해 제어될 수 있다. 긴 지속기간 동안 그리고 에칭 스톱 층(54)에 대한 높은 에칭 선택도로 플라즈마 에칭 프로세스를 수행하는 것에 의해 개구부(112)가 요각 프로파일 형상으로 형성될 수 있다. 예를 들어, 지속시간 및 에칭 스톱 층(54)에 대한 에칭 선택도가 플라즈마 에칭 프로세스 동안 위에서 논의된 범위 내에 있도록 제어될 수 있다. 이러한 범위 내의 파라미터로 플라즈마 에칭 프로세스를 수행하는 것은 개구부(112)가 요각 프로파일 형상으로 형성될 수 있게 하고, 이러한 범위 밖의 파라미터로 플라즈마 에칭 프로세스를 수행하는 것은 요각 프로파일 형상을 가능하게 하지 않는다.
도 13b에서, 유전체 라이너(114)가 개구부(112)(도 13a 참조) 내에, 분리된 소스/드레인 콘택트(102A, 102B) 상에 그리고 제2 ILD 층(96) 상에 퇴적된다. 유전체 라이너(114)는 도 12d와 관련하여 설명된 것과 유사한 재료로 그리고 유사한 방식으로 형성될 수 있다. 유전체 라이너(114)는, 분리된 소스/드레인 콘택트(102A, 102B)의 노출된 측벽 및 에칭 스톱 층(54)의 노출된 수평 부분(54H)과 같은, 개구부(112)의 측벽 및 바닥을 라이닝한다. 개구부(112)가 작은 폭 W5로 형성되기 때문에, 유전체 라이너(114)의 퇴적 동안 핀치-오프가 발생한다. 그 결과, 유전체 라이너(114)에 의해 충전되지 않은 개구부(112)의 부분으로부터 보이드(116)가 형성된다. 보이드(116)는 개구부(112)와 유사한 프로파일 형상, 예를 들어, 요각 프로파일 형상을 갖는다. 개구부(112)의 측벽 및 바닥을 따라 있는 유전체 라이너(114)는 약 7 nm 내지 약 60 nm의 범위에 있는 균일한 두께 T2로 형성될 수 있으며, 이 결과 보이드(116)가 약 1 nm 내지 약 24 nm의 범위에 있는 그의 가장 넓은 지점(예를 들어, 바닥)에서 폭 W7을 가질 수 있다. 보이드(116)는 유전체 라이너(114)의 퇴적 동안 프로세싱 조건에 따라 진공 상태이거나 가스(예를 들어, 공기)로 충전될 수 있다. 핀치-오프 이후에 로딩(loading)이 발생할 수 있으며, 따라서 보이드(116) 위의 유전체 라이너(114)에 융기된 영역(114A)의 형성을 야기할 수 있다.
도 13c에서, 분리된 소스/드레인 콘택트(102A, 102B)의 상부 표면 및 제2 ILD 층(96)의 상부 표면으로부터 유전체 라이너(114)의 잉여 재료를 제거하기 위해 평탄화 프로세스가 수행된다. 구체적으로, 유전체 라이너(114)의 융기된 영역(114A)이 제거된다. 평탄화 프로세스는 CMP 프로세스, 에치백 프로세스, 이들의 조합 등일 수 있다. 보이드(116) 및 유전체 라이너(114)의 남아 있는 부분은 격리 피처(120)를 형성하고, 유전체 라이너(114)는 보이드(116)를 둘러싼다. 격리 피처(120)는 개구부(112)(도 13a 참조)와 동일한 요각 프로파일 형상 및 동일한 치수를 갖는다.
격리 피처(120) 및 소스/드레인 콘택트(102A, 102B)가 형성된 후에, FinFET의 추가적인 프로세싱이 수행될 수 있다. 예를 들어, 도 13d에서, IMD 층(122)이 격리 피처(120), 분리된 소스/드레인 콘택트(102A, 102B), 및 제2 ILD 층(96) 상에 형성된다. 전도성 피처(124)가 IMD 층(122) 내에 형성되고, 소스/드레인 콘택트(102)에 연결된다. IMD 층(122) 및 전도성 피처(124)는 도 12f와 관련하여 설명된 것과 유사한 재료로 그리고 유사한 방식으로 형성될 수 있다.
도 14a 내지 도 14e는 일부 실시예에 따른, FinFET에 대한 소스/드레인 콘택트의 제조에서의 중간 스테이지의 단면도이다. 도 14a 내지 도 14e는 4개의 핀이 도시되어 있는 도 1에서의 기준 단면 C-C를 따라 예시된 단면도이고, 영역(50N) 및 영역(50P) 둘 모두 내의 피처를 예시한다. 아래에서 추가로 논의되는 바와 같이, 도 14a 내지 도 14e는 격리 피처(120)(도 14c 참조)가 ILD 층(86, 96)에 초기에 형성되는 "커트 퍼스트" 콘택트 형성 프로세스를 예시한다. 격리 피처(120)가 형성된 후에, 다수의 분리된 소스/드레인 콘택트(102A, 102B)(도 14e 참조)가 격리 피처(120)에 인접하게 형성된다. 이 실시예에서, 격리 피처(120)는 활 모양의 프로파일 형상을 갖는다. 도 7c에서의 것과 유사한 병합된 에피택셜 소스/드레인 영역(84)을 갖는 FinFET의 프로세싱이 도시되어 있지만, 도 7d에서의 것과 유사한 분리된 에피택셜 소스/드레인 영역(84)을 갖는 FinFET가 유사한 기술을 사용하여 프로세싱될 수 있음이 이해되어야 한다. 게다가, 비록 2개의 분리된 소스/드레인 콘택트(102A, 102B) 및 하나의 격리 피처(120)의 형성이 도시되어 있지만, 임의의 원하는 수량의 격리 피처 및 분리된 소스/드레인 콘택트가 동시에 형성될 수 있음이 이해되어야 한다.
도 14a에서, 격리 피처를 위한 개구부(112)가 ILD 층(86, 96)을 관통하여 형성된다. 개구부(112)가 활 모양의 프로파일 형상을 갖도록, 개구부(112)는 도 12c와 관련하여 설명된 것과 유사한 플라즈마 에칭 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 개구부(112)는 플라즈마 에칭 프로세스를 수행하는 것, 및 후속하여 희석 플루오르화 수소(HF) 산, HF 산 및 NH3와 열의 인가(예를 들어, 열 프로세스)의 조합, NF3 및 NH3와 플라즈마의 인가의 조합 등을 사용하는 등방성 화학적 에칭을 수행하는 것에 의해 형성될 수 있다. 개구부(112)는 도 12c와 관련하여 설명된 것과 유사한 폭 W1, W2, 및 W3을 가질 수 있다. 개구부(112)는 ILD 층(86, 96)의 측벽 및 에칭 스톱 층(54)의 수평 부분(54H)을 노출시킨다. 에칭 스톱 층(54)의 수평 부분(54H)은 플라즈마 에칭 프로세스에 대한 에칭 스톱으로서 기능한다.
도 14b에서, 유전체 라이너(114)가 개구부(112)(도 14a 참조) 내에, 제2 ILD 층(96) 상에 퇴적된다. 이 실시예에서, 유전체 라이너(114)가 ILD 층(86, 96)의 에칭으로부터 높은 에칭 선택도를 갖는 재료로 형성된다는 점을 제외하고는, 유전체 라이너(114)는 도 12d와 관련하여 설명된 것과 유사한 방식으로 형성될 수 있다. 예를 들어, ILD 층(86, 96)이 실리콘 산화물과 같은 산화물로 형성될 때, 유전체 라이너(114)는 실리콘 질화물과 같은 질화물로 형성될 수 있다. 퇴적 동안의 핀치-오프로 인해, 유전체 라이너(114)에 의해 충전되지 않은 개구부(112)의 부분으로부터 보이드(116)가 형성된다. 핀치-오프 이후에 로딩이 발생할 수 있으며, 따라서 보이드(116) 위의 유전체 라이너(114)에 융기된 영역(114A)의 형성을 야기할 수 있다. 보이드(116)는 개구부(112)와 유사한 프로파일 형상, 예를 들어, 활 모양의 프로파일 형상을 갖는다. 유전체 라이너(114)는 도 12d와 관련하여 설명된 것과 유사한 두께 T1을 가질 수 있다. 보이드(116)는 도 12d와 관련하여 설명된 것과 유사한 폭 W4를 가질 수 있다.
도 14c에서, 제2 ILD 층(96)의 상부 표면으로부터 유전체 라이너(114)의 잉여 재료를 제거하기 위해 평탄화 프로세스가 수행된다. 구체적으로, 유전체 라이너(114)의 융기된 영역(114A)이 제거된다. 평탄화 프로세스는 CMP 프로세스, 에치백 프로세스, 이들의 조합 등일 수 있다. 보이드(116) 및 유전체 라이너(114)의 남아 있는 부분은 격리 피처(120)를 형성하고, 유전체 라이너(114)는 보이드(116)를 둘러싼다. 격리 피처(120)는 개구부(112)(도 14a 참조)와 동일한 활 모양의 프로파일 형상 및 동일한 치수를 갖는다.
도 14d에서, 소스/드레인 콘택트를 위한 개구부(100)는 ILD 층(86, 96)을 관통하여 형성된다. 개구부(100)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 에칭은 ILD 층(86, 96)의 재료에 대해 선택적이며, 예를 들어, ILD 층(86, 96)의 재료는 유전체 라이너(114)의 재료보다 큰 속도로 선택적으로 에칭된다. 형성 이후에, 개구부(100)는 ILD 층(86, 96)을 관통하여 연장되고 에칭 스톱 층(54)을 노출시킨다. 에칭 스톱 층(54)은 개구부(100)의 에칭을 정지시킨다. 에칭 스톱 층(54)이 에피택셜 소스/드레인 영역(84)의 융기된 부분 아래에 놓이기 때문에, 에피택셜 소스/드레인 영역(84)의 패싯들 전부가 개구부(100)에 의해 노출될 수 있다. 개구부(100)는 격리 피처(120)의 측벽, 예를 들어, 유전체 라이너(114)의 측벽을 노출시킨다.
도 14e에서, 분리된 소스/드레인 콘택트(102A, 102B)가 개구부(100) 내에 형성된다. 확산 장벽 층, 접착 층 등과 같은, 라이너, 및 전도성 재료가 개구부(100) 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 코발트, 텅스텐, 알루미늄, 구리, 은, 금, 니켈 등, 또는 이들의 조합일 수 있다. 일 실시예에서, 전도성 재료는 코발트이다. 다른 실시예에서, 전도성 재료는 텅스텐이다. 제2 ILD 층(96)의 표면 및 유전체 라이너(114)의 표면으로부터 잉여 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너 및 전도성 재료는 분리된 소스/드레인 콘택트(102A, 102B)를 형성한다. 분리된 소스/드레인 콘택트(102A)는 에피택셜 소스/드레인 영역(84A)에 연결되고, 분리된 소스/드레인 콘택트(102B)는 에피택셜 소스/드레인 영역(84B)에 연결되며, 격리 피처(120)는 분리된 소스/드레인 콘택트(102A, 102B) 사이에 배치된다. 분리된 소스/드레인 콘택트(102A, 102B) 둘 모두는 에칭 스톱 층(54)의 수평 부분(54H)과 접촉한다. 평탄화 이후에, 격리 피처(120) 및 분리된 소스/드레인 콘택트(102A, 102B) 각각은 에칭 스톱 층(54)의 수평 부분(54H)과 접촉하고, 격리 피처(120) 및 분리된 소스/드레인 콘택트(102A, 102B) 각각은 동일한 높이를 갖는다.
일부 실시예에서, 금속-반도체 합금 영역(도시되지 않음)은, 제각기, 에피택셜 소스/드레인 영역(84A, 84B)과 분리된 소스/드레인 콘택트(102A, 102B) 사이에, 예컨대, 개구부(100)에 의해 노출되는 에피택셜 소스/드레인 영역(84A, 84B)의 부분 상에 형성된다. 금속-반도체 합금 영역은 위에서 설명한 것과 유사할 수 있다.
격리 피처(120) 및 소스/드레인 콘택트(102A, 102B)가 형성된 후에, FinFET의 추가적인 프로세싱이 수행될 수 있다. 예를 들어, 도 12f의 실시예와 유사하게, IMD 층(122)이 격리 피처(120), 분리된 소스/드레인 콘택트(102A, 102B), 및 제2 ILD 층(96) 상에 형성된다. 전도성 피처(124)가 IMD 층(122) 내에 형성되고, 소스/드레인 콘택트(102)에 연결된다.
도 15a 내지 도 15d는 일부 실시예에 따른, FinFET에 대한 소스/드레인 콘택트의 제조에서의 중간 스테이지의 단면도이다. 도 15a 내지 도 15d는 4개의 핀이 도시되어 있는 도 1에서의 기준 단면 C-C를 따라 예시된 단면도이고, 영역(50N) 및 영역(50P) 둘 모두 내의 피처를 예시한다. 아래에서 추가로 논의되는 바와 같이, 도 15a 내지 도 15d는 격리 피처(120)(도 15c 참조)가 ILD 층(86, 96)에 초기에 형성되는 "커트 퍼스트" 콘택트 형성 프로세스를 예시한다. 격리 피처(120)가 형성된 후에, 다수의 분리된 소스/드레인 콘택트(102A, 102B)(도 15d 참조)가 격리 피처(120)에 인접하게 형성된다. 이 실시예에서, 격리 피처(120)는 요각 프로파일 형상을 갖는다. 도 7c에서의 것과 유사한 병합된 에피택셜 소스/드레인 영역(84)을 갖는 FinFET의 프로세싱이 도시되어 있지만, 도 7d에서의 것과 유사한 분리된 에피택셜 소스/드레인 영역(84)을 갖는 FinFET가 유사한 기술을 사용하여 프로세싱될 수 있음이 이해되어야 한다. 게다가, 비록 2개의 분리된 소스/드레인 콘택트(102A, 102B) 및 하나의 격리 피처(120)의 형성이 도시되어 있지만, 임의의 원하는 수량의 격리 피처 및 분리된 소스/드레인 콘택트가 동시에 형성될 수 있음이 이해되어야 한다.
도 15a에서, 격리 피처를 위한 개구부(112)가 ILD 층(86, 96)을 관통하여 형성된다. 개구부(112)가 요각 프로파일 형상을 갖도록, 개구부(112)는 도 13a와 관련하여 설명된 것과 유사한 플라즈마 에칭 프로세스에 의해 형성될 수 있다. 개구부(112)는 도 13a와 관련하여 설명된 것과 유사한 폭 W5 및 W6을 가질 수 있다. 개구부(112)는 ILD 층(86, 96)의 측벽 및 에칭 스톱 층(54)의 수평 부분(54H)을 노출시킨다. 에칭 스톱 층(54)의 수평 부분(54H)은 플라즈마 에칭 프로세스에 대한 에칭 스톱으로서 기능한다.
도 15b에서, 유전체 라이너(114)가 개구부(112)(도 15a 참조) 내에, 제2 ILD 층(96) 상에 퇴적된다. 이 실시예에서, 유전체 라이너(114)가 ILD 층(86, 96)의 에칭으로부터 높은 에칭 선택도를 갖는 재료로 형성된다는 점을 제외하고는, 유전체 라이너(114)는 도 12d와 관련하여 설명된 것과 유사한 방식으로 형성될 수 있다. 예를 들어, ILD 층(86, 96)이 실리콘 산화물과 같은 산화물로 형성될 때, 유전체 라이너(114)는 실리콘 질화물과 같은 질화물로 형성될 수 있다. 퇴적 동안의 핀치-오프로 인해, 유전체 라이너(114)에 의해 충전되지 않은 개구부(112)의 부분으로부터 보이드(116)가 형성된다. 핀치-오프 이후에 로딩이 발생할 수 있으며, 따라서 보이드(116) 위의 유전체 라이너(114)에 융기된 영역(114A)의 형성을 야기할 수 있다. 보이드(116)는 개구부(112)와 유사한 프로파일 형상, 예를 들어, 요각 프로파일 형상을 갖는다. 유전체 라이너(114)는 도 13b와 관련하여 설명된 것과 유사한 두께 T2를 가질 수 있다. 보이드(116)는 도 13b와 관련하여 설명된 것과 유사한 폭 W7을 가질 수 있다.
도 15c에서, 제2 ILD 층(96)의 상부 표면으로부터 유전체 라이너(114)의 잉여 재료를 제거하기 위해 평탄화 프로세스가 수행된다. 구체적으로, 유전체 라이너(114)의 융기된 영역(114A)이 제거된다. 평탄화 프로세스는 CMP 프로세스, 에치백 프로세스, 이들의 조합 등일 수 있다. 보이드(116) 및 유전체 라이너(114)의 남아 있는 부분은 격리 피처(120)를 형성하고, 유전체 라이너(114)는 보이드(116)를 둘러싼다. 격리 피처(120)는 개구부(112)(도 15a 참조)와 동일한 요각 프로파일 형상 및 동일한 치수를 갖는다.
도 15d에서, 분리된 소스/드레인 콘택트(102A, 102B)는 ILD 층(86, 96)을 관통하여 형성된다. 분리된 소스/드레인 콘택트(102A, 102B)는 도 14d 및 도 14e와 관련하여 설명된 것과 유사한 재료로 그리고 유사한 프로세스에 의해 형성될 수 있다.
격리 피처(120) 및 소스/드레인 콘택트(102A, 102B)가 형성된 후에, FinFET의 추가적인 프로세싱이 수행될 수 있다. 예를 들어, 도 13d의 실시예와 유사하게, IMD 층(122)이 격리 피처(120), 분리된 소스/드레인 콘택트(102A, 102B), 및 제2 ILD 층(96) 상에 형성된다. 전도성 피처(124)가 IMD 층(122) 내에 형성되고, 소스/드레인 콘택트(102)에 연결된다.
도 16a 내지 도 16d는 다른 실시예에 따른, FinFET를 예시한다. 도 16a는, 3개의 게이트 구조체가 도시된 것을 제외하고는, 도 1에서의 기준 단면 A-A를 따라 예시된 단면도이다. 도 16b는, 단지 2개의 핀이 도시된 것을 제외하고는, 도 1에서의 기준 단면 B-B를 따라 예시된 단면도이다. 도 16c와 도 16d는, 4개의 핀이 도시되어 있는, 도 1에서의 기준 단면 C-C를 따라 예시된 단면도이다. 이 실시예에서, 소스/드레인 콘택트(102)는 상부 소스/드레인 콘택트(102U) 및 하부 소스/드레인 콘택트(102L)를 포함한다. 상부 소스/드레인 콘택트(102U)는 제2 ILD 층(96)을 관통하여 형성되고, 하부 소스/드레인 콘택트(102L)는 제1 ILD 층(86)을 관통하여 형성된다. 상부 소스/드레인 콘택트(102U)와 하부 소스/드레인 콘택트(102L)는 상이한 프로세스에서 형성될 수 있고, 동일한 전도성 재료, 예를 들어, 텅스텐 또는 코발트로 형성될 수 있다.
격리 피처(120)가 인접한 상부 소스/드레인 콘택트(102U) 사이에 그리고 인접한 하부 소스/드레인 콘택트(102L) 사이에 형성된다. 격리 피처(120)는 도 16c에 도시된 바와 같은 활 모양의 프로파일 형상, 또는 도 16d에 도시된 바와 같은 요각 프로파일 형상을 가질 수 있다. 도 16c 및 도 16d에서의 격리 피처(120)는 도 12a 내지 도 12e와 관련하여 위에서 논의된 "커트 라스트" 프로세스, 도 13a 내지 도 13c와 관련하여 위에서 논의된 "커트 라스트" 프로세스, 도 14a 내지 도 14e와 관련하여 위에서 논의된 "커트 퍼스트" 프로세스, 또는 도 15a 내지 도 15d와 관련하여 위에서 논의된 "커트 퍼스트" 프로세스 중 임의의 것에 의해 형성될 수 있다.
도 16c 및 도 16d의 FinFET는 도 7c에서의 것과 유사한 병합된 에피택셜 소스/드레인 영역(84)을 갖는다. 다른 실시예에서, 도 16c 및 도 16d의 FinFET는 도 7d에서의 것과 유사한 분리된 에피택셜 소스/드레인 영역(84)을 가질 수 있다.
도 17a 내지 도 17d는 다른 실시예에 따른, FinFET를 예시한다. 도 17a는, 3개의 게이트 구조체가 도시된 것을 제외하고는, 도 1에서의 기준 단면 A-A를 따라 예시된 단면도이다. 도 17b는, 단지 2개의 핀이 도시된 것을 제외하고는, 도 1에서의 기준 단면 B-B를 따라 예시된 단면도이다. 도 17c와 도 17d는, 4개의 핀이 도시되어 있는, 도 1에서의 기준 단면 C-C를 따라 예시된 단면도이다. 이 실시예에서는, 에칭 스톱 층(54)(도 6 참조)이 퇴적되지 않고서 에피택셜 소스/드레인 영역(84)을 성장시킨다. 그 대신에, CESL(88)이 에피택셜 소스/드레인 영역(84) 및 STI 영역(64) 상에 퇴적된다. 예를 들어, CESL(88)은 에피택셜 소스/드레인 영역(84)을 형성한 후 제1 ILD 층(86)을 형성하기 전에 퇴적될 수 있다. CESL(88)은 에칭 스톱 층(54)과 유사한 재료로 그리고 유사한 퇴적 프로세스에 의해 형성될 수 있다. 제1 ILD 층(86)의 부분(86A)이 공유된 소스/드레인 콘택트(102) 아래에 남아 있도록, 제1 ILD 층(86) 및 CESL(88)에 개구부를 패터닝하는 것에 의해 소스/드레인 콘택트(102)가 형성된다. 게다가, 이 실시예에서, 핀(62)은 기판(50) 상에 성장된 에피택셜 구조체가 아닐 수 있고, 오히려 핀(62)은 기판(50) 내에 트렌치를 에칭하는 것에 의해 기판(50) 내에 형성될 수 있다. 그와 같이, 기판(50)과 핀(62)은 이 실시예에서 연속적인 반도체 재료일 수 있다.
격리 피처(120)가 인접한 소스/드레인 콘택트(102A, 102B) 사이에 형성된다. 격리 피처(120)는 도 17c에 도시된 바와 같은 활 모양의 프로파일 형상, 또는 도 17d에 도시된 바와 같은 요각 프로파일 형상을 가질 수 있다. 도 17c 및 도 17d에서의 격리 피처(120)는 도 12a 내지 도 12e와 관련하여 위에서 논의된 "커트 라스트" 프로세스, 도 13a 내지 도 13c와 관련하여 위에서 논의된 "커트 라스트" 프로세스, 도 14a 내지 도 14e와 관련하여 위에서 논의된 "커트 퍼스트" 프로세스, 또는 도 15a 내지 도 15d와 관련하여 위에서 논의된 "커트 퍼스트" 프로세스 중 임의의 것에 의해 형성될 수 있다. 임의의 그러한 실시예에서, 격리 피처(120)를 위한 개구부가 제1 ILD 층의 부분(86A)을 관통하여 추가로 형성되고 CESL(88) 상에서 정지된다. 따라서 격리 피처(120)를 위한 개구부는 제1 ILD 층(86)의 부분(86A)의 측벽 및 CESL(88)의 수평 부분(88H)을 노출시킨다. CESL(88)의 수평 부분(88H)은 STI 영역(64)을 따라 연장되고, 에피택셜 소스/드레인 영역(84A)과 에피택셜 소스/드레인 영역(84B) 사이에서 연장된다. 유전체 라이너(114)는 제1 ILD 층(86)의 부분(86A)의 측벽 및 CESL(88)의 수평 부분(88H)의 상부 표면과 접촉한다.
도 17c 및 도 17d의 FinFET는 도 7c에서의 것과 유사한 병합된 에피택셜 소스/드레인 영역(84)을 갖는다. 다른 실시예에서, 도 16c 및 도 16d의 FinFET는 도 7d에서의 것과 유사한 분리된 에피택셜 소스/드레인 영역(84)을 가질 수 있다.
위에서 언급된 바와 같이, 인접한 소스/드레인 콘택트(102) 사이에 보이드(116)를 갖는 격리 피처(120)를 형성하는 것은 인접한 소스/드레인 콘택트(102) 사이의 전기적 격리의 증가를 가능하게 한다. 인접한 소스/드레인 콘택트(102) 사이의 전기적 격리를 증가시키는 것은 소스/드레인 콘택트(102) 사이의 기생 커패시턴스를 감소시키고, 따라서 결과적인 FinFET의 성능을 향상시키는 데 도움을 줄 수 있다. 기생 커패시턴스의 그러한 감소는 인접한 소스/드레인 콘택트(102) 사이에 큰 전압 차이가 있는 디바이스에서 특히 유리할 수 있다. 그러한 디바이스의 일 예는 SRAM(static random-access memory) 셀이다.
도 18은 SRAM 셀의 회로 다이어그램이다. SRAM 셀은, 집합적으로 1 비트를 저장하는, 풀업 트랜지스터(PU1 및 PU2)와 풀다운 트랜지스터(PD1 및 PD2)를 포함한다. 풀업 트랜지스터(PU1 및 PU2)는 전원 전압 노드(Vcc)에 연결되고, 풀다운 트랜지스터(PD1 및 PD2)는 접지 전압 노드(Vss)에 연결된다. SRAM 셀은 SRAM 셀에 대한 워드 라인(WL) 및 상보 비트 라인(BL 및 BLB)에 연결되는 패스 게이트(pass-gate) 트랜지스터(PG1 및 PG2)를 또한 포함한다. 패스 게이트 트랜지스터(PG1 및 PG2)가 인에이블될 때, SRAM 셀의 값은 상보 비트 라인(BL 및 BLB)으로 판독될 수 있고, 새로운 값이 상보 비트 라인(BL 및 BLB)으로 SRAM 셀에 기입될 수 있다.
도 19는 일부 실시예에 따른, 반도체 디바이스(200)의 평면도이다. 반도체 디바이스(200)는 4개의 핀 그룹(62)을 사용하여 형성되고, 도 18의 SRAM 셀과 같은 SRAM 셀을 형성하도록 상호연결될 수 있는 6개의 FinFET를 포함한다. 도 19는 단면 C-C를 예시한다. 도 12a 내지 도 15d, 도 16c, 도 16d, 도 17c, 및 도 17d는 단면 C-C와 유사한 단면을 도시한다.
반도체 디바이스(200)의 FinFET에 대한 소스/드레인 콘택트(102)가 형성되고, 소스/드레인 콘택트(102)는 격리 피처(120)에 의해 분리된다. 예를 들어, 영역(202)에서 "커트 라스트" 프로세스가 수행되는 경우, 공유된 소스/드레인 콘택트가 3개의 분리된 소스/드레인 콘택트(102)로 분할될 수 있고, 분리된 소스/드레인 콘택트(102) 사이에 2개의 격리 피처(120)가 형성된다. 마찬가지로, 영역(204)에서, 2개의 격리 피처(120) 및 3개의 분리된 소스/드레인 콘택트(102)가 유사하게 형성된다. 영역(202) 내의 분리된 소스/드레인 콘택트(102)는 Vss, Vcc, 및 BL에 연결될 것이다. 영역(204) 내의 분리된 소스/드레인 콘택트(102)는 Vss, Vcc, 및 BLB에 연결될 것이다. 일부 실시예에서, 격리 피처(120A)는 풀업 트랜지스터(PU1)와 풀다운 트랜지스터(PD1)(도 18 참조)를 위한 소스/드레인 콘택트(102) 사이에 형성된다. 일부 실시예에서, 격리 피처(120A)는 풀업 트랜지스터(PU2)와 풀다운 트랜지스터(PD2)(도 18 참조)를 위한 소스/드레인 콘택트(102) 사이에 형성된다. 특히, 각각의 격리 피처(120A)는 Vss 및 Vcc에 연결될 인접한 소스/드레인 콘택트(102) 사이에 배치된다. 그러한 격리 피처(120A)는 큰 전압 차이(예를 들어, 전원 및 접지)로 있는 소스/드레인 콘택트(102)를 분리시킨다. 큰 전압 차이로 있는 소스/드레인 콘택트(102) 사이에 격리 피처(120A)를 형성하는 것은 큰 전압 차이에 의해 유도될 기생 커패시턴스를 감소시키는 데 도움을 준다. 따라서 SRAM 셀의 성능이 개선될 수 있다.
일 실시예에서, 디바이스는: 제1 소스/드레인 영역; 제2 소스/드레인 영역; 제1 소스/드레인 영역 및 제2 소스/드레인 영역 위의 층간 유전체(ILD) 층; ILD 층을 관통하여 연장되는 제1 소스/드레인 콘택트 - 제1 소스/드레인 콘택트는 제1 소스/드레인 영역에 연결됨 -; ILD 층을 관통하여 연장되는 제2 소스/드레인 콘택트 - 제2 소스/드레인 콘택트는 제2 소스/드레인 영역에 연결됨 -; 및 제1 소스/드레인 콘택트와 제2 소스/드레인 콘택트 사이의 격리 피처 - 격리 피처는 유전체 라이너 및 보이드를 포함하고, 유전체 라이너는 보이드를 둘러싸고 있음 - 를 포함한다.
이 디바이스의 일부 실시예에서, 격리 피처는 격리 피처의 상단에서 제1 폭을 갖고, 격리 피처의 중간 지점에서 제2 폭을 가지며, 격리 피처의 하단에서 제3 폭을 갖고, 제2 폭은 상기 제1 폭 및 제3 폭 각각보다 크다. 이 디바이스의 일부 실시예에서, 격리 피처의 폭은 격리 피처의 상단으로부터 격리 피처의 하단까지 연장되는 방향으로 계속적으로 감소한다. 일부 실시예에서, 이 디바이스는: 기판 위의 격리 영역; 및 격리 영역 위의 콘택트 에칭 스톱 층(CESL) - CESL은 제1 소스/드레인 영역으로부터 제2 소스/드레인 영역까지 연장되는 수평 부분을 가지며, CESL의 수평 부분은 격리 피처, 제1 소스/드레인 콘택트, 및 제2 소스/드레인 콘택트 각각과 접촉함 - 을 더 포함한다. 이 디바이스의 일부 실시예에서, 제1 소스/드레인 영역 및 제2 소스/드레인 영역 각각은 CESL을 관통하여 연장된다. 이 디바이스의 일부 실시예에서, 격리 피처는 ILD 층의 제1 부분을 관통하여 연장되고, 이 디바이스는: 기판 위의 격리 영역; 및 격리 영역 위의 콘택트 에칭 스톱 층(CESL) - CESL은 제1 소스/드레인 영역으로부터 제2 소스/드레인 영역까지 연장되는 수평 부분을 가지며, CESL의 수평 부분은 격리 피처와 접촉하고, CESL의 수평 부분은 ILD 층의 제1 부분에 의해 제1 소스/드레인 콘택트 및 제2 소스/드레인 콘택트 각각으로부터 분리됨 - 을 더 포함한다. 이 디바이스의 일부 실시예에서, CESL은 격리 영역, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역 각각과 ILD 층 사이에 배치된다. 이 디바이스의 일부 실시예에서, 유전체 라이너는 실리콘 산화물 층이고 보이드는 공기로 충전되거나 진공 상태이다. 이 디바이스의 일부 실시예에서, 제1 소스/드레인 영역은 SRAM(static random-access memory) 셀을 위한 풀업 트랜지스터의 일부이고, 제2 소스/드레인 영역은 SRAM 셀을 위한 풀다운 트랜지스터의 일부이다.
일 실시예에서, 디바이스는: 제1 소스/드레인 영역; 제2 소스/드레인 영역; 제1 소스/드레인 영역 및 제2 소스/드레인 영역 위의 층간 유전체(ILD) 층 - ILD 층은 제1 상대 유전율을 가짐 -; ILD 층을 관통하여 연장되는 제1 소스/드레인 콘택트 - 제1 소스/드레인 콘택트는 제1 소스/드레인 영역에 연결됨 -; ILD 층을 관통하여 연장되는 제2 소스/드레인 콘택트 - 제2 소스/드레인 콘택트는 제2 소스/드레인 영역에 연결됨 -; 및 제1 소스/드레인 콘택트와 제2 소스/드레인 콘택트 사이의 격리 피처 - 격리 피처는 제2 상대 유전율을 갖고, 제2 상대 유전율은 제1 상대 유전율보다 작음 - 를 포함한다.
일 실시예에서, 방법은: 제1 소스/드레인 영역 및 제2 소스/드레인 영역 위에 층간 유전체(ILD) 층을 퇴적시키는 단계; ILD 층 내에 공유된 소스/드레인 콘택트를 형성하는 단계 - 공유된 소스/드레인 콘택트는 제1 소스/드레인 영역 및 제2 소스/드레인 영역 각각에 연결됨 -; 공유된 소스/드레인 콘택트를 제1 소스/드레인 콘택트와 제2 소스/드레인 콘택트로 분할하는 단계 - 제1 소스/드레인 콘택트는 제1 소스/드레인 영역에 연결되고, 제2 소스/드레인 콘택트는 제2 소스/드레인 영역에 연결됨 -; 및 제1 소스/드레인 콘택트와 제2 소스/드레인 콘택트 사이에 격리 피처를 형성하는 단계 - 격리 피처는 유전체 라이너 및 보이드를 포함하고, 유전체 라이너는 보이드를 둘러싸고 있음 - 를 포함한다.
일부 실시예에서, 이 방법은, ILD 층을 퇴적시키는 단계 이전에: 격리 영역 위에 콘택트 에칭 스톱 층(CESL)을 퇴적시키는 단계; 및 CESL을 관통하여 연장되도록 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 성장시키는 단계를 더 포함한다. 이 방법의 일부 실시예에서, 공유된 소스/드레인 콘택트를 분할하는 단계는 공유된 소스/드레인 콘택트를 에칭하여 CESL의 수평 부분을 노출시키는 개구부를 형성하는 단계를 포함하고, 여기서 격리 피처를 형성하는 단계는 개구부 내에 유전체 라이너를 퇴적시키는 단계를 포함한다. 일부 실시예에서, 이 방법은, ILD 층을 퇴적시키는 단계 이전에: 제1 소스/드레인 영역 및 제2 소스/드레인 영역 위에 콘택트 에칭 스톱 층(CESL)을 퇴적시키는 단계를 더 포함한다. 이 방법의 일부 실시예에서, 공유된 소스/드레인 콘택트를 분할하는 단계는 공유된 소스/드레인 콘택트 및 ILD 층을 에칭하여 CESL의 수평 부분을 노출시키는 개구부를 형성하는 단계를 포함하고, 여기서 격리 피처를 형성하는 단계는 개구부 내에 유전체 라이너를 퇴적시키는 단계를 포함한다. 이 방법의 일부 실시예에서, 공유된 소스/드레인 콘택트를 제1 소스/드레인 콘택트와 제2 소스/드레인 콘택트로 분할하는 단계는: 공유된 소스/드레인 콘택트를 플라즈마 에칭 프로세스로 에칭하여 공유된 소스/드레인 콘택트에 개구부를 형성하는 단계 - 개구부는 활 모양의 프로파일 형상을 가짐 - 를 포함한다. 이 방법의 일부 실시예에서, 플라즈마 에칭 프로세스는 50 볼트 내지 800 볼트의 범위에 있는 바이어스 전압으로 수행되고, 플라즈마 에칭 프로세스는 5 mTorr 내지 500 mTorr의 범위에 있는 압력에서 수행되며, 플라즈마 에칭 프로세스는 에천트 가스와 패시베이션 가스로 수행되고, 에천트 가스의 유량 대 패시베이션 가스의 유량의 비는 0.01:1 내지 2:1의 범위에 있다. 이 방법의 일부 실시예에서, 공유된 소스/드레인 콘택트를 제1 소스/드레인 콘택트와 제2 소스/드레인 콘택트로 분할하는 단계는: 공유된 소스/드레인 콘택트를 플라즈마 에칭 프로세스로 에칭하여 공유된 소스/드레인 콘택트에 개구부를 형성하는 단계 - 개구부는 요각 프로파일 형상을 가짐 - 를 포함한다. 이 방법의 일부 실시예에서, ILD 층은 콘택트 에칭 스톱 층(CESL) 위에 퇴적되고, 플라즈마 에칭 프로세스는 15초 내지 1500초의 범위에 있는 지속기간 동안 수행되며, 플라즈마 에칭 프로세스는 10:1 내지 50:1의 범위에 있는 공유된 소스/드레인 콘택트와 CESL 사이의 에칭 선택도를 갖는다. 일부 실시예에서, 이 방법은: ILD 층 및 격리 피처 위에 금속간 유전체(IMD) 층을 퇴적시키는 단계; IMD 층을 관통하여 제1 전도성 피처를 형성하는 단계 - 제1 전도성 피처는 제1 소스/드레인 콘택트에 연결됨 -; 및 IMD 층을 관통하여 제2 전도성 피처를 형성하는 단계 - 제2 전도성 피처는 제2 소스/드레인 콘택트에 연결됨 - 를 더 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하는 것 및/또는 동일한 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
<부기>
1. 디바이스에 있어서,
제1 소스/드레인 영역;
제2 소스/드레인 영역;
상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 위의 층간 유전체(ILD) 층;
상기 ILD 층을 관통하여 연장되는 제1 소스/드레인 콘택트 - 상기 제1 소스/드레인 콘택트는 상기 제1 소스/드레인 영역에 연결됨 -;
상기 ILD 층을 관통하여 연장되는 제2 소스/드레인 콘택트 - 상기 제2 소스/드레인 콘택트는 상기 제2 소스/드레인 영역에 연결됨 -; 및
상기 제1 소스/드레인 콘택트와 상기 제2 소스/드레인 콘택트 사이의 격리 피처 - 상기 격리 피처는 유전체 라이너 및 보이드를 포함하고, 상기 유전체 라이너는 상기 보이드를 둘러싸고 있음 -
를 포함하는, 디바이스.
2. 제1항에 있어서, 상기 격리 피처는 상기 격리 피처의 상단에서 제1 폭을 갖고, 상기 격리 피처의 중간 지점에서 제2 폭을 가지며, 상기 격리 피처의 하단에서 제3 폭을 갖고, 상기 제2 폭은 상기 제1 폭 및 상기 제3 폭 각각보다 큰, 디바이스.
3. 제1항에 있어서, 상기 격리 피처의 폭은 상기 격리 피처의 상단으로부터 상기 격리 피처의 하단까지 연장되는 방향으로 계속적으로 감소하는, 디바이스.
4. 제1항에 있어서,
기판 위의 격리 영역; 및
상기 격리 영역 위의 콘택트 에칭 스톱 층(CESL) - 상기 CESL은 상기 제1 소스/드레인 영역으로부터 상기 제2 소스/드레인 영역까지 연장되는 수평 부분을 가지며, 상기 CESL의 상기 수평 부분은 상기 격리 피처, 상기 제1 소스/드레인 콘택트, 및 상기 제2 소스/드레인 콘택트 각각과 접촉함 -
을 더 포함하는, 디바이스.
5. 제4항에 있어서, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 각각은 상기 CESL을 관통하여 연장되는, 디바이스.
6. 제1항에 있어서, 상기 격리 피처는 상기 ILD 층의 제1 부분을 관통하여 연장되고, 상기 디바이스는:
기판 위의 격리 영역; 및
상기 격리 영역 위의 콘택트 에칭 스톱 층(CESL) - 상기 CESL은 상기 제1 소스/드레인 영역으로부터 상기 제2 소스/드레인 영역까지 연장되는 수평 부분을 가지며, 상기 CESL의 상기 수평 부분은 상기 격리 피처와 접촉하고, 상기 CESL의 상기 수평 부분은 상기 ILD 층의 상기 제1 부분에 의해 상기 제1 소스/드레인 콘택트 및 상기 제2 소스/드레인 콘택트 각각으로부터 분리됨 -
을 더 포함하는, 디바이스.
7. 제6항에 있어서, 상기 CESL은 상기 격리 영역, 상기 제1 소스/드레인 영역, 및 상기 제2 소스/드레인 영역 각각과 상기 ILD 층 사이에 배치되는, 디바이스.
8. 제1항에 있어서, 상기 유전체 라이너는 실리콘 산화물 층이고 상기 보이드는 공기로 충전되거나 진공 상태인, 디바이스.
9. 제1항에 있어서, 상기 제1 소스/드레인 영역은 SRAM(static random-access memory) 셀을 위한 풀업 트랜지스터의 일부이고, 상기 제2 소스/드레인 영역은 상기 SRAM 셀을 위한 풀다운 트랜지스터의 일부인, 디바이스.
10. 디바이스에 있어서,
제1 소스/드레인 영역;
제2 소스/드레인 영역;
상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 위의 층간 유전체(ILD) 층 - 상기 ILD 층은 제1 상대 유전율을 가짐 -;
상기 ILD 층을 관통하여 연장되는 제1 소스/드레인 콘택트 - 상기 제1 소스/드레인 콘택트는 상기 제1 소스/드레인 영역에 연결됨 -;
상기 ILD 층을 관통하여 연장되는 제2 소스/드레인 콘택트 - 상기 제2 소스/드레인 콘택트는 상기 제2 소스/드레인 영역에 연결됨 -; 및
상기 제1 소스/드레인 콘택트와 상기 제2 소스/드레인 콘택트 사이의 격리 피처 - 상기 격리 피처는 제2 상대 유전율을 갖고, 상기 제2 상대 유전율은 상기 제1 상대 유전율보다 작음 -
를 포함하는, 디바이스.
11. 방법에 있어서,
제1 소스/드레인 영역 및 제2 소스/드레인 영역 위에 층간 유전체(ILD) 층을 퇴적시키는 단계;
상기 ILD 층 내에 공유된 소스/드레인 콘택트를 형성하는 단계 - 상기 공유된 소스/드레인 콘택트는 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 각각에 연결됨 -;
상기 공유된 소스/드레인 콘택트를 제1 소스/드레인 콘택트와 제2 소스/드레인 콘택트로 분할하는 단계 - 상기 제1 소스/드레인 콘택트는 상기 제1 소스/드레인 영역에 연결되고, 상기 제2 소스/드레인 콘택트는 상기 제2 소스/드레인 영역에 연결됨 -; 및
상기 제1 소스/드레인 콘택트와 상기 제2 소스/드레인 콘택트 사이에 격리 피처를 형성하는 단계 - 상기 격리 피처는 유전체 라이너 및 보이드를 포함하고, 상기 유전체 라이너는 상기 보이드를 둘러싸고 있음 -
를 포함하는, 방법.
12. 제11항에 있어서, 상기 ILD 층을 퇴적시키는 단계 이전에:
격리 영역 위에 콘택트 에칭 스톱 층(CESL)을 퇴적시키는 단계; 및
상기 CESL을 관통하여 연장되도록 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역을 성장시키는 단계
를 더 포함하는, 방법.
13. 제12항에 있어서, 상기 공유된 소스/드레인 콘택트를 분할하는 단계는 상기 공유된 소스/드레인 콘택트를 에칭하여 상기 CESL의 수평 부분을 노출시키는 개구부를 형성하는 단계를 포함하고, 상기 격리 피처를 형성하는 단계는 상기 개구부 내에 상기 유전체 라이너를 퇴적시키는 단계를 포함하는, 방법.
14. 제11항에 있어서, 상기 ILD 층을 퇴적시키는 단계 이전에:
상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 위에 콘택트 에칭 스톱 층(CESL)을 퇴적시키는 단계
를 더 포함하는, 방법.
15. 제14항에 있어서, 상기 공유된 소스/드레인 콘택트를 분할하는 단계는 상기 공유된 소스/드레인 콘택트 및 상기 ILD 층을 에칭하여 상기 CESL의 수평 부분을 노출시키는 개구부를 형성하는 단계를 포함하고, 상기 격리 피처를 형성하는 단계는 상기 개구부 내에 상기 유전체 라이너를 퇴적시키는 단계를 포함하는, 방법.
16. 제11항에 있어서, 상기 공유된 소스/드레인 콘택트를 상기 제1 소스/드레인 콘택트와 상기 제2 소스/드레인 콘택트로 분할하는 단계는:
상기 공유된 소스/드레인 콘택트를 플라즈마 에칭 프로세스로 에칭하여 상기 공유된 소스/드레인 콘택트에 개구부를 형성하는 단계 - 상기 개구부는 활 모양의 프로파일 형상을 가짐 - 를 포함하는, 방법.
17. 제16항에 있어서, 상기 플라즈마 에칭 프로세스는 50 볼트 내지 800 볼트의 범위에 있는 바이어스 전압으로 수행되고, 상기 플라즈마 에칭 프로세스는 5 mTorr 내지 500 mTorr의 범위에 있는 압력에서 수행되며, 상기 플라즈마 에칭 프로세스는 에천트 가스와 패시베이션 가스로 수행되고, 상기 에천트 가스의 유량 대 상기 패시베이션 가스의 유량의 비는 0.01:1 내지 2:1의 범위에 있는, 방법.
18. 제11항에 있어서, 상기 공유된 소스/드레인 콘택트를 상기 제1 소스/드레인 콘택트와 상기 제2 소스/드레인 콘택트로 분할하는 단계는:
상기 공유된 소스/드레인 콘택트를 플라즈마 에칭 프로세스로 에칭하여 상기 공유된 소스/드레인 콘택트에 개구부를 형성하는 단계 - 상기 개구부는 요각 프로파일 형상을 가짐 - 를 포함하는, 방법.
19. 제18항에 있어서, 상기 ILD 층은 콘택트 에칭 스톱 층(CESL) 위에 퇴적되고, 상기 플라즈마 에칭 프로세스는 15초 내지 1500초의 범위에 있는 지속기간 동안 수행되며, 상기 플라즈마 에칭 프로세스는 10:1 내지 50:1의 범위에 있는 상기 공유된 소스/드레인 콘택트와 상기 CESL 사이의 에칭 선택도를 갖는, 방법.
20. 제11항에 있어서,
상기 ILD 층 및 상기 격리 피처 위에 금속간 유전체(IMD) 층을 퇴적시키는 단계;
상기 IMD 층을 관통하여 제1 전도성 피처를 형성하는 단계 - 상기 제1 전도성 피처는 상기 제1 소스/드레인 콘택트에 연결됨 -; 및
상기 IMD 층을 관통하여 제2 전도성 피처를 형성하는 단계 - 상기 제2 전도성 피처는 상기 제2 소스/드레인 콘택트에 연결됨 -
를 더 포함하는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    기판 위의 격리 영역;
    제1 소스/드레인 영역;
    제2 소스/드레인 영역;
    상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 위의 층간 유전체(ILD) 층;
    상기 ILD 층을 관통하여 연장되는 제1 소스/드레인 콘택트 - 상기 제1 소스/드레인 콘택트는 상기 제1 소스/드레인 영역에 연결됨 - ;
    상기 ILD 층을 관통하여 연장되는 제2 소스/드레인 콘택트 - 상기 제2 소스/드레인 콘택트는 상기 제2 소스/드레인 영역에 연결됨 - ;
    상기 제1 소스/드레인 콘택트와 상기 제2 소스/드레인 콘택트 사이의 격리 피처 - 상기 격리 피처는 유전체 라이너 및 보이드를 포함하고, 상기 유전체 라이너는 상기 보이드를 둘러싸고 있음 - ; 및
    상기 격리 영역 위의 콘택트 에칭 스톱 층(CESL) - 상기 CESL은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 연장되는 수평 부분을 가지며, 상기 CESL의 상기 수평 부분은 상기 격리 피처의 상기 유전체 라이너, 상기 제1 소스/드레인 콘택트 및 상기 제2 소스/드레인 콘택트와 접촉함 -
    을 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 격리 피처는 상기 격리 피처의 상단에서 제1 폭을 갖고, 상기 격리 피처의 중간 지점에서 제2 폭을 가지며, 상기 격리 피처의 하단에서 제3 폭을 갖고, 상기 제2 폭은 상기 제1 폭 및 상기 제3 폭 각각보다 큰, 디바이스.
  3. 제1항에 있어서, 상기 격리 피처의 폭은 상기 격리 피처의 상단으로부터 상기 격리 피처의 하단까지 연장되는 방향으로 계속적으로 증가하는, 디바이스.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 각각은 상기 CESL을 관통하여 연장되는, 디바이스.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 유전체 라이너는 실리콘 산화물 층이고 상기 보이드는 공기로 충전되거나 진공 상태인, 디바이스.
  9. 디바이스에 있어서,
    기판 위의 격리 영역;
    제1 소스/드레인 영역;
    제2 소스/드레인 영역;
    상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 위의 층간 유전체(ILD) 층 - 상기 ILD 층은 제1 상대 유전율을 가짐 - ;
    상기 ILD 층을 관통하여 연장되는 제1 소스/드레인 콘택트 - 상기 제1 소스/드레인 콘택트는 상기 제1 소스/드레인 영역에 연결됨 - ;
    상기 ILD 층을 관통하여 연장되는 제2 소스/드레인 콘택트 - 상기 제2 소스/드레인 콘택트는 상기 제2 소스/드레인 영역에 연결됨 - ;
    상기 제1 소스/드레인 콘택트와 상기 제2 소스/드레인 콘택트 사이의 격리 피처 - 상기 격리 피처는 제2 상대 유전율을 갖고, 상기 제2 상대 유전율은 상기 제1 상대 유전율보다 작음 - ; 및
    상기 격리 영역 위의 콘택트 에칭 스톱 층(CESL) - 상기 CESL은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 연장되는 수평 부분을 가지며, 상기 CESL의 상기 수평 부분은 상기 격리 피처, 상기 제1 소스/드레인 콘택트 및 상기 제2 소스/드레인 콘택트와 접촉함 -
    을 포함하는, 디바이스.
  10. 방법에 있어서,
    콘택트 에칭 스톱 층(CESL), 제1 소스/드레인 영역 및 제2 소스/드레인 영역 위에 층간 유전체(ILD) 층을 퇴적시키는 단계 - 상기 CESL은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 연장되는 수평 부분을 가짐 - ;
    상기 ILD 층 내에 공유된 소스/드레인 콘택트를 형성하는 단계 - 상기 공유된 소스/드레인 콘택트는 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 각각에 연결됨 - ;
    상기 공유된 소스/드레인 콘택트를 제1 소스/드레인 콘택트와 제2 소스/드레인 콘택트로 분할하는 단계 - 상기 제1 소스/드레인 콘택트는 상기 제1 소스/드레인 영역에 연결되고, 상기 제2 소스/드레인 콘택트는 상기 제2 소스/드레인 영역에 연결됨 - ; 및
    상기 제1 소스/드레인 콘택트와 상기 제2 소스/드레인 콘택트 사이에 격리 피처를 형성하는 단계 - 상기 격리 피처는 유전체 라이너 및 보이드를 포함하고, 상기 유전체 라이너는 상기 보이드를 둘러싸고 있으며, 상기 유전체 라이너는 상기 CESL의 상기 수평 부분과 접촉함 -
    를 포함하는, 방법.
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