TWI801919B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI801919B
TWI801919B TW110123758A TW110123758A TWI801919B TW I801919 B TWI801919 B TW I801919B TW 110123758 A TW110123758 A TW 110123758A TW 110123758 A TW110123758 A TW 110123758A TW I801919 B TWI801919 B TW I801919B
Authority
TW
Taiwan
Prior art keywords
source
drain
region
contact
drain contact
Prior art date
Application number
TW110123758A
Other languages
English (en)
Other versions
TW202203373A (zh
Inventor
黃玉蓮
王冠人
傅勁逢
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202203373A publication Critical patent/TW202203373A/zh
Application granted granted Critical
Publication of TWI801919B publication Critical patent/TWI801919B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

在一實施例中，裝置包含:第一源極/汲極區；第二源極/汲極區；層間介電層，位於第一源極/汲極區和第二源極/汲極區上方；第一源極/汲極接點，延伸通過層間介電層，第一源極/汲極接點連接至第一源極/汲極區；第二源極/汲極接點，延伸通過層間介電層，第二源極/汲極接點連接至第二源極/汲極區；以及隔離部件，位於第一源極/汲極接點與第二源極/汲極接點之間，隔離部件包含介電襯墊和空隙，介電襯墊圍繞空隙。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造一般透過依序在半導體基底上方沉積絕緣層或介電層、導電層和半導體材料層，並透過使用微影製程將各種材料層圖案化，以形成半導體基底上的電路組件和元件。
半導體工業透過持續降低最小部件(feature)的尺寸，持續改善各種電子組件(例如電晶體、二極體、電阻、電容等等)的集成密度，使得更多的組件集成於既定面積中。然而，當降低最小部件的尺寸時，出現了應解決的附加問題。
在一些實施例中，提供半導體裝置，半導體裝置包含第一源極/汲極區；第二源極/汲極區；層間介電層，位於第一源極/汲極區和第二源極/汲極區上方；第一源極/汲極接點，延伸通過層間介電層，第一源極/汲極接點連接至第一源極/汲極區；第二源極/汲極接點，延伸通過層間介電層，第二源極/汲極接點連接至第二源極/汲極區；以及隔離部件，位於第一源極/汲極接點與第二源極/汲極接點之間，隔離部件包含介電襯墊和空隙，介電襯墊圍繞空隙。
在一些其他實施例中，提供半導體裝置，半導體裝置包含第一源極/汲極區；第二源極/汲極區；層間介電層，位於第一源極/汲極區和第二源極/汲極區上方，層間介電層具有第一相對介電常數；第一源極/汲極接點，延伸通過層間介電層，第一源極/汲極接點連接至第一源極/汲極區；第二源極/汲極接點，延伸通過層間介電層，第二源極/汲極接點連接至第二源極/汲極區；以及隔離部件，位於第一源極/汲極接點與第二源極/汲極接點之間，隔離部件具有第二相對介電常數，第二相對介電常數小於第一相對介電常數。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含在第一源極/汲極區和第二源極/汲極區上方沉積層間介電層；在層間介電層中形成共用源極/汲極接點，共用源極/汲極接點連接至第一源極/汲極區和第二源極/汲極區；將共用源極/汲極接點分割為第一源極/汲極接點和第二源極/汲極接點，第一源極/汲極接點連接至第一源極/汲極區，且第二源極/汲極接點連接至第二源極/汲極區；以及在第一源極/汲極接點與第二源極/汲極接點之間形成隔離部件，隔離部件包含介電襯墊和空隙，介電襯墊圍繞空隙。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
依據一些實施例，形成源極/汲極接點，使得隔離部件將源極/汲極接點隔開。隔離部件包含空隙，因此隔離部件具有低相對介電常數。因此，可在源極/汲極接點之間實現大量的電性隔離，進而提高鰭式場效電晶體的效能。在一些實施例中，透過先形成到多個鰭式場效電晶體的共用源極/汲極接點，將共用源極/汲極接點分割成多個源極/汲極接點，並在已分割的源極/汲極接點之間形成隔離部件，以在“後切(cut last)”製程中形成隔離部件。在一些實施例中，透過先形成隔離部件，接著形成隔開的源極/汲極接點與隔離部件相鄰，以在“先切(cut first)”製程中形成隔離部件。
第1圖顯示依據一些實施例之簡化的鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)的範例的三維視圖。為了清楚顯示，省略了鰭式場效電晶體的一些其他部件(以下討論)。顯示的鰭式場效電晶體以一種方式電性耦接，例如作為一個電晶體或多個電晶體(例如四個電晶體)操作。
鰭式場效電晶體包含從基底50延伸的鰭62。淺溝槽隔離(shallow trench isolation，STI)區64設置於基底50上方，且鰭62突出於相鄰的淺溝槽隔離區64之上。雖然個別描述/顯示淺溝槽隔離區64和基底50，但是本文所用的術語“基底”可單指半導體基底或包含隔離區的半導體基底。此外，雖然顯示鰭62作為基底50的單一、連續的材料，但是鰭62/或基底50可包含單一材料或複數個材料。在本文中，鰭62可指在相鄰的淺溝槽隔離區64之間延伸的部分。
閘極結構90在鰭62的通道區上方。閘極結構90包含閘極介電質92和閘極電極94。閘極介電質92係沿鰭62的側壁和頂表面延伸，而閘極電極94在閘極介電質92上方。磊晶源極/汲極區84(有時簡稱為源極/汲極區)設置於鰭62相對於閘極介電質92和閘極電極94的兩側。閘極間隙壁80將磊晶源極/汲極區84與閘極結構90隔開。在形成多個電晶體的實施例中，可在各種電晶體之間共用磊晶源極/汲極區84。在由多個鰭62形成一個電晶體的實施例中，可例如透過磊晶成長合併磊晶源極/汲極區84或透過以相同的源極/汲極接點耦接磊晶源極/汲極區84來電性耦接相鄰的磊晶源極/汲極區84。一個或多個層間介電(inter-layer dielectric，ILD)層(以下進一步描述)在磊晶源極/汲極區84及/或閘極電極94上方，形成通過層間介電層連接至磊晶源極/汲極區84和閘極電極94的接點(以下進一步描述)。
第1圖更顯示用於之後圖式的參考剖面。剖面A-A為沿鰭62的縱軸且在例如鰭式場效電晶體的磊晶源極/汲極區84之間的電流方向的方向。剖面B-B垂直於剖面A-A，並沿閘極電極94的縱軸延伸。剖面C-C垂直於剖面A-A，並延伸通過鰭式場效電晶體的磊晶源極/汲極區84。為了清楚起見，後續圖式參考這些參考剖面。
在使用閘極後製(gate-last)製程形成的鰭式場效電晶體的背景下討論本文描述的一些實施例。在其他實施例中，可使用閘極先製(gate-first)製程。再者，一些實施例考慮了用於平面裝置中的方面，例如平面場效電晶體。
第2-6圖為依據一些實施例之製造鰭式場效電晶體的中間階段的三維視圖。第2-6圖顯示相似於第1圖的三維結構，除了第2-6圖顯示三個閘極結構。
在第2圖中，提供基底50。基底50可為半導體基底，例如塊狀(bulk)半導體、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底或類似物，基底50可為摻雜(例如摻雜p型或n型摻雜物)或未摻雜。基底50可為晶圓，例如矽晶圓。一般來說，絕緣層上覆半導體基底為形成於絕緣層上的半導體材料層。絕緣層可為例如埋置氧化(buried oxide，BOX)層、氧化矽層或類似物。絕緣層提供於基底上，一般為矽基底或玻璃基底。也可使用其他基底，例如多層或漸變(gradient)基底。在一些實施例中，基底50的半導體材料可包含矽、鍺、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。
基底50具有區域50N和區域50P。區域50N可用於形成n型裝置，例如N型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體(例如N型鰭式場效電晶體)。區域50P可用於形成p型裝置，例如P型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體(例如P型鰭式場效電晶體)。區域50N可與區域50P物理隔開，且任何數量的裝置部件(例如其他主動裝置、摻雜區、隔離結構等)可設置於區域50N與區域50P之間。
接著，在基底50上形成介電層52。以下進一步討論，將介電層52圖案化，以形成淺溝槽隔離區。介電層52可由氧化物(例如氧化矽)、氮化物(例如氮化矽)、類似物或前述之組合形成，且可透過化學氣相沉積(chemical vapor deposition， CVD)、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如在遠端電漿系統中的基於化學氣相沉積的材料沉積，並後固化使其轉變為另一材料，例如氧化物)、類似方法或前述之組合形成。可使用透過任何合適的製程形成其他絕緣材料。在一實施例中，介電層52為透過可流動化學氣相沉積製程形成的氧化矽層。雖然顯示的介電層52為單一層，但是一些實施例可使用多層。舉例來說，在一些實施例中，介電層52包含襯墊子層和填充物子層。可先沿基底50的頂表面形成襯墊子層，且可在襯墊上方形成填充物子層。在一些實施例中，襯墊子層由氮化物(例如氮化矽)形成，而填充物子層由氧化物(例如氧化矽)形成。
接著，在介電層52上形成蝕刻停止層54。蝕刻停止層54由與後續形成的層間介電層(以下進一步討論)的材料具有不同蝕刻速率的介電材料形成。舉例來說，蝕刻停止層54由氮化矽、氧化矽、氮氧化矽或類似物形成，且可透過化學氣相沉積、原子層沉積(atomic layer deposition，ALD)或類似方法沉積。在一實施例中，蝕刻停止層54由氮化矽形成。
接著，在蝕刻停止層54上形成介電層56。介電層56可由選自介電層52的候選材料的群組的材料形成，且可透過選自使用形成介電層52的候選方法的群組的方法形成。介電層52和56可由相同材料形成，或可包含不同的材料。在一實施例中，介電層56為透過可流動化學氣相沉積製程形成的氧化矽層。
在形成介電層52及/或介電層56之後，進行一個或多個退火製程。在一些實施例中，在沉積介電層52之後進行第一退火製程，且在沉積介電層56之後進行第二退火製程。在一些實施例中，在沉積介電層52和56以及蝕刻停止層54之後進行單一退火製程，且在沉積介電層52和沉積介電層56之間不進行退火製程。退火製程使介電層52和56變緻密。接著，可將介電層56平坦化。在一些實施例中，可使用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕刻製程、前述之組合或類似方法。
在第3圖中，將介電層52和56以及蝕刻停止層54圖案化，以形成暴露出基底50的溝槽58。溝槽58可透過使用合適的光微影和蝕刻技術圖案化，例如一個或多個蝕刻製程。此蝕刻可為任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)或類似方法。此蝕刻可為非等向性。在一些實施例中，以可蝕刻介電層52和56的材料(例如氧化矽)以及蝕刻停止層54的材料(例如氮化矽)的氣體進行蝕刻，例如含氟氣體，例如四氟甲烷(CF4 )、三氟甲烷(CHF3 )、氟甲烷(CH3 F)、八氟環戊烯(C5 F8 )、八氟環丁烷(C4 F8 )、前述之組合或類似物。在一些實施例中，可透過不同蝕刻來個別將介電層52和56以及蝕刻停止層54圖案化。
在第4圖中，在溝槽58中形成磊晶結構60。磊晶結構60由半導體材料形成。在一些實施例中，磊晶結構60的半導體材料可包含矽、鍺、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。磊晶結構60可由與基底50相同的材料形成，或可包含與基底50不同的材料。
磊晶結構60透過磊晶成長製程形成。舉例來說，同質磊晶結構可磊晶成長於溝槽58中。此外，在一些實施例中，異質磊晶結構可用於磊晶結構60。舉例來說，可將磊晶結構60凹陷，並在凹陷的磊晶結構60上方磊晶成長不同於磊晶結構60的材料。在這些實施例中，最終的磊晶結構60包括凹陷的材料以及設置於凹陷的材料上方的磊晶成長材料。在另一實施例中，異質磊晶結構可透過使用不同於基底50的材料磊晶成長於溝槽58中。在一些實施例中，磊晶成長材料可在成長期間原位(in situ)摻雜，其可免除之前或後續的佈植，但是可一起使用原位摻雜和佈植摻雜。
再者，在區域50N(例如N型金屬氧化物半導體區)中磊晶成長不同於在區域50P(例如P型金屬氧化物半導體區)的材料可為有利的。在各種實施例中，磊晶結構60的上部可由矽鍺(Six Ge1-x ，其中x可在0至1的範圍中)、碳化矽、純鍺或大致純鍺、第III-V族化合物半導體、第II-VI族化合物半導體或類似物形成。舉例來說，可用於形成第III-V族化合物半導體的材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似物，但不限於此。
在第5圖中，移除介電層56。介電層56可透過合適的蝕刻製程移除，例如對介電層56的材料有選擇性的蝕刻製程(例如蝕刻介電層56的材料的速率大於蝕刻蝕刻停止層54和磊晶結構60的材料的速率)。用於移除介電層56的蝕刻製程可不同於用於形成溝槽58的蝕刻製程(例如兩個蝕刻製程有著不同的蝕刻參數、不同的蝕刻劑及/或不同的蝕刻類型)。在一些實施例中，可使用以例如四氟甲烷(CF4 )、三氟甲烷(CHF3 )或類似物的非等向性乾蝕刻來移除介電層56。接蝕刻停止層54停止蝕刻，進而保護介電層52。在蝕刻之後，介電層52的剩下部分形成淺溝槽隔離區64，且磊晶結構60(請參照第4圖)從淺溝槽隔離區64的相鄰部分和蝕刻停止層54的相鄰部分之間突出，以形成鰭62。鰭62為半導體條帶。
可透過任何合適的方法將鰭圖案化。舉例來說，鰭可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物將鰭圖案化。舉例來說，可使用間隔物將圖案化溝槽58，鰭62形成於溝槽58中。
再者，合適的井區可形成於鰭62及/或基底50中。在一些實施例中，P型井可形成於區域50N中，且N型井可形成於區域50P中。在一些實施例中，P型井或N型井可皆形成於於區域50N和區域50P中。
在有著不同井區類型的實施例中，可透過使用光阻或其他遮罩來達成用於區域50N和區域50P的不同佈植步驟。舉例來說，光阻可形成於區域50N中的鰭62和淺溝槽隔離區64上方。將光阻圖案化，以暴露出基底50的區域50P，例如P型金屬氧化物半導體區。光阻可透過使用旋塗技術形成，且可透過使用合適的光微影技術圖案化。在將光阻圖案化之後，進行n型雜質佈植於區域50P中，且光阻可作為遮罩來大致防止n型雜質植入區域50N，例如N型金屬氧化物半導體區域中。n型雜質可為被植入區域中的磷、砷、銻或類似物至濃度等於或小於1018 cm-3 ，例如在約1016 cm-3 至約1018 cm-3 之間。在佈植之後，可例如透過合適的灰化製程來移除光阻。
在區域50P的佈植之後，光阻形成於區域50P中的鰭62和淺溝槽隔離區64上方。將光阻圖案化，以暴露出基底50的區域50N，例如N型金屬氧化物半導體區。光阻可透過使用旋塗技術形成，且可透過使用合適的光微影技術圖案化。在將光阻圖案化之後，進行p型雜質佈植於區域50N中，且光阻可作為遮罩來大致防止p型雜質植入區域50P，例如P型金屬氧化物半導體區域中。p型雜質可為被植入區域中的硼、氟化硼、銦或類似物至濃度等於或小於1018 cm-3 ，例如在約1016 cm-3 至約1018 cm-3 之間。在佈植之後，可例如透過合適的灰化製程來移除光阻。
在區域50N和區域50P的佈植之後，可進行退火來修復佈植損壞並活化被植入的p型及/或n型雜質。在一些實施例中，鰭62的成長材料可在成長期間原位摻雜，其可免除佈植，但是可一起使用原位摻雜和佈植摻雜。
在第6圖中，在鰭62上方形成虛設介電質70，並在虛設介電質70上方形成虛設閘極72。虛設介電質70和虛設閘極72可被統稱為“虛設閘極堆疊物”，每個虛設閘極堆疊物包含虛設介電質70和虛設閘極72。虛設閘極堆疊物沿鰭62的側壁延伸。虛設介電質70可接觸了蝕刻停止層54，蝕刻停止層54包含在單片鰭62之間的部分以及在鰭62的群組之間的部分(例如在區域50N與區域50P之間)。
作為形成虛設介電質70和虛設閘極72的範例，在鰭62上形成虛設介電層。虛設介電層可例如為氧化矽、氮化矽、前述之組合或類似物，且可透過合適的技術來沉積或熱成長。虛設閘極層形成於虛設介電層上方，且遮罩層形成於虛設閘極層上方。虛設閘極層可沉積於虛設介電層上方，並接著透過化學機械研磨來平坦化。遮罩層可沉積於虛設閘極層上方。虛設閘極層可為導電或非導電材料，且可選自包含多晶矽(polycrystalline-silicon，polysilicon)、多晶矽鍺(polycrystalline silicon-germanium，poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。虛設閘極層可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積或本領域已知和使用以沉積所選材料的其他技術來沉積。虛設閘極層可由具有與蝕刻停止層54的蝕刻有著高蝕刻選擇性的其他材料製成。遮罩層可包含例如氮化矽、氮氧化矽或類似物。在此範例中，形成單層虛設閘極層和單層遮罩層橫跨區域50N和區域50P。接著，使用合適的光微影和蝕刻技術將遮罩層圖案化，以形成遮罩74。接著，可透過合適的蝕刻技術將遮罩74的圖案轉移至虛設閘極層，以形成虛設閘極72。遮罩74的圖案可選擇性地進一步轉移至虛設介電層，以形成虛設介電質70。虛設閘極72覆蓋對應鰭62的通道區66。遮罩74的圖案可用於將每個虛設閘極72與相鄰的虛設閘極物理隔開。虛設閘極72也可具有長度方向大致垂直(在製程限制內)於對應鰭62的長度方向。雖然顯示虛設介電質70覆蓋蝕刻停止層54，但是應當理解的是，虛設介電質70可以其他方式形成。在一些實施例中，例如當熱成長虛設介電質70時，形成虛設介電質70僅覆蓋鰭62。
上述製程僅為可如何形成鰭62和虛設閘極72的一範例。在一些實施例中，可省略蝕刻停止層54，且可透過直接蝕刻基底50來形成鰭62。舉例來說，可提供基底50，且可透過在基底50中蝕刻溝槽，以在基底50中形成鰭62。此蝕刻可為任何合適的蝕刻製程，例如反應性離子蝕刻(RIE)、中子束蝕刻(neutral beam etch，NBE)、類似方法或前述之組合。此蝕刻可為非等向性。接著，可例如透過可流動化學氣相沉積製程在基底50上及鰭62之間形成相似於介電層52的絕緣材料。之後，可將絕緣材料平坦化並凹陷，以在相鄰鰭62之間形成淺溝槽隔離區64。接著，可在鰭62和淺溝槽隔離區64上方形成虛設介電質70和虛設閘極72。
第7A-11B圖為依據一些實施例之製造鰭式場效電晶體的進一步的中間階段的剖面示意圖。第7A、8A、9A、10A和11A圖為沿第1圖的參考剖面A-A顯示的剖面示意圖，除了第7A、8A、9A、10A和11A圖顯示三個閘極結構。第7B、8B、9B、10B和11B圖為沿第1圖的參考剖面B-B顯示的剖面示意圖，除了第7B、8B、9B、10B和11B圖顯示兩個鰭。第7A、7B以及8A-11B圖顯示區域50N和區域50P的任一者中的部件。舉例來說，第7A、7B以及8A-11B圖顯示的結構可應用於區域50N和區域50P。本文描述了區域50N和區域50P的結構中的差異(如果有)。第7C和7D圖為沿第1圖的參考剖面C-C顯示的剖面示意圖，其中顯示四個鰭。第7C和7D圖顯示區域50N和區域50P中的部件。
在第7A和7B圖中，在虛設閘極72、遮罩74及/或鰭62的暴露表面上形成閘極間隙壁80。可透過形成絕緣材料，並後續蝕刻絕緣材料來形成閘極間隙壁80。閘極間隙壁80的絕緣材料可為氮化矽、氮碳化矽、氮碳氧化矽、前述之組合或類似物，也可透過熱氧化、沉積、前述之組合或類似方法形成。在一些實施例中，閘極間隙壁80由多層絕緣材料形成，並包含多層。舉例來說，閘極間隙壁80可包含多層氮碳化矽，可包含多層氮碳氧化矽，或可包含氧化矽層設置於兩層氮化矽之間。閘極間隙壁80的蝕刻可為非等向性，且對閘極間隙壁80的材料有選擇性(例如蝕刻閘極間隙壁80的材料的速率大於蝕刻蝕刻停止層54的速率)。在蝕刻之後，閘極間隙壁80可具有筆直側壁或彎曲側壁。
在形成閘極間隙壁80之前或期間，可進行用於輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未明確顯示)的佈植。在有著不同裝置類型的實施例中，相似於已討論的佈植，遮罩(例如光阻)可形成於區域50N上方，同時暴露出區域50P，且可將合適類型(例如p型)的雜質植入區域50P中暴露的鰭62中。接著，可移除遮罩。之後，遮罩(例如光阻)可形成於區域50P上方，同時暴露出區域50N，且可將合適類型(例如n型)的雜質植入區域50N中暴露的鰭62中。接著，可移除遮罩。n型雜質可為任何前述的n型雜質，且p型雜質可為任何前述的p型雜質。輕摻雜源極/汲極區可具有雜質的濃度在約1015 cm-3 至約1019 cm-3 。可使用退火來修復佈植損壞並活化植入的雜質。
接著，在鰭62中形成磊晶源極/汲極區84。磊晶源極/汲極區84形成於鰭62中，使得每個虛設閘極72設置於對應的相鄰對的磊晶源極/汲極區84之間。磊晶源極/汲極區84延伸通過(沿蝕刻停止層54的側壁)蝕刻停止層54，並可延伸至鰭62在淺溝槽隔離區64的頂表面之下的部分中，如第7C和7D圖所示(以下進一步討論)。在一些實施例中，閘極間隙壁80用於將磊晶源極/汲極區84與虛設閘極72以合適的橫向距離隔開，使得磊晶源極/汲極區84不會使後續形成最終的鰭式場效電晶體的閘極短路。磊晶源極/汲極區84可對鰭62的通道區66施加應力，進而改善效能。
可透過將區域50P(例如P型金屬氧化物半導體區)遮蔽，並蝕刻區域50N中的鰭62的源極/汲極區以在鰭62中形成凹口，以在區域50N(例如N型金屬氧化物半導體區)中形成磊晶源極/汲極區84。凹口可延伸通過蝕刻停止層54。接著，在凹口中磊晶成長區域50N中的磊晶源極/汲極區84。磊晶源極/汲極區84可包含任何合適的材料，例如適用於n型鰭式場效電晶體的材料。舉例來說，假如鰭62為矽，區域50N中的磊晶源極/汲極區84可包含在通道區66中施加拉伸應變的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽或類似物。區域50N中的磊晶源極/汲極區84可具有從鰭62的各自表面凸起的表面，且可具有刻面。
可透過將區域50N(例如N型金屬氧化物半導體區)遮蔽，並蝕刻區域50P中的鰭62的源極/汲極區以在鰭62中形成凹口，以在區域50P(例如P型金屬氧化物半導體區)中形成磊晶源極/汲極區84。凹口可延伸通過蝕刻停止層54。接著，在凹口中磊晶成長區域50P中的磊晶源極/汲極區84。磊晶源極/汲極區84可包含任何合適的材料，例如適用於p型鰭式場效電晶體的材料。舉例來說，假如鰭62為矽，區域50P中的磊晶源極/汲極區84可包括在通道區66中施加應縮應變的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫或類似物。區域50P中的磊晶源極/汲極區84可具有從鰭62的各自表面凸起的表面，且可具有刻面。
可將磊晶源極/汲極區84及/或鰭62植入摻雜物，以形成源極/汲極區，此製程相似於上述用於形成輕摻雜源極/汲極區的製程，接著進行退火。源極/汲極區可具有雜質濃度在約1019 cm-3 與約1021 cm-3 之間。用於源極/汲極區的n型雜質及/或p型雜質可為前述的任何雜質。在一些實施例中，磊晶源極/汲極區84可在成長期間原位摻雜。
由於用以形成磊晶源極/汲極區84的磊晶製程的緣故，磊晶源極/汲極區84的上表面具有刻面，這些刻面橫向向外擴展超過鰭62的側壁。在一些實施例中，這些刻面導致同一鰭式場效電晶體的相鄰磊晶源極/汲極區84合併，如第7C圖所示。在其他實施例中，在完成磊晶製程之後，相鄰的磊晶源極/汲極區84保持隔開，如第7D圖所示。舉例來說，當鰭式場效電晶體由單一鰭62形成時，或鰭式場效電晶體由多個鰭62形成時，可形成不合併的磊晶源極/汲極區84。在顯示的實施例中，使用用於形成閘極間隙壁80的間隙壁蝕刻來移除間隙壁材料，使得磊晶源極/汲極區84延伸至蝕刻停止層54的頂表面。在其他實施例中，形成閘極間隙壁80覆蓋鰭62的側壁延伸至蝕刻停止層54之上的部分，進而阻擋磊晶成長。
應當注意的是，以上揭露一般描述形成間隙壁、輕摻雜源極/汲極區及源極/汲極區的製程。可使用其他製程和順序。舉例來說，可使用較少或額外的間隙壁，可使用步驟的不同順序，可形成並移除間隙壁，及/或類似製程。在一些實施例中，閘極間隙壁80在磊晶源極/汲極區84之後形成。再者，使用不同結構和步驟來形成n型和p型裝置。在一些實施例中，在區域50N中形成磊晶源極/汲極區84期間，虛設間隙壁可形成於區域50N中。接著，可移除區域50N中的虛設間隙壁。在區域50P中形成磊晶源極/汲極區84期間，虛設間隙壁可形成於區域50P中。接著，可移除區域50P中的虛設間隙壁。在磊晶源極/汲極區84形成於區域50N和區域50P中之後，可形成閘極間隙壁80。
接著，在磊晶源極/汲極區84、閘極間隙壁80、遮罩74(如果有)或虛設閘極72以及淺溝槽隔離區64上方沉積第一層間介電層86。第一層間介電層86可由具有與蝕刻停止層54的材料不同的蝕刻速率的介電材料形成，且可透過任何合適的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)或可流動化學氣相沉積。介電材料可包含氧化物(例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)或類似物)、氮化物(例如氮化矽)或類似物。可使用透過任何合適的製程形成的其他絕緣材料。在形成第一層間介電層86之後，可例如透過化學機械研磨將第一層間介電層86平坦化。由於磊晶源極/汲極區84在蝕刻停止層54之後形成，因此第一層間介電層86物理接觸磊晶源極/汲極區84的刻面，且沒有蝕刻停止層設置於第一層間介電層86與磊晶源極/汲極區84之間。
在第8A和8B圖中，可進行平坦化製程(例如化學機械研磨)，使第一層間介電層86的頂表面與遮罩74(如果有)和虛設閘極72的頂表面齊平。平坦化製程可移除虛設閘極72上的遮罩74以及閘極間隙壁80沿遮罩74的側壁延伸的部分。在平坦化製程之後，虛設閘極72、閘極間隙壁80和第一層間介電層86的頂表面共平面。因此，虛設閘極72的頂表面暴露出第一層間介電層86。在一些實施例中，可保留遮罩74，在此情狀下，平坦化製程使第一層間介電層86的頂表面與遮罩74的頂表面齊平。
在第9A和9B圖中，移除虛設閘極72並選擇性地移除虛設介電質70，並以閘極結構90取代。閘極結構90包含閘極介電質92和閘極電極94。作為形成閘極結構90的範例，在一個或多個蝕刻步驟中移除虛設閘極72和遮罩74(如果有)，以形成凹口。也可移除凹口中的虛設介電質70的一部分。在一些實施例中，僅移除虛設閘極72，並保留虛設介電質70，且凹口暴露出虛設介電質70。在一些實施例中，從晶粒的第一區(例如核心邏輯區)中的凹口中移除虛設介電質70，且虛設介電質70保留在晶粒的第二區(例如輸入/輸出區)中的凹口中。在一些實施例中，虛設閘極72透過非等向性乾蝕刻製程移除。舉例來說，蝕刻製程可包含使用反應氣體選擇性蝕刻虛設閘極72而不蝕刻第一層間介電層86或閘極間隙壁80的乾蝕刻製程。每個凹口暴露出及/或覆蓋對應鰭62的通道區66。每個通道區66設置於相鄰對的磊晶源極/汲極區84之間。在移除期間，虛設介電質70可作為蝕刻虛設閘極72時的蝕刻停止層。接著，在移除虛設閘極72之後，可選擇性地移除虛設介電質70。在移除之後，閘極介電質92順應性沉積於凹口中，例如沉積於鰭62的頂表面和側壁上以及閘極間隙壁80的側壁上。閘極介電質92也可形成於第一層間介電層86的頂表面上。依據一些實施例，閘極介電質92包括氧化矽、氮化矽或前述之多層。在一些實施例中，閘極介電質92包含高介電常數介電材料，且在這些實施例中，閘極介電質92可具有介電常數值大於約7.0，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽和前述之組合。閘極介電質92的形成方法可包含分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(ALD)、電漿輔助化學氣相沉積和類似方法。在虛設介電質70的一部分保留於凹口中的實施例中，閘極介電質92包含虛設介電質70的材料(例如SiO2­­ )。閘極電極94個別沉積於閘極介電質92上方，並填充凹口的剩下部分。閘極電極94可包含含金屬材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述之組合或前述之多層。舉例來說，雖然顯示單一層的閘極電極94，但是每個閘極電極94可包括任何數量的襯墊層、任何數量的功函數調整層和填充材料。在填充閘極電極94之後，可進行平坦化製程(例如化學機械研磨)以移除閘極介電質92和閘極電極94的材料的多餘部分，這些多餘部分在第一層間介電層86的頂表面上方。閘極電極94和閘極介電質92的材料的剩下部分形成最終鰭式場效電晶體的閘極結構90。閘極結構90也可被稱為“閘極堆疊物”或“金屬閘極”。閘極結構90可沿鰭62的通道區66的側壁延伸。
在區域50N和區域50P中的閘極結構90的形成可同時發生，使得每個區域中的閘極介電質92由相同材料形成，且每個區域中的閘極電極94由相同材料形成。在一些實施例中，每個區域中的閘極結構90可透過不同的製程形成，使得每個區域中的閘極介電質92可為不同材料，且/或每個區域中的閘極電極94可為不同材料。當使用不同的製程時，可使用各種遮罩步驟來遮蔽並暴露出合適的區域。
在第10A和10B圖中，在第一層間介電層86上方沉積第二層間介電層96。第二層間介電層96可由介電材料形成，且可透過任何合適的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(PECVD)或可流動化學氣相沉積。介電材料可包含氧化物(例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)或類似物)、氮化物(例如氮化矽)或類似物。在形成第二層間介電層96之後，可例如透過化學機械研磨將第二層間介電層96平坦化。在一些實施例中，在第一層間介電層86與第二層間介電層96之間形成蝕刻停止層。蝕刻停止層可包括介電材料，例如氮化矽、氧化矽、氮氧化矽或類似物，且與第二層間介電層96的材料具有不同的蝕刻速率。在一些實施例中，在形成第二層間介電層96之前，可在閘極介電質92和閘極電極94上方形成閘極遮罩，閘極遮罩在形成接點期間可保護閘極介電質92和閘極電極94。
在第11A和11B圖中，形成源極/汲極接點102和閘極接點104。源極/汲極接點102物理及電性耦接並因此連接至磊晶源極/汲極區84。閘極接點104物理及電性耦接並因此連接至閘極電極94。
作為形成閘極接點104的範例，用於閘極接點104的開口形成通過第二層間介電層96。開口可透過合適的光微影和蝕刻技術形成。襯墊(例如擴散阻障層、黏著層或類似物)和導電材料形成於開口中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可為鈷、鎢、鋁、銅、銀、金、鎳、類似物或前述之組合。可進行平坦化製程，例如化學機械研磨，以從第二層間介電層96的表面移除多餘的材料。剩下的襯墊和導電材料形成開口中的閘極接點104。在形成閘極接點104之後，第二層間介電層96和閘極接點104的頂表面共平面。
以下將進一步討論源極/汲極接點102的形成細節，然而，應當理解的是，源極/汲極接點102和閘極接點104可在不同製程中形成，或可在相同製程中形成。在一些實施例中，源極/汲極接點102與閘極接點104同時形成，例如用於源極/汲極接點102的開口與用於閘極接點104的開口同時形成。在一些實施例中，源極/汲極接點102在形成閘極接點104之前或之後形成，例如用於源極/汲極接點102的開口在形成用於閘極接點104的開口之前或之後形成。再者，雖然在相同剖面中顯示源極/汲極接點102和閘極接點104，但是每個源極/汲極接點102和閘極接點104可在不同剖面中形成，其可避免接點的短路。
第12A-12E圖為依據一些實施例之製造鰭式場效電晶體的源極/汲極接點的中間階段的剖面示意圖。第12A-12E圖為沿第1圖的參考剖面C-C顯示的剖面示意圖，其中顯示四個鰭，並顯示區域50N和區域50P中的部件。
如以下進一步討論，第12A-12E圖顯示“後切(cut last)”接點形成製程，其中先形成共用的源極/汲極接點102(請參照第12B圖)，以耦接多個磊晶源極/汲極區84。在形成共用的源極/汲極接點102之後，進行接點切割製程，其中將共用的源極/汲極接點102分割，以形成多個隔開的源極/汲極接點102A和102B(請參照第12C圖)以及形成於隔開的源極/汲極接點102A和102B之間的隔離部件120(請參照第12E圖)。在此實施例中，隔離部件120具有弓形輪廓形狀。具有合併的磊晶源極/汲極區84的鰭式場效電晶體的加工相似於第7C圖所示鰭式場效電晶體的加工，但應當理解的是，相似於第7D圖之具有隔開的磊晶源極/汲極區84的鰭式場效電晶體可透過使用相似的技術加工。再者，雖然顯示形成兩個隔開的源極/汲極接點102A和102B和一個隔離部件120，但應當理解的是，可同時形成任何所期望量的隔離部件以及隔開的源極/汲極接點。
在第12A圖中，形成共用的源極/汲極接點的開口100通過第一層間介電層86和第二層間介電層96。開口100可透過使用合適的光微影和蝕刻技術形成。在形成開口100之後，開口100延伸通過第一層間介電層86和第二層間介電層96，並暴露出蝕刻停止層54。蝕刻停止層54停止了開口100的蝕刻。由於蝕刻停止層54位於磊晶源極/汲極區84的凸起部分下方，因此開口100可暴露出磊晶源極/汲極區84的所有刻面。因此，蝕刻停止層54作為接觸蝕刻停止層(contact etch stop layer，CESL)。
在第12B圖中，在開口100中形成共用的源極/汲極接點102。襯墊(例如擴散阻障層、黏著層或類似物)和導電材料形成於開口100中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可為鈷、鎢、鋁、銅、銀、金、鎳、類似物或前述之組合。在一實施例中，導電材料為鈷。在另一實施例中，導電材料為鎢。可進行平坦化製程，例如化學機械研磨，以從第二層間介電層96的表面移除多餘的材料。剩下的襯墊和導電材料形成開口中的源極/汲極接點102。在形成源極/汲極接點102之後，第二層間介電層96和源極/汲極接點102的頂表面共平面。
在形成共用的源極/汲極接點102之後，共用的源極/汲極接點102和蝕刻停止層54的所有界面平行於基底50的主要表面，且蝕刻停止層54不沿磊晶源極/汲極區84的刻面延伸。在顯示的實施例中，例如同一鰭式場效電晶體的相鄰磊晶源極/汲極區84合併，空隙106可形成於合併的磊晶源極/汲極區84下方。空隙106可為空的、填充的或部分填充的(例如部分填充共用的源極/汲極接點102的一些材料)。在相鄰的磊晶源極/汲極區84保持隔開的實施例中，磊晶源極/汲極區84的所有刻面可透過共用的源極/汲極接點102接觸。蝕刻停止層54的剩下部分設置於鰭式場效電晶體的鰭62之間，且磊晶源極/汲極區84在蝕刻停止層54的這些部分上方。
在一些實施例中，可在磊晶源極/汲極區84與共用的源極/汲極接點102之間形成金屬半導體合金區(未顯示)，例如形成於磊晶源極/汲極區84透過開口100暴露的部分上。金屬半導體合金區可為由金屬矽化物(例如矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區、由金屬鍺化物(例如鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區、由金屬矽化物和金屬鍺化物形成的矽鍺化物區或類似物。可透過在開口100中沉積金屬，接著進行熱退火製程來形成金屬半導體合金區。金屬可為能夠與磊晶源極/汲極區84的半導體材料(例如矽、矽鍺、鍺等)反應以形成低電阻金屬半導體合金的任何金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或前述之合金。此金屬可透過例如原子層沉積、化學氣相沉積、物理氣相沉積或類似方法的沉積製程來沉積。在一實施例中，金屬半導體合金區為由鈦矽形成的矽化物區。在熱退火製程之後，可進行清潔製程(例如濕清潔)，以從開口100移除任何殘留金屬。
在第12C圖中，在共用的源極/汲極接點102中形成開口112。開口112將共用的源極/汲極接點102分割為多個隔開的源極/汲極接點102A和102B。開口112暴露出隔開的源極/汲極接點102A和102B的側壁以及蝕刻停止層54的水平部分54H。隔開的源極/汲極接點102A連接至磊晶源極/汲極區84A，且隔開的源極/汲極接點102B連接至磊晶源極/汲極區84B。隔開的源極/汲極接點102A和102B皆接觸蝕刻停止層54的水平部分54H。蝕刻停止層54的水平部分54H沿淺溝槽隔離區64延伸，並延伸於磊晶源極/汲極區84A與磊晶源極/汲極區84B之間。
開口112可透過使用合適的光微影和蝕刻技術形成。在一些實施例中，開口112透過電漿製程進行的非等向性或半等向性蝕刻形成，以下將討論細節。此蝕刻對共用的源極/汲極接點102的材料有選擇性(例如蝕刻共用的源極/汲極接點102的材料的速率大於蝕刻蝕刻停止層54的速率)。如此一來，蝕刻停止層54的水平部分54H作為電漿蝕刻製程的蝕刻停止。
開口112的輪廓形狀可透過控制電漿蝕刻製程的參數來控制。舉例來說，可控制開口112的尺寸，例如沿開口112的不同位置的不同寬度。作為顯示的範例，如第12C圖所示的寬度W1 、W2 和W3 表示可透過電漿蝕刻製程控制的沿開口112的三個位置。沿開口112的其他位置、更多位置或更少位置可用於表示開口112的輪廓形狀。寬度W1 位於開口112的頂部。寬度W2 位於開口112的中間點。寬度W3 位於開口112的底部，開口112的底部沿暴露的蝕刻停止層54的水平部分54H延伸。在一實施例中，寬度W1 可在約15nm至約120nm的範圍中，寬度W2 可在約16.5nm至約150nm的範圍中，且寬度W3 可在約15nm至約120nm的範圍中。開口112具有弓形輪廓形狀，例如寬度W2 在開口112的最寬點，且寬度W2 大於寬度W1 和W3 。在一實施例中，寬度W2 可比寬度W1 和W3 大約10%至約50%。形成有著小寬度W1 的開口112允許在用於填充開口112的後續製程期間誘發的夾斷(pinch-off)。如此一來，可有意地在隔開的源極/汲極接點102A與102B之間形成空隙。
電漿蝕刻製程在製程腔體中進行，製程腔體有著供應至其中的製程氣體。在一些實施例中，在電漿蝕刻製程期間，在低功率與高功率之間脈衝電漿產生功率。在一些實施例中，在電漿蝕刻製程期間，也在低功率與高功率之間脈衝施加的偏壓電壓。可以電漿產生功率及/或偏壓電壓脈衝矩形波或方形波，但是可使用其他脈衝形狀。在一些實施例中，電漿產生功率和偏壓電壓具有同步脈衝，使得電漿產生功率和偏壓電壓同時處於各自的低態或高態。在一些實施例中，電漿為直接電漿。在一些實施例中，電漿為產生自連接至加工腔體的個別電漿產生腔體的遠端電漿。製程氣體可透過產生電漿的任何合適方法活化，例如變壓耦合電漿(transformer coupled plasma，TCP)系統、感應耦合電漿(inductively coupled plasma，ICP)系統、電容耦合電漿(capacitively coupled plasma，CCP)系統、磁場輔助反應性離子技術、電子迴旋共振技術或類似方法。
用於電漿蝕刻製程的製程氣體包含至少一個或多個蝕刻劑氣體和鈍化氣體。蝕刻劑氣體可包含氟基氣體或氯基氣體。在共用的源極/汲極接點102由鎢形成的實施例中，蝕刻劑氣體的合適範例包含NF3 、SF6 、CF4 、CHF3 、CH2 F2 、CH3 F、C4 F6 、C4 F8 、C5 F8 、類似物或前述之組合，而鈍化氣體的合適範例包含CO、O2 、H2 或類似物。在共用的源極/汲極接點102由鈷形成的實施例中，蝕刻劑氣體的合適範例包含Cl2 、NF3 、SF6 、CF4 、CHF3 、CH2 F2 、CH3 F、C4 F6 、C4 F8 、C5 F8 、類似物或前述之組合，而鈍化氣體的合適範例包含CO、O2 、H2 或類似物。載氣(例如N2 、Ar、He或類似物)可用於將製程氣體乘載至製程腔體中。也可使用其他製程氣體，例如氧氣或氫氣。
蝕刻劑氣體將共用的源極/汲極接點102的材料轉變為可從加工腔體排出的氣相副產物，進而形成開口112。在一些實施例中，使用一種蝕刻劑氣體，此蝕刻劑氣體將共用的源極/汲極接點102的材料直接昇華為氣相副產物。在一些實施例中，使用多種蝕刻劑氣體。舉例來說，第一蝕刻劑氣體可與第二蝕刻劑氣體一起流入。第一蝕刻劑氣體可為上述個氟基蝕刻劑氣體或氯基蝕刻劑氣體的其中一者，且第二蝕刻劑氣體可為氫氣(適用於蝕刻鈷)或氧氣(適用於蝕刻鎢或鈷)。第一蝕刻劑氣體將共用的源極/汲極接點102的材料轉變為固相副產物，且第二蝕刻劑氣體將固相副產物昇華為氣相副產物。
鈍化氣體使開口112的側壁鈍化，使得可以在電漿蝕刻製程期間降低開口112的橫向蝕刻速率。特別來說，鈍化氣體與共用的源極/汲極接點102的材料反應，以形成聚集在隔開的源極/汲極接點102A和102B的側壁上並抑制蝕刻的副產物。因此，開口112可形成具有高深寬比，例如大的高度對寬度的比例。舉例來說，開口112的高度對寬度的比例可在約0.3:1至約3.3:1。形成具有高深寬比的開口112允許在用於填充開口112的後續製程期間誘發的夾斷。如此一來，可有意地在隔開的源極/汲極接點102A與102B之間形成空隙。
製程氣體可以約10sccm至約950sccm的速率流至加工腔體中。舉例來說，當使用多種蝕刻劑氣體時，第一蝕刻劑氣體可以約5sccm至約500sccm的速率流至加工腔體中，且第二蝕刻劑氣體可以約5sccm至約500sccm的速率流至加工腔體中，且鈍化氣體可以約5sccm至約10sccm的速率流至加工腔體中。蝕刻劑氣體的流量與鈍化氣體的流量的比例可高達約2:1，例如在約0.01:1至約2:1的範圍中。
電漿蝕刻製程可使用具有高電壓在約50V至約800V的範圍中的偏壓電壓來進行。電漿蝕刻製程可使用具有高功率在約100W至約2500W的範圍中的電漿產生功率來進行。在一些實施例中，電漿產生功率或偏壓電壓可在約5%至約95%的範圍中的占空比來脈衝，且可具有脈衝頻率在約500Hz至約10000Hz的範圍中。電漿蝕刻製程可在溫度約-80 ºC至約200 ºC的範圍中來進行。加工腔體中的壓力可在約5mTorr至約500mTorr的範圍中。電漿蝕刻製程可進行持續時間約10秒至約1000秒的範圍中。
如上所述，開口112的輪廓形狀可透過控制電漿蝕刻製程的參數來控制。開口112可透過以高壓、低鈍化氣體流量及/或低偏壓電壓進行電漿蝕刻製程來形成具有弓形輪廓形狀。舉例來說，在電漿蝕刻製程期間，可將壓力、鈍化氣體流量以及蝕刻劑氣體的流量與鈍化氣體的流量的比例控制在上述討論的範圍中。在這些參數範圍中進行電漿蝕刻製程允許開口112形成具有弓形輪廓形狀，而在這些參數範圍之外進行電漿蝕刻製程時，不會形成弓形輪廓形狀。
在第12D圖中，在開口112(請參照第12C圖)中、隔開的源極/汲極接點102A和102B上和第二層間介電層96上沉積介電襯墊114。介電襯墊114可由氧化物(例如氧化矽)、氮化物(氮化矽)、類似物或前述之組合形成，且可透過化學氣相沉積、原子層沉積或類似方法沉積。在一實施例中，介電襯墊114由氧化矽形成。介電襯墊114作為開口112的側壁和底部的襯墊，開口112的側壁和底部例如隔開的源極/汲極接點102A和102B的暴露側壁以及蝕刻停止層54暴露的水平部分54H。由於開口112形成具有小的寬度W1 和高深寬比，因此在沉積介電襯墊114期間產生夾斷。因此，空隙116由開口112未被介電襯墊114填充的部分形成。空隙116具有與開口112相似的輪廓形狀，例如弓形輪廓形狀。為了促進形成空隙116，可以使用更易於夾斷的沉積製程(例如化學氣相沉積)來沉積介電襯墊114。沿開口112的側壁和底部延伸的介電襯墊114可形成具有一致的厚度T1 在約7nm至約60nm的範圍中，其可導致空隙116在其最寬點(例如中心)具有寬度W4 在約1.5nm至約30nm的範圍中。取決於沉積介電襯墊114期間的加工條件，空隙116可為真空或填充氣體(例如空氣)。夾斷之後可能會發生負載，進而導致空隙116上方的介電襯墊114形成凸起區域114A。
在第12E圖中，進行平坦化製程，以從隔開的源極/汲極接點102A和102B和第二層間介電層96的頂表面移除介電襯墊114的多餘材料。特別來說，移除介電襯墊114的凸起區域114A。平坦化製程可為化學機械研磨製程、回蝕刻製程、前述之組合或類似方法。空隙116和介電襯墊114的剩下部分形成隔離部件120，隔離部件120有著圍繞空隙116的介電襯墊114。隔離部件120和開口112(請參照第12C圖)具有相同的弓形輪廓形狀和相同的尺寸。在平坦化之後，每個隔離部件120以及隔開的源極/汲極接點102A和102B接觸蝕刻停止層54的水平部分54H，且每個隔離部件120以及隔開的源極/汲極接點102A和102B具有相同的高度。
隔離部件120與隔開的源極/汲極接點102A和102B物理及電性隔離。如上所述，空隙116可為真空或填充氣體(例如空氣)。空隙116可因此具有相對介電常數(例如k值)降至約1，進而使隔離部件120具有非常低的相對介電常數。如此一來，可在隔開的源極/汲極接點102A與102B之間實現大量的電性隔離。隔離部件120的相對介電常數小於圍繞的介電部件(例如第一層間介電層86、第二層間介電層96和蝕刻停止層54)的相對介電常數。舉例來說，隔離部件120的相對介電常數可比圍繞的介電部件的相對介電常數更小約10%至約60%。如此一來，可增加隔開的源極/汲極接點102A與102B之間的電性隔離的量，進而降低源極/汲極接點102之間的寄生電容，並提高最終鰭式場效電晶體的效能。
在形成隔離部件120和源極/汲極接點102A和102B之後，可進行鰭式場效電晶體的進一步加工。舉例來說，在第12F圖中，在隔離部件120、隔開的源極/汲極接點102A和102B以及第二層間介電層96上形成金屬間介電(inter-metal dielectric，IMD)層122。導電部件124形成於金屬間介電層122中，並連接至源極/汲極接點102。特別來說，第一導電部件124A連接至源極/汲極接點102A，第二導電部件124B接至源極/汲極接點102B。金屬間介電層122和導電部件124可為互連結構的一部分。舉例來說，導電部件124可包含導通孔和導線，導通孔和導線為互連結構的金屬化圖案(例如互連線)的一部分。金屬化圖案將最終的鰭式場效電晶體互連，以形成積體電路。互連結構(包括金屬間介電層122和導電部件124)可透過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程或類似方法。
金屬間介電層122可透過任何合適的介電材料形成，例如氧化物(例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)或類似物)、氮化物(例如氮化矽)或類似物。金屬間介電層122可透過任何合適的沉積製程形成，例如旋塗、物理氣相沉積(PVD)、化學氣相沉積(CVD)、類似方法或前述之組合。金屬間介電層122可由具有介電常數值小於約3.0的低介電常數介電材料形成。金屬間介電層122可由具有介電常數值小於約2.5的超低介電常數(extra-low-k，ELK)介電材料形成。在一些實施例中，蝕刻停止層形成於金屬間介電層122與第二層間介電層96之間。蝕刻停止層可包括介電材料(例如氮化矽、氧化矽、氮氧化矽或類似物)，且具有與金屬間介電層122不同蝕刻速率的材料。
導電部件124可包含擴散阻障層以及在擴散阻障層上方的導電材料。作為形成導電部件124的範例，形成於金屬間介電層122中的開口暴露出下方導電部件，例如源極/汲極接點102。開口可透過使用合適的光微影和蝕刻技術形成。擴散阻障層可由鈦、氮化鈦、鉭、氮化鉭或類似物形成，且可透過沉積製程(例如原子層沉積(ALD)或類似方法)形成於開口中。導電材料可包含銅、鋁、鎢、銀、前述之組合或類似物，且可透過電化學電鍍製程、化學氣相沉積、原子層沉積、物理氣相沉積、類似方法或前述之組合形成於擴散阻障層上方。在一實施例中，導電材料為銅，且擴散阻障層為防止銅擴散至金屬間介電層122中的薄阻障層。在形成擴散阻障層和導電材料之後，多餘的擴散阻障層和導電材料可透過例如平坦化製程(例如化學機械研磨(CMP)製程)移除。擴散阻障層和導電材料的剩下部分形成導電部件124。
第13A-13D圖為依據一些實施例之製造鰭式場效電晶體的源極/汲極接點的中間階段的剖面示意圖。第13A-13D圖為沿第1圖的參考剖面C-C顯示的剖面示意圖，其中顯示四個鰭，並顯示區域50N和區域50P中的部件。如以下進一步討論，第13A-13D圖顯示另一個“後切”接點形成製程，其中將共用的源極/汲極接點分割為多個隔開的源極/汲極接點102A和102B(請參照第13A圖)，且在隔開的源極/汲極接點102A和102B之間形成隔離部件120(請參照第13C圖)。在此實施例中，隔離部件120具有凹角形輪廓(reentrant profile)形狀。具有合併的磊晶源極/汲極區84的鰭式場效電晶體的加工相似於第7C圖所示鰭式場效電晶體的加工，但應當理解的是，相似於第7D圖之具有隔開的磊晶源極/汲極區84的鰭式場效電晶體可透過使用相似的技術加工。再者，雖然顯示形成兩個隔開的源極/汲極接點102A和102B和一個隔離部件120，但應當理解的是，可同時形成任何所期望量的隔離部件以及隔開的源極/汲極接點。
在第13A圖中，得到相似於第12B圖中的結構，且開口112形成於共用的源極/汲極接點102中。開口112將共用的源極/汲極接點102分割為多個隔開的源極/汲極接點102A和102B。開口112暴露出隔開的源極/汲極接點102A和102B的側壁以及蝕刻停止層54的水平部分54H。隔開的源極/汲極接點102A連接至磊晶源極/汲極區84A，且隔開的源極/汲極接點102B連接至磊晶源極/汲極區84B。隔開的源極/汲極接點102A和102B皆接觸蝕刻停止層54的水平部分54H。
開口112可透過使用合適的光微影和蝕刻技術形成。在一些實施例中，開口112透過電漿製程進行的非等向性蝕刻形成，以下將討論細節。此蝕刻對共用的源極/汲極接點102的材料有選擇性(例如蝕刻共用的源極/汲極接點102的材料的速率大於蝕刻蝕刻停止層54的速率)。如此一來，蝕刻停止層54的水平部分54H作為電漿蝕刻製程的蝕刻停止。
開口112的輪廓形狀可透過控制電漿蝕刻製程的參數來控制。舉例來說，可控制開口112的尺寸，例如沿開口112的不同位置的不同寬度。作為顯示的範例，如第13A圖所示的寬度W5 和W6 表示可透過電漿蝕刻製程控制的沿開口112的兩個位置。沿開口112的其他位置、更多位置或更少位置可用於表示開口112的輪廓形狀。寬度W1 位於開口112的頂部。寬度W2 位於開口112的中間點。寬度W5 位於開口112的頂部，寬度W6 位於開口112的底部，開口112的底部沿暴露的蝕刻停止層54的水平部分54H延伸。在一實施例中，寬度W5 可在約15nm至約120nm的範圍中，且寬度W6 可在約16nm至約144nm的範圍中。開口112具有凹角形輪廓形狀，使得開口112的側壁與蝕刻停止層54的表面形成角度θ1 。角度θ1 可在約86度至約89.5度的範圍中。由於角度θ1 為銳角，因此寬度W5 小於寬度W6 ，且開口112的寬度沿開口112的底部至開口112的頂部的方向連續地縮小。在一實施例中，寬度W6 可比寬度W5 大約5%至約20%。形成有著小寬度W5 的開口112允許在用於填充開口112的後續製程期間誘發的夾斷。如此一來，可有意地在隔開的源極/汲極接點102A與102B之間形成空隙。
電漿蝕刻製程在製程腔體中進行，製程腔體有著供應至其中的製程氣體。電漿蝕刻製程可透過與參考第12C圖所描述的相似方式產生的電漿來進行。電漿蝕刻製程可以與參考第12C圖所描述的相似製程氣體來進行。在此實施例中，製程氣體包含在蝕刻停止層54的材料與共用的源極/汲極接點102的材料之間具有非常高蝕刻選擇性的蝕刻劑氣體。舉例來說，當共用的源極/汲極接點102由鎢形成時，電漿蝕刻製程可以NF3 、SF6 、CF4 、CHF3 、CH2 F2 、CH3 F、C4 F6 、C4 F8 、C5 F8 、類似物或前述之組合進行，或當共用的源極/汲極接點102由鈷形成時，電漿蝕刻製程可以Cl2 、NF3 、SF6 、CF4 、CHF3 、CH2 F2 、CH3 F、C4 F6 、C4 F8 、C5 F8 、類似物或前述之組合進行，進而有著蝕刻選擇性在約10:1至約50:1的範圍中。進行有著高蝕刻選擇性的電漿蝕刻製程允許進行長時間的電漿蝕刻製程，使得發生顯著量的過蝕刻。此實施例中的電漿蝕刻製程可比第12C圖中描述的電漿蝕刻製程進行更長時間。舉例來說，電漿蝕刻製程可進行持續時間約15秒至約1500秒的範圍中。由於蝕刻停止層54在淺溝槽隔離區64之上，因此即使發生顯著過蝕刻時，可避免對淺溝槽隔離區64及/或鰭的損壞。
如上所述，開口112的輪廓形狀可透過控制電漿蝕刻製程的參數來控制。開口112可透過進行長時間的電漿蝕刻製程以及與蝕刻停止層54有著高蝕刻選擇性來形成具有凹角形輪廓形狀。舉例來說，在電漿蝕刻製程期間，可將製程時間以及與蝕刻停止層54的蝕刻選擇性控制在上述討論的範圍中。在這些參數範圍中進行電漿蝕刻製程允許開口112形成具有凹角形輪廓形狀，而在這些參數範圍之外進行電漿蝕刻製程時，不會形成凹角形輪廓形狀。
在第13B圖中，在開口112(請參照第13A圖)中、隔開的源極/汲極接點102A和102B上和第二層間介電層96上沉積介電襯墊114。介電襯墊114可透過與第12D圖所描述的對應部件的相似材料和相似方式形成。介電襯墊114作為開口112的側壁和底部的襯墊，開口112的側壁和底部例如隔開的源極/汲極接點102A和102B的暴露側壁以及蝕刻停止層54暴露的水平部分54H。由於開口112形成具有小的寬度W5 ，因此在沉積介電襯墊114期間產生夾斷。因此，空隙116由開口112未被介電襯墊114填充的部分形成。空隙116具有與開口112相似的輪廓形狀，例如凹角形輪廓形狀。為了促進形成空隙116，可以使用更易於夾斷的沉積製程(例如化學氣相沉積)來沉積介電襯墊114。沿開口112的側壁和底部延伸的介電襯墊114可形成具有一致的厚度T2 在約7nm至約60nm的範圍中，其可導致空隙116在其最寬點(例如底部)具有寬度W7 在約1nm至約24nm的範圍中。取決於沉積介電襯墊114期間的加工條件，空隙116可為真空或填充氣體(例如空氣)。夾斷之後可能會發生負載，進而導致空隙116上方的介電襯墊114形成凸起區域114A。
在第13C圖中，進行平坦化製程，以從隔開的源極/汲極接點102A和102B和第二層間介電層96的頂表面移除介電襯墊114的多餘材料。特別來說，移除介電襯墊114的凸起區域114A。平坦化製程可為化學機械研磨製程、回蝕刻製程、前述之組合或類似方法。空隙116和介電襯墊114的剩下部分形成隔離部件120，隔離部件120有著圍繞空隙116的介電襯墊114。隔離部件120和開口112(請參照第13A圖)具有相同的凹角形輪廓形狀和相同的尺寸。
在形成隔離部件120和源極/汲極接點102A和102B之後，可進行鰭式場效電晶體的進一步加工。舉例來說，在第13D圖中，在隔離部件120、隔開的源極/汲極接點102A和102B以及第二層間介電層96上形成金屬間介電層122。導電部件124形成於金屬間介電層122中，並連接至源極/汲極接點102。金屬間介電層122和導電部件124可由與參考第12F圖所描述的對應部件的相似材料和相似方式形成。
第14A-14E圖為依據一些實施例之製造鰭式場效電晶體的源極/汲極接點的中間階段的剖面示意圖。第14A-14E圖為沿第1圖的參考剖面C-C顯示的剖面示意圖，其中顯示四個鰭，並顯示區域50N和區域50P中的部件。如以下進一步討論，第14A-14E圖顯示 “先切(cut first)”接點形成製程，其中先在第一層間介電層86和第二層間介電層96中形成隔離部件120(請參照第14C圖)。在形成隔離部件120之後，形成與隔離部件120相鄰的多個隔開的源極/汲極接點102A和102B(請參照第14E圖)。在此實施例中，隔離部件120具有弓形輪廓形狀。具有合併的磊晶源極/汲極區84的鰭式場效電晶體的加工相似於第7C圖所示鰭式場效電晶體的加工，但應當理解的是，相似於第7D圖之具有隔開的磊晶源極/汲極區84的鰭式場效電晶體可透過使用相似的技術加工。再者，雖然顯示形成兩個隔開的源極/汲極接點102A和102B和一個隔離部件120，但應當理解的是，可同時形成任何所期望量的隔離部件以及隔開的源極/汲極接點。
在第14A圖中，用於隔離部件的開口112形成通過第一層間介電層86和第二層間介電層96。開口112可透過相似於第12C圖所描述的電漿蝕刻製程形成，使得開口112具有弓形輪廓形狀。在一些實施例中，開口112可透過進行電漿蝕刻製程形成，且後續進行等向性化學蝕刻，等向性化學蝕刻使用稀釋氫氟酸(HF)、氫氟酸和NH3 結合熱(例如熱處理)、氫氟酸和NH3 結合電漿或類似物。開口112可具有相似於第12C圖所描述的寬度W1 、W2 和W3 。開口112暴露出第一層間介電層86和第二層間介電層96的側壁以及蝕刻停止層54的水平部分54H。蝕刻停止層54的水平部分54H作為電漿蝕刻製程的蝕刻停止。
在第14B圖中，在開口112(請參照第14A圖)中、第二層間介電層96上沉積介電襯墊114。介電襯墊114可透過與第12D圖相似的方式形成，除了在此實施例中，介電襯墊114由對第一層間介電層86和第二層間介電層96的蝕刻具有高蝕刻選擇性的材料形成。舉例來說，當第一層間介電層86和第二層間介電層96由氧化物(例如氧化矽)形成時，介電襯墊114可由氮化物(例如氮化矽)形成。由於沉積期間的夾斷，空隙116由開口112未被介電襯墊114填充的部分形成。夾斷之後可能會發生負載，進而導致空隙116上方的介電襯墊114形成凸起區域114A。空隙116具有與開口112相似的輪廓形狀，例如弓形輪廓形狀。介電襯墊114可具有相似於第12D圖所描述的厚度T1 。空隙116可具有相似於第12D圖所描述的寬度W4 。
在第14C圖中，進行平坦化製程，以從第二層間介電層96的頂表面移除介電襯墊114的多餘材料。特別來說，移除介電襯墊114的凸起區域114A。平坦化製程可為化學機械研磨製程、回蝕刻製程、前述之組合或類似方法。空隙116和介電襯墊114的剩下部分形成隔離部件120，隔離部件120有著圍繞空隙116的介電襯墊114。隔離部件120和開口112(請參照第14A圖)具有相同的弓形輪廓形狀和相同的尺寸。
在第14D圖中，用於源極/汲極接點的開口100形成通過第一層間介電層86和第二層間介電層96。開口100可透過使用合適的光微影和蝕刻技術形成。此蝕刻對第一層間介電層86和第二層間介電層96的材料有選擇性，例如選擇性蝕刻第一層間介電層86和第二層間介電層96的材料的速率大於蝕刻介電襯墊114的速率。在形成開口100之後，開口100延伸通過第一層間介電層86和第二層間介電層96，並暴露出蝕刻停止層54。蝕刻停止層54停止了開口100的蝕刻。由於蝕刻停止層54位於磊晶源極/汲極區84的凸起部分下方，因此開口100可暴露出磊晶源極/汲極區84的所有刻面。開口100暴露出隔離部件120的側壁，例如介電襯墊114的側壁。
在第14E圖中，在開口110中形成隔開的源極/汲極接點102A和102B。襯墊(例如擴散阻障層、黏著層或類似物)和導電材料形成於開口100中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可為鈷、鎢、鋁、銅、銀、金、鎳、類似物或前述之組合。在一實施例中，導電材料為鈷。在另一實施例中，導電材料為鎢。可進行平坦化製程，例如化學機械研磨，以從第二層間介電層96和介電襯墊114的表面移除多餘的材料。剩下的襯墊和導電材料形成隔開的源極/汲極接點102A和102B。隔開的源極/汲極接點102A連接至磊晶源極/汲極區84A，隔開的源極/汲極接點102B連接至磊晶源極/汲極區84B，且隔離部件120設置於隔開的源極/汲極接點102A與102B之間。隔開的源極/汲極接點102A和102B皆接觸蝕刻停止層54的水平部分54H。在平坦化之後，每個隔離部件120以及隔開的源極/汲極接點102A和102B接觸蝕刻停止層54的水平部分54H，且每個隔離部件120以及隔開的源極/汲極接點102A和102B具有相同的高度。
在一些實施例中，可分別在磊晶源極/汲極區84A和84B與隔開的源極/汲極接點102A和102B之間形成金屬半導體合金區(未顯示)，例如形成於磊晶源極/汲極區84A和84B透過開口100暴露的部分上。金屬半導體合金區可相似於上述的金屬半導體合金區。
在形成隔離部件120和源極/汲極接點102A和102B之後，可進行鰭式場效電晶體的進一步加工。舉例來說，相似於第12F圖的實施例，在隔離部件120、隔開的源極/汲極接點102A和102B以及第二層間介電層96上形成金屬間介電層122。導電部件124形成於金屬間介電層122中，並連接至源極/汲極接點102。
第15A-15D圖為依據一些實施例之製造鰭式場效電晶體的源極/汲極接點的中間階段的剖面示意圖。第15A-15D圖為沿第1圖的參考剖面C-C顯示的剖面示意圖，其中顯示四個鰭，並顯示區域50N和區域50P中的部件。如以下進一步討論，第15A-15D圖顯示“先切”接點形成製程，其中先在第一層間介電層86和第二層間介電層96中形成隔離部件120(請參照第15C圖)。在形成隔離部件120之後，形成與隔離部件120相鄰的多個隔開的源極/汲極接點102A和102B(請參照第15D圖)。在此實施例中，隔離部件120具有凹角形輪廓形狀。具有合併的磊晶源極/汲極區84的鰭式場效電晶體的加工相似於第7C圖所示鰭式場效電晶體的加工，但應當理解的是，相似於第7D圖之具有隔開的磊晶源極/汲極區84的鰭式場效電晶體可透過使用相似的技術加工。再者，雖然顯示形成兩個隔開的源極/汲極接點102A和102B和一個隔離部件120，但應當理解的是，可同時形成任何所期望量的隔離部件以及隔開的源極/汲極接點。
在第15A圖中，用於隔離部件的開口112形成通過第一層間介電層86和第二層間介電層96。開口112可透過相似於第13A圖所描述的電漿蝕刻製程形成，使得開口112具有凹角形輪廓形狀。開口112可具有相似於第13A圖所描述的寬度W5 和W6 。開口112暴露出第一層間介電層86和第二層間介電層96的側壁以及蝕刻停止層54的水平部分54H。蝕刻停止層54的水平部分54H作為電漿蝕刻製程的蝕刻停止。
在第15B圖中，在開口112(請參照第15A圖)中、第二層間介電層96上沉積介電襯墊114。介電襯墊114可透過與第12D圖相似的方式形成，除了在此實施例中，介電襯墊114由對第一層間介電層86和第二層間介電層96的蝕刻具有高蝕刻選擇性的材料形成。舉例來說，當第一層間介電層86和第二層間介電層96由氧化物(例如氧化矽)形成時，介電襯墊114可由氮化物(例如氮化矽)形成。由於沉積期間的夾斷，空隙116由開口112未被介電襯墊114填充的部分形成。夾斷之後可能會發生負載，進而導致空隙116上方的介電襯墊114形成凸起區域114A。空隙116具有與開口112相似的輪廓形狀，例如凹角形輪廓形狀。介電襯墊114可具有相似於第13B圖所描述的厚度T2 。空隙116可具有相似於第13B圖所描述的寬度W7 。
在第15C圖中，進行平坦化製程，以從第二層間介電層96的頂表面移除介電襯墊114的多餘材料。特別來說，移除介電襯墊114的凸起區域114A。平坦化製程可為化學機械研磨製程、回蝕刻製程、前述之組合或類似方法。空隙116和介電襯墊114的剩下部分形成隔離部件120，隔離部件120有著圍繞空隙116的介電襯墊114。隔離部件120和開口112(請參照第15A圖)具有相同的凹角形輪廓形狀和相同的尺寸。
在第15D圖中，隔開的源極/汲極接點102A和102B形成通過第一層間介電層86和第二層間介電層96。隔開的源極/汲極接點102A和102B可透過相似於第14D和14E圖所描述的材料和製程形成。
在形成隔離部件120和源極/汲極接點102A和102B之後，可進行鰭式場效電晶體的進一步加工。舉例來說，相似於第13D圖的實施例，在隔離部件120、隔開的源極/汲極接點102A和102B以及第二層間介電層96上形成金屬間介電層122。導電部件124形成於金屬間介電層122中，並連接至源極/汲極接點102。
第16A-16D圖顯示依據一些其他實施例的鰭式場效電晶體。第16A圖為沿第1圖的參考剖面A-A顯示的剖面示意圖，除了 第16A圖顯示三個閘極結構。第16B圖為沿第1圖的參考剖面B-B顯示的剖面示意圖，除了 第16B圖僅顯示兩個鰭。第16C-16D圖為沿第1圖的參考剖面C-C顯示的剖面示意圖，除了 第16C-16D圖顯示四個鰭。在此實施例中，源極/汲極接點102包含上方源極/汲極接點102U 和下方源極/汲極接點102L 。上方源極/汲極接點102U 形成通過第二層間介電層96，而下方源極/汲極接點102L 形成通過第一層間介電層86。上方源極/汲極接點102U 和下方源極/汲極接點102L 可在不同製程中形成，且可由相同導電材料形成，例如鎢或鈷。
隔離部件120形成於相鄰上方源極/汲極接點102U 之間和下方源極/汲極接點102L 之間。隔離部件120可具有弓形輪廓形狀，如第16C圖所示，或凹角形輪廓形狀，如第16D圖所示。第16C和16D圖中的隔離部件120可透過以上參考第12A-12E圖所描述的任何“後切”製程、以上參考第13A-13D圖所描述的任何“後切”製程、以上參考第14A-14E圖所描述的任何“先切”製程、以上參考第15A-15D圖所描述的任何“先切”製程形成。
第16C和16D圖的鰭式場效電晶體具有相似於第7C圖之合併的磊晶源極/汲極區84。在其他實施例中，第16C和16D圖的鰭式場效電晶體可具有相似於第7D圖之隔開的磊晶源極/汲極區84。
第17A-17D圖顯示依據一些其他實施例的鰭式場效電晶體。第17A圖為沿第1圖的參考剖面A-A顯示的剖面示意圖，除了 第17A圖顯示三個閘極結構。第17B圖為沿第1圖的參考剖面B-B顯示的剖面示意圖，除了 第17B圖僅顯示兩個鰭。第17C-17D圖為沿第1圖的參考剖面C-C顯示的剖面示意圖，除了 第17C-17D圖顯示四個鰭。在此實施例中，在成長磊晶源極/汲極區84之前，不沉積蝕刻停止層54(請參照第6圖)。反而，在磊晶源極/汲極區84和淺溝槽隔離區64上沉積接觸蝕刻停止層88。舉例來說，可在形成磊晶源極/汲極區84之後以及形成第一層間介電層86之前沉積接觸蝕刻停止層88。接觸蝕刻停止層88可透過與蝕刻停止層54相似的材料及相似的沉積製程形成。源極/汲極接點102透過在第一層間介電層86和接觸蝕刻停止層88中圖案化開口形成，使得第一層間介電層86的部分86A保留在共用的源極/汲極接點102下方。再者，在此實施例中，鰭62可能不磊晶成長於基底50上，但是鰭62可透過在基底50中蝕刻溝槽來形成於基底50中。如此一來，在此實施例中，基底50和鰭62可為連續的半導體材料。
隔離部件120形成於相鄰源極/汲極接點102A和102B之間。隔離部件120可具有弓形輪廓形狀，如第17C圖所示，或凹角形輪廓形狀，如第17D圖所示。第17C和17D圖中的隔離部件120可透過以上參考第12A-12E圖所描述的任何“後切”製程、以上參考第13A-13D圖所描述的任何“後切”製程、以上參考第14A-14E圖所描述的任何“先切”製程、以上參考第15A-15D圖所描述的任何“先切”製程形成。在任何這些實施例中，用於隔離部件120的開口進一步形成通過第一層間介電層86的部分86A，並停止於接觸蝕刻停止層88上。因此，用於隔離部件120的開口暴露出第一層間介電層86的部分86A的側壁以及接觸蝕刻停止層88的水平部分88H。接觸蝕刻停止層88的水平部分88H沿淺溝槽隔離區64延伸，並延伸於磊晶源極/汲極區84A與磊晶源極/汲極區84B之間。介電襯墊114接觸第一層間介電層86的部分86A的側壁以及接觸蝕刻停止層88的水平部分88H的頂表面。
第17C和17D圖的鰭式場效電晶體具有相似於第7C圖之合併的磊晶源極/汲極區84。在其他實施例中，第17C和17D圖的鰭式場效電晶體可具有相似於第7D圖之隔開的磊晶源極/汲極區84。
如上所述，在相鄰的源極/汲極接點102之間形成具有空隙116的隔離部件120允許相鄰的源極/汲極接點102之間的電性隔離增加。增加相鄰的源極/汲極接點102之間的電性隔離可有助於降低源極/汲極接點102之間的寄生電容，進而增加最終鰭式場效電晶體的效能。此寄生電容的降低可特別有利於在相鄰的源極/汲極接點102之間有著大的電壓差的裝置。此類裝置的範例之一為靜態隨機存取記憶體(static random-access memory，SRAM)單元。
第18圖為靜態隨機存取記憶體單元的電路圖。靜態隨機存取記憶體單元包含上拉電晶體PU1和PU2以及下拉電晶體PD1和PD2，上拉電晶體PU1和PU2以及下拉電晶體PD1和PD2共同儲存一位元。上拉電晶體PU1和PU2連接至電源電壓節點VCC ，且下拉電晶體PD1和PD2連接至接地電壓節點VSS 。靜態隨機存取記憶體單元也包含傳輸閘極電晶體PG1和PG2，傳輸閘極電晶體PG1和PG2連接至靜態隨機存取記憶體單元的字元線WL和互補的位元線BL和BLB。當啟動傳輸閘極電晶體PG1和PG2時，可以互補的位元線BL和BLB讀取靜態隨機存取記憶體單元的值，並可以互補的位元線BL和BLB寫入新的值。
第19圖為依據一些實施例之半導體裝置200的俯視圖。半導體裝置200包含六個鰭式場效電晶體，使用四組鰭62形成這些鰭式場效電晶體，且可將這些鰭式場效電晶體互連，以形成靜態隨機存取記憶體單元，例如第18圖的靜態隨機存取記憶體單元。第19圖顯示剖面C-C。第12A-15D、16C、16D、17C和17D圖顯示與剖面C-C相似的剖面。
源極/汲極接點102形成至半導體裝置200的鰭式場效電晶體，其中透過隔離部件120將源極/汲極接點102隔開。舉例來說，如果在區域202中進行“後切”製程，可將共用的源極/汲極接點分割為三個隔開的源極/汲極接點102，且兩個隔離部件120形成於隔開的源極/汲極接點102之間。相似地，在區域204中，相似地形成兩個隔離部件120和三個隔開的源極/汲極接點102。區域202中的隔開的源極/汲極接點102將連接至接地電壓節點VSS 、電源電壓節點VCC 和位元線BL。區域204中的隔開的源極/汲極接點102將連接至接地電壓節點VSS 、電源電壓節點VCC 和位元線BLB。在一些實施例中，隔離部件120A形成於用於上拉電晶體PU1與下拉電晶體PD1(請參照第18圖)的源極/汲極接點102之間。在一些實施例中，隔離部件120A形成於用於上拉電晶體PU2與下拉電晶體PD2(請參照第18圖)的源極/汲極接點102之間。應當注意的是，每個隔離部件120A設置於將連接至接地電壓節點VSS 和電源電壓節點VCC 的相鄰源極/汲極接點102之間。這些隔離部件120A將在有著大的電壓差(例如電源和接地)的源極/汲極接點102隔開。在有著大的電壓差的源極/汲極接點102之間形成隔離部件120A有助於降低透過大的電壓差導致的寄生電容。因此，可改善靜態隨機存取記憶體單元的效能。
在一實施例中，裝置包含:第一源極/汲極區；第二源極/汲極區；層間介電(ILD)層，位於第一源極/汲極區和第二源極/汲極區上方；第一源極/汲極接點，延伸通過層間介電層，第一源極/汲極接點連接至第一源極/汲極區；第二源極/汲極接點，延伸通過層間介電層，第二源極/汲極接點連接至第二源極/汲極區；以及隔離部件，位於第一源極/汲極接點與第二源極/汲極接點之間，隔離部件包含介電襯墊和空隙，介電襯墊圍繞空隙。
在此裝置的一些實施例中，隔離部件具有在隔離部件的頂部的第一寬度、在隔離部件的中間點的第二寬度以及在隔離部件的底部的第三寬度，第二寬度大於第一寬度和第三寬度。在此裝置的一些實施例中，隔離部件的寬度沿隔離部件的底部至隔離部件的頂部的方向連續地縮小。在一些實施例中，此裝置更包含:隔離區，位於基底上方；以及接觸蝕刻停止層(CESL)，位於隔離區上方，接觸蝕刻停止層具有從第一源極/汲極區延伸至第二源極/汲極區的水平部分，接觸蝕刻停止層的水平部分接觸隔離部件、第一源極/汲極接點和第二源極/汲極接點。在此裝置的一些實施例中，第一源極/汲極區和第二源極/汲極區延伸通過接觸蝕刻停止層。在此裝置的一些實施例中，隔離部件延伸通過層間介電層的第一部分，此裝置更包含:隔離區，位於基底上方；以及接觸蝕刻停止層，位於隔離區上方，接觸蝕刻停止層具有從第一源極/汲極區延伸至第二源極/汲極區的水平部分，接觸蝕刻停止層的水平部分接觸隔離部件，接觸蝕刻停止層的水平部分透過層間介電層的第一部分與第一源極/汲極接點和第二源極/汲極接點隔開。在此裝置的一些實施例中，接觸蝕刻停止層設置於層間介電層與隔離區、第一源極/汲極區和第二源極/汲極區的每一者之間。在此裝置的一些實施例中，介電襯墊為氧化矽層，且空隙填充空氣或真空。在此裝置的一些實施例中，第一源極/汲極區為靜態隨機存取記憶體(SRAM)單元的上拉電晶體的一部分，且第二源極/汲極區為靜態隨機存取記憶體單元的下拉電晶體的一部分。
在一實施例中，裝置包含:第一源極/汲極區；第二源極/汲極區；層間介電(ILD)層，位於第一源極/汲極區和第二源極/汲極區上方，層間介電層具有第一相對介電常數；第一源極/汲極接點，延伸通過層間介電層，第一源極/汲極接點連接至第一源極/汲極區；第二源極/汲極接點，延伸通過層間介電層，第二源極/汲極接點連接至第二源極/汲極區；以及隔離部件，位於第一源極/汲極接點與第二源極/汲極接點之間，隔離部件具有第二相對介電常數，第二相對介電常數小於第一相對介電常數。
在一實施例中，方法包含:在第一源極/汲極區和第二源極/汲極區上方沉積層間介電(ILD)層；在層間介電層中形成共用源極/汲極接點，共用源極/汲極接點連接至第一源極/汲極區和第二源極/汲極區；將共用源極/汲極接點分割為第一源極/汲極接點和第二源極/汲極接點，第一源極/汲極接點連接至第一源極/汲極區，且第二源極/汲極接點連接至第二源極/汲極區；以及在第一源極/汲極接點與第二源極/汲極接點之間形成隔離部件，隔離部件包含介電襯墊和空隙，介電襯墊圍繞空隙。
在一些實施例中，此方法更包含在沉積層間介電層之前:在隔離區上方沉積接觸蝕刻停止層(CESL)；以及成長第一源極/汲極區和第二源極/汲極區延伸通過接觸蝕刻停止層。在此方法的一些實施例中，將共用源極/汲極接點分割的步驟包含蝕刻共用源極/汲極接點，以形成暴露出接觸蝕刻停止層的水平部分的開口，且其中形成隔離部件的步驟包含在開口中沉積介電襯墊。在一些實施例中，此方法更包含在沉積層間介電層之前:在第一源極/汲極區和第二源極/汲極區上方沉積接觸蝕刻停止層(CESL)。在此方法的一些實施例中，將共用源極/汲極接點分割的步驟包含蝕刻共用源極/汲極接點和層間介電層，以形成暴露出接觸蝕刻停止層的水平部分的開口，且其中形成隔離部件的步驟包含在開口中沉積介電襯墊。在此方法的一些實施例中，將共用源極/汲極接點分割為第一源極/汲極接點和第二源極/汲極接點的步驟包含:以電漿蝕刻製程蝕刻共用源極/汲極接點，以在共用源極/汲極接點中形成開口，開口具有弓形輪廓形狀。在此方法的一些實施例中，電漿蝕刻製程以偏壓電壓在50V至800V的範圍中進行，電漿蝕刻製程以壓力在5mTorr至500mTorr的範圍中進行，且電漿蝕刻製程以蝕刻劑氣體和鈍化氣體進行，蝕刻劑氣體的流量與鈍化氣體的流量的比例在0.01:1至2:1的範圍中。在此方法的一些實施例中，將共用源極/汲極接點分割為第一源極/汲極接點和第二源極/汲極接點的步驟包含:以電漿蝕刻製程蝕刻共用源極/汲極接點，以在共用源極/汲極接點中形成開口，開口具有凹角形輪廓形狀。在此方法的一些實施例中，層間介電層沉積於接觸蝕刻停止層上方，電漿蝕刻製程進行時間在15秒至1500秒的範圍中，且電漿蝕刻製程具有共用源極/汲極接點與接觸蝕刻停止層之間的蝕刻選擇性在10:1至50:1的範圍中。在一些實施例中，此方法更包含在層間介電層和隔離部件上方沉積金屬間介電層；形成第一導電部件通過金屬間介電層，第一導電部件連接至第一源極/汲極接點；以及形成第二導電部件通過金屬間介電層，第二導電部件連接至第二源極/汲極接點。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
50:基底 50N,50P,202,204:區域 52,56:介電層 54:蝕刻停止層 54H,88H:水平部分 58:溝槽 60:磊晶結構 62:鰭 64:淺溝槽隔離區 66:通道區 70:虛設介電質 72:虛設閘極 74:遮罩 80:閘極間隙壁 84,84A,84B:磊晶源極/汲極區 86:第一層間介電層 86A:部分 88:接觸蝕刻停止層 90:閘極結構 92:閘極介電質 94:閘極電極 96:第二層間介電層 100,112:開口 102,102A,102B:源極/汲極接點 102U :上方源極/汲極接點 102L :下方源極/汲極接點 104:閘極接點 106,116:空隙 114:介電襯墊 114A:凸起區域 120,120A:隔離部件 122:金屬間介電層 124:導電部件 124A:第一導電部件 124B:第二導電部件 200:半導體裝置 BL,BLB:位元線 WL:字元線 PU1,PU2:上拉電晶體 PD1,PD2:下拉電晶體 PG1,PG2:傳輸閘極電晶體 VCC :電源電壓節點 VSS: 接地電壓節點 T1 ,T2 :厚度 W1 ,W2 ,W3 ,W4 ,W5 ,W6 ,W7 :寬度 θ1 :角度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖顯示依據一些實施例之鰭式場效電晶體的範例的三維視圖。 第2、3、4、5和6圖為依據一些實施例之製造鰭式場效電晶體的中間階段的三維視圖。 第7A、7B、7C、7D、8A、8B、9A、9B、10A、10B、11A和11B圖為依據一些實施例之製造鰭式場效電晶體的進一步的中間階段的剖面示意圖。 第12A、12B、12C、12D、12E和12F圖為依據一些實施例之製造鰭式場效電晶體的進一步的中間階段的剖面示意圖。 第13A、13B、13C和13D圖為依據一些其他實施例之製造鰭式場效電晶體的進一步的中間階段的剖面示意圖。 第14A、14B、14C、14D和14E圖為依據一些其他實施例之鰭式場效電晶體的剖面示意圖。 第15A、15B、15C和15D圖為依據一些其他實施例之製造鰭式場效電晶體的進一步的中間階段的剖面示意圖。 第16A、16B、16C和16D圖為依據一些其他實施例之鰭式場效電晶體的剖面示意圖。 第17A、17B、17C和17D圖為依據一些其他實施例之鰭式場效電晶體的剖面示意圖。 第18圖為靜態隨機存取記憶體單元的電路圖。 第19圖為依據一些實施例之半導體裝置的俯視圖。
50:基底
50N,50P:區域
54:蝕刻停止層
54H:水平部分
62:鰭
64:淺溝槽隔離區
84,84A,84B:磊晶源極/汲極區
86:第一層間介電層
96:第二層間介電層
102,102A,102B:源極/汲極接點
114:介電襯墊
116:空隙
120:隔離部件
122:金屬間介電層
124:導電部件
124A:第一導電部件
124B:第二導電部件

Claims (15)

  1. 一種半導體裝置，包括：一第一源極/汲極區；一第二源極/汲極區；一層間介電層，位於該第一源極/汲極區和該第二源極/汲極區上方，該層間介電層具有一第一相對介電常數；一第一源極/汲極接點，延伸通過該層間介電層，該第一源極/汲極接點連接至該第一源極/汲極區；一第二源極/汲極接點，延伸通過該層間介電層，該第二源極/汲極接點連接至該第二源極/汲極區；以及一隔離部件，位於該第一源極/汲極接點與該第二源極/汲極接點之間，該隔離部件包括一介電襯墊和一空隙，該介電襯墊圍繞該空隙，該隔離部件具有一第二相對介電常數，該第二相對介電常數小於該第一相對介電常數。
  2. 如請求項1之半導體裝置，其中該隔離部件具有在該隔離部件的頂部的一第一寬度、在該隔離部件的中間點的一第二寬度以及在該隔離部件的底部的一第三寬度，該第二寬度大於該第一寬度和該第三寬度。
  3. 如請求項1之半導體裝置，其中該隔離部件的寬度沿該隔離部件的底部至該隔離部件的頂部的方向連續地縮小。
  4. 如請求項1至3中任一項之半導體裝置，更包括：一隔離區，位於一基底上方；以及一接觸蝕刻停止層，位於該隔離區上方，該接觸蝕刻停止層具有從該第一源極/汲極區延伸至該第二源極/汲極區的一水平部分，該接觸蝕刻停止層的該水平 部分接觸該隔離部件、該第一源極/汲極接點和該第二源極/汲極接點。
  5. 如請求項4之半導體裝置，其中該第一源極/汲極區和該第二源極/汲極區延伸通過該接觸蝕刻停止層。
  6. 如請求項1至3中任一項之半導體裝置，其中該隔離部件延伸通過該層間介電層的一第一部分，該半導體裝置更包括：一隔離區，位於一基底上方；以及一接觸蝕刻停止層，位於該隔離區上方，該接觸蝕刻停止層具有從該第一源極/汲極區延伸至該第二源極/汲極區的一水平部分，該接觸蝕刻停止層的該水平部分接觸該隔離部件，該接觸蝕刻停止層的該水平部分透過該層間介電層的該第一部分與該第一源極/汲極接點和該第二源極/汲極接點隔開。
  7. 如請求項6之半導體裝置，其中該接觸蝕刻停止層設置於該層間介電層與該隔離區、該第一源極/汲極區和該第二源極/汲極區的每一者之間。
  8. 一種半導體裝置，包括：一第一源極/汲極區；一第二源極/汲極區；一層間介電層，位於該第一源極/汲極區和該第二源極/汲極區上方，該層間介電層具有一第一相對介電常數；一第一源極/汲極接點，延伸通過該層間介電層，該第一源極/汲極接點連接至該第一源極/汲極區；一第二源極/汲極接點，延伸通過該層間介電層，該第二源極/汲極接點連接至該第二源極/汲極區；以及一隔離部件，位於該第一源極/汲極接點與該第二源極/汲極接點之間，該隔 離部件具有一第二相對介電常數，該第二相對介電常數小於該第一相對介電常數。
  9. 一種半導體裝置的形成方法，包括：在一第一源極/汲極區和一第二源極/汲極區上方沉積一層間介電層，該層間介電層具有一第一相對介電常數；在該層間介電層中形成一共用源極/汲極接點，該共用源極/汲極接點連接至該第一源極/汲極區和該第二源極/汲極區；將該共用源極/汲極接點分割為一第一源極/汲極接點和一第二源極/汲極接點，該第一源極/汲極接點連接至該第一源極/汲極區，且該第二源極/汲極接點連接至該第二源極/汲極區；以及在該第一源極/汲極接點與該第二源極/汲極接點之間形成一隔離部件，該隔離部件包括一介電襯墊和一空隙，該介電襯墊圍繞該空隙，該隔離部件具有一第二相對介電常數，該第二相對介電常數小於該第一相對介電常數。
  10. 如請求項9之半導體裝置的形成方法，更包括在沉積該層間介電層之前：在一隔離區上方沉積一接觸蝕刻停止層；以及成長該第一源極/汲極區和該第二源極/汲極區延伸通過該接觸蝕刻停止層。
  11. 如請求項10之半導體裝置的形成方法，其中將該共用源極/汲極接點分割的步驟包括蝕刻該共用源極/汲極接點，以形成暴露出該接觸蝕刻停止層的一水平部分的一開口，且其中形成該隔離部件的步驟包括在該開口中沉積該介電襯墊。
  12. 如請求項9之半導體裝置的形成方法，更包括在沉積該層間介 電層之前：在該第一源極/汲極區和該第二源極/汲極區上方沉積一接觸蝕刻停止層。
  13. 如請求項12之半導體裝置的形成方法，其中將該共用源極/汲極接點分割的步驟包括蝕刻該共用源極/汲極接點和該層間介電層，以形成暴露出該接觸蝕刻停止層的一水平部分的一開口，且其中形成該隔離部件的步驟包括在該開口中沉積該介電襯墊。
  14. 如請求項9之半導體裝置的形成方法，其中將該共用源極/汲極接點分割為該第一源極/汲極接點和該第二源極/汲極接點的步驟包括：以一電漿蝕刻製程蝕刻該共用源極/汲極接點，以在該共用源極/汲極接點中形成一開口，該開口具有一弓形輪廓形狀。
  15. 如請求項9之半導體裝置的形成方法，其中將該共用源極/汲極接點分割為該第一源極/汲極接點和該第二源極/汲極接點的步驟包括：以一電漿蝕刻製程蝕刻該共用源極/汲極接點，以在該共用源極/汲極接點中形成一開口，該開口具有一凹角形輪廓形狀。
TW110123758A 2020-06-30 2021-06-29 半導體裝置及其形成方法 TWI801919B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/917,473 US11545546B2 (en) 2020-06-30 2020-06-30 Semiconductor device and method
US16/917,473 2020-06-30

Publications (2)

Publication Number Publication Date
TW202203373A TW202203373A (zh) 2022-01-16
TWI801919B true TWI801919B (zh) 2023-05-11

Family

ID=77675783

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110123758A TWI801919B (zh) 2020-06-30 2021-06-29 半導體裝置及其形成方法

Country Status (5)

Country Link
US (2) US11545546B2 (zh)
KR (1) KR102487407B1 (zh)
CN (1) CN113410230A (zh)
DE (1) DE102020119171B3 (zh)
TW (1) TWI801919B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515165B2 (en) * 2020-06-11 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202015215A (zh) * 2018-06-27 2020-04-16 台灣積體電路製造股份有限公司 積體電路裝置、類絕緣體上半導體結構以及積體電路裝置製造方法
US20200152760A1 (en) * 2018-06-11 2020-05-14 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
TW202020978A (zh) * 2018-10-31 2020-06-01 台灣積體電路製造股份有限公司 積體電路裝置、半導體裝置、及其形成方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8664731B2 (en) * 2011-02-14 2014-03-04 Kionix, Inc. Strengthened micro-electromechanical system devices and methods of making thereof
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9431296B2 (en) 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9837355B2 (en) * 2016-03-22 2017-12-05 International Business Machines Corporation Method for maximizing air gap in back end of the line interconnect through via landing modification
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR102495093B1 (ko) 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10504990B2 (en) 2017-11-21 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation features and methods of fabricating the same
KR102402763B1 (ko) 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
KR102636464B1 (ko) 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
US10374040B1 (en) * 2018-06-12 2019-08-06 Globalfoundries Inc. Method to form low resistance contact
US10658506B2 (en) * 2018-07-18 2020-05-19 Globalfoundries Inc. Fin cut last method for forming a vertical FinFET device
KR102576212B1 (ko) * 2018-09-21 2023-09-07 삼성전자주식회사 반도체 장치
US11101347B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same
KR102259601B1 (ko) * 2019-04-26 2021-06-02 주식회사 키 파운드리 깊은 트렌치 구조를 갖는 반도체 소자 및 그 제조방법
US10896845B2 (en) * 2019-06-13 2021-01-19 International Business Machines Corporation Airgap vertical transistor without structural collapse

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200152760A1 (en) * 2018-06-11 2020-05-14 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
TW202015215A (zh) * 2018-06-27 2020-04-16 台灣積體電路製造股份有限公司 積體電路裝置、類絕緣體上半導體結構以及積體電路裝置製造方法
TW202020978A (zh) * 2018-10-31 2020-06-01 台灣積體電路製造股份有限公司 積體電路裝置、半導體裝置、及其形成方法

Also Published As

Publication number Publication date
TW202203373A (zh) 2022-01-16
KR102487407B1 (ko) 2023-01-10
US11935920B2 (en) 2024-03-19
US20220359650A1 (en) 2022-11-10
US11545546B2 (en) 2023-01-03
KR20220002028A (ko) 2022-01-06
US20210408231A1 (en) 2021-12-30
DE102020119171B3 (de) 2021-12-02
CN113410230A (zh) 2021-09-17

Similar Documents

Publication Publication Date Title
TWI798709B (zh) 半導體結構及其形成方法
KR102418726B1 (ko) 반도체 디바이스 및 방법
TWI801859B (zh) 半導體裝置及其形成方法
KR102549861B1 (ko) 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법
TWI801919B (zh) 半導體裝置及其形成方法
TW201911376A (zh) 接觸插塞之形成方法
TW202147411A (zh) 半導體元件及其形成方法
KR102473596B1 (ko) 반도체 ＦｉｎＦＥＴ 디바이스 및 방법
KR102425698B1 (ko) 반도체 디바이스 및 방법
KR102224831B1 (ko) 반도체 ＦｉｎＦＥＴ 디바이스 및 방법
US12002719B2 (en) Gapfill structure and manufacturing methods thereof
TWI767569B (zh) 半導體裝置及其形成方法
TWI795774B (zh) 填充結構及其製造方法
TWI758149B (zh) 鰭式場效電晶體裝置及其形成方法
KR20220154598A (ko) 반도체 디바이스 및 제조 방법