KR102425698B1 - 반도체 디바이스 및 방법 - Google Patents

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치엔-유안 첸
루에이-핑 린
첸-밍 리
푸-카이 양
메이-윤 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일 실시예 방법은, 반도체 기판으로부터 연장되는 핀들을 형성하는 단계; 핀들 상에 층간 유전체(ILD) 층을 성막하는 단계; ILD 층 상에 마스킹 층들을 형성하는 단계; 마스킹 층들 상에 커트 마스크를 형성하는 단계 - 커트 마스크는 제1 유전체 재료를 포함하고, 커트 마스크는 마스킹 층들을 노출시키는 제1 개구들을 갖고, 제1 개구들 각각은 제1 유전체 재료에 의해 모든 측면들에서 둘러싸임 -; 커트 마스크 상에 그리고 제1 개구들에 라인 마스크를 형성하는 단계 - 라인 마스크는 슬롯 개구들을 갖고, 슬롯 개구들은 커트 마스크의 부분들 및 마스킹 층들의 부분들을 노출시키고, 슬롯 개구들은 핀들에 수직으로 연장되는 스트립들임 -; 제1 개구들 및 슬롯 개구들에 의해 노출되는 마스킹 층들의 부분들을 에칭함으로써 마스킹 층들을 패터닝하는 단계; 및 패터닝된 마스킹 층들을 에칭 마스크로서 사용하여 ILD 층에서 접촉 개구들을 에칭하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스들은 예를 들어, 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로, 절연 또는 유전체 층들, 전도성 층들, 재료의 반도체 층들을 반도체 기판 위에 순차적으로 성막하고, 리소그래피를 사용하여 다양한 재료 층들을 패터닝하여 그 위에 회로 컴포넌트들 및 요소들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기에서 계속되는 감소들에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도를 계속 개선하며, 이는 더 많은 컴포넌트들이 주어진 영역에 집적되게 한다. 그러나, 최소 피처 크기들이 감소됨에 따라, 처리되어야 하는 추가적인 문제들이 발생한다.
본 개시의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 특징들은 축척대로 도시되지 않음을 주목한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1은 일부 실시예들에 따른, FinFET의 예를 3차원 도면에서 예시한다.
도 2a 내지 도 5b는 일부 실시예들에 따른, FinFET들의 제조에서 중간 스테이지들의 다양한 도면들이다.
도 6a 내지 도 10b는 일부 실시예들에 따른, FinFET들의 제조에서 추가적 중간 스테이지들의 다양한 도면들이다.
도 11a 내지 도 12b는 일부 다른 실시예들에 따른, FinFET들의 제조에서 추가적 중간 스테이지들의 다양한 도면들이다.
도 13a 내지 도 15b는 일부 다른 실시예들에 따른, FinFET들의 제조에서 추가적 중간 스테이지들의 다양한 도면들이다.
하기 개시내용은, 본 발명의 상이한 특징들을 구현하기 위해 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예이며 제한적인 것으로 의도되지 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 위 또는 상의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 접촉되어 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가적인 특징부들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지정하는 것이 아니다.
추가로, 공간적으로 상대적인 용어, 예를 들어, "아래", "하", "하부", "위", "상부" 등은 본원에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명하기 위해 사용된다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 추가로 사용 또는 동작 시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명어도 그에 따라 마찬가지로 해석될 수 있다.
일부 실시예들에 따르면, 층간 유전체(inter-layer dielectric; ILD) 층과 같은 유전체 층에 접촉부들이 형성될 영역들을 정의하기 위해 커트 마스크 및 라인 마스크가 조합되어 사용된다. 라인 마스크는 제1 방향에서 연장되는 슬롯형 개구들을 갖고, 커트 마스크는 슬롯형 개구들과 교차하는, 수직 제2 방향에서 연장되는 유전체 라인들을 갖는다. 슬롯형 개구들은 접촉부들이 형성될 영역들을 정의하고, 유전체 라인들은 접촉부들이 형성되지 않을 영역들을 정의한다. 라인 마스크는, 제1 방향에서 연장되고 접촉부들이 형성되지 않을 추가적인 영역들을 정의하는 트림(trim) 부분들을 더 포함한다. 구체적으로, 그렇지 않으면 더미(dummy) 접촉부들을 포함할 미사용된 영역들은 라인 마스크의 트림 부분들에 의한 접촉부 형성으로부터 배제된다. 더미 접촉부들의 양을 감소시킴으로써, 다른 전도성 피처들 상의 기생 커패시턴스가 회피될 수 있다. FinFET들의 기생 커패시턴스를 감소시키는 것은 일부 애플리케이션들, 예를 들어, 링 발진기들에 대해 특히 유리할 수 있고, 여기서 성능은 최대 1%까지 개선될 수 있다.
도 1은 일부 실시예들에 따른, 단순화된 FinFET(Fin Field-Effect Transistor)들의 예를 3차원 도면에서 예시한다. FinFET들(아래에서 논의됨)의 일부 다른 피처들은 예시의 명확화를 위해 생략된다. 예시된 FinFET들은 예를 들어, 하나의 트랜지스터 또는 다수의 트랜지스터들, 예를 들어, 2개의 트랜지스터들로서 동작하는 방식으로 전기적으로 연결 또는 커플링될 수 있다.
FinFET들은 기판(50)으로부터 연장되는 핀들(52)을 포함한다. 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(56)이 기판(50) 위에 배치되고, 핀들(52)은 이웃 STI 영역들(56) 사이로부터 그 위로 돌출된다. STI 영역들(56)은 기판(50)과는 별개인 것으로 설명/예시되지만, 본 명세서에서 사용되는 바와 같이 용어 "기판"은 단지 반도체 기판 또는 격리 영역들을 포함하는 반도체 기판을 지칭하는 것으로 사용될 수 있다. 추가적으로, 핀들(52)은 기판(50)의 단일의 연속적인 재료인 것으로 예시되지만, 핀들(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 상황에서, 핀들(52)은 이웃 STI 영역들(56) 사이에서 연장되는 부분들을 지칭한다.
게이트 유전체들(82)은 측벽들을 따라 핀들(52)의 최상부 표면들 위에 있고, 게이트 전극들(84)은 게이트 유전체들(82) 위에 있다. 소스/드레인 영역들(70)이 게이트 유전체들(82) 및 게이트 전극들(84)에 대한 핀(52)의 대향 측면들에 배치된다. 게이트 스페이서들(66)이 게이트 유전체들(82) 및 게이트 전극들(84)로부터 소스/드레인 영역들(70)을 분리시킨다. 다수의 트랜지스터들이 형성되는 실시예들에서, 소스/드레인 영역들(70)은 다양한 트랜지스터들 사이에서 공유될 수 있다. 하나의 트랜지스터가 다수의 핀들(52)로부터 형성되는 실시예들에서, 이웃 소스/드레인 영역들(70)은, 예를 들어, 에피택셜 성장에 의해 소스/드레인 영역들(70)을 병합하는 것을 통해 또는 동일한 소스/드레인 접촉부로 소스/드레인 영역들(70)을 커플링하는 것을 통해 전기적으로 연결될 수 있다.
도 1은 몇몇 참조 단면들을 추가로 예시한다. 단면 A-A는 핀(52)의 종축을 따르고, 예를 들어, FinFET의 소스/드레인 영역들(70) 사이에서 전류 흐름 방향이다. 단면 B-B는 단면 A-A에 수직이고 게이트 전극들(84)의 종축을 따른다. 단면 C-C는 단면 A-A에 수직이고 FinFET의 소스/드레인 영역들(70)을 통해 연장된다. 후속 도면들은 명확화를 위해 이러한 참조 단면들을 참조한다.
본 명세서에서 논의되는 일부 실시예들은 게이트-라스트 프로세스(gate-last process)를 사용하여 형성되는 FinFET들의 상황에서 논의된다. 다른 실시예들에서, 게이트-퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예들은 평면형 디바이스들, 예를 들어, 평면형 FET들에서 사용되는 양상들을 고려한다.
도 2a 내지 도 5b는 일부 실시예들에 따른, FinFET들의 제조에서 중간 스테이지들의 단면도들이다. 도 2a, 도 3a, 도 4a 및 도 5a는 다수의 핀들/FinFET들을 제외한, 도 1의 참조 단면 A-A를 따라 예시된 단면도들이다. 도 2b, 도 3b, 도 4b 및 도 5b는 다수의 핀들/FinFET들을 제외한, 도 1의 참조 단면 B-B를 따라 예시된 단면도들이다. 도 2c 및 도 2d는 다수의 핀들/FinFET들을 제외한, 도 1의 참조 단면 C-C를 따라 예시된 단면도들이다.
도 2a 및 도 2b에서, 기판(50)이 제공된다. 기판(50)은 벌크(bulk) 반도체, 반도체-온-절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, 이는 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 웨이퍼, 예를 들어, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 통상적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다른 기판들, 예를 들어, 다중층 또는 그래디언트 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 예를 들어, p-형 디바이스들이 형성될 때, PFSC(p-type fully strained channel) 영역들이 형성되도록, 기판(50)은 약 0% 내지 약 40% 범위의 게르마늄 농도를 갖는 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1 범위일 수 있음)과 같은 스트레인드(strained) 재료일 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터들, 예를 들어, n-형 FinFET들과 같은 n-형 디바이스들을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터들, 예를 들어, p-형 FinFET들과 같은 p-형 디바이스들을 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)과 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조체들 등)이 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
핀들(52)은 기판(50)으로부터 연장되어 형성된다. 핀들(52)은 반도체 스트립들이다. 일부 실시예들에서, 핀들(52)은 기판(50)에서 트렌치들을 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중립 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 형성들 이후, 핀들(52)은 폭(W1)을 갖고, 동일한 영역(50N/50P) 내의 핀들(52)은 피치(P1)만큼 이격된다. 폭(W1)은 약 11 nm 내지 약 14 nm의 범위일 수 있고, 피치(P1)는 약 55 nm 내지 약 60 nm의 범위일 수 있다.
핀들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들은 더블-패터닝 또는 멀티-패터닝 공정들을 포함하는 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수 있다. 일반적으로, 더블-패터닝 또는 멀티-패터닝 공정들은 포토리소그래피 및 자체-정렬 공정들을 조합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 달리 획득가능할 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자체-정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 그 다음, 희생 층이 제거되고, 그 다음, 나머지 스페이서들이 핀들을 패터닝하기 위해 사용될 수 있다.
STI 영역들(56)은 기판(50) 위에서 이웃 핀들(52) 사이에 형성된다. STI 영역들(56)을 형성하기 위한 예로서, 절연 재료가 중간 구조체 위에 형성된다. 절연 재료는 산화물, 예를 들어, 실리콘 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동가능 화학 기상 증착(flowable chemical vapor deposition; FCVD)(예를 들어, 원격 플라즈마 시스템에서 화학 기상 증착(chemical vapor deposition; CVD) 기반 재료 증착 및 이를 산화물과 같은 다른 재료로 변환하기 위한 사후 경화) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 일 실시예에서, 여분의 절연 재료가 핀들(52)을 커버하도록 절연 재료가 형성된다. 일부 실시예들은 다수의 층들을 활용할 수 있다. 예를 들어, 일부 실시예들에서, 기판(50)의 표면 및 핀들(52)을 따라 라이너(미도시)가 먼저 형성될 수 있다. 그 후, 충전 재료, 예를 들어, 앞서 논의된 것들이 라이너 위에 형성될 수 있다. 핀들(52) 위의 여분의 절연 재료를 제거하기 위한 제거 프로세스가 절연 재료에 적용된다. 일부 실시예들에서, 화학 기계적 연마(chemical mechanical polish; CMP), 에치 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는 핀들(52)을 노출시켜, 평탄화 프로세스가 완료된 후 핀들(52) 및 절연 재료의 최상부 표면들이 동일 높이가 되게 한다. 이어서, 절연 재료가 오목화되고, 절연 재료의 나머지 부분들이 STI 영역들(56)을 형성한다. 절연 재료는, 영역(50N) 및 영역(50P)의 핀들(52)의 상부 부분들이 이웃 STI 영역들(56) 사이로부터 돌출되도록 오목화된다. 오목화 이후, 핀들(52)의 노출된 부분들은 STI 영역들(56)의 최상부 표면들 위의 높이(H1)로 연장된다. 높이(H1)는 약 50 nm 내지 약 80 nm 범위와 같이 40 nm 초과일 수 있다. 핀들(52)의 노출된 부분들은 결과적 FinFET들의 채널 영역들이 될 부분을 포함한다.
추가로, STI 영역들(56)의 최상부 표면들은 예시된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들어, 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. STI 영역들(56)의 최상부 표면들은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. STI 영역들(56)은 허용가능한 에칭 프로세스, 예를 들어, 절연 재료의 재료에 대해 선택적인 것을 사용하여 프로세싱될 수 있다(예를 들어, 핀들(52)의 재료보다 빠른 레이트로 절연 재료의 재료를 에칭함). 예를 들어, 희석 불화수소(dHF) 산을 사용하는, 예를 들어, 적절한 에칭 프로세스에 의한 화학적 산화물 제거가 사용될 수 있다.
전술된 프로세스는 핀들(52)이 형성될 수 있는 단지 일례이다. 일부 실시예들에서, 핀들은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 기판(50)의 최상부 표면 위에 유전체 층이 형성될 수 있고, 아래에 놓인 기판(50)을 노출시키기 위해 유전체 층을 통해 트렌치들이 에칭될 수 있다. 동종 에피택셜(homoepitaxial) 구조체들이 트렌치들에서 에피택셜 성장될 수 있고, 유전체 층이 오목화되어, 핀들을 형성하도록 동종 에피택셜 구조체들이 유전체 층으로부터 돌출될 수 있다. 추가적으로, 일부 실시예들에서, 핀들(52)에 대해 이종 에피택셜(heteroepitaxial) 구조체들이 사용될 수 있다. 예를 들어, STI 영역들(56)의 절연 재료가 핀들(52)와 함께 평탄화된 후, 핀들(52)은 오목화될 수 있고, 핀들(52)과 상이한 재료가 오목화된 핀들(52) 위에서 에피택셜 성장될 수 있다. 이러한 실시예들에서, 핀들(52)은 오목화된 재료 뿐만 아니라 오목화된 재료 위에 배치된 에피택셜 성장된 재료를 포함한다. 또한 추가적 실시예에서, 기판(50)의 최상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치들이 에칭될 수 있다. 이어서, 기판(50)과 상이한 재료를 사용하여 이종 에피택셜 구조체들이 트렌치들에서 에피택셜 성장될 수 있고, 유전체 층이 오목화되어, 핀들(52)을 형성하도록 이종 에피택셜 구조체들이 유전체 층으로부터 돌출될 수 있다. 동종 에피택셜 또는 이종 에피택셜 구조체들이 에피택셜 성장되는 일부 실시예들에서, 에피택셜 성장된 재료들은 성장 동안 인시츄(in situ) 도핑될 수 있고, 이는 사전 및 후속 주입들을 제거할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
또한 추가로, 영역(50P)(예를 들어, PMOS 영역)의 재료와 상이한 재료를 영역(50N)(예를 들어, NMOS 영역)에서 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀들(52)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1 범위일 수 있음), 실리콘 탄화물, 순 또는 실질적으로 순 게르마늄, III-V족 화합물 반도체, II-VI 화합물 반도체 등으로부터 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용가능한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만 이에 제한되지 않는다.
추가로, 적절한 웰(well)들(미도시)이 핀들(52) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예들에서, 영역(50N)에 P 웰이 형성될 수 있고, 영역(50P)에 N 웰이 형성될 수 있다. 일부 실시예들에서, 영역(50N) 및 영역(50P) 둘 모두에 P 웰 또는 N 웰이 형성된다.
상이한 웰 유형들을 갖는 실시예들에서, 포토레지스트 또는 다른 마스크들(미도시)을 사용하여 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들이 달성될 수 있다. 예를 들어, 영역(50N)의 핀들(52) 및 STI 영역들(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트가 패터닝되어 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출시킨다. 포토레지스트는 스핀-온 기술을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50P)에서 n-형 불순물 주입이 수행되고, 포토레지스트가 마스크로서 작용하여 n-형 불순물들이 NMOS 영역과 같은 영역(50N)에 주입되는 것을 실질적으로 방지할 수 있다. n-형 불순물들은 약 1017 cm-3 내지 약 1018 cm-3와 같이, 1018 cm-3 이하의 농도로 영역에 주입되는 인, 비소, 안티모니 등일 수 있다. 주입 이후, 예를 들어, 허용가능한 애싱(ashing) 프로세스에 의해 포토레지스트가 제거된다.
영역(50P)의 주입에 후속하여, 포토레지스트가 핀들(52) 및 영역(50P)의 STI 영역들(56) 위에 형성된다. 포토레지스트가 패터닝되어 NMOS 영역과 같은 기판(50)의 영역(50N)을 노출시킨다. 포토레지스트는 스핀-온 기술을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50N)에서 p-형 불순물 주입이 수행될 수 있고, 포토레지스트가 마스크로서 작용하여 p-형 불순물들이 PMOS 영역과 같은 영역(50P)에 주입되는 것을 실질적으로 방지할 수 있다. p-형 불순물들은 약 1017 cm-3 내지 약 1018 cm-3와 같이, 1018 cm-3 이하의 농도로 영역에 주입되는 붕소, BF2, 인듐 등일 수 있다. 주입 이후, 예를 들어, 허용가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입들 이후, 어닐링이 수행되어 주입된 p-형 및/또는 n-형 불순물들을 활성화시킬 수 있다. 일부 실시예들에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인시츄 도핑될 수 있고, 이는 주입들을 제거할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
핀들(52) 위에 더미 게이트 유전체들(60)이 형성되고 더미 게이트 유전체들(60) 위에 더미 게이트들(62)이 형성된다. 더미 게이트 유전체들(60) 및 더미 게이트들(62)은 집합적으로 "더미 게이트 스택들"로 지칭될 수 있고, 각각의 더미 게이트 스택은 더미 게이트 유전체(60) 및 더미 게이트(62)를 포함한다. 더미 게이트 스택들은 핀들(52)의 측벽들을 따라 연장된다. 오직 하나의 더미 게이트 스택이 예시되지만, 다수의 더미 게이트 스택이 동시에 형성되고, 각각의 핀(52)은 그 위에 형성된 다수의 더미 게이트 스택들을 가질 수 있음을 인식해야 한다.
더미 게이트 유전체들(60) 및 더미 게이트들(62)을 형성하는 예로서, 더미 유전체 층이 핀들(52) 상에 형성된다. 더미 유전체 층은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용가능한 기술들에 따라 성막 또는 열 성장될 수 있다. 더미 게이트 층이 더미 유전체 층 위에 형성되고, 마스크 층이 더미 게이트 층 위에 형성된다. 더미 게이트 층은 더미 유전체 층 위에 성막되고, 이어서 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크 층은 더미 게이트 층 위에 성막될 수 있다. 더미 게이트 층은 전도성 또는 비-전도성 재료일 수 있고, 비정질 실리콘, 다결정-실리콘(polysilicon), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물들, 금속 실리사이드들, 금속 산화물들 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층은 물리 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 증착 또는 전도성 재료들을 성막하기 위해 본 기술분야에서 공지되고 사용되는 다른 기술들에 의해 성막될 수 있다. 더미 게이트 층은 격리 영역들의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료들로 제조될 수 있다. 마스크 층은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이러한 예에서, 단일 더미 게이트 층 및 단일 마스크 층이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층은 오직 예시의 목적으로 핀들(52)만을 커버하는 것으로 도시되는 것에 유의한다. 일부 실시예들에서, 더미 유전체 층은, 더미 유전체 층이 STI 영역들(56)을 커버하여 더미 게이트 층과 STI 영역들(56) 사이에서 연장되도록 성막될 수 있다. 이어서, 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 마스크 층이 패터닝되어 마스크들(64)을 형성한다. 이어서, 허용가능한 에칭 기술에 의해 마스크들(64)의 패턴이 더미 게이트 층에 전사되어, 더미 게이트들(62)을 형성한다. 마스크들(64)의 패턴이 더미 유전체 층에 추가로 전사되어, 더미 게이트 유전체들(60)을 형성한다. 더미 게이트들(62)은 핀들(52)의 각각의 채널 영역들을 커버한다. 마스크들(64)의 패턴은 더미 게이트들(62) 각각을 인접 더미 게이트들로부터 물리적으로 분리시키기 위해 사용될 수 있다. 더미 게이트들(62)은 또한 각각의 핀들(52)의 길이방향에 실질적으로 수직인 길이방향을 가질 수 있다.
게이트 스페이서들(66)이 더미 게이트들(62), 마스크들(64) 및/또는 핀들(52)의 노출된 표면들 상에 형성된다. 게이트 스페이서들(66)은 절연 재료를 등각 성막하고 절연 재료를 실질적으로 에칭함으로써 형성될 수 있다. 게이트 스페이서들(66)의 절연 재료는 실리콘 질화물, 실리콘 탄소 질화물, 이들의 조합 등일 수 있다. 일부 실시예들(미도시)에서, 게이트 스페이서들(66)은 다중층 절연 재료로부터 형성되고 다수의 층들을 포함한다. 예를 들어, 게이트 스페이서들(66)은 다수의 층들 또는 실리콘 질화물을 포함할 수 있거나 또는 실리콘 질화물의 2개의 층들 사이에 배치된 실리콘 산화물의 층을 포함할 수 있다. 게이트 스페이서들(66)의 에칭은 이방성일 수 있다. 에칭 이후, 게이트 스페이서들(66)은 직선 측벽들 또는 곡선 측벽들을 가질 수 있다.
게이트 스페이서들(66)의 형성 이전에 또는 그 동안에, 약하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들(명시적으로 예시되지 않음)에 대한 주입들이 수행될 수 있다. 논의된 주입들과 유사한 상이한 디바이스 유형들을 갖는 실시예들에서, 포토레지스트와 같은 마스크는 영역(50P)을 노출시키면서 영역(50N) 위에 형성될 수 있고, 적절한 유형의(예를 들어, p-형) 불순물들이 영역(50P)의 노출된 핀들(52)에 주입될 수 있다. 이어서, 마스크가 제거될 수 있다. 후속적으로, 포토레지스트와 같은 마스크는 영역(50N)을 노출시키면서 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물들(예를 들어, n-형)이 영역(50N)의 노출된 핀들(52)에 주입될 수 있다. 이어서, 마스크가 제거될 수 있다. n-형 불순물들은 이전에 논의된 임의의 n-형 불순물일 수 있고, p-형 불순물들은 이전에 논의된 임의의 p-형 불순물들일 수 있다. 약하게 도핑된 소스/드레인 영역들은 약 1015 cm-3 내지 약 1016 cm-3의 불순물들의 농도를 가질 수 있다. 주입된 불순물들을 활성화시키기 위해 어닐링이 사용될 수 있다.
이어서, 에피택셜 소스/드레인 영역들(70)이 핀들(52)에 형성된다. 에피택셜 소스/드레인 영역들(70)이 핀들(52)에 형성되어, 에피택셜 소스/드레인 영역들(70)의 각각의 이웃 쌍들 사이에 더미 게이트들(62)이 배치된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(70)은 STI 영역들(56)의 최상부 표면들 아래의 핀들(52)의 부분들로 연장될 수 있다. 일부 실시예들에서, 게이트 스페이서들(66)은 적절한 측방향 거리에 의해 더미 게이트들(62)로부터 에피택셜 소스/드레인 영역들(70)을 분리시키기 위해 사용되어, 에피택셜 소스/드레인 영역들(70)은 결과적 FinFET들의 후속적으로 형성된 게이트들을 단락시키지 않는다. 에피택셜 소스/드레인 영역들(70)은 핀들(52)의 각각의 채널 영역들(58)에 응력을 가하여 성능을 개선할 수 있다.
에피택셜 소스/드레인 영역들(70)을 형성하기 위해 사용된 에피택셜 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들(70)의 상부 표면들은 핀들(52)의 측벽들을 넘어 측방향 외향으로 확장되는 면(facet)들을 갖는다. 일부 실시예들에서, 이러한 면들은 동일한 FinFET의 인접 에피택셜 소스/드레인 영역들(70)이 도 2c에 예시된 바와 같이 병합되게 한다. 예를 들어, 병합된 에피택셜 소스/드레인 영역들(70)은 다수의 핀들, 예를 들어, 핀 그룹(52G)으로부터 하나의 트랜지스터가 형성될 때 형성될 수 있다. 다른 실시예들에서, 인접 소스/드레인 영역들(70)은 도 2d에 예시된 바와 같이 에피택셜 프로세스가 완료된 후 이격되어 유지된다. 예를 들어, 병합되지 않은 에피택셜 소스/드레인 영역들(70)은 단일 핀(52S)으로부터 하나의 트랜지스터가 형성될 때 형성될 수 있다. 도 2c 및 도 2d에 예시된 실시예들에서, 게이트 스페이서들(66)이 형성되어 STI 영역들(56) 위에서 연장되는 핀들(52)의 측벽들의 일부를 커버하여, 에피택셜 성장을 차단한다. 일부 다른 실시예들에서, 게이트 스페이서들(66)을 형성하기 위해 사용되는 스페이서 에칭은 스페이서 재료를 제거하도록 조정되어, 에피택셜 성장된 영역이 STI 영역(56)의 표면까지 연장하도록 허용할 수 있다.
도 3a 및 도 3b에서, 제1 ILD 층(74)이 중간 구조체 위에 성막된다. 제1 ILD 층(74)은 유전체 재료로 형성될 수 있고, CVD, 플라즈마-강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 재료들은 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(Undoped Silicate Glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, 접촉 에칭 정지 층(CESL)(72)이 제1 ILD 층(74)와 에피택셜 소스/드레인 영역들(70), 마스크들(64) 및 게이트 스페이서들(66) 사이에 배치된다. CESL(72)은 제1 ILD 층(74)의 재료와는 상이한 에칭 레이트를 갖는 유전체 재료, 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다.
도 4a 및 도 4b에서, 평탄화 프로세스, 예를 들어, CMP가 수행되어, 제1 ILD 층(74)의 최상부 표면을 더미 게이트들(62) 또는 마스크들(64)의 최상부 표면들과 동일 높이가 되게 할 수 있다. 평탄화 프로세스는 또한 더미 게이트들(62) 상의 마스크들(64) 및 마스크들(64)의 측벽들을 따른 게이트 스페이서들(66)의 부분들을 제거할 수 있다. 평탄화 프로세스 이후, 더미 게이트들(62), 게이트 스페이서들(66) 및 제1 ILD 층(74)의 최상부 표면들은 동일 높이이다. 따라서, 더미 게이트들(62)의 최상부 표면들은 제1 ILD 층(74)을 통해 노출된다. 일부 실시예들에서, 마스크들(64)은 유지될 수 있고, 이러한 경우 평탄화 프로세스는 제1 ILD 층(74)의 최상부 표면을 마스크들(64)의 최상부 표면의 최상부 표면들과 동일 높이가 되게 한다.
도 5a 및 도 5b에서, 더미 게이트들(62)이 제거되고 금속 게이트들(80)로 대체된다. 금속 게이트들(80)은 게이트 유전체들(82) 및 게이트 전극들(84)을 포함한다. 금속 게이트들(80)을 형성하기 위한 예로서, 더미 게이트들(62) 및 존재하는 경우 마스크들(64)이 하나 이상의 에칭 단계(들)에서 제거되어 오목부들이 형성된다. 오목부들의 더미 게이트 유전체들(60)의 부분들은 또한 제거될 수 있다. 일부 실시예들에서, 오직 더미 게이트들(62)만이 제거되고, 더미 게이트 유전체들(60)은 유지되고 오목부들에 의해 노출된다. 일부 실시예들에서, 더미 게이트 유전체들(60)은 다이의 제1 영역(예를 들어, 코어 로직 영역)의 오목부들로부터 제거되고 다이의 제2 영역(예를 들어, 입력/출력 영역)의 오목부들에서는 유지된다. 일부 실시예들에서, 더미 게이트들(62)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD 층(74) 또는 게이트 스페이서들(66)을 에칭함이 없이 더미 게이트들(62)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 오목부들은 핀들(52)을 노출시킨다. 구체적으로, 채널 영역들(58)은 오목부들에 의해 노출된다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역들(70)의 이웃 쌍들 사이에 배치된다. 제거 동안, 더미 게이트 유전체들(60)은 더미 게이트들(62)이 에칭될 때 에칭 정지 층들로서 사용될 수 있다. 이어서, 더미 게이트 유전체들(60)은 더미 게이트들(62)의 제거 이후 선택적으로 제거될 수 있다. 제거 이후, 게이트 유전체들(82)은 오목부들에서, 예를 들어, 핀들(52)의 최상부 표면들 및 측벽들 상에 그리고 게이트 스페이서들(66)의 측벽들 상에 등각 성막된다. 게이트 유전체들(82)은 또한 제1 ILD 층(74)의 최상부 표면 상에 형성될 수 있다. 일부 실시예들에 따르면, 게이트 유전체들(82)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다중층들을 포함한다. 일부 실시예들에서, 게이트 유전체들(82)은 고-k 유전체 재료를 포함하고, 이러한 실시예들에서, 게이트 유전체들(82)은 약 7.0 초과의 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트 및 이들의 조합들을 포함할 수 있다. 게이트 유전체들(82)의 형성 방법들은 분자 빔 증착(Molecular-Beam Deposition; MBD), 원자 층 증착(atomic layer deposition; ALD), PECVD 등을 포함할 수 있다. 더미 게이트 유전체들(60)의 부분들이 오목부들 내에 유지되는 실시예들에서, 게이트 유전체들(82)은 더미 게이트 유전체들(60)(예를 들어, SiO2)의 재료를 포함한다. 게이트 전극들(84)은 각각 게이트 유전체들(82) 위에 성막되고, 오목부들의 나머지 부분들을 충전한다. 게이트 전극들(84)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합들, 또는 이들의 다중 층들과 같은 금속-함유 재료를 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(84)이 예시되지만, 각각의 게이트 전극(84)은 임의의 수의 라이너 층들, 임의의 수의 일함수 튜닝 층들 및 충전 재료를 포함할 수 있다. 게이트 전극들(84)의 충전 이후, 평탄화 프로세스, 예를 들어, CMP가 수행되어 게이트 유전체들(82)의 과도 부분들 및 게이트 전극들(84)의 재료를 제거할 수 있고, 이러한 과도 부분들은 제1 ILD 층(74)의 최상부 표면 위에 있다. 따라서 게이트 전극들(84) 및 게이트 유전체들(82)의 재료의 나머지 부분들은 결과적 FinFET들의 대체 게이트들을 형성한다. 금속 게이트들(80)은 또한 "게이트 스택들" 또는 "대체 게이트 스택들"로 지칭될 수 있다. 금속 게이트들(80)은 핀들(52)의 채널 영역(58)의 측벽들을 따라 연장될 수 있다.
영역(50N) 및 영역(50P)에서 게이트 유전체들(82)의 형성은 동시에 발생할 수 있어서 각각의 영역의 게이트 유전체들(82)은 동일한 재료들로부터 형성되고, 게이트 전극들(84)의 형성은 동시에 발생할 수 있어서 각각의 영역의 게이트 전극들(84)은 동일한 재료들로부터 형성된다. 일부 실시예들에서, 각각의 영역의 게이트 유전체들(82)은 별개의 프로세스들에 의해 형성될 수 있어서, 게이트 유전체들(82)은 상이한 재료들일 수 있고 그리고/또는 각각의 영역의 게이트 전극들(84)은 별개의 프로세스들에 의해 형성될 수 있어서, 게이트 전극들(84)은 상이한 재료들일 수 있다. 다양한 마스킹 단계들은 별개의 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 사용될 수 있다.
도 6a 내지 도 10b는 일부 실시예들에 따른, FinFET들의 제조에서 추가적 중간 스테이지들의 다양한 도면들이다. 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 도 1의 참조 단면 A-A를 따라 예시된 단면도들이다. 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 하향식 도면들이다.
도 6a 내지 도 10b는 에피택셜 소스/드레인 영역들(70)이 금속 게이트들(80) 전부에 인접하게 형성되지는 않는 실시예를 도시한다. 금속 게이트들(80) 중 일부는 하나의 에피택셜 소스/드레인 영역들(70)에 인접할 수 있거나 인접하지 않을 수 있다. 예를 들어, 도 6a는 에피택셜 소스/드레인 영역들(70)의 쌍들에 인접하고 각각의 채널 영역들(58) 위에 있는 금속 게이트들(80A)을 예시하고, 오직 하나의 에피택셜 소스/드레인 영역(70)에만 인접하고 각각의 채널 영역들 위에 형성되지 않는 금속 게이트들(80B)을 또한 예시한다.
추가로, 도 6a 내지 도 10b는 다수의 핀들, 예를 들어, 핀 그룹(52G)(도 2c 참조)으로부터 트랜지스터가 형성되는 실시예를 도시한다. 따라서, 에피택셜 소스/드레인 영역들(70)에 대한 접촉부들(아래에서 추가로 논의됨)은 각각의 핀 그룹들(52G) 위에서 연장될 것이다. 아래에서 논의되는 것들과 유사한 기술들은 단일 핀(52S)으로부터 트랜지스터가 형성되는 실시예들에 대해 사용될 수 있음을 인식해야 한다(도 2d 참조).
도 6a에서, 하나 이상의 마스킹 층(들)(90)은 금속 게이트들(80) 및 제1 ILD 층(74) 위에 형성된다. 도 6b는 하향식 도면이고, 여기서 도 6a는 도 6b의 참조 단면 A-A를 따라 예시되지만 일부 특징부들은 예시의 명확화를 위해 생략된다. 도시된 실시예에서, 마스킹 층(들)(90)은 하부 마스킹 층(90A) 및 하부 마스킹 층(90A) 상의 상부 마스킹 층(90B)을 포함하는 다중층 구조체가다. 일부 실시예들에서, 단일 마스킹 층(90)이 사용된다. 이어서, 커트 마스크(92)가 마스킹 층(들)(90) 위에 형성된다. 커트 마스크(92)는, 마스킹 층(들)(90)이 다중층을 포함하는 실시예들에서 상부 마스킹 층(90B)과 같은 마스킹 층(들)(90)을 노출시키는 커트 개구들(94)을 갖는다.
하부 마스킹 층(90A)은 금속 게이트들(80) 및 제1 ILD 위에 형성된다. 하부 마스킹 층(90A)은, 금속(예를 들어, 티타늄 질화물, 티타늄, 탄탈륨 질화물, 탄탈륨, 금속-도핑된 탄화물(예를 들어, 텅스텐 탄화물) 등) 및/또는 준금속(예를 들어, 실리콘 질화물, 붕소 질화물, 실리콘 탄화물 등)을 포함하는 재료로 형성될 수 있다. 일부 실시예들에서, 하부 마스킹 층(90A)의 재료 조성은 다른 층들, 예를 들어, 제1 ILD 층(74) 및/또는 후속적으로 형성되는 층들, 예를 들어, 상부 마스킹 층(90B)에 대한 높은 에칭 선택도를 제공하도록 결정된다(아래에서 더 상세히 설명됨). 하부 마스킹 층(90A)은 화학 기상 증착(CVD), ALD 등과 같은 프로세스에 의해 형성될 수 있다. 다른 프로세스들 및 재료들이 사용될 수 있다. 일부 실시예들에서, 하부 마스킹 층(90A)은 약 15 nm 내지 약 20 nm 범위의 두께를 갖지만, 다른 실시예들에서 하부 마스킹 층(90A)은 다른 두께를 가질 수 있다. 후속 프로세싱 단계들에서, 본 명세서에 설명된 패터닝 기술들을 사용하여 하부 마스킹 층(90A)에 패턴이 형성된다. 이어서, 하부 마스킹 층(90A)은 제1 ILD 층(74)을 에칭하기 위한 에칭 마스크로서 사용되고, 여기서 하부 마스킹 층(90A)의 패턴은 제1 ILD 층(74)에 전사된다.
상부 마스킹 층(90B)은 하부 마스킹 층(90A) 상에 형성된다. 후속 프로세싱 단계들에서, 본 명세서에 설명된 패터닝 기술들을 사용하여 상부 마스킹 층(90B)에 패턴이 형성된다. 이어서, 패터닝된 상부 마스킹 층(90B)은 하부 마스킹 층(90A)을 패터닝하기 위한 에칭 마스크로서 사용된다. 상부 마스킹 층(90B)은 BPTEOS(borophosphosilicate tetraethylorthosilicate) 또는 도핑되지 않은 TEOS(tetraethylorthosilicate) 산화물과 같은 실리콘 산화물로부터 형성될 수 있고, CVD, ALD, 플라즈마-강화 원자 층 증착(plasma-enhanced atomic layer deposition; PEALD), 스핀-온 코팅 등에 의해 형성될 수 있다. 상부 마스킹 층(90B)은 예를 들어, 약 100 ℃ 미만의 낮은 온도에서 성막되는 저온(Low-Temperature; LT) 산화물 층을 포함할 수 있다. 일부 실시예들에서, 상부 마스킹 층(90B)의 재료 조성은 하부 마스킹 층(90A)과 같은 다른 층들에 대해 높은 에칭 선택도를 제공하도록 결정될 수 있다. 상부 마스킹 층(90B)은 1개 초과의 층을 포함할 수 있고 1개 초과의 재료로 형성될 수 있다. 일부 실시예들에서, 상부 마스킹 층(90B)은 약 38 nm 내지 약 40 nm 범위의 두께를 갖지만, 다른 실시예들에서 상부 마스킹 층(90B)은 다른 두께를 가질 수 있다. 후속 프로세싱 단계들에서, 본 명세서에 설명된 패터닝 기술들을 사용하여 상부 마스킹 층(90B)에 패턴이 형성된다.
커트 마스크(92)는 커트 개구들(94)을 패터닝하기 위해 사용될 에칭 프로세스에 비해, 마스킹 층(들)(90)에 대한 높은 에칭 선택도를 갖는 유전체 재료로 형성된다. 예를 들어, 커트 마스크(92)는 무기 재료, 예를 들어, 질화물(예를 들어, 실리콘 질화물), 산질화물(예를 들어, 실리콘 산질화물), 산화물(예를 들어, 실리콘 산화물) 등을 포함할 수 있고, CVD, ALD, 스핀-온 코팅 등과 같은 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 커트 마스크(92)는 실리콘 질화물로 형성된다. 커트 마스크(92)를 형성하는 예로서, 유전체 재료의 층은 약 30 nm 내지 약 35 nm 범위의 두께로 성막될 수 있다. 이어서, 유전체 재료의 층은 마스킹 층(들)(90)을 노출시키는 커트 개구(94)로 패터닝될 수 있다. 커트 개구들(94)은 허용가능한 포토리소그래피 및 에칭 프로세스들에 의해 패터닝될 수 있다. 예를 들어, 커트 개구들(94)을 패터닝하기 위한 에칭 마스크로서 포토레지스트를 사용하는 이방성 습식 에칭이 수행될 수 있다.
커트 마스크(92)는 커트 부분들(92C) 및 트림 부분들(92T)을 갖는다. 커트 부분들(92C)은 스트립들이고 상면도에서 실질적으로 균일한 폭들을 가질 수 있다. 또한, 커트 부분들(92C)은 금속 게이트들(80)에 수직으로 이어지고 그와 중첩하지만, 핀들(52)과는 평행하게 이어지고 그와 중첩하지 않는다. 각각의 커트 부분(92C)은 하나 이상의 핀들(52) 사이에 배치되는 피처들 바로 위와 같이 하나 이상의 핀들(52) 사이에 측방향으로 배치된다. 각각의 커트 부분(92C)은 각각의 핀 그룹들(52G)(또는 각각의 핀들(52S), 도 2d 참조) 사이에 측방향으로 배치된다. 즉, 핀 그룹(52G)(또는 핀(52S), 도 2d 참조)은 커트 부분들(92C)의 이웃 쌍 사이에 측방향으로 배치된다. 아래에 추가로 논의되는 바와 같이, 커트 부분들(92C)은 후속적으로 형성되는 접촉부들 사이에 커트들이 위치되는 곳을 정의한다. 트림 부분들(92T)은 커트 부분들(92C)에 수직이어서, 예를 들어, 트림 부분들(92T)은 핀들(52)에 수직으로 이어지고 그와 중첩하지만, 금속 게이트들(80)과는 평행하게 이어지고 그와 중첩하지 않는다. 각각의 트림 부분(92T)은 2개의 금속 게이트들(80) 사이에 배치되는 피처들 바로 위와 같이 2개의 금속 게이트들(80) 사이에 측방향으로 배치된다. 각각의 트림 부분(92T)은 핀 그룹(52G)(또는 각각의 핀(52S), 도 2d 참조) 위에서 연장되고, 각각의 핀 그룹(52G)(또는 각각의 핀(52S), 도 2d 참조)을 따라 연장되는 커트 부분들(92C)을 연결한다. 아래에 추가로 논의되는 바와 같이, 트림 부분들(92T)은 접촉부들이 후속적으로 형성되지 않을 곳을 정의한다.
도 6a에 도시된 바와 같이, 핀들(52)의 일부 미사용된 영역들(52U)(또한 더미 영역들로 지칭됨)은 에피택셜 소스/드레인 영역들(70)을 포함하지 않고, 핀들(52)의 일부 영역들은 채널 영역들(58)을 포함하지 않는다. 핀들(52)의 미사용된 영역들(52U)은 금속 게이트들(80B) 사이, 예를 들어, 에피택셜 소스/드레인 영역들(70)의 각각의 이웃 쌍들 사이에 배치되지 않은 금속 게이트들(80) 사이에 배치될 수 있다. CESL(72)은 핀들(52)의 미사용된 영역들(52U)의 최상부 표면들에 직접 접촉하고 이를 따라 연장된다. 구체적으로, 게이트 스페이서들(66)의 쌍들은 핀들(52)의 미사용된 영역들(52U)을 노출시키고, CESL(72)은 게이트 스페이서들(66)의 측벽들을 따라 게이트 스페이서들(66)의 쌍 사이에서 핀들(52)의 부분들 위에서 연속적으로 연장된다. 일부 실시예들에 따르면, 트림 부분들(92T)은 핀들(52) 각각의 미사용된 영역들(52U) 위에 형성된다. 앞서 언급된 바와 같이, 트림 부분들(92T)은 접촉부들이 후속적으로 형성되지 않을 곳을 정의한다. 핀들(52)의 미사용된 영역들(52U)에 어떠한 에피택셜 소스/드레인 영역들(70)도 존재하지 않기 때문에, 핀들(52)의 미사용된 영역들(52U)에 형성되는 임의의 접촉부들은 전기적으로 격리되고 미사용으로 유지될 것인데, 예를 들어, 더미 접촉부들일 것이다. 이러한 더미 접촉부들은 인접 금속 게이트들(80) 상에 기생 커패시턴스를 유도할 것이다. 핀들(52)의 미사용된 영역들(52U) 위에 트림 부분들(92T)을 형성함으로써, 핀들(52)의 미사용된 영역들(52U)에 대한 바람직하지 않은 더미 접촉부들의 형성이 회피될 수 있다. 구체적으로, 금속 게이트들(80B) 사이에서 핀들(52)의 미사용된 영역들(52U) 위에 있는 모든 유전체 피처들(예를 들어, 게이트 스페이서들(66), CESL(72) 및 제1 ILD 층(74))에는 전도성 피처들이 없다.
도 6b에 도시된 바와 같이, 커트 개구들(94)은 커트 부분들(92C) 및 트림 부분들(92T)에 의해 정의된다. 일부 커트 개구들(94)은 2개의 커트 부분들(92C) 및 2개의 트림 부분들(92T)에 의해 정의된다. 구체적으로, 커트 개구들(94R) 중 적어도 일부는 하향식 뷰에서 규칙적 형상들, 예를 들어, 사변형 형상들을 가질 수 있고, 커트 개구들(94R)은 커트 마스크(92)의 유전체 재료의 4개의 직선 세그먼트들에 의해 정의된다. 반대로, 다른 커트 개구들(94N)은 하향식 뷰에서 불규칙적 형상들을 갖고, 커트 마스크(92)의 유전체 재료의 4개 초과의 직선 세그먼트들에 의해 정의된다. 예를 들어, 커트 개구들(94N)은 2개 초과의 커트 부분들(92C) 및 2개 초과의 트림 부분들(92T)에 의해 정의될 수 있다.
커트 개구들(94)은 커트 부분들(92C) 및 트림 부분들(92T)의 위치들 및 길이들에 따라 다양한 형상들 및 크기들을 가질 수 있다. 그러나, 커트 개구들(94R)의 최소 치수들은 후속적으로 형성되는 접촉부들을 패터닝하기 위해 사용될 포토리소그래피 프로세스의 제한들에 기초하여 그리고 핀들(52)의 폭(W1) 및 피치(P1)에 기초하여 제한될 수 있다(도 2b 참조). 추가로, 인접 트림 부분들(92T)은 서로 가깝게 형성될 수 있다. 상기 예를 계속하면, 커트 부분들(92C) 사이의 거리는 약 30 nm 내지 약 42 nm 범위일 수 있는 최소 거리(D1)로 제한될 수 있고, 트림 부분들(92T) 사이의 최소 거리는 또한 약 50 nm 내지 약 100 nm 범위일 수 있는 최소 거리(D2)로 제한될 수 있다. 이러한 실시예에서, 거리(D2)는 거리(D1) 미만일 수 있다. 추가로, 트림 부분들(92T)은 핀들(52)의 종축들과 평행한 방향을 따라 측정되는 폭(W2)으로 형성된다. 폭(W2)은 약 30 nm 내지 약 40 nm 범위일 수 있다. 개구들(94R)의 치수들을 제한하는 것은, 특히 다수의 마스크들(예를 들어, 커트 마스크(92) 및 라인 마스크(96))이 제1 ILD 층(74)을 패터닝하기 위해 사용될 때 제1 ILD 층(74)이 언더-에칭 없이 패터닝되도록 허용한다.
도 7a에서, 라인 마스크(96)가 커트 마스크(92) 상에 그리고 커트 개구들(94)에 의해 노출된 마스크 층(들)(90)의 부분들 상에 형성된다. 도 7b는 하향식 도면이고, 여기서 도 7a는 도 7b의 참조 단면 A-A를 따라 예시되지만 일부 특징부들은 예시의 명확화를 위해 생략된다. 라인 마스크(96)는 아래에 놓인 커트 마스크(92) 및 마스킹 층(들)(90)을 노출시키는 슬롯 개구들(98)을 갖는다. 라인 마스크(96)의 슬롯 개구들(98)은, 접촉부들이 제1 ILD 층(74)에 형성되고 결과적 FinFET들의 에피택셜 소스/드레인 영역들(70)에 커플링될 영역들을 정의한다. 아래에 추가로 논의되는 바와 같이, 커트 마스크(92)의 커트 개구들(94)은, 제1 ILD 층(74)에 후속적으로 형성되는 접촉부들 사이에 커트들이 위치되는 곳을 정의한다. 라인 마스크(96)의 일부 부분들은 개구들(94R)에 형성된다(도 6b 참조).
라인 마스크(96)는 단일 층 포토레지스트, 이중 층 포토레지스트, 삼중 층 포토레지스트 등과 같은 포토레지스트로 형성될 수 있다. 일부 실시예들에서, 라인 마스크(96)는 바닥 층(예를 들어, 바닥 반사 방지 코팅(anti-reflective coating; BARC) 층), 중간 층(예를 들어, 질화물, 산화물, 산질화물 등), 및 최상부 층(예를 들어, 포토레지스트)을 포함하는 삼중 층 마스크이다. 사용되는 마스크의 유형(예를 들어, 단일 층 마스크, 이중 층 마스크, 삼중 층 마스크 등)은 라인 마스크(96)를 패터닝하기 위해 사용되는 포토리소그래피 프로세스에 의존할 수 있다. 예를 들어, 극자외선(EUV) 리소그래피 프로세스들에서, 라인 마스크(96)는 단일 층 마스크 또는 이중 층 마스크일 수 있다. 라인 마스크(96)는 슬롯 개구들(98)을 형성하기 위해 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 슬롯 개구들(98)은 스트립들이고 상면도에서 실질적으로 균일한 폭들을 가질 수 있다. 또한, 슬롯 개구들(98)은 핀들(52)에 수직으로 이어지고 그와 중첩하지만, 금속 게이트들(80)과는 평행하게 이어지고 그와 중첩하지 않는다. 슬롯 개구들(98)은 또한 제1 ILD 층(74) 및 커트 마스크(92)와 중첩한다. 슬롯 개구들(98)과 커트 마스크(92) 사이의 중첩 영역들은 제1 ILD 층(74)에 후속적으로 형성되는 접촉부들 사이에 위치될 커트들에 대응한다.
슬롯 개구들(98)은 핀들(52)의 종축들과 평행한 방향을 따라 측정되는 폭(W3)으로 형성된다. 폭(W3)은 약 13 nm 내지 약 15 nm 범위일 수 있다. 특히, 슬롯 개구들(98)의 폭(W3)은 커트 마스크(92)의 트림 부분들(92T)의 폭(W2) 미만이다(도 6b 참조). 폭(W3)을 폭(W2) 미만으로 제한함으로써, 핀들(52)의 미사용된 영역들(52U)은 후속 패터닝 동안 완전히 보호되어 유지될 수 있어서, 핀들(52)의 미사용된 영역들(52U)에 대한 바람직하지 않은 더미 접촉부들의 형성이 회피될 수 있다.
도 8a에서, 마스킹 층(들)(90)은 조합된 에칭 마스크로서 라인 마스크(96) 및 커트 마스크(92)(도 7a 참조)를 사용하여 에칭되어, 마스킹 층(들)(90)을 통해 슬롯 개구들(98)을 연장시킨다. 도 8b는 하향식 도면이고, 여기서 도 8a는 도 8b의 참조 단면 A-A를 따라 예시되지만 일부 특징부들은 예시의 명확화를 위해 생략된다. 에칭 동안, 커트 마스크(92)는, 슬롯 개구들(98)이 커트 마스크(92) 바로 아래에 놓인 마스킹 층(들)(90)의 부분들로 연장되는 것을 방지하기 위한 에칭 정지 층으로 작용한다. 즉, 라인 마스크(96) 및 커트 마스크(92)에 의해 커버되지 않는(따라서 슬롯 개구들(98) 및 커트 개구들(94)에 의해 노출되는) 제1 ILD 층(74)의 부분들은 에칭된다. 에칭은 이방성이어서, 슬롯 개구들(98)은 마스킹 층(들)(90)을 통해 연장되고 라인 마스크(96)에서처럼 마스킹 층(들)(90)에서 대략 동일한 크기들을 가질 수 있다. 에칭은 마스킹 층(들)(90)을 공격하지만 커트 마스크(92)를 공격하지 않는 하나 이상의 에칭 프로세스(들)를 포함할 수 있다. 예를 들어, 마스킹 층(들)(90)이 다중층을 포함할 때, 상부 마스킹 층(90B)을 패터닝하기 위해 제1 에칭 프로세스가 수행될 수 있고, 하부 마스킹 층(90A)을 패터닝하기 위해 제2 에칭 프로세스가 수행될 수 있다.
제1 에칭 프로세스는 하부 마스킹 층(90A) 및 커트 마스크(92)에 비해 상부 마스킹 층(90B)의 높은 에칭 선택도를 갖는 건식 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, 건식 에칭 프로세스는 약 150 와트 내지 약 1500 와트 범위의 전력으로 생성되는 유도적으로 커플링된 플라즈마를 포함할 수 있고, 약 3 mTorr 내지 약 80 mTorr 범위의 압력으로 수행될 수 있다. 일부 실시예들에서, 건식 에칭 프로세스는 CF4, CH2F2, CHF3 또는 다른 유형의 프로세스 가스와 같은 불소-계 에천트 가스를 사용할 수 있다. 다른 실시예들에서 다른 에칭 기술들이 사용될 수 있다. 상부 마스킹 층(90B)의 에칭 동안, 라인 마스크(96)는 적어도 부분적으로 소비될 수 있다. 상부 마스킹 층(90B)을 에칭하는 동안 라인 마스크(96)가 완전히 소비되지는 않는 실시예들에서, 적절한 제거 프로세스(예를 들어, 애싱 또는 스트리핑(stripping) 프로세스)가 수행되어 라인 마스크(96)의 나머지 잔여물을 제거할 수 있다.
제2 에칭 프로세스는 상부 마스킹 층(90B), 제1 ILD 층(74) 및 커트 마스크(92)에 비해 하부 마스킹 층(90A)의 높은 에칭 선택도를 갖는 습식 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, 습식 에칭 프로세스는 희석 불산(희석 HF), 탈 이온수(DIW), SC-1(예를 들어, DIW, 암모니아수 및 수성 H2O2의 조합) 등과 같은 에천트를 사용할 수 있고, 약 50 ℃ 내지 약 70 ℃ 범위의 온도에서 수행될 수 있다. 다른 실시예들에서 다른 에칭 기술들이 사용될 수 있다. 제2 에칭 프로세스 이후, 제1 ILD 층(74)의 부분들은 노출된다. 이어서, 커트 마스크(92)의 임의의 나머지 부분들은 예를 들어, 습식 세정 프로세스에 의해 제거될 수 있다.
2개의 마스크들(예를 들어, 라인 마스크(96) 및 커트 마스크(92))을 사용하여 마스킹 층(들)(90)의 슬롯 개구들(98)을 패터닝하는 것은 마스킹 층(들)(90)에서 패턴의 균일성이 유지되도록 허용한다. 구체적으로, 슬롯 개구들(98)을 갖는 라인 마스크(96)를 형성하는 것은 슬롯 개구들(98) 사이의 균일한 거리가 유지되도록 허용하고, 커트 부분들(92C)을 갖는 커트 마스크(92)를 형성하는 것은 커트들 사이의 균일한 거리가 유지되도록 허용한다.
이어서 제1 ILD 층(74)은 에칭 마스크로서 패터닝된 마스킹 층(들)(90)을 사용하여 에칭되어, 제1 ILD 층(74) 및 CESL(72)을 통해 슬롯 개구들(98)을 확장시킨다. 슬롯 개구들(98)은 허용가능한 에칭 기술들을 사용하여 확장될 수 있다. 예를 들어, 슬롯 개구들(98)은 제1 에칭 프로세스를 사용하여 제1 ILD 층(74)을 통해 확장될 수 있고, 이어서 CESL(72)은 제2 에칭 프로세스를 사용하여 개방될 수 있다. 마스킹 층(들)(90)은 에칭 동안 소비될 수 있거나 또는 에칭 이후 제거될 수 있다. 제거는 예를 들어, 습식 세정 프로세스, CMP 프로세스 등에 의할 수 있다.
슬롯 개구들(98)은 에피택셜 소스/드레인 영역들(70) 및 STS 영역들(56)의 부분들을 노출시킨다. 앞서 언급된 바와 같이, 커트 마스크(92)의 트림 부분들(92T)(도 6b 참조)은 슬롯 개구들(98)이 형성되지 않을 곳을 정의하며, 트림 부분들(92T)은 핀들(52)의 미사용된 영역들(52U) 위에 형성된다. 그 결과, 슬롯 개구들(98) 각각은 적어도 하나의 에피택셜 소스/드레인 영역(70)을 노출시킨다. 즉, 도 8b에 도시된 바와 같이, 슬롯 개구들(98) 중 어느 것도 핀들(52)의 미사용된 영역들(52U)을 노출시키지 않는다. 추가로, 슬롯 개구들(98S)의 서브세트는 다수의 에피택셜 소스/드레인 영역들(70)을 노출시키고, 노출된 에피택셜 소스/드레인 영역들(70)에 대해 공유된 접촉부들이 형성될 영역들을 정의한다. 유리하게, 핀들(52)의 미사용된 영역들(52U)에 대한 슬롯 개구들(98)의 형성을 회피함으로써, 바람직하지 않은 더미 접촉부들의 형성이 회피될 수 있다.
도 9a에서, 하부 소스/드레인 접촉부들(100)은 슬롯 개구들(98)에 형성된다(도 8a 및 도 8b 참조). 도 9b는 하향식 도면이고, 여기서 도 9a는 도 9b의 참조 단면 A-A를 따라 예시되지만 일부 특징부들은 예시의 명확화를 위해 생략된다. 슬롯 개구들(98)에 라이너, 예를 들어, 확산 장벽 층, 접착 층 등 및 전도성 재료가 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 들일 수 있다. 제1 ILD 층(74)의 표면으로부터 과도한 재료를 제거하기 위해 평탄화 프로세스, 예를 들어, CMP가 수행될 수 있다. 나머지 라이너 및 전도성 재료가 슬롯 개구들(98)에 하부 소스/드레인 접촉부들(100)을 형성한다. 에피택셜 소스/드레인 영역들(70)과 하부 소스/드레인 접촉부들(100) 사이의 계면에 실리사이드를 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 하부 소스/드레인 접촉부들(100)은 물리적으로 및 전기적으로 에피택셜 소스/드레인 영역들(70)에 커플링된다.
앞서 언급된 바와 같이, 커트 마스크(92)의 트림 부분들(92T)(도 6b 참조)은 접촉부들이 형성되지 않을 곳을 정의하며, 트림 부분들(92T)은 핀들(52)의 미사용된 영역들(52U) 위에 형성된다. 그 결과, 하부 소스/드레인 접촉부들(100) 각각은 적어도 하나의 에피택셜 소스/드레인 영역(70)에 커플링된다. 즉, 하부 소스/드레인 접촉부들(100) 중 어느 것도 핀들(52)의 미사용된 영역들(52U)에 커플링되지 않는다. 오히려, 핀들(52)의 미사용된 영역들(52U) 전부는 CESL(72)에 의해 접촉된다(도 9a 참조). 추가로, 하부 소스/드레인 접촉부들(100S)의 서브세트가 슬롯 개구들(98S)에 형성되고 따라서 다수의 에피택셜 소스/드레인 영역들(70)에 커플링된다. 하부 소스/드레인 접촉부들(100S)은 공유된 접촉부들이고, 이들은 메모리들, 예를 들어, 정적 랜덤 액세스 메모리(SRAM) 셀들과 같은 일부 타입들의 디바이스들에 형성될 수 있다.
앞서 언급된 바와 같이, 라인 마스크(96)(도 7a 및 도 7b 참조)의 슬롯 개구들(98)은 하부 소스/드레인 접촉부들(100)이 형성될 곳을 정의한다. 또한 앞서 언급된 바와 같이, 슬롯 개구들(98)은 스트립들이다. 그 결과, 하부 소스/드레인 접촉부들(100)은 또한 스트립들이고 각각의 핀 그룹들(52G)(또는 각각의 핀들(52S), 도 2d 참조)에 걸쳐 연장된다. 구체적으로, 하부 소스/드레인 접촉부들(100)은 이들의 종축들을 따라 길이들(L1)을 갖고 이들의 횡축들을 따라 폭들(W4)을 갖는다. 길이들(L1)은 폭들(W4)보다 크고, 하부 소스/드레인 접촉부들(100)의 종축들은 핀들(52)의 종축들에 수직이다(도 9b 참조). 하부 소스/드레인 접촉부들(100) 및 핀들(52)의 종축들은 기판(50)의 주 표면에 평행하다. 슬롯형 마스크를 갖는 하부 소스/드레인 접촉부들(100)을 형성하는 것은 하부 소스/드레인 접촉부들(100)이 작은 치수들로 형성되도록 허용한다. 예를 들어, 길이들(L1)은 약 30 nm 내지 약 40 nm의 범위일 수 있고, 폭들(W4)은 약 15 nm 내지 약 18 nm의 범위일 수 있다.
도 10a에서, 제2 ILD 층(110)은 제1 ILD 층(74) 및 하부 소스/드레인 접촉부들(100) 위에 성막된다. 도 10b는 하향식 도면이고, 여기서 도 10a는 도 10b의 참조 단면 A-A를 따라 예시되지만 일부 특징부들은 예시의 명확화를 위해 생략된다. 일부 실시예들에서, 제2 ILD 층(110)은 유동가능한 CVD 방법에 의해 형성된 유동가능한 막이다. 일부 실시예들에서, 제2 ILD 층(110)은 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 일부 실시예들에 따르면, 제2 ILD 층(110)의 형성 전에, 금속 게이트들(80)이 오목화되어, 금속 게이트들(80) 바로 위에 그리고 게이트 스페이서들(66)의 대향 부분들 사이에 오목부가 형성될 수 있다. 유전체 재료, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 층들을 포함하는 게이트 마스크(미도시)가 오목부에 충전되고, 평탄화 프로세스가 후속되어 제1 ILD 층(74) 위에 연장되는 유전체 재료의 과도한 부분들을 제거한다.
이어서, 게이트 접촉부들(114) 및 상부 소스/드레인 접촉부들(116)이 제2 ILD 층(110)을 통해 형성된다. 게이트 접촉부들(114) 및 상부 소스/드레인 접촉부들(116)에 대한 개구들이 제2 ILD 층(110)을 통해 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 개구들에 라이너, 예를 들어, 확산 장벽 층, 접착 층 등 및 전도성 재료가 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 들일 수 있다. 제2 ILD 층(110)의 표면으로부터 과도한 재료를 제거하기 위해 평탄화 프로세스, 예를 들어, CMP가 수행될 수 있다. 나머지 라이너 및 전도성 재료가 개구들에 상부 소스/드레인 접촉부들(116) 및 게이트 접촉부들(114)을 형성한다. 상부 소스/드레인 접촉부들(116)은 물리적으로 및 전기적으로 하부 소스/드레인 접촉부들(100)에 커플링되고, 게이트 접촉부들(114)은 물리적으로 및 전기적으로 금속 게이트들(80)에 커플링된다. 게이트 접촉부들(114)은 존재하는 경우 게이트 마스크를 통해 관통할 수 있다. 상부 소스/드레인 접촉부들(116) 및 게이트 접촉부들(114)은 상이한 프로세스들에서 형성될 수 있거나 동일한 프로세스에서 형성될 수 있다. 상부 소스/드레인 접촉부들(116) 및 게이트 접촉부들(114) 각각은 상이한 단면들에 형성될 수 있고, 이는 접촉부들의 단락을 회피할 수 있다.
실시예들은 이점들을 달성할 수 있다. 트림 부분들(92T)을 갖는 커트 마스크(92)를 형성하는 것은 핀들(52)의 미사용된 영역들(52U)이 하부 소스/드레인 접촉부들(100)의 형성 동안 보호되도록 허용한다. 구체적으로, 커트 마스크(92)의 트림 부분들(92T)은 제1 ILD 층(74)을 패터닝하기 위한 프로세스 동안 에칭 정지 층으로서 작용한다. 트림 부분들(92T)이 없으면, 더미 접촉부들은 핀들(52)의 미사용된 영역들(52U)에 형성될 것이다. 이러한 더미 접촉부들은 최종 디바이스에서 전기적으로 격리되고 미사용될 것이지만, 이러한 더미 접촉부들은 인접 금속 게이트들(80) 상에 기생 커패시턴스를 유도할 것이다. 더미 접촉부들의 형성을 완전히 회피함으로써, 이러한 기생 커패시턴스는 회피되거나 적어도 감소될 수 있다. 따라서, 결과적 FinFET들의 성능은 특히 링 발진기들과 같은 일부 애플리케이션들에서 개선될 수 있고, 여기서 성능은 최대 1%까지 개선될 수 있다.
도 11a 내지 도 12b는 일부 실시예들에 따른, FinFET들의 제조에서 추가적 중간 스테이지들의 다양한 도면들이다. 도 11a 및 도 11b는 도 6a 및 도 6b에 도시된 것과 같은 유사한 프로세싱 단계에서의 구조체를 도시한다. 이러한 실시예에서, 핀 그룹(52G)(또는 핀(52S), 도 2d 참조)은 2개의 트림 부분들(92T) 대신 단일 트림 부분(92T)에 의해 교차된다. 따라서, 트림 부분(92T)의 어느 한 측에 정의된 커트 개구들(94)은 불규칙한 커트 개구들(94N)이다. 도 12a 및 도 12b는 도 10a 및 도 10b에 도시된 것과 같은 유사한 프로세싱에서의 구조체를 도시한다. 핀들(52)의 미사용된 영역들(52U)은 모든 측면들 상에서 하부 소스/드레인 접촉부들(100)이 경계를 이룰 수 있다.
도 13a 내지 도 15b는 일부 실시예들에 따른, FinFET들의 제조에서 추가적 중간 스테이지들의 다양한 도면들이다. 도 13a 및 도 13b는 도 6a 및 도 6b에 도시된 것과 같은 유사한 프로세싱에서의 구조체를 도시한다. 이러한 실시예에서, 핀 그룹(52G)(또는 핀(52S), 도 2d 참조)은 2개의 트림 부분(92T)에 의해 교차되고, 트림 부분들(92T) 사이의 거리(D2)는 더 커서, 개구들(94R)은 아래에 놓인 에피택셜 소스/드레인 영역(70)에 대한 하부 소스/드레인 접촉부(100)의 형성을 수용할 만큼 충분히 클 수 있다. 이러한 실시예에서, 거리(D2)는 거리(D1)보다 클 수 있다. 구체적으로, 트림 부분들(92T)은, 개구들(94R)이 단일 에피택셜 소스/드레인 영역(70)에 대한 단일 하부 소스/드레인 접촉부(100)의 형성을 수용할 만큼 충분히 크도록 충분히 가까울 수 있다. 도 14a 및 도 14b는 도 7a 및 도 7b에 도시된 것과 같은 유사한 프로세싱에서의 구조체를 도시한다. 이러한 실시예에서, 개구들(94R)의 중심들은 대응하는 슬롯 개구(98R)의 중심들과 정렬될 수 있다. 도 15a 및 도 15b는 도 10a 및 도 10b에 도시된 것과 같은 유사한 프로세싱에서의 구조체를 도시한다. 도시된 바와 같이, 하나의 하부 소스/드레인 접촉부(100R)는 개구(94R)에 의해 정의된 영역에 형성된다. 구체적으로, 하부 소스/드레인 접촉부(100R) 및 그 대응하는 에피택셜 소스/드레인 영역(70)은 핀들(52)의 미사용된 영역들(52U)의 이웃 쌍들 사이에 측방향으로 배치된다.
일 실시예에서, 방법은, 반도체 기판으로부터 연장되는 제1 핀을 형성하는 단계; 제1 핀에서 소스/드레인 영역을 성장시키는 단계; 제1 핀 위에 금속 게이트를 형성하는 단계 - 금속 게이트는 소스/드레인 영역과 제1 핀의 제1 더미 영역 사이에 배치됨 -; 소스/드레인 영역과 제1 더미 영역 위에 층간 유전체(ILD) 층을 성막하는 단계; ILD 층 위에 커트 마스크를 형성하는 단계 - 커트 마스크는 제1 커트 부분, 제2 커트 부분 및 제1 트림 부분을 갖고, 제1 커트 부분 및 제2 커트 부분 각각은 제1 핀의 종축을 따라 연장되고, 제1 핀은 제1 커트 부분과 제2 커트 부분 사이에서 측방향으로 배치되고, 제1 트림 부분은 제1 커트 부분을 제2 커트 부분에 연결하고, 제1 트림 부분은 제1 더미 영역 위에 배치됨 -; 커트 마스크를 에칭 마스크로서 사용하여 ILD 층에 접촉 개구를 패터닝하는 단계 - ILD 층의 제1 트림 부분 아래의 부분들은 패터닝 이후 상기 제1 더미 영역 위에 남아 있음 -; 및 접촉 개구에 소스/드레인 접촉부를 형성하는 단계를 포함하고, 소스/드레인 접촉부는 소스/드레인 영역에 커플링된다.
일부 실시예들에서, 방법은, 반도체 기판으로부터 연장되는 제2 핀을 형성하는 단계 - 제2 핀은 커트 마스크의 제1 커트 부분과 제2 커트 부분 사이에 측방향으로 배치됨 -; 제2 핀에서 소스/드레인 영역을 성장시키는 단계; 및 제2 핀 위에 금속 게이트를 형성하는 단계를 더 포함하고, 금속 게이트는 소스/드레인 영역과 제2 핀의 제2 더미 영역 사이에 배치되고, 커트 마스크의 제1 트림 부분은 제2 더미 영역 위에 배치된다. 일부 실시예들에서, 방법은, 소스/드레인 영역 및 제1 더미 영역 위에 접촉 에칭 정지 층(CESL)을 형성하는 단계 - ILD 층은 CESL 위에 성막됨 -; 및 CESL을 통해 접촉 개구를 에칭하는 단계를 더 포함하고, CESL은 접촉 개구를 에칭한 후 제1 더미 영역에 물리적으로 접촉하고 제1 더미 영역에 걸쳐 연장된다. 방법의 일부 실시예들에서, 커트 마스크를 에칭 마스크로서 사용하여 ILD 층에 접촉 개구를 패터닝하는 단계는, 커트 마스크 위에 라인 마스크를 형성하는 단계 - 라인 마스크는 제1 슬롯 개구를 포함하고, 제1 슬롯 개구는 소스/드레인 영역 위에 배치되고, 제1 슬롯 개구는 커트 마스크의 제1 커트 부분 및 제2 커트 부분을 노출시킴 -; 및 제1 슬롯 개구에 의해 노출되고 커트 마스크의 제1 커트 부분 및 제2 커트 부분에 의해 커버되지 않은 ILD 층의 부분들에서 접촉 개구를 에칭하는 단계를 포함한다. 방법의 일부 실시예들에서, 라인 마스크는 제2 슬롯 개구를 포함하고, 제2 슬롯 개구는 제1 더미 영역 위에 배치되고, 제2 슬롯 개구는 커트 마스크의 제1 트림 부분을 노출시키고, 제2 슬롯 개구에 의해 노출되고 커트 마스크의 제1 트림 부분에 의해 커버되지 않은 ILD 층의 부분들을 에칭하는 단계를 더 포함한다. 방법의 일부 실시예들에서, 커트 마스크의 제1 트림 부분은 제1 폭을 갖고, 제2 슬롯 개구는 제2 폭을 갖고, 제1 폭은 제2 폭보다 크다. 방법의 일부 실시예들에서, 커트 마스크는 제2 트림 부분을 갖고, 제2 트림 부분은 제1 커트 부분을 제2 커트 부분에 연결하고, 제2 트림 부분은 제1 핀의 제2 더미 영역 위에 배치되고, ILD 층의 제2 트림 부분 아래의 부분들은 패터닝 이후 제2 더미 영역 위에 남아 있다. 방법의 일부 실시예들에서, 제1 커트 부분은 제2 커트 부분으로부터 제1 거리만큼 이격되고, 제1 트림 부분은 제2 트림 부분으로부터 제2 거리만큼 이격되고, 제2 거리는 제1 거리보다 크다. 방법의 일부 실시예들에서, 제1 거리는 30 nm 내지 42 nm의 범위 내에 있고, 제2 거리는 50 nm 내지 100 nm의 범위 내에 있다.
일 실시예에서, 방법은, 반도체 기판으로부터 연장되는 핀들을 형성하는 단계; 핀들 상에 층간 유전체(ILD) 층을 성막하는 단계; ILD 층 상에 마스킹 층들을 형성하는 단계; 마스킹 층들 상에 커트 마스크를 형성하는 단계 - 커트 마스크는 제1 유전체 재료를 포함하고, 커트 마스크는 마스킹 층들을 노출시키는 제1 개구들을 갖고, 제1 개구들 각각은 제1 유전체 재료에 의해 모든 측면들에서 둘러싸임 -; 커트 마스크 상에 그리고 제1 개구들에 라인 마스크를 형성하는 단계 - 라인 마스크는 슬롯 개구들을 갖고, 슬롯 개구들은 커트 마스크의 부분들 및 마스킹 층들의 부분들을 노출시키고, 슬롯 개구들은 핀들에 수직으로 연장되는 스트립들임 -; 제1 개구들 및 슬롯 개구들에 의해 노출되는 마스킹 층들의 부분들을 에칭함으로써 마스킹 층들을 패터닝하는 단계; 및 패터닝된 마스킹 층들을 에칭 마스크로서 사용하여 ILD 층에서 접촉 개구들을 에칭하는 단계를 포함한다.
방법의 일부 실시예들에서, 제1 유전체 재료는 실리콘 질화물이고, 마스킹 층들은 티타늄 질화물 층 및 실리콘 산화물 층을 포함하고, 티타늄 질화물 층은 ILD 층과 실리콘 산화물 층 사이에 배치된다. 방법의 일부 실시예들에서, 마스킹 층들을 패터닝하는 단계는, 실리콘 산화물 층을 건식 에칭 프로세스로 에칭하는 단계 - 건식 에칭 프로세스는 커트 마스크보다 큰 레이트로 실리콘 산화물 층을 에칭함 -; 및 티타늄 질화물 층을 습식 에칭 프로세스로 에칭하는 단계를 포함하고, 습식 에칭 프로세스는 커트 마스크보다 큰 레이트로 티타늄 질화물 층을 에칭한다. 방법의 일부 실시예들에서, 건식 에칭 프로세스는 CF4, CH2F2, 또는 CHF3을 포함하는 에천트로 수행된다. 방법의 일부 실시예들에서, 습식 에칭 프로세스는 희석 불산, 탈 이온수, 또는 탈 이온수, 암모니아수 및 수성 H2O2의 조합을 포함하는 에천트를 사용하여 수행된다. 방법의 일부 실시예들에서, 제1 개구들 중 하나는 제1 중심을 갖고, 슬롯 개구들 중 하나는 제2 중심을 갖고, 제1 중심은 제2 중심과 정렬된다. 방법의 일부 실시예들에서, 제1 개구들의 제1 서브세트는 제1 유전체 재료의 직선 세그먼트들에 의해 4개의 측면들에서 둘러싸인다. 방법의 일부 실시예들에서, 제1 개구들의 제2 서브세트는 제1 유전체 재료의 직선 세그먼트들에 의해 4개 초과의 측면들에서 둘러싸인다.
일 실시예에서, 구조체는, 주 표면을 갖는 반도체 기판; 반도체 기판으로부터 연장되는 제1 핀 - 제1 핀은 제1 방향을 따라 제1 종축을 갖고, 제1 방향은 반도체 기판의 주 표면에 평행함 -; 제1 핀 내의 소스/드레인 영역; 제1 핀 위의 제1 금속 게이트 - 제1 금속 게이트는 소스/드레인 영역과 제1 핀의 더미 영역 사이에 배치됨 -; 제1 핀 위의 제2 금속 게이트 - 더미 영역은 제2 금속 게이트와 제1 금속 게이트 사이에 배치됨 -; 소스/드레인 영역 및 더미 영역 위의 접촉 에칭 정지 층(CESL) - CESL은 더미 영역에 물리적으로 접촉하고 더미 영역을 따라 연속적으로 연장됨 -; CESL 위의 제1 층간 유전체(ILD) 층; 및 제1 ILD 층 및 CESL을 통해 연장되는 제1 소스/드레인 접촉부를 포함하고, 제1 소스/드레인 접촉부는 소스/드레인 영역에 물리적으로 접촉하고, 제1 소스/드레인 접촉부는 폭 및 길이를 갖고, 길이는 폭보다 크고, 길이는 제2 방향을 따라 측정되고, 제2 방향은 반도체 기판의 주 표면에 평행하고, 제2 방향은 제1 방향에 수직이다.
일부 실시예들에서, 구조체는, 제1 ILD 층 및 제1 소스/드레인 접촉부 위의 제2 ILD 층; 및 제2 ILD 층을 통해 연장되는 제2 소스/드레인 접촉부를 더 포함하고, 제2 소스/드레인 접촉부는 제1 소스/드레인 접촉부에 물리적으로 접촉한다. 일부 실시예들에서, 구조체는, 제1 금속 게이트에 인접한 제1 게이트 스페이서; 및 제2 금속 게이트에 인접한 제2 게이트 스페이서를 더 포함하고, CESL의 부분들에 어떠한 전도성 피처들도 배치되지 않고 제1 ILD 층은 제1 핀 위에 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 배치된다.
전술된 내용은 당업자들이 본 개시의 양상을 더 양호하게 이해할 수 있도록 몇몇 실시예의 특징을 개략한다. 당업자들은 본원에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자들은 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는 것, 및 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.
실시예
1. 방법으로서,
반도체 기판으로부터 연장되는 제1 핀(fin)을 형성하는 단계;
상기 제1 핀에서 소스/드레인 영역을 성장시키는 단계;
상기 제1 핀 위에 금속 게이트를 형성하는 단계 - 상기 금속 게이트는 상기 소스/드레인 영역과 상기 제1 핀의 제1 더미(dummy) 영역 사이에 배치됨 -;
상기 소스/드레인 영역과 상기 제1 더미 영역 위에 층간 유전체(inter-layer dielectric; ILD) 층을 성막하는 단계;
상기 ILD 층 위에 커트 마스크를 형성하는 단계 - 상기 커트 마스크는 제1 커트 부분, 제2 커트 부분 및 제1 트림(trim) 부분을 갖고, 상기 제1 커트 부분 및 상기 제2 커트 부분 각각은 상기 제1 핀의 종축을 따라 연장되고, 상기 제1 핀은 상기 제1 커트 부분과 상기 제2 커트 부분 사이에서 측방향으로 배치되고, 상기 제1 트림 부분은 상기 제1 커트 부분을 상기 제2 커트 부분에 연결하고, 상기 제1 트림 부분은 상기 제1 더미 영역 위에 배치됨 -;
상기 커트 마스크를 에칭 마스크로서 사용하여 상기 ILD 층에 접촉 개구를 패터닝하는 단계 - 상기 ILD 층의 상기 제1 트림 부분 아래의 부분들은 상기 패터닝 이후 상기 제1 더미 영역 위에 남아 있음 -; 및
상기 접촉 개구에 소스/드레인 접촉부를 형성하는 단계 - 상기 소스/드레인 접촉부는 상기 소스/드레인 영역에 커플링됨 -
를 포함하는, 방법.
2. 제1항에 있어서,
상기 반도체 기판으로부터 연장되는 제2 핀을 형성하는 단계 - 상기 제2 핀은 상기 커트 마스크의 상기 제1 커트 부분과 상기 제2 커트 부분 사이에 측방향으로 배치됨 -;
상기 제2 핀에서 상기 소스/드레인 영역을 성장시키는 단계; 및
상기 제2 핀 위에 상기 금속 게이트를 형성하는 단계 - 상기 금속 게이트는 상기 소스/드레인 영역과 상기 제2 핀의 제2 더미 영역 사이에 배치되고, 상기 커트 마스크의 상기 제1 트림 부분은 상기 제2 더미 영역 위에 배치됨 -
를 더 포함하는, 방법.
3. 제1항에 있어서,
상기 소스/드레인 영역 및 상기 제1 더미 영역 위에 접촉 에칭 정지 층(contact etch stop layer; CESL)을 형성하는 단계 - 상기 ILD 층은 상기 CESL 위에 성막됨 -; 및
상기 CESL을 통해 상기 접촉 개구를 에칭하는 단계 - 상기 CESL은 상기 접촉 개구를 에칭한 후 상기 제1 더미 영역에 물리적으로 접촉하고 상기 제1 더미 영역에 걸쳐 연장됨 -
를 더 포함하는, 방법.
4. 제1항에 있어서,
상기 커트 마스크를 상기 에칭 마스크로서 사용하여 상기 ILD 층에 상기 접촉 개구를 패터닝하는 단계는,
상기 커트 마스크 위에 라인 마스크를 형성하는 단계 - 상기 라인 마스크는 제1 슬롯 개구를 포함하고, 상기 제1 슬롯 개구는 상기 소스/드레인 영역 위에 배치되고, 상기 제1 슬롯 개구는 상기 커트 마스크의 상기 제1 커트 부분 및 상기 제2 커트 부분을 노출시킴 -; 및
상기 제1 슬롯 개구에 의해 노출되고 상기 커트 마스크의 상기 제1 커트 부분 및 상기 제2 커트 부분에 의해 커버되지 않은 상기 ILD 층의 부분들에서 상기 접촉 개구를 에칭하는 단계를 포함하는 것인, 방법.
5. 제4항에 있어서,
상기 라인 마스크는 제2 슬롯 개구를 포함하고, 상기 제2 슬롯 개구는 상기 제1 더미 영역 위에 배치되고, 상기 제2 슬롯 개구는 상기 커트 마스크의 상기 제1 트림 부분을 노출시키고, 상기 방법은,
상기 제2 슬롯 개구에 의해 노출되고 상기 커트 마스크의 상기 제1 트림 부분에 의해 커버되지 않은 상기 ILD 층의 부분들을 에칭하는 단계
를 더 포함하는, 방법.
6. 제5항에 있어서,
상기 커트 마스크의 상기 제1 트림 부분은 제1 폭을 갖고, 상기 제2 슬롯 개구는 제2 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 큰 것인, 방법.
7. 제1항에 있어서,
상기 커트 마스크는 제2 트림 부분을 갖고, 상기 제2 트림 부분은 상기 제1 커트 부분을 상기 제2 커트 부분에 연결하고, 상기 제2 트림 부분은 상기 제1 핀의 제2 더미 영역 위에 배치되고, 상기 ILD 층의 상기 제2 트림 부분 아래의 부분들은 상기 패터닝 이후 상기 제2 더미 영역 위에 남아 있는 것인, 방법.
8. 제7항에 있어서,
상기 제1 커트 부분은 상기 제2 커트 부분으로부터 제1 거리만큼 이격되고, 상기 제1 트림 부분은 상기 제2 트림 부분으로부터 제2 거리만큼 이격되고, 상기 제2 거리는 상기 제1 거리보다 큰 것인, 방법.
9. 제8항에 있어서,
상기 제1 거리는 30 nm 내지 42 nm의 범위 내에 있고, 상기 제2 거리는 50 nm 내지 100 nm의 범위 내에 있은 것인, 방법.
10. 방법으로서,
반도체 기판으로부터 연장되는 핀들을 형성하는 단계;
상기 핀들 상에 층간 유전체(inter-layer dielectric; ILD) 층을 성막하는 단계;
상기 ILD 층 상에 마스킹 층들을 형성하는 단계;
상기 마스킹 층들 상에 커트 마스크를 형성하는 단계 - 상기 커트 마스크는 제1 유전체 재료를 포함하고, 상기 커트 마스크는 상기 마스킹 층들을 노출시키는 제1 개구들을 갖고, 상기 제1 개구들 각각은 상기 제1 유전체 재료에 의해 모든 측면들에서 둘러싸임 -;
상기 커트 마스크 상에 그리고 상기 제1 개구들에 라인 마스크를 형성하는 단계 - 상기 라인 마스크는 슬롯 개구들을 갖고, 상기 슬롯 개구들은 상기 커트 마스크의 부분들 및 상기 마스킹 층들의 부분들을 노출시키고, 상기 슬롯 개구들은 상기 핀들에 수직으로 연장되는 스트립(strip)들임 -;
상기 제1 개구들 및 상기 슬롯 개구들에 의해 노출되는 상기 마스킹 층들의 부분들을 에칭함으로써 상기 마스킹 층들을 패터닝하는 단계; 및
상기 패터닝된 마스킹 층들을 에칭 마스크로서 사용하여 상기 ILD 층에서 접촉 개구들을 에칭하는 단계
를 포함하는, 방법.
11. 제10항에 있어서,
상기 제1 유전체 재료는 실리콘 질화물이고, 상기 마스킹 층들은 티타늄 질화물 층 및 실리콘 산화물 층을 포함하고, 상기 티타늄 질화물 층은 상기 ILD 층과 상기 실리콘 산화물 층 사이에 배치되는 것인, 방법.
12. 제11항에 있어서,
상기 마스킹 층들을 패터닝하는 단계는,
상기 실리콘 산화물 층을 건식 에칭 프로세스로 에칭하는 단계 - 상기 건식 에칭 프로세스는 상기 커트 마스크보다 큰 레이트로 상기 실리콘 산화물 층을 에칭함 -; 및
상기 티타늄 질화물 층을 습식 에칭 프로세스로 에칭하는 단계 - 상기 습식 에칭 프로세스는 상기 커트 마스크보다 큰 레이트로 상기 티타늄 질화물 층을 에칭함 - 를 포함하는 것인, 방법.
13. 제12항에 있어서,
상기 건식 에칭 프로세스는 CF4, CH2F2, 또는 CHF3을 포함하는 에천트로 수행되는 것인, 방법.
14. 제12항에 있어서,
상기 습식 에칭 프로세스는 희석 불산, 탈 이온수, 또는 탈 이온수, 암모니아수 및 수성 H2O2의 조합을 포함하는 에천트를 사용하여 수행되는 것인, 방법.
15. 제10항에 있어서,
상기 제1 개구들 중 하나는 제1 중심을 갖고, 상기 슬롯 개구들 중 하나는 제2 중심을 갖고, 상기 제1 중심은 상기 제2 중심과 정렬되는 것인, 방법.
16. 제10항에 있어서,
상기 제1 개구들의 제1 서브세트는 상기 제1 유전체 재료의 직선 세그먼트들에 의해 4개의 측면들에서 둘러싸이는 것인, 방법.
17. 제16항에 있어서,
상기 제1 개구들의 제2 서브세트는 상기 제1 유전체 재료의 직선 세그먼트들에 의해 4개 초과의 측면들에서 둘러싸이는 것인, 방법.
18. 구조체로서,
주 표면을 갖는 반도체 기판;
상기 반도체 기판으로부터 연장되는 제1 핀 - 상기 제1 핀은 제1 방향을 따라 제1 종축을 갖고, 상기 제1 방향은 상기 반도체 기판의 상기 주 표면에 평행함 -;
상기 제1 핀 내의 소스/드레인 영역;
상기 제1 핀 위의 제1 금속 게이트 - 상기 제1 금속 게이트는 상기 소스/드레인 영역과 상기 제1 핀의 더미 영역 사이에 배치됨 -;
상기 제1 핀 위의 제2 금속 게이트 - 상기 더미 영역은 상기 제2 금속 게이트와 상기 제1 금속 게이트 사이에 배치됨 -;
상기 소스/드레인 영역 및 상기 더미 영역 위의 접촉 에칭 정지 층(contact etch stop layer; CESL) - 상기 CESL은 상기 더미 영역에 물리적으로 접촉하고 상기 더미 영역을 따라 연속적으로 연장됨 -;
상기 CESL 위의 제1 층간 유전체(inter-layer dielectric; ILD) 층; 및
상기 제1 ILD 층 및 상기 CESL을 통해 연장되는 제1 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 상기 소스/드레인 영역에 물리적으로 접촉하고, 상기 제1 소스/드레인 접촉부는 폭 및 길이를 갖고, 상기 길이는 상기 폭보다 크고, 상기 길이는 제2 방향을 따라 측정되고, 상기 제2 방향은 상기 반도체 기판의 상기 주 표면에 평행하고, 상기 제2 방향은 상기 제1 방향에 수직임 -
를 포함하는, 구조체.
19. 제18항에 있어서,
상기 제1 ILD 층 및 상기 제1 소스/드레인 접촉부 위의 제2 ILD 층; 및
상기 제2 ILD 층을 통해 연장되는 제2 소스/드레인 접촉부 - 상기 제2 소스/드레인 접촉부는 상기 제1 소스/드레인 접촉부에 물리적으로 접촉함 -
를 더 포함하는, 구조체.
20. 제18항에 있어서,
상기 제1 금속 게이트에 인접한 제1 게이트 스페이서; 및
상기 제2 금속 게이트에 인접한 제2 게이트 스페이서 - 상기 CESL의 부분들에 어떠한 전도성 피처들도 배치되지 않고 상기 제1 ILD 층은 상기 제1 핀 위에 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 배치됨 -
를 더 포함하는, 구조체.

Claims (10)

  1. 방법으로서,
    반도체 기판으로부터 연장되는 제1 핀(fin)을 형성하는 단계;
    상기 제1 핀에서 소스/드레인 영역을 성장시키는 단계;
    상기 제1 핀 위에 금속 게이트를 형성하는 단계 - 상기 금속 게이트는 상기 소스/드레인 영역과 상기 제1 핀의 제1 더미(dummy) 영역 사이에 배치됨 -;
    상기 소스/드레인 영역과 상기 제1 더미 영역 위에 층간 유전체(inter-layer dielectric; ILD) 층을 성막하는 단계;
    상기 ILD 층 위에 커트 마스크를 형성하는 단계 - 상기 커트 마스크는 제1 커트 부분, 제2 커트 부분 및 제1 트림(trim) 부분을 갖고, 상기 제1 커트 부분 및 상기 제2 커트 부분 각각은 상기 제1 핀의 종축을 따라 연장되고, 상기 제1 핀은 상기 제1 커트 부분과 상기 제2 커트 부분 사이에서 측방향으로 배치되고, 상기 제1 트림 부분은 상기 제1 커트 부분을 상기 제2 커트 부분에 연결하고, 상기 제1 트림 부분은 상기 제1 더미 영역 위에 배치됨 -;
    상기 커트 마스크를 에칭 마스크로서 사용하여 상기 ILD 층에 접촉 개구를 패터닝하는 단계 - 상기 ILD 층의 상기 제1 트림 부분 아래의 부분들은 상기 패터닝 이후 상기 제1 더미 영역 위에 남아 있음 -; 및
    상기 접촉 개구에 소스/드레인 접촉부를 형성하는 단계 - 상기 소스/드레인 접촉부는 상기 소스/드레인 영역에 커플링됨 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 반도체 기판으로부터 연장되는 제2 핀을 형성하는 단계 - 상기 제2 핀은 상기 커트 마스크의 상기 제1 커트 부분과 상기 제2 커트 부분 사이에 측방향으로 배치됨 -;
    상기 제2 핀에서 상기 소스/드레인 영역을 성장시키는 단계; 및
    상기 제2 핀 위에 상기 금속 게이트를 형성하는 단계 - 상기 금속 게이트는 상기 소스/드레인 영역과 상기 제2 핀의 제2 더미 영역 사이에 배치되고, 상기 커트 마스크의 상기 제1 트림 부분은 상기 제2 더미 영역 위에 배치됨 -
    를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 소스/드레인 영역 및 상기 제1 더미 영역 위에 접촉 에칭 정지 층(contact etch stop layer; CESL)을 형성하는 단계 - 상기 ILD 층은 상기 CESL 위에 성막됨 -; 및
    상기 CESL을 통해 상기 접촉 개구를 에칭하는 단계 - 상기 CESL은 상기 접촉 개구를 에칭한 후 상기 제1 더미 영역에 물리적으로 접촉하고 상기 제1 더미 영역에 걸쳐 연장됨 -
    를 더 포함하는, 방법.
  4. 제1항에 있어서,
    상기 커트 마스크를 상기 에칭 마스크로서 사용하여 상기 ILD 층에 상기 접촉 개구를 패터닝하는 단계는,
    상기 커트 마스크 위에 라인 마스크를 형성하는 단계 - 상기 라인 마스크는 제1 슬롯 개구를 포함하고, 상기 제1 슬롯 개구는 상기 소스/드레인 영역 위에 배치되고, 상기 제1 슬롯 개구는 상기 커트 마스크의 상기 제1 커트 부분 및 상기 제2 커트 부분을 노출시킴 -; 및
    상기 제1 슬롯 개구에 의해 노출되고 상기 커트 마스크의 상기 제1 커트 부분 및 상기 제2 커트 부분에 의해 커버되지 않은 상기 ILD 층의 부분들에서 상기 접촉 개구를 에칭하는 단계를 포함하는 것인, 방법.
  5. 제4항에 있어서,
    상기 라인 마스크는 제2 슬롯 개구를 포함하고, 상기 제2 슬롯 개구는 상기 제1 더미 영역 위에 배치되고, 상기 제2 슬롯 개구는 상기 커트 마스크의 상기 제1 트림 부분을 노출시키고, 상기 방법은,
    상기 제2 슬롯 개구에 의해 노출되고 상기 커트 마스크의 상기 제1 트림 부분에 의해 커버되지 않은 상기 ILD 층의 부분들을 에칭하는 단계
    를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 커트 마스크는 제2 트림 부분을 갖고, 상기 제2 트림 부분은 상기 제1 커트 부분을 상기 제2 커트 부분에 연결하고, 상기 제2 트림 부분은 상기 제1 핀의 제2 더미 영역 위에 배치되고, 상기 ILD 층의 상기 제2 트림 부분 아래의 부분들은 상기 패터닝 이후 상기 제2 더미 영역 위에 남아 있는 것인, 방법.
  7. 방법으로서,
    반도체 기판으로부터 연장되는 핀들을 형성하는 단계;
    상기 핀들 상에 층간 유전체(inter-layer dielectric; ILD) 층을 성막하는 단계;
    상기 ILD 층 상에 마스킹 층들을 형성하는 단계;
    상기 마스킹 층들 상에 커트 마스크를 형성하는 단계 - 상기 커트 마스크는 제1 유전체 재료를 포함하고, 상기 커트 마스크는 상기 마스킹 층들을 노출시키는 제1 개구들을 갖고, 상기 제1 개구들 각각은 상기 제1 유전체 재료에 의해 모든 측면들에서 둘러싸임 -;
    상기 커트 마스크 상에 그리고 상기 제1 개구들에 라인 마스크를 형성하는 단계 - 상기 라인 마스크는 슬롯 개구들을 갖고, 상기 슬롯 개구들은 상기 커트 마스크의 부분들 및 상기 마스킹 층들의 부분들을 노출시키고, 상기 슬롯 개구들은 상기 핀들에 수직으로 연장되는 스트립(strip)들임 -;
    상기 제1 개구들 및 상기 슬롯 개구들에 의해 노출되는 상기 마스킹 층들의 부분들을 에칭함으로써 상기 마스킹 층들을 패터닝하는 단계; 및
    상기 패터닝된 마스킹 층들을 에칭 마스크로서 사용하여 상기 ILD 층에서 접촉 개구들을 에칭하는 단계
    를 포함하는, 방법.
  8. 구조체로서,
    주 표면을 갖는 반도체 기판;
    상기 반도체 기판으로부터 연장되는 제1 핀 - 상기 제1 핀은 제1 방향을 따라 제1 종축을 갖고, 상기 제1 방향은 상기 반도체 기판의 상기 주 표면에 평행함 -;
    상기 제1 핀 내의 소스/드레인 영역;
    상기 제1 핀 위의 제1 금속 게이트 - 상기 제1 금속 게이트는 상기 소스/드레인 영역과 상기 제1 핀의 더미 영역 사이에 배치됨 -;
    상기 제1 핀 위의 제2 금속 게이트 - 상기 더미 영역은 상기 제2 금속 게이트와 상기 제1 금속 게이트 사이에 배치됨 -;
    상기 소스/드레인 영역 및 상기 더미 영역 위의 접촉 에칭 정지 층(contact etch stop layer; CESL) - 상기 CESL은 상기 더미 영역 내의 상기 제1 핀의 최상부 표면에 물리적으로 접촉하고 상기 더미 영역 내의 상기 제1 핀의 최상부 표면을 따라 연속적으로 연장됨 -;
    상기 CESL 위의 제1 층간 유전체(inter-layer dielectric; ILD) 층; 및
    상기 제1 ILD 층 및 상기 CESL을 통해 연장되는 제1 소스/드레인 접촉부 - 상기 제1 소스/드레인 접촉부는 상기 소스/드레인 영역에 물리적으로 접촉하고, 상기 제1 소스/드레인 접촉부는 폭 및 길이를 갖고, 상기 길이는 상기 폭보다 크고, 상기 길이는 제2 방향을 따라 측정되고, 상기 제2 방향은 상기 반도체 기판의 상기 주 표면에 평행하고, 상기 제2 방향은 상기 제1 방향에 수직임 -
    를 포함하는, 구조체.
  9. 제8항에 있어서,
    상기 제1 ILD 층 및 상기 제1 소스/드레인 접촉부 위의 제2 ILD 층; 및
    상기 제2 ILD 층을 통해 연장되는 제2 소스/드레인 접촉부 - 상기 제2 소스/드레인 접촉부는 상기 제1 소스/드레인 접촉부에 물리적으로 접촉함 -
    를 더 포함하는, 구조체.
  10. 제8항에 있어서,
    상기 제1 금속 게이트에 인접한 제1 게이트 스페이서; 및
    상기 제2 금속 게이트에 인접한 제2 게이트 스페이서 - 상기 CESL의 부분들에 어떠한 전도성 피처들도 배치되지 않고 상기 제1 ILD 층은 상기 제1 핀 위에 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 배치됨 -
    를 더 포함하는, 구조체.
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