KR102472133B1 - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 기판의 소자 활성 영역 상에서 기판으로부터 돌출된 핀형 활성 영역과, 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인과, 상기 게이트 라인의 양 측벽을 덮는 절연 스페이서와, 핀형 활성 영역 상에서 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역과, 한 쌍의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역에 연결된 제1 도전성 플러그와, 게이트 라인의 위에서 상기 게이트 라인과 평행하게 연장되고 서로 다른 조성을 가지는 적어도 2 개의 층을 포함하는 복합 캡핑층을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 전계효과 트랜지스터에 연결되는 콘택 플러그를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 이와 같이 다운-스케일된 집적회로 소자에서, 배선들 및 콘택들 각각의 사이의 간격을 줄이면서 이들 사이의 단락을 방지하기 위한 절연 마진(margin)을 확보할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 상호 인접한 위치에 배치된 콘택 플러그들 상호간의 절연 마진을 확보할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 소자 활성 영역을 가지는 기판과, 상기 소자 활성 영역 상에서 상기 기판으로부터 돌출된 핀형(fin-type) 활성 영역과, 상기 핀형 활성 영역과 교차하여 연장되고 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인과, 상기 게이트 라인의 양 측벽을 덮는 절연 스페이서와, 상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역과, 상기 한 쌍의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역에 연결된 제1 도전성 플러그와, 상기 게이트 라인의 위에서 상기 게이트 라인과 평행하게 연장되고 서로 다른 조성을 가지는 적어도 2 개의 층을 포함하는 복합 캡핑층을 포함하고, 상기 복합 캡핑층은 상기 게이트 라인과 수직으로 오버랩되고 상기 게이트 라인과 평행하게 연장되는 코어 캡핑층과, 상기 절연 스페이서와 수직으로 오버랩되고 상기 코어 캡핑층 및 상기 제1 도전성 플러그에 접하는 측벽 캡핑층을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 소자 활성 영역을 가지는 기판과, 상기 소자 활성 영역 상에서 상기 기판으로부터 돌출되어 제1 방향으로 연장되는 복수의 핀형 활성 영역과, 상기 복수의 핀형 활성 영역 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 게이트 라인과, 상기 복수의 게이트 라인 각각의 양 측벽을 덮는 복수의 절연 스페이서와, 상기 복수의 핀형 활성 영역 상에서 상기 복수의 게이트 라인의 각각의 양 측에 형성된 복수의 소스/드레인 영역과, 상기 복수의 게이트 라인 중 이웃하는 두 개의 게이트 라인들 사이에서 상기 복수의 소스/드레인 영역 중에서 선택되는 적어도 하나의 소스/드레인 영역에 연결된 제1 도전성 플러그와, 상기 복수의 게이트 라인과 수직으로 오버랩되고 상기 복수의 게이트 라인과 평행하게 연장되는 복수의 코어 캡핑층과, 상기 복수의 절연 스페이서 중 적어도 하나와 수직으로 오버랩되고 상기 복수의 코어 캡핑층 중 적어도 하나 및 상기 제1 도전성 플러그에 접하는 적어도 하나의 측벽 캡핑층을 포함하고, 상기 복수의 코어 캡핑층과 상기 적어도 하나의 측벽 캡핑층은 서로 다른 조성을 가진다.
본 발명의 기술적 사상에 의한 집적회로 소자는 반도체 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 상호 인접한 위치에 배치된 콘택 플러그들 상호간의 절연 마진을 확보할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 및 X2 - X2' 선 단면도이고, 도 2b는 도 1의 Y - Y' 선 단면도이다.
도 3은 도 1에 예시한 집적회로 소자의 주요 구성들을 개략적으로 도시한 평면도이다.
도 4a 내지 도 4w는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 7은 도 6에 예시한 집적회로 소자의 주요 구성들을 개략적으로 도시한 평면도이다.
도 8a 내지 도 8r은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 13a 및 도 13b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 및 도 14b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 레이아웃 다이어그램이다.
도 16은 도 2a에 예시한 집적회로 소자의 측벽 캡핑층의 식각 내성을 평가한 결과를 나타낸 그래프이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 및 X2 - X2' 선 단면도이고, 도 2b는 도 1의 Y - Y' 선 단면도이다.
도 1, 도 2a 및 도 2b에 예시한 집적회로 소자(100)는 FinFET (fin field effect transistor) 소자를 포함하는 논리 셀을 구성할 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 수평 방향 (도 1의 X 방향 및 Y 방향)으로 연장되는 주면(110M)을 가지는 기판(110)은 소자 활성 영역(AC)을 포함한다.
일부 실시예들에서, 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(110)의 소자 활성 영역(AC)에서 기판(110)으로부터 복수의 핀형 (fin-type) 활성 영역(FA)이 돌출되어 있다. 복수의 핀형 활성 영역(FA)은 일 방향 (도 1에서 X 방향)을 따라 상호 평행하게 연장되어 있다. 소자 활성 영역(AC) 상에서 복수의 핀형 활성 영역(FA) 각각의 사이에 분리 절연막(112)이 형성되어 있다. 복수의 핀형 활성 영역(FA)은 상기 분리 절연막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110)상에는 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)과 교차하는 방향 (도 1에서 Y 방향)으로 연장되어 있다. 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 분리 절연막(112)의 상면을 덮으면서 연장된다.
소자 활성 영역(AC) 상에서 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성된다. 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다.
복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 복수의 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 핀형 활성 영역(FA)과 게이트 절연막(118)과의 사이에 인터페이스층(도시 생략)이 개재될 수 있다. 상기 인터페이스층은 산화막, 질화막, 또는 산화질화막과 같은 절연 물질로 형성될 수 있다.
복수의 게이트 라인(GL)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예들에서, 복수의 게이트 라인(GL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
복수의 게이트 라인(GL)의 각각의 양 측벽 상에 절연 스페이서(162)가 배치되어 있다. 절연 스페이서(62)는 복수의 게이트 라인(GL)의 각각의 양 측벽을 덮을 수 있다. 절연 스페이서(162)는 게이트 라인(GL)의 길이 방향 (Y 방향)을 따라 게이트 라인(GL)과 평행하게 연장될 수 있다. 절연 스페이서(162)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 복수의 절연 스페이서(162)는 실리콘 질화막보다 유전 상수가 더 작은 물질막, 예를 들면 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 게이트 라인(GL) 위에는 서로 다른 조성을 가지는 적어도 2 개의 층을 포함하는 복수의 복합 캡핑층(complex capping layer)(180)이 형성되어 있다. 복수의 복합 캡핑층(180)은 각각 게이트 라인(GL) 및 절연 스페이서(162)와 수직으로 오버랩되어 있으며, 게이트 라인(GL)과 평행하게 연장된다.
복합 캡핑층(180)은 게이트 라인(GL)의 상면 및 절연 스페이서(162)의 상면에 접하고 게이트 라인(GL)과 평행하게 연장되는 바텀 캡핑층(182)과, 바텀 캡핑층(182)의 위에서 바텀 캡핑층(182)과 평행하게 연장되고 핀형 활성 영역(FA)의 길이 방향 (X 방향)에서 바텀 캡핑층(182)의 폭보다 작은 폭을 가지는 코어 캡핑층(184)과, 바텀 캡핑층(182)의 위에서 코어 캡핑층(184)의 측벽에 접하는 측벽 캡핑층(182D)을 포함할 수 있다. 바텀 캡핑층(182)은 게이트 라인(GL)과 코어 캡핑층(184)과의 사이, 및 절연 스페이서(162)와 측벽 캡핑층(182D)과의 사이에 개재된다. 도 2a에는 복수의 복합 캡핑층(180)이 각각 바텀 캡핑층(182)의 위에서 코어 캡핑층(184)의 양 측벽을 덮는 2 개의 측벽 캡핑층(182D)을 포함하는 구조가 예시되어 있다. 복합 캡핑층(180)에서, 바텀 캡핑층(182) 및 측벽 캡핑층(182D)은 코어 캡핑층(184)의 일부를 포위하는 세미쉘(semishell) 구조를 가질 수 있다. 바텀 캡핑층(182) 및 측벽 캡핑층(182D)은 일체로 형성될 수 있다.
바텀 캡핑층(182), 코어 캡핑층(184), 및 측벽 캡핑층(182D) 중 적어도 2 개의 층은 서로 다른 조성을 가질 수 있다. 일부 실시예들에서, 바텀 캡핑층(182) 및 코어 캡핑층(184)은 실리콘 질화막으로 이루어지고, 측벽 캡핑층(182D)은 도핑된 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 측벽 캡핑층(182D)은 B, Si, C, N, As, P, O, F, Ar, Ge, H, 또는 He로 도핑된 실리콘 질화막으로 이루어질 수 있다. 바텀 캡핑층(182)이 실리콘 질화막으로 이루어지고 측벽 캡핑층(182D)이 Si로 도핑된 실리콘 질화막으로 이루어진 경우, 측벽 캡핑층(182D) 내에서의 Si 조성비는 바텀 캡핑층(182) 내에서의 Si 조성비보다 더 클 수 있다. 측벽 캡핑층(182D)은 바텀 캡핑층(182) 및 코어 캡핑층(184)에 비해 우수한 식각 내성을 가질 수 있다. 따라서, 동일한 식각 조건, 예를 들면 산화막을 선택적으로 제거하기 위한 식각 조건 하에서, 측벽 캡핑층(182D)의 소모량이 바텀 캡핑층(182) 및 코어 캡핑층(184)의 소모량에 비해 현저하게 작거나 거의 소모되지 않을 수 있다.
일부 실시예들에서, 기판(110)의 주면(110M)에 대하여 수직인 방향 (Z 방향)을 따라 게이트 라인(GL)의 높이(VH1)보다 복합 캡핑층(180)의 높이(VH2)가 더 클 수 있다.
복합 캡핑층(180) 및 게이트간 절연막(164)은 절연 라이너(186)로 덮여 있다. 절연 라이너(186)는 복합 캡핑층(180) 위에서 평탄화된 상면을 가질 수 있다.
복수의 핀형 활성 영역(FA) 상에서 복수의 게이트 라인(GL) 각각의 양측에는 복수의 소스/드레인 영역(172)이 형성될 수 있다. 게이트 라인(GL)과 소스/드레인 영역(172)은 게이트 절연막(118) 및 절연 스페이서(162)를 사이에 두고 서로 이격되어 있다. 복수의 소스/드레인 영역(172)은 핀형 활성 영역(FA)의 일부에 형성된 불순물 이온주입 영역, 핀형 활성 영역(FA)에 형성된 복수의 리세스 영역(R1)으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 복수의 소스/드레인 영역(172)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 복수의 핀형 활성 영역(FA) 상에 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 복수의 소스/드레인 영역(172)은 에피택셜 성장된 Si 층 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있으며, N 형 불순물을 포함할 수 있다. 복수의 핀형 활성 영역(FA) 상에 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 복수의 소스/드레인 영역(172)은 에피택셜 성장된 SiGe 층으로 이루어질 수 있으며, P 형 불순물을 포함할 수 있다.
복수의 소스/드레인 영역(172) 중 일부 영역은 게이트간 절연막(164)으로 덮일 수 있다. 게이트간 절연막(164)은 실리콘 산화막으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA) 위에는 복수의 소스/드레인 영역(172)에 연결되는 복수의 제1 도전성 플러그(CP1)가 형성되어 있다. 복수의 제1 도전성 플러그(CP1)는 각각 복수의 핀형 활성 영역(FA)을 가로지르는 방향으로 연장되도록 형성될 수 있다. 도 1에는 3 개의 핀형 활성 영역(FA) 위에서 상기 3 개의 핀형 활성 영역(FA)을 Y 방향으로 가로지르도록 형성된 제1 도전성 플러그(CP1)가 예시되어 있다. 핀형 활성 영역(FA) 상에서 복수의 제1 도전성 플러그(CP1) 각각의 상면의 레벨은 게이트 라인(GL)의 상면의 레벨보다 높고 이웃하는 복합 캡핑층(180)의 상면의 레벨보다 낮다. 복수의 제1 도전성 플러그(CP1)는 각각 핀형 활성 영역(FA)의 연장 방향 (X 방향)에서 양 측에 이웃하는 한 쌍의 복합 캡핑층(180)에 포함된 한 쌍의 측벽 캡핑층(182D)에 접해 있다. 복수의 제1 도전성 플러그(CP1)이 상면의 레벨은 측벽 캡핑층(182D)의 상면의 레벨보다 더 낮을 수 있다.
절연 라이너(186)는 복수의 제1 도전성 플러그(CP1)을 덮도록 핀형 활성 영역(FA)을 향해 하부로 연장된 복수의 포켓부(186P)를 포함한다. 복수의 포켓부(186P)는 복수의 포켓부(186P)는 각각 제1 도전성 플러그(CP1)의 상면에 접하도록 기판(110)을 향해 돌출된 형상을 가지며, 복수의 제1 도전성 플러그(CP1)의 평면 형상에 대응하는 평면 형상을 가질 수 있다. 복수의 포켓부(186P)에 의해 절연 라이너(186)의 상면에 포켓 영역이 한정될 수 있으며, 상기 포켓 영역은 제1 도전성 플러그(CP1)와 수직으로 오버랩되도록 배치되고, 포켓 절연막(189)으로 채워질 수 있다. 절연 라이너(186) 및 포켓 절연막(189)은 서로 다른 절연 물질로 이루어질 수 있다. 예를 들면, 절연 라이너(186)는 실리콘 질화막으로 이루어지고, 포켓 절연막(189)은 실리콘 산화막으로 이루어질 수 있다.
집적회로 소자(100)는 복수의 게이트 라인(GL) 중 적어도 하나의 게이트 라인에 연결된 제2 도전성 플러그(CP2)를 포함한다. 제2 도전성 플러그(CP2)는 복합 캡핑층(180)을 관통하여 게이트 라인(GL)의 상면과 접할 수 있다. 제2 도전성 플러그(CP2)의 상면의 레벨은 복수의 제1 도전성 플러그(CP1) 각각의 상면의 레벨보다도 높고, 복합 캡핑층(180)의 상면의 레벨보다도 높다. 제2 도전성 플러그(CP2)의 측벽은 핀형 활성 영역(FA)의 연장 방향 (X 방향)에서 양 측에 이웃하는 한 쌍의 복합 캡핑층(180)에 포함된 한 쌍의 측벽 캡핑층(182D)에 의해 덮여 있다. 제2 도전성 플러그(CP2)와 복수의 제1 도전성 플러그(CP1) 중 어느 하나의 제1 도전성 플러그(CP1)와의 사이에는 측벽 캡핑층(182D)이 개재되어, 제1 도전성 플러그(CP1)와 제2 도전성 플러그(CP2)와의 사이의 단락을 방지할 수 있다.
제2 도전성 플러그(CP2)는 복합 캡핑층(180) 및 절연 라이너(186)를 관통하는 콘택홀 (도 4r의 제2 콘택홀(CH2)에 대응함) 내에 형성되며, 상기 콘택홀 내에서 상기 콘택홀의 내측벽을 덮는 절연 스페이서(188)에 의해 포위될 수 있다. 제2 도전성 플러그(CP2)의 상부 일부는 절연 라이너(186)에 의해 둘러싸일 수 있다. 일부 실시예들에서, 절연 스페이서(188)는 생략 가능하다. 이 경우, 복합 캡핑층(180)을 관통하는 콘택홀 내의 제2 도전성 플러그(CP2)는 복합 캡핑층(180)을 구성하는 바텀 캡핑층(182) 및 측벽 캡핑층(182D)에 접할 수 있다.
집적회로 소자(100)는 절연 라이너(186) 및 제2 도전성 플러그(CP2) 상에 차례로 형성된 스토퍼 절연막(192) 및 상부 절연막(194)과, 스토퍼 절연막(192) 및 상부 절연막(194)을 관통하여 복수의 제1 도전성 플러그(CP1)에 연결되는 복수의 제1 도전성 비아 콘택(VC1)과, 스토퍼 절연막(192) 및 상부 절연막(194)을 관통하여 제2 도전성 플러그(CP2)에 연결되는 제2 도전성 비아 콘택(VC2)과, 제1 및 제2 도전성 비아 콘택(VC1, VC2)에 연결되며 상부 절연막(194) 상에 형성되는 복수의 배선층(198)을 포함할 수 있다.
일부 실시예들에서, 복수의 제1 도전성 비아 콘택(VC1)과 복수의 배선층(198) 중 일부 배선층(198)이 일체로 형성될 수 있다. 또한, 제2 도전성 비아 콘택(VC2)과 복수의 배선층(198) 중 다른 일부 배선층(198)이 일체로 형성될 수 있다. 제1 및 제2 도전성 비아 콘택(VC1, VC2) 및 복수의 배선층(198)은 각각 금속막과 상기 금속막을 포위하는 도전성 배리어막을 포함할 수 있다. 상기 금속막은 W 또는 Cu로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
스토퍼 절연막(192)은 AlN 층과 산소 도핑된 실리콘 탄화물(SiC:O) 층과의 적층 구조로 이루어질 수 있다. 스토퍼 절연막(192)은 제2 도전성 비아 콘택(VC2)이 위치될 콘택홀 형성을 위한 상부 절연막(194)의 식각 공정시 식각 정지막으로 이용될 수 있다. 일부 실시예들에서, 스토퍼 절연막(192)은 생략 가능하다. 상부 절연막(194)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 상부 절연막(194)은 TEOS (tetraethyl orthosilicate) 막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
도 2a의 X2 - X2' 선 단면 구성에서 볼 수 있는 바와 같이, 핀형 활성 영역(FA) 상에서 복수의 제1 도전성 플러그(CP1)의 높이보다 제2 도전성 플러그(CP2)의 높이를 더 높게 크게 함으로써, 제2 도전성 플러그(CP2)의 상부에서 제2 도전성 플러그(CP2)에 연결되는 제2 도전성 비아 콘택(VC2)과, 제2 도전성 플러그(CP2)에 이웃하는 제1 도전성 플러그(CP1)와의 사이에서 수직 방향 (Z 방향)으로 절연 거리를 확보할 수 있다. 또한, 제2 도전성 비아 콘택(VC2)의 저면과 제1 도전성 플러그(CP1)의 상면과의 사이의 수직 방향 절연 공간이 우수한 식각 내성을 가지는 측벽 캡핑층(182D)으로 채워져 있다. 따라서, 제2 도전성 비아 콘택(VC2)이 위치될 콘택홀 형성을 위한 상부 절연막(194)의 식각 공정시 원하지 않는 미스얼라인이 발생되는 경우에도 측벽 캡핑층(182D)에 의해 제1 도전성 플러그(CP1)과 제2 도전성 비아 콘택(VC2)과의 사이의 단락을 효과적으로 방지할 수 있다.
도 3은 도 1 내지 도 2b에 예시한 집적회로 소자(100) 중 일부 주요 구성들을 개략적으로 도시한 평면도이다. 보다 구체적으로, 도 3에는 소자 활성 영역(AC)에 배열된 복수의 게이트 라인(GL), 복수의 측벽 캡핑층(182D), 복수의 제1 도전성 플러그(CP1), 및 제2 도전성 플러그(CP2)의 평면 구성이 예시되어 있다.
도 3에 예시한 바와 같이, 복수의 복합 캡핑층(180)에 포함된 복수의 측벽 캡핑층(182D)은 복수의 게이트 라인(GL)의 양측 상부에서 복수의 게이트 라인(GL)의 전체 길이에 걸쳐 복수의 게이트 라인(GL)의 길이 방향을 따라 상호 평행하게 연장되는 복수의 라인 형상을 가질 수 있다. 복수의 제1 도전성 플러그(CP1)는 각각 복수의 측벽 캡핑층(182D) 중 이웃하는 2 개의 측벽 캡핑층(182D)에 접할 수 있다.
도 4a 내지 도 4w는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4a 내지 도 4w를 참조하여 도 1 내지 도 3에 예시한 집적회로 소자(100)의 제조 방법을 설명한다. 도 4a 내지 도 4w에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4a를 참조하면, 기판(110)의 소자 활성 영역(AC) 중 일부 영역을 식각하여, 기판(110)의 주면(110M)으로부터 상측 방향 (Z 방향)으로 돌출되고 일 방향 (X 방향)으로 연장되는 핀형 활성 영역(FA)을 형성한다. 핀형 활성 영역(FA)은 Y 방향에서 도 2b에 예시한 바와 같은 단면 형상을 가질 수 있다. 복수의 핀형 활성 영역(FA)이 소자 활성 영역(AC) 상에 형성될 수 있다.
기판(110)의 소자 활성 영역(AC)은 PMOS 트랜지스터 및 NMOS 트랜지스터 중 적어도 하나의 도전형의 트랜지스터를 형성하기 위한 영역일 수 있다.
기판(110) 상에 핀형 활성 영역(FA)의 하부 양 측벽을 덮는 분리 절연막(112)(도 2b 참조)을 형성한다. 핀형 활성 영역(FA)이 분리 절연막(112)의 상면 위로 돌출될 수 있다.
도 4b를 참조하면, 핀형 활성 영역(FA) 위에서 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다.
복수의 더미 게이트 구조체(DGS)는 각각 핀형 활성 영역(FA) 위에 순차적으로 적층된 더미 게이트 절연막(D214), 더미 게이트 라인(D216), 및 더미 게이트 캡핑층(D218)을 포함할 수 있다. 더미 게이트 절연막(D214)은 실리콘 산화물을 포함할 수 있다. 더미 게이트 라인(D216)은 폴리실리콘을 포함할 수 있다. 더미 게이트 캡핑층(D218)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
더미 게이트 구조체(DGS)의 양 측벽에 절연 스페이서(162)를 형성한다. 절연 스페이서(162)를 형성하기 위하여, ALD (atomic layer deposition) 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다.
더미 게이트 구조체(DGS)의 양 측에서 노출되는 핀형 활성 영역(FA)을 일부 식각하여 복수의 리세스 영역(R1)을 형성하고, 복수의 리세스 영역(R1)으로부터 에피택셜 성장 공정에 의해 반도체층들을 형성하여 복수의 소스/드레인 영역(172)을 형성한다. 복수의 소스/드레인 영역(172)은 핀형 활성 영역(FA)의 상면보다 더 높은 레벨의 상면을 가질 수 있으나, 이에 한정되는 것은 아니다.
복수의 소스/드레인 영역(172), 복수의 더미 게이트 구조체(DGS) 및 절연 스페이서(162)를 덮는 게이트간 절연막(164)을 형성한다. 게이트간 절연막(164)을 형성하기 위하여, 복수의 소스/드레인 영역(172), 복수의 더미 게이트 구조체(DGS) 및 절연 스페이서(162)를 충분한 두께로 덮는 절연막을 형성한 후, 더미 게이트 캡핑층(D218) 상면이 노출되도록 상기 절연막이 형성된 결과물을 평탄화할 수 있다.
도 4c를 참조하면, 도 4b의 결과물로부터 복수의 더미 게이트 구조체(DGS)를 제거하여 복수의 게이트 공간(GS)을 형성한다. 복수의 게이트 공간(GS)을 통해 절연 스페이서(162), 핀형 활성 영역(FA), 및 분리 절연막(112)(도 2b 참조)이 노출될 수 있다.
복수의 더미 게이트 구조체(DGS)를 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3, DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH, 또는 이들의 조합으로 이루어지는 식각액을 사용할 수 있다.
도 4d를 참조하면, 복수의 게이트 공간(GS) 내에 게이트 절연막(118) 및 게이트 도전층(220)을 형성한다. 게이트 절연막(118)을 형성하기 전에, 복수의 게이트 공간(GS)을 통해 노출되는 핀형 활성 영역(FA)의 표면에 인터페이스막(도시 생략)을 형성하는 공정을 더 포함할 수도 있다. 상기 인터페이스막을 형성하기 위하여 게이트 공간(GS) 내에서 노출되는 핀형 활성 영역(FA)의 일부를 산화시킬 수 있다.
게이트 절연막(118) 및 게이트 도전층(220)은 게이트 공간(GS)의 내부를 채우면서 게이트간 절연막(164)의 상면을 덮도록 형성될 수 있다. 게이트 절연막(118) 및 게이트 도전층(220)은 각각 ALD, CVD, PVD (physical vapor deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정 공정에 의해 형성될 수 있다.
도 4e를 참조하면, 게이트간 절연막(164)의 상면이 노출되도록 게이트 절연막(118) 및 게이트 도전층(220)의 불필요한 부분을 제거하여, 복수의 게이트 공간(GS) 내에 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)이 남도록 한다.
도 4f를 참조하면, 복수의 게이트 라인(GL), 복수의 게이트 절연막(118), 및 복수의 절연 스페이서(162)를 각각 그 상부로부터 일부 제거하여, 게이트 라인(GL)의 상부에 복수의 캡핑 공간(CS)을 마련한다. 게이트간 절연막(164)에 의해 복수의 캡핑 공간(CS)의 폭이 한정될 수 있다.
캡핑 공간(CS)을 형성하기 위한 식각 공정에서, 캡핑 공간(CS) 내에서 노출되는 게이트 라인(GL)의 상면의 레벨보다 절연 스페이서(162)의 상면의 레벨이 더 높게 되도록 게이트 라인(GL) 및 절연 스페이서(162) 각각의 식각 속도를 제어할 수 있다. 캡핑 공간(CS) 내에서 절연 스페이서(162)의 높이는 게이트 라인(GL)으로부터 멀어질수록 점차 커질 수 있다. 캡핑 공간(CS)의 저면은 게이트 라인(GL)에서 가장 낮은 레벨을 가지는 라운드형 단면 프로파일을 가질 수 있다.
절연 스페이서(162)가 실리콘 질화막보다 유전 상수가 더 작은 물질막, 예를 들면 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어진 경우, 게이트 라인(GL)의 양 측벽이 저유전 물질로 이루어지는 절연 스페이서(162)에 의해 충분히 큰 높이로 덮임으로써, 게이트 라인(GL)과, 후속 공정에서 게이트 라인(GL)에 인접하여 형성되는 도전성 구조물, 예를 들면 제1 도전성 플러그(CP1)와의 사이에 원하지 않는 기생 커패시턴스가 발생되는 것을 억제할 수 있다.
도 4g를 참조하면, 도 4f의 결과물 상에 캡핑 공간(CS)의 내벽과 게이트간 절연막(164)의 상면을 컨포멀(conformal)하게 덮는 제1 캡핑층(P182)을 형성한다.
제1 캡핑층(P182)이 형성된 후 제1 캡핑층(P182) 위에 캡핑 공간(CS)의 일부가 빈 상태로 남아 있을 수 있다. 제1 캡핑층(P182)은 실리콘 질화막으로 이루어질 수 있다.
도 4h를 참조하면, 제1 캡핑층(P182) 중 상측에만 선택적으로 도판트(DP)를 주입하기 위한 경사 이온 주입 공정을 수행한다. 도판트(DP)는 B, Si, C, N, As, P, O, F, Ar, Ge, H, 및/또는 He 원자로 이루어질 수 있다.
도 4h를 참조하여 설명한 경사 이온 주입 공정을 수행한 후, 도 4i에 예시한 바와 같이, 제1 캡핑층(P182) 중 캡핑 공간(CS) 내에서 게이트 라인(GL), 게이트 절연막(118), 및 절연 스페이서(162)에 접하는 부분들을 포함하는 하부는 도판트(DP)가 주입되지 않은 상태로 남게 되어 바텀 캡핑층(182)을 구성하고, 제1 캡핑층(P182) 중 도판트(DP)가 주입된 상부는 도핑된 절연막으로 이루어지는 측벽 캡핑층(182D)을 구성할 수 있다.
도 4j를 참조하면, 도 4i의 결과물 상에 남아 있는 캡핑 공간(CS)을 채우도록 제2 캡핑층(P184)을 형성한다. 제2 캡핑층(P184)은 실리콘 질화막으로 이루어질 수 있다.
도 4k를 참조하면, 측벽 캡핑층(182D) 및 제2 캡핑층(P184) 중 캡핑 공간(CS)의 외부에 있는 부분들을 CMP (chemical mechanical polishing) 공정에 의해 제거하여 게이트간 절연막(164)의 상면을 노출시킨다. 그 결과, 제2 캡핑층(P184) 중 캡핑 공간(CS)의 내부를 채우는 부분이 코어 캡핑층(184)으로 남게 될 수 있다. 바텀 캡핑층(182), 측벽 캡핑층(182D), 및 코어 캡핑층(184)은 복합 캡핑층(180)을 구성할 수 있다.
도 4l을 참조하면, 복합 캡핑층(180) 및 게이트간 절연막(164)을 덮는 제1 하드마스크층(P232) 및 제2 하드마스크층(P234)을 형성한다. 일부 실시예들에서, 제1 하드마스크층(P232)은 산화막, 예를 들면 TEOS 막으로 이루어지고, 제2 하드마스크 층(234)은 금속 질화막, 예를 들면 TiN 막으로 이루어질 수 있다.
도 4m을 참조하면, 제1 하드마스크층(P232) 및 제2 하드마스크층(P234)을 패터닝하여, 게이트간 절연막(164) 중 복수의 제1 도전성 플러그(CP1)(도 1 및 도 2a 참조) 형성 예정 영역들에 대응하는 부분들과 그 주변에 있는 복합 캡핑층(180)의 일부 영역들을 노출시키는 제1 개구(H1)를 한정하는 제1 하드마스크 패턴(232) 및 제2 하드마스크 패턴(234)을 형성한다. 그 후, 제1 하드마스크 패턴(232) 및 제2 하드마스크 패턴(234)을 식각 마스크로 이용하고, 게이트간 절연막(164)과 복합 캡핑층(180)과의 식각 선택비 차이를 이용하여, 제1 개구(H1)를 통해 노출되는 게이트간 절연막(164)을 식각하여, 복합 캡핑층(180)에 의해 자기정렬되는 복수의 제1 콘택홀(CH1)을 형성한다. 이 때, 복합 캡핑층(180)의 측벽 캡핑층(182D)은 바텀 캡핑층(182)에 비해 우수한 식각 내성을 가지도록 도판트(DP)로 도핑되어 있으므로, 복합 캡핑층(180)의 측벽 캡핑층(182D)에 의해 자기정렬되는 복수의 제1 콘택홀(CH1)을 형성하는 동안 복수의 제1 콘택홀(CH1)을 통해 노출되는 측벽 캡핑층(182D)이 식각 분위기에 의해 소모되는 것을 억제 또는 최소화할 수 있다. 이에 따라 복수의 제1 콘택홀(CH1)은 인접한 게이트 라인(GL)과의 사이에 절연 거리를 확보할 수 있는 위치에 형성될 수 있다.
도 4n을 참조하면, 도 4m의 결과물 상에 복수의 제1 콘택홀(CH1)이 채워지기에 충분한 두께의 제1 도전막(240)을 형성한다. 제1 도전막(240)은 도전성 배리어막 및 금속막의 적층 구조로 이루어질 수 있다. 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속막은 W 또는 Cu로 이루어질 수 있다.
도 4o를 참조하면, 게이트간 절연막(164)의 상면이 노출되도록 불필요한 막들을 제거하고 제1 도전막(240)을 평탄화하여, 복수의 제1 콘택홀(CH1)을 채우는 복수의 예비 제1 도전성 플러그(240A)를 형성한다. 복수의 예비 제1 도전성 플러그(240A)의 상면과 복합 캡핑층(180)의 상면은 동일 레벨 상에 있을 수 있다.
도 4p를 참조하면, 복합 캡핑층(180) 및 게이트간 절연막(164)과 복수의 예비 제1 도전성 플러그(240A)와의 식각 선택비를 이용하여 복수의 예비 제1 도전성 플러그(240A)의 상면으로부터 일정 깊이로 선택적으로 식각하여, 높이가 낮아진 복수의 제1 도전성 플러그(CP1)를 형성한다. 복수의 제1 도전성 플러그(CP1)의 상부에서 복수의 제1 콘택홀(CH1)의 일부 공간이 남을 수 있다.
도 4q를 참조하면, 도 4p의 결과물을 컨포멀하게 덮는 절연 라이너(186)를 형성한다. 상기 절연 라이너(186)는 복수의 제1 도전성 플러그(CP1)의 상면과 복수의 제1 콘택홀(CH1)의 상측 내벽을 컨포멀하게 덮는 복수의 포켓부(186P)를 포함한다. 복수의 포켓부(186P)는 복합 캡핑층(180)의 측벽에 접할 수 있다. 복수의 포켓부(186P)에 의해 절연 라이너(186)의 상면에 복수의 포켓 영역(A1)이 한정될 수 있다.
도 4r 내지 도 4w에서는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면에 대응하는 부분들의 구성을 함께 도시한다.
도 4r을 참조하면, 복합 캡핑층(180) 위에 제2 개구(H2)가 형성된 제3 하드마스크 패턴(250)을 형성한다. 제2 개구(H2)는 복합 캡핑층(180) 중 제2 도전성 플러그(CP2) 형성 예정 영역에 중첩되는 절연 라이너(186)를 일부 노출시킬 수 있다.
제3 하드마스크 패턴(250)을 식각 마스크로 이용하여 노출된 절연 라이너(186) 및 그 하부의 복합 캡핑층(180)을 식각하여 적어도 하나의 게이트 라인(GL)을 노출시키는 제2 콘택홀(CH2)을 형성할 수 있다. 복합 캡핑층(180) 중 측벽 캡핑층(182D)은 코어 캡핑층(184) 및 바텀 캡핑층(182)에 비해 우수한 식각 내성을 가지므로 제2 콘택홀(CH2)을 형성하는 동안 측벽 캡핑층(182D)의 소모가 억제되어 제2 콘택홀(CH2)이 미스얼라인되지 않고 원하는 위치에 용이하게 형성될 수 있다. 따라서, 제2 콘택홀(CH2)은 그에 인접한 복수의 제1 도전성 플러그(CP1)와의 사이에 절연 거리를 확보할 수 있는 위치에 형성될 수 있다.
도 4s를 참조하면, 제2 콘택홀(CH2) 내에서 노출되는 복합 캡핑층(180)을 컨포멀하게 덮는 절연층(188L)을 형성한다. 절연층(188L)은 제2 콘택홀(CH2) 내부의 노출 표면들과 제3 하드마스크 패턴(250)의 노출 표면들을 컨포멀하게 덮도록 형성될 수 있다. 절연층(188L)은 실리콘 질화막으로 이루어질 수 있다.
도 4t를 참조하면, 절연층(188L)을 에치백하여 절연층(188L) 중 제2 콘택홀(CH2)의 외부에 있는 부분들과 제2 콘택홀(CH2) 내에서 게이트 라인(GL)을 덮는 부분을 제거한다. 그 결과, 절연층(188L) 중 제2 콘택홀(CH2)의 내부 측벽을 덮는 부분인 절연 스페이서(188)가 남게 되고, 제2 콘택홀(CH2)을 통해 게이트 라인(GL)이 노출될 수 있다.
도 4u를 참조하면, 도 4t의 결과물 상에 제2 콘택홀(CH2)을 채우기에 충분한 두께의 제2 도전막(260)을 형성한다. 제2 도전막(260)은 도전성 배리어막 및 금속막의 적층 구조로 이루어질 수 있다. 상기 도전성 배리어막 및 금속막에 대한 상세한 구성은 도 4n을 참조하여 제1 도전막(240)에 대하여 설명한 바와 같다.
도 4v를 참조하면, 절연 라이너(186)의 상면이 노출되도록 도 4u의 결과물을 평탄화한다. 이를 위하여, CMP 공정을 이용하여 제2 도전막(260) 및 제3 하드마스크 패턴(250)을 각각 상부로부터 일부 제거할 수 있다. 그 결과, 제3 하드마스크 패턴(250) 중 절연 라이너(186) 위에서 복수의 포켓 영역(A1)을 채우는 부분은 포켓 절연막(189)으로 남게 될 수 있다. 그리고, 제2 도전막(260) 중 제2 콘택홀(CH2)을 채우는 부분은 제2 도전성 플러그(CP2)로 남게 될 수 있다.
절연 라이너(186)의 상면과, 포켓 절연막(189)의 상면과, 제2 도전성 플러그(CP2)의 상면은 동일 레벨 상에 있을 수 있다.
도 4w를 참조하면, 제2 도전성 플러그(CP2)의 상면이 노출된 결과물 상에 스토퍼 절연막(192) 및 상부 절연막(194)을 차례로 형성하고, 상부 절연막(194), 스토퍼 절연막(192), 절연 라이너(186)의 포켓부(186P), 및 포켓 절연막(189)을 관통하여 복수의 제1 도전성 플러그(CP1)에 연결되는 복수의 제1 도전성 비아 콘택(VC1)과, 상부 절연막(194) 및 스토퍼 절연막(192)을 관통하여 제2 도전성 플러그(CP2)에 연결되는 제2 도전성 비아 콘택(VC2)과, 제1 및 제2 도전성 비아 콘택(VC1, VC2)에 연결되는 복수의 배선층(198)을 상부 절연막(194) 상에 형성한다. 복수의 배선층(198)은 형 활성 영역(FA)의 연장 방향과 평행한 방향으로 연장될 수 있다.
필요에 따라, 복수의 제1 도전성 비아 콘택(VC1)이 위치될 제1 홀들을 형성하기 위한 노광 공정 및 식각 공정과, 제2 도전성 비아 콘택(VC2)이 위치될 제2 홀을 형성하기 위한 노광 공정 및 식각 공정은 별도로 수행되거나 동시에 수행될 수도 있다. 제1 홀들 및/또는 제2 홀을 형성하기 위한 식각 공정시 스토퍼 절연막(192)이 식각 정지막으로 이용될 수 있다. 일부 실시예들에서, 스토퍼 절연막(192)은 생략 가능하다. 이 경우, 상기 제1 홀들 및/또는 제2 홀을 형성하기 위한 식각 공정시 절연 라이너(186)를 식각 정지막으로 이용할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 5에 예시한 집적회로 소자(200)는 도 1 내지 도 3에 예시한 집적회로 소자(100)와 대체로 동일하다. 단, 복수의 제1 도전성 비아 콘택(VC1)은 각각 복수의 배선층(198A) 중 서로 다른 배선층(198A)에 연결될 수 있다. 복수의 배선층(198A) 중 적어도 일부는 핀형 활성 영역(FA)과 교차하는 방향으로 연장될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 6에는 집적회로 소자(300)의 구성 중 도 1의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 부분들의 구성이 예시되어 있다. 도 6에 예시한 집적회로 소자(300)는 FinFET 소자를 포함하는 논리 셀을 구성할 수 있다. 도 6에 있어서 도 1 내지 도 3 에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 6을 참조하면, 복수의 게이트 라인(GL) 위에는 각각이 서로 다른 조성을 가지는 적어도 2 개의 층을 포함하는 복수의 복합 캡핑층(380)이 형성되어 있다. 상기 복수의 복합 캡핑층(380)은 각각 게이트 라인(GL), 게이트 라인(GL)의 양 측벽을 덮는 절연 스페이서(162), 및 게이트간 절연막(164)과 수직으로 오버랩되어 있다.
복합 캡핑층(380)은 코어 캡핑층(382), 측벽 캡핑층(382D), 및 게이트간 캡핑층(384)을 포함한다.
코어 캡핑층(382)은 게이트 라인(GL) 및 절연 스페이서(162)를 덮으면서 게이트 라인(GL)과 평행하게 연장된다. 코어 캡핑층(382)은 게이트 라인(GL)의 상면 및 절연 스페이서(162)의 상면에 접한다. 복수의 제1 도전성 플러그(CP1)를 포함하는 콘택 영역이 기판(110)의 소자 활성 영역(AC)상에 제공될 수 있다. 측벽 캡핑층(382D)은 소자 활성 영역(AC) 상의 콘택 영역에만 형성될 수 있다. 측벽 캡핑층(382D)은 콘택 영역에서 코어 캡핑층(382)의 적어도 일 측벽 위에 형성되고 복수의 제1 도전성 플러그(CP1)의 측벽에 접한다. 코어 캡핑층(382)은 측벽 캡핑층(382D)과 일체로 형성될 수 있다. 게이트간 캡핑층(384)은 복수의 게이트 라인(GL) 각각의 사이에 있는 게이트간 절연막(164) 위에 형성되고 게이트간 절연막(164) 및 코어 캡핑층(382)에 접한다. 게이트간 캡핑층(384)은 게이트간 절연막(164)을 사이에 두고 소스/드레인 영역(172)과 수직으로 오버랩 될 수 있다.
코어 캡핑층(382), 측벽 캡핑층(382D), 및 게이트간 캡핑층(384) 중 적어도 2 개의 층은 서로 다른 조성을 가질 수 있다. 일부 실시예들에서, 코어 캡핑층(382) 및 게이트간 캡핑층(384)은 실리콘 질화막으로 이루어지고, 측벽 캡핑층(382D)은 도핑된 실리콘 질화막으로 이루어질 수 있다. 측벽 캡핑층(382D)에 대한 보다 상세한 구성은 도 1 내지 도 3을 참조하여 측벽 캡핑층(182D)에 대하여 설명한 바와 대체로 동일하다.
일부 실시예들에서, 기판(110)의 주면(110M)에 대하여 수직인 방향 (Z 방향)을 따라 게이트 라인(GL)의 높이(VH3)보다 복합 캡핑층(380)의 높이(VH4)가 더 클 수 있다.
복합 캡핑층(380)은 절연 라이너(186)로 덮여 있다. 도 1 내지 도 3을 참조하여 설명한 집적회로 소자(100)에서와 달리, 집적회로 소자(300)에서 게이트간 절연막(164)은 복합 캡핑층(380)의 게이트간 캡핑층(384)을 사이에 두고 절연 라이너(186)과 이격되어 있다.
복수의 제1 도전성 플러그(CP1)는 각각 핀형 활성 영역(FA)의 연장 방향 (X 방향)에서 양 측에 이웃하는 한 쌍의 복합 캡핑층(380)에 포함된 한 쌍의 측벽 캡핑층(382D)에 접해 있다.
제2 도전성 플러그(CP2)는 복합 캡핑층(380)의 코어 캡핑층(382)을 관통하여 게이트 라인(GL)의 상면과 접할 수 있다. 제2 도전성 플러그(CP2)의 상면의 레벨은 복수의 제1 도전성 플러그(CP1) 각각의 상면의 레벨보다도 높고, 복합 캡핑층(380)의 상면의 레벨보다도 높다. 제2 도전성 플러그(CP2)의 양 측벽은 핀형 활성 영역(FA)의 연장 방향 (X 방향)에서 양 측에 이웃하는 한 쌍의 복합 캡핑층(380)에 포함된 한 쌍의 측벽 캡핑층(382D)에 의해 덮여 있다. 제2 도전성 플러그(CP2)의 양 측벽을 덮는 한 쌍의 측벽 캡핑층(382D)은 각각 제2 도전성 플러그(CP2)와 복수의 제1 도전성 플러그(CP1) 중 어느 하나의 제1 도전성 플러그(CP1)와의 사이에 개재되어, 제1 도전성 플러그(CP1)와 제2 도전성 플러그(CP2)와의 사이의 단락을 방지할 수 있다.
제2 도전성 플러그(CP2)의 측벽은 절연 스페이서(188)에 의해 포위될 수 있다. 절연 스페이서(188)는 복합 캡핑층(380)을 통해 절연 라이너(186)로부터 게이트 라인(GL)을 향해 연장되어 제2 도전성 플러그(CP2)의 측벽을 덮는다. 일부 실시예들에서, 절연 스페이서(188)는 생략 가능하다. 이 경우, 제2 도전성 플러그(CP2)는 복합 캡핑층(380)을 관통하는 콘택홀(도 8o의 제2 콘택홀(CH2) 참조) 내에서 복합 캡핑층(380)의 코어 캡핑층(382) 및 측벽 캡핑층(382D)에 접할 수 있다.
도 6의 X2 - X2' 선 단면 구성에서 볼 수 있는 바와 같이, 핀형 활성 영역(FA) 상에서 복수의 제1 도전성 플러그(CP1)의 높이보다 제2 도전성 플러그(CP2)의 높이를 더 크게 함으로써, 제2 도전성 플러그(CP2)의 상부에서 제2 도전성 플러그(CP2)에 연결되는 제2 도전성 비아 콘택(VC2)과, 제2 도전성 플러그(CP2)에 이웃하는 제1 도전성 플러그(CP1)와의 사이에서 높이 방향 (Z 방향)으로 절연 거리를 확보할 수 있다. 또한, 제2 도전성 비아 콘택(VC2)의 저면과 제1 도전성 플러그(CP1)의 상면과의 사이의 수직 방향 절연 공간이 우수한 식각 내성을 가지는 측벽 캡핑층(382D)으로 채워져 있다. 따라서, 제2 도전성 비아 콘택(VC2) 형성을 위한 콘택홀(도 8o의 제2 콘택홀(CH2) 참조) 형성 시 원하지 않는 미스얼라인이 발생되는 경우에도 측벽 캡핑층(382D)에 의해 제1 도전성 플러그(CP1)과 제2 도전성 비아 콘택(VC2)과의 사이의 단락을 효과적으로 방지할 수 있다.
도 7은 도 6에 예시한 집적회로 소자(300) 중 일부 주요 구성들을 개략적으로 도시한 평면도이다. 보다 구체적으로, 도 7에는 소자 활성 영역(AC) 상에 배열된 복수의 게이트 라인(GL), 복수의 측벽 캡핑층(382D), 복수의 제1 도전성 플러그(CP1), 및 제2 도전성 플러그(CP2)의 평면 구성이 예시되어 있다.
도 7에 예시한 바와 같이, 복수의 측벽 캡핑층(382D)은 이웃하는 2 개의 게이트 라인(GL) 사이에서 제1 도전성 플러그(CP1)를 포위하는 링(ring) 형상의 평면 구조를 가질 수 있다. 복수의 측벽 캡핑층(382D)은 각각 복수의 게이트 라인(GL) 중 이웃하는 2 개의 게이트 라인(GL) 사이에서 제1 도전성 플러그(CP1)의 측벽들에 접하면서 제1 도전성 플러그(CP1)의 주위를 포위하도록 형성될 수 있다.
도 8a 내지 도 8r은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8r을 참조하여 도 6 및 도 7에 예시한 집적회로 소자(300)의 제조 방법을 설명한다. 도 8a 내지 도 8r에서, 도 8h, 도 8k, 및 도 8m은 도 7의 X1 - X1' 선 단면 및 Y - Y' 선 단면에 대응하는 부분들의 구성을 함께 도시한 것이고, 도 8o 내지 도 8r은 도 7의 X1 - X1' 선 단면 및 X2 - X2' 선 단면에 대응하는 부분들의 구성을 함께 도시한 것이다. 도 8a 내지 도 8r에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8a를 참조하면, 도 4a 내지 도 4f를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(110) 상에 형성된 게이트 라인(GL)의 상부에 복수의 캡핑 공간(CS)(도 4f 참조)을 마련한 후, 캡핑 공간(CS)을 채우는 예비 게이트 캡핑층(P382)을 형성한다.
예비 게이트 캡핑층(P382)은 복수의 캡핑 공간(CS) 각각의 내부를 채우면서 게이트간 절연막(164)의 상면을 덮기에 충분한 두께로 형성될 수 있다. 예비 게이트 캡핑층(P382)은 실리콘 질화막으로 이루어질 수 있다.
도 8b를 참조하면, 게이트간 절연막(164)의 상면이 노출되도록 예비 게이트 캡핑층(P382)을 상부로부터 일부 제거하여 복수의 캡핑 공간(CS) 각각의 내부를 채우는 코어 캡핑층(382)을 형성한다.
도 8c를 참조하면, 기판(110)의 소자 활성 영역(AC) 중 선택된 일부 영역 위에서 코어 캡핑층(382) 및 게이트간 절연막(164)을 덮는 제1 하드마스크 패턴(332) 및 제2 하드마스크 패턴(334)을 형성한다. 소자 활성 영역(AC) 중 제1 하드마스크 패턴(332) 및 제2 하드마스크 패턴(334)으로 덮이는 영역은 후속 공정에서 복수의 제1 도전성 플러그(CP1)(도 6 참조)가 형성될 영역을 포함하는 콘택 영역(CON)이다.
일부 실시예들에서, 제1 하드마스크 패턴(332)은 산화막, 예를 들면 TEOS 막으로 이루어지고, 제2 하드마스크 패턴(334)은 금속 질화막, 예를 들면 TiN 막으로 이루어질 수 있다.
도 8d를 참조하면, 제1 하드마스크층(332) 및 제2 하드마스크층(334)을 식각 마스크로 이용하고, 게이트간 절연막(164)과 코어 캡핑층(382)과의 식각 선택비 차이를 이용하여, 제1 하드마스크 패턴(332) 및 제2 하드마스크 패턴(334)의 주위에서 노출되는 게이트간 절연막(164)을 일정 깊이로 식각하여, 코어 캡핑층(382)에 의해 자기정렬되는 복수의 캡핑홀(CPH)을 형성한다. 복수의 캡핑홀(CPH)의 저면에는 게이트간 절연막(164)이 노출될 수 있다. 게이트간 절연막(164)은 캡핑홀(CPH)을 통해 게이트 라인(GL)이 노출되지 않도록 게이트 라인(GL)을 덮을 수 있다.
제1 하드마스크 패턴(332) 및 제2 하드마스크 패턴(334)의 주위에서 노출되는 게이트간 절연막(164)을 일부 제거하는 동안 코어 캡핑층(382)의 상측 일부가 소모될 수 있다.
도 8e를 참조하면, 제2 하드마스크 패턴(334)을 제거하여 제1 하드마스크 패턴(332)의 상면을 노출시킨다.
도 8f를 참조하면, 복수의 캡핑홀(CPH) 각각의 내부를 채우면서 노출된 제1 하드마스크 패턴(332)을 덮는 예비 게이트간 캡핑층(P384)을 형성한다. 예비 게이트간 캡핑층(P384)은 실리콘 질화막으로 이루어질 수 있다.
도 8g를 참조하면, 콘택 영역(CON)에서 게이트간 절연막(164)의 상면이 노출되도록 예비 게이트간 캡핑층(P384)을 평탄화하면서 제1 하드마스크 패턴(332)을 제거한다. 그 결과, 예비 게이트간 캡핑층(P384)의 일부가 콘택 영역(CON) 이외의 영역에서 복수의 게이트 라인(GL) 각각의 사이에 있는 게이트간 절연막(164)을 덮는 게이트간 캡핑층(384)으로 남게 될 수 있다.
도 8h를 참조하면, 코어 캡핑층(382) 및 게이트간 캡핑층(384)과 게이트간 절연막(164)과의 식각 선택비 차이를 이용하여, 콘택 영역(CON)에서 노출되는 게이트간 절연막(164)을 그 상면으로부터 일정 깊이로 식각하여, 코어 캡핑층(382)에 의해 자기정렬되는 복수의 제1 상부 콘택홀(CH1U)을 형성한다. 복수의 제1 상부 콘택홀(CH1U)의 저면에서 게이트간 절연막(164)의 잔류 부분이 노출될 수 있다. 게이트간 절연막(164)의 잔류 부분은 제1 상부 콘택홀(CH1U)을 통해 소스/드레인 영역(172)이 노출되지 않도록 소스/드레인 영역(172)을 보호하는 역할을 할 수 있다.
제1 상부 콘택홀(CH1U)을 형성하기 위한 게이트간 절연막(164)의 식각은 습식 식각 공정을 이용하여 수행될 수 있다. 콘택 영역(CON)에서 노출되는 게이트간 절연막(164)을 식각하는 동안, 제1 상부 콘택홀(CH1U)의 단축 방향인 ±X 방향에서는 제1 상부 콘택홀(CH1U)의 폭이 비교적 좁기 때문에, 제1 상부 콘택홀(CH1U)의 측벽에 노출되는 코어 캡핑층(382)의 측벽 프로파일은 대략 버티컬 프로파일을 유지할 수 있다. 반면, 제1 상부 콘택홀(CH1U)의 장축 방향인 ±Y 방향에서는 제1 상부 콘택홀(CH1U)의 폭이 비교적 크기 때문에 제1 상부 콘택홀(CH1U)의 측벽에서 노출되는 게이트간 캡핑층(384)의 일부가 식각 분위기에 의해 소모될 수 있고, 게이트간 캡핑층(384) 중 제1 상부 콘택홀(CH1U)의 저면 부근에서 노출되는 부분의 소모량은 제1 상부 콘택홀(CH1U)의 입구측 상부에서 노출되는 부분의 소모량에 비해 더 커질 수 있다. 그 결과, 도 8h의 Y - Y' 선 단면 구성에서 볼 수 있는 바와 같이, 제1 상부 콘택홀(CH1U)의 장축 방향인 ±Y 방향에서 제1 상부 콘택홀(CH1U)을 한정하는 게이트간 캡핑층(384) 중 제1 상부 콘택홀(CH1U)의 입구측 상부가 제1 상부 콘택홀(CH1U)의 바닥측 저부에 비해 제1 상부 콘택홀(CH1U)의 중앙부에 가까워지도록 경사진 측벽을 가질 수 있다.
도 8i를 참조하면, 도 4h를 참조하여 설명한 바와 유사한 방법으로 코어 캡핑층(382) 및 게이트간 캡핑층(384)의 상측에만 선택적으로 도판트(DP)를 주입하기 위한 경사 이온 주입 공정을 수행한다. 그 결과, 도 8j에 예시한 바와 같이, 코어 캡핑층(382)의 상면 및 제1 상부 콘택홀(CH1U)에서 노출되는 측벽과, 게이트간 캡핑층(384)의 상면을 통해 도판트(DP)가 주입되어 측벽 캡핑층(382D)이 형성되고, 코어 캡핑층(382)의 하부는 도판트(DP)가 주입되지 않은 상태로 남을 수 있다. 상기 경사 이온 주입 공정을 수행하는 동안, 게이트간 절연막(164)은 소스/드레인 영역(172)에 도판트(DP)가 주입되지 않도록 보호하는 역할을 할 수 있다.
도 8k를 참조하면, 도 8j의 결과물에서 제1 상부 콘택홀(CH1U)을 통해 노출되는 게이트간 절연막(164)을 제거하여 소스/드레인 영역(172)을 노출시키는 제1 콘택홀(CH1)을 형성한다.
제1 콘택홀(CH1) 형성을 위한 게이트간 절연막(164)의 제거는 건식 식각 공정을 이용하여 수행될 수 있다. 이 때, 도 8h를 참조하여 설명한 바와 같이 제1 상부 콘택홀(CH1U)의 장축 방향인 ±Y 방향에서 제1 상부 콘택홀(CH1U)을 한정하는 게이트간 캡핑층(384)이 경사진 측벽을 가지는 경우, 제1 콘택홀(CH1) 형성을 위한 건식 식각 공정이 수행되는 동안 게이트간 캡핑층(384)의 경사진 측벽 중 제1 상부 콘택홀(CH1U)의 중앙부로 돌출된 부분이 챔퍼링(chamfering)될 수 있고, 그 결과, 도 8k에 예시한 바와 같이 ±Y 방향에서 제1 콘택홀(CH1)을 한정하는 측벽은 대략 버티컬 프로파일을 유지할 수 있다. 이와 같이, 도 8h를 참조하여 설명한 습식 식각 공정과, 도 8k를 참조하여 설명한 건식 식각 공정을 포함하는 다단계 식각 공정을 이용하여 제1 콘택홀(CH1)을 형성함으로써, 제1 콘택홀(CH1)의 바닥에서 노출되는 소스/드레인 영역(172)의 노출 면적이 커질 수 있으며, 이에 따라 소스/드레인 영역(172)과 후속 공정에서 제1 콘택홀(CH1) 내에 형성되는 제1 도전성 플러그(CP1)와의 사이의 접촉 저항이 감소될 수 있다.
도 8l을 참조하면, 도 4n을 참조하여 설명한 바와 유사한 방법으로, 도 8k의 결과물 상에 복수의 제1 콘택홀(CH1)이 채워지기에 충분한 두께의 제1 도전막(240)을 형성한다.
도 8m을 참조하면, 복합 캡핑층(380)을 구성하는 코어 캡핑층(382)의 상면이 노출되도록 불필요한 막들을 제거하고 제1 도전막(240)을 평탄화하여, 복수의 제1 콘택홀(CH1)을 채우는 복수의 예비 제1 도전성 플러그(240B)를 형성한다. 그 결과, 복합 캡핑층(380)을 구성하는 측벽 캡핑층(382)은 제1 콘택 홀(CH1)의 상부의 측벽 에 남을 수 있다. 복수의 예비 제1 도전성 플러그(240B)의 상면과 복합 캡핑층(380)의 상면은 동일 레벨 상에 있을 수 있다.
도 8n을 참조하면, 도 4p를 참조하여 설명한 바와 유사한 방법으로, 복합 캡핑층(380)과 예비 제1 도전성 플러그(240B)와의 식각 선택비를 이용하여 복수의 예비 제1 도전성 플러그(240B)의 상면으로부터 일정 깊이로 선택적으로 식각하여, 높이가 낮아진 복수의 제1 도전성 플러그(CP1)를 형성한다. 그 결과, 복수의 제1 도전성 플러그(CP1)의 상부에서 복수의 제1 콘택홀(CH1)의 일부 공간이 남을 수 있다.
도 8o를 참조하면, 도 4q 및 도 4r을 참조하여 설명한 바와 유사한 방법으로, 도 8n의 결과물을 컨포멀하게 덮는 절연 라이너(186)를 형성한 후, 절연 라이너(186) 위에 절연 라이너(186)의 일부를 노출하는 제3 하드마스크 패턴(250)을 형성하고, 제3 하드마스크 패턴(250)을 식각 마스크로 이용하여 노출된 절연 라이너(186) 및 그 하부의 복합 캡핑층(380)을 식각하여 게이트 라인(GL)을 노출시키는 제2 콘택홀(CH2)을 형성한다.
복합 캡핑층(380) 중 측벽 캡핑층(382D)은 동일한 식각 조건 하에서 코어 캡핑층(382) 및 게이트간 캡핑층(384)에 비해 더 큰 식각 내성을 가진다. 따라서, 제2 콘택홀(CH2)을 형성하는 동안 측벽 캡핑층(382D)의 소모가 억제되어, 제2 콘택홀(CH2)이 미스얼라인되지 않고 원하는 위치에 용이하게 형성될 수 있다. 이에 따라, 제2 콘택홀(CH2)은 인접해 있는 복수의 제1 도전성 플러그(CP1)와의 사이에 절연 거리를 확보할 수 있는 위치에 형성될 수 있다.
도 8p를 참조하면, 도 4s 및 도 4t를 참조하여 설명한 바와 유사한 방법으로, 제2 콘택홀(CH2) 내에서 노출되는 복합 캡핑층(380)을 덮는 절연 스페이서(188)를 형성한다.
도 8q를 참조하면, 도 4u 및 도 4v를 참조하여 설명한 바와 유사한 방법으로, 도 8p의 결과물 상에 제2 콘택홀(CH2)이 채워지기에 충분한 두께의 제2 도전막(260)을 형성하고, 얻어진 결과물을 평탄화하여 절연 라이너(186)의 상면을 노출시키고 절연 라이너(186) 상의 복수의 포켓 영역(A1)(도 4q 참조) 내에 제3 하드마스크 패턴(250) 중 일부인 포켓 절연막(189)을 남기고, 제2 콘택홀(CH2) 내에 제2 도전성 플러그(CP2)가 남도록 한다.
도 8r을 참조하면, 도 4w를 참조하여 설명한 바와 같은 방법으로, 제2 도전성 플러그(CP2)의 상면이 노출된 결과물 상에 스토퍼 절연막(192) 및 상부 절연막(194)을 차례로 형성하고, 상부 절연막(194), 스토퍼 절연막(192), 포켓 절연막(189) 및 절연 라이너(186)를 관통하여 복수의 제1 도전성 플러그(CP1)에 연결되는 복수의 제1 도전성 비아 콘택(VC1)과, 상부 절연막(194) 및 스토퍼 절연막(192)을 관통하여 제2 도전성 플러그(CP2)에 연결되는 제2 도전성 비아 콘택(VC2)과, 상기 제1 및 제2 도전성 비아 콘택(VC1, VC2)에 연결되는 복수의 배선층(198)을 형성한다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 9에 예시한 집적회로 소자(400)는 도 6 및 도 7에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 복수의 제1 도전성 비아 콘택(VC1)은 각각 복수의 배선층(198A) 중 서로 다른 배선층(198A)에 연결될 수 있다. 복수의 배선층(198A) 중 적어도 일부는 복수의 핀형 활성 영역(FA)과 교차하는 방향으로 연장될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)를 설명하기 위한 단면도이다. 도 10에는 제1 소자 영역(I) 및 제2 소자 영역(II)을 포함하는 집적회로 소자(500)가 예시되어 있다. 도 10에서, 제1 소자 영역(I)은 도 7의 X1 - X1' 선 단면에 대응하는 부분을 포함한다.
일부 실시예들에서, 제1 소자 영역(I) 및 제2 소자 영역(II)은 서로 다른 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 제1 소자 영역(I)은 저전력 모드로 동작하는 소자들이 형성되는 영역이고, 제2 소자 영역(II)은 고전력 모드로 동작하는 소자들이 형성되는 영역일 수 있다. 또 다른 일부 실시예들에서, 제1 소자 영역(I)은 메모리 소자 또는 로직 회로가 형성되는 영역이고, 제2 소자 영역(II)은 입출력 장치(I/O)와 같은 주변 회로가 형성되는 영역일 수 있다.
제1 소자 영역(I)은 도 6 및 도 7을 참조하여 집적회로 소자(300)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
제2 소자 영역(II)에 형성된 복수의 게이트 라인(GL)의 피치는 제1 소자 영역(I)에 형성된 복수의 게이트 라인(GL)의 피치보다 더 클 수 있다. 제2 소자 영역(II)에서 이웃하는 2 개의 게이트 라인(GL) 사이에는 소스/드레인 영역(172)에 연결되는 제1 도전성 플러그(CP1)가 형성될 수 있다. 제2 소자 영역(II)에 형성된 제1 도전성 플러그(CP1)는 제1 소자 영역(I)에 형성된 제1 도전성 플러그(CP1)와 대체로 동일한 구성을 가질 수 있다. 단, 제2 소자 영역(II)에서, 복합 캡핑층(380)의 측벽 캡핑층(382D)은 소스/드레인 영역(172)과 수직으로 오버랩되는 위치에 형성되고, 제1 도전성 플러그(CP1)는 복합 캡핑층(180)에 포함된 측벽 캡핑층(182D)에 접해 있다. 제2 소자 영역(II)에서, 제1 도전성 플러그(CP1)는 게이트 라인(GL)의 측벽을 덮는 절연 스페이서(162)로부터 이격된 위치에 형성될 수 있다. 제2 소자 영역(II)에서, 제1 도전성 플러그(CP1)와 절연 스페이서(162)와의 사이에는 게이트간 절연막(164)이 개재될 수 있다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 및 도 11b를 참조하여 도 10에 예시한 집적회로 소자(500)의 제조 방법을 설명한다.
도 11a를 참조하면, 제1 소자 영역(I) 및 제2 소자 영역(II)을 가지는 기판(110)을 준비한 후, 제1 소자 영역(I) 및 제2 소자 영역(II)에서 도 8a 내지 도 8g를 참조하여 설명한 바와 같은 방법으로 복수의 게이트 라인(GL) 각각의 사이에 있는 게이트간 절연막(164)을 덮는 게이트간 캡핑층(384)을 형성한다. 단, 제2 소자 영역(II) 중 제1 도전성 플러그(CP1)를 형성할 영역에서는 제1 소자 영역(I)의 콘택 영역(CON)에서와 유사하게 게이트간 캡핑층(384)을 형성하지 않고 게이트간 절연막(164)이 남아 있도록 한다.
도 11b를 참조하면, 도 11a의 결과물에 대하여 도 8h 내지 도 8m을 참조하여 설명한 바와 같은 공정들을 수행하여, 제1 소자 영역(I) 및 제2 소자 영역(II)에 복수의 예비 제1 도전성 플러그(240B)를 형성한다. 이 때, 제1 소자 영역(I) 및 제2 소자 영역(II)에서 복수의 예비 제1 도전성 플러그(240B)를 형성하는 데 필요한 복수의 제1 콘택홀(CH1)을 형성하기 위하여 소스/드레인 영역(172)이 노출되도록 게이트간 절연막(164)을 건식 식각하는 동안, 복합 캡핑층(380)의 측벽 캡핑층(382D)은 동일한 식각 분위기 하에서 코어 캡핑층(382) 및 게이트간 캡핑층(384)에 비해 우수한 식각 내성을 가진다. 따라서, 제1 소자 영역(I) 및 제2 소자 영역(II)에서 복수의 제1 콘택홀(CH1)을 형성하는 동안 복수의 제1 콘택홀(CH1)을 통해 노출되는 측벽 캡핑층(382D)이 식각 분위기에 의해 소모되는 것을 억제 또는 최소화할 수 있다. 이에 따라 복수의 제1 콘택홀(CH1)은 인접한 게이트 라인(GL)과의 사이에 절연 거리를 확보할 수 있는 위치에 형성될 수 있다.
그 후, 도 8n 내지 도 8r을 참조하여 설명한 바와 같은 공정들을 수행하여 도 10에 예시한 집적회로 소자(500)를 제조할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 12에는 집적회로 소자(600)의 구성 중 도 1의 X1 - X1' 선 및 X2 - X2' 선 단면에 대응하는 부분들의 구성이 예시되어 있다.
도 12에 예시한 집적회로 소자(600)는 도 1 내지 도 3에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(600)는 서로 다른 조성을 가지는 2 개의 층을 포함하는 복수의 복합 캡핑층(680)을 포함한다.
복수의 복합 캡핑층(680)은 각각 게이트 라인(GL) 및 절연 스페이서(162)와 수직으로 오버랩되어 있으며, 게이트 라인(GL)과 평행하게 연장된다. 복수의 복합 캡핑층(680)은 게이트 라인(GL)의 상면에 접하고 핀형 활성 영역(FA)의 길이 방향 (X 방향)에서 게이트 라인(GL)의 폭보다 더 큰 폭을 가지는 코어 캡핑층(684)과, 코어 캡핑층(684)의 양 측벽을 덮는 측벽 캡핑층(682D)을 포함할 수 있다. 측벽 캡핑층(682D)은 절연 스페이서(162)와 수직으로 오버랩되는 위치에 배치되고 절연 스페이서(162)와 일체로 형성된다. 측벽 캡핑층(682D)의 수직 방향 길이는 코어 캡핑층(684)의 수직 방향 길이보다 더 작을 수 있다. 절연 스페이서(162)는 게이트 라인(GL)의 측벽과 코어 캡핑층(684)의 측벽을 덮도록 게이트 라인(GL)보다 더 높은 레벨까지 연장될 수 있다.
코어 캡핑층(684)은 도 1을 참조하여 코어 캡핑층(184)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 측벽 캡핑층(682D)은 도핑된 SiOCN 막, 도핑된 SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 측벽 캡핑층(682D)은 도판트로서 B, Si, C, N, As, P, O, F, Ar, Ge, H, 또는 He을 포함할 수 있다. 절연 스페이서(162)가 SiOCN 막으로 이루어지고, 측벽 캡핑층(682D)이 Si로 도핑된 SiOCN 막으로 이루어진 경우, 측벽 캡핑층(682D) 내에서의 Si 조성비는 절연 스페이서(162) 내에서의 Si 조성비보다 더 클 수 있다. 절연 스페이서(162)가 SiCN 막으로 이루어지고, 측벽 캡핑층(682D)이 Si로 도핑된 SiCN 막으로 이루어진 경우, 측벽 캡핑층(682D) 내에서의 Si 조성비는 절연 스페이서(162) 내에서의 Si 조성비보다 더 클 수 있다.
도 13a 및 도 13b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 및 도 13b를 참조하여 도 12에 예시한 집적회로 소자(600)의 제조 방법을 설명한다. 도 13a 및 도 13b에 있어서, 도 1 내지 도 12에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 13a를 참조하면, 도 4a 내지 도 4e를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(110) 상에 복수의 게이트 라인(GL)을 형성한 후, 도 4f를 참조하여 설명한 바와 유사한 방법으로 복수의 게이트 라인(GL)의 상부에 복수의 캡핑 공간(CS6)을 마련한다. 단, 본 예에서는 도 4f를 참조하여 설명한 바와 달리, 복수의 캡핑 공간(CS6)을 형성하기 위하여 절연 스페이서(162)는 식각하지 않고 남겨두고 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(118)을 식각한다. 그 결과, 복수의 캡핑 공간(CS6)의 측벽에서 절연 스페이서(162)가 노출될 수 있다.
도 13b를 참조하면, 도 13a의 결과물에 대하여 도 4h를 참조하여 설명한 바와 유사한 방법으로 경사 이온 주입 공정을 수행하여, 게이트간 절연막(164)의 상측과 복수의 캡핑 공간(CS6) 내에서 노출되는 절연 스페이서(162)의 상측에만 선택적으로 도판트(DP)를 주입하여, 측벽 캡핑층(682D)을 형성한다.
그 후, 도 4j 내지 도 4w를 참조하여 설명한 바와 같은 공정들을 수행하여 도 12에 예시한 집적회로 소자(600)를 제조할 수 있다.
도 14a 및 도 14b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 및 도 14b를 참조하여 도 12에 예시한 집적회로 소자(600)의 다른 제조 방법을 설명한다. 도 14a 및 도 14b에 있어서, 도 1 내지 도 13b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 14a를 참조하면, 도 13a를 참조하여 설명한 바와 같은 방법으로 복수의 게이트 라인(GL)의 상부에 복수의 캡핑 공간(CS6)을 마련한 후, 복수의 캡핑 공간(CS6) 내에서 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(118)이 노출되지 않도록 복수의 게이트 라인(GL) 및 게이트 절연막(118)을 덮으면서 복수의 캡핑 공간(CS6)의 하부를 채우는 보호막(620)을 형성한다.
일부 실시예들에서, 보호막(620)은 스핀코팅 방법으로 형성된 막으로 이루어질 수 있다. 예를 들면, 보호막(620)은 SOH (spin on hardmask) 막으로 이루어질 수 있다. SOH 막은 탄소 함량이 SOH 막의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체를 포함할 수 있다.
도 14b를 참조하면, 보호막(620)이 복수의 게이트 라인(GL) 및 게이트 절연막(118)을 덮고 있는 상태에서 도 4h를 참조하여 설명한 바와 유사한 방법으로 경사 이온 주입 공정을 수행하여, 게이트간 절연막(164)의 상측과 복수의 캡핑 공간(CS6) 내에서 노출되는 절연 스페이서(162)의 상측에만 선택적으로 도판트(DP)를 주입하여, 측벽 캡핑층(682D)을 형성한다.
그 후, 도 4j 내지 도 4w를 참조하여 설명한 바와 같은 공정들을 수행하여 도 12에 예시한 집적회로 소자(600)를 제조할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(700)의 주요 구성들을 도시한 레이아웃 다이어그램이다. 도 15에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 15를 참조하면, 집적회로 소자(700)는 기판 (예를 들면, 도 2a의 기판(110)) 상에 논리 셀 영역(LC)을 가진다. 논리 셀 영역(LC)은 제1 소자 영역(R1) 및 제2 소자 영역(R2)을 포함한다. 기판 상에서 제1 소자 영역(R1)과 제2 소자 영역(R2)과의 사이는 소자분리용 절연막(704)으로 덮여 있다. 복수의 핀형 활성 영역(FA)은 제1 소자 영역(R1) 및 제2 소자 영역(R2)에서 일 방향 (도 15에서 X 방향)을 따라 상호 평행하게 연장되어 있다.
도 2b에 예시한 바와 유사하게, 복수의 핀형 활성 영역(FA) 각각의 사이에는 분리 절연막(112)이 형성될 수 있다.
복수의 핀형 활성 영역(FA) 위에는 소스/드레인 영역(172)에 연결되는 복수의 제1 도전성 플러그(CP1)와, 게이트 라인(GL)에 연결되는 복수의 제2 도전성 플러그(CP2)가 형성되어 있다. 복수의 제1 도전성 플러그(CP1)와 복수의 제2 도전성 플러그(CP2)는 복수의 핀형 활성 영역(FA) 및 복수의 게이트 라인(GL)을 덮는 층간절연막(도시 생략)에 의해 상호 절연될 수 있다.
복수의 제1 도전성 플러그(CP1) 위에는 복수의 제1 도전성 비아 콘택(VC1)이 형성되어 복수의 제1 도전성 플러그(CP1)에 연결되고, 복수의 제2 도전성 플러그(CP2) 위에는 복수의 제2 도전성 비아 콘택(도시 생략)이 형성되어 복수의 제2 도전성 플러그(CP2)에 연결될 수 있다. 복수의 제2 도전성 플러그(CP2) 중 적어도 일부는 제1 소자 영역(R1) 내에 또는 제2 소자 영역(R2) 내에 형성될 수 있다.
논리 셀 영역(LC)에서 제1 소자 영역(R1)에 있는 핀형 활성 영역(FA)에 전원선(VDD)이 연결되고, 제2 소자 영역(R2)에 있는 핀형 활성 영역(FA)에 접지선(VSS)이 연결될 수 있다. 복수의 제1 도전성 플러그(CP1) 및 복수의 제2 도전성 플러그(CP2)는 복수의 제1 도전성 비아 콘택(VC1) 및 제2 도전성 비아 콘택을 통해 복수의 배선층(198)에 연결될 수 있다.
도 15에 예시한 집적회로 소자(700)에서, 도 15의 X71 - X71' 선 단면 구조는 도 2a, 도 4, 도 6, 도 9, 도 10, 또는 도 12에 예시한 X1 - X1' 선 단면 구조와 동일한 단면 구조를 가질 수 있다. 도 15의 X72 - X72' 선 단면 구조는 도 2a, 도 4, 도 6, 도 9, 또는 도 12에 예시한 X2 - X2' 선 단면 구조와 동일한 단면 구조를 가질 수 있다.
도 16은 도 2a에 예시한 집적회로 소자(100)의 측벽 캡핑층(182D)의 식각 내성을 평가한 결과를 나타낸 그래프이다.
측벽 캡핑층(182D)의 식각 내성을 평가하기 위하여, 도핑되지 않은 실리콘 질화막(대조예)과, B 원자로 도핑된 실리콘 질화막(예 1)과, Si 원자로 도핑된 실리콘 질화막(예 2)을 각각 폴리실라잔(polysilazane) 막을 제거하기 위한 식각 조건에 동시에 노출시켰다.
도 16의 결과에서, B 원자로 도핑된 실리콘 질화막(예 1) 및 Si 원자로 도핑된 실리콘 질화막(예 2)은 각각 동일한 식각 조건 하에서 도핑되지 않은 실리콘 질화막(대조예)에 비해 폴리실라잔 막에 대한 식각 선택비가 더 작은 것을 확인할 수 있다. 이로부터, 도핑되지 않은 실리콘 질화막에 비해 B 원자로 도핑된 실리콘 질화막(예 1) 및 Si 원자로 도핑된 실리콘 질화막(예 2)의 식각 내성이 더 큰 것을 알 수 있다.
도 1a 내지 도 15를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
162: 절연 스페이서, 164: 게이트간 절연막, 172: 소스/드레인 영역, 180: 복합 캡핑층, 182: 바텀 캡핑층, 182D: 측벽 캡핑층, 184: 코어 캡핑층, 186: 절연 라이너, 189: 포켓 절연막, CP1: 제1 도전성 플러그, CP2: 제2 도전성 플러그, GL: 게이트 라인.

Claims (10)

  1. 소자 활성 영역을 가지는 기판과,
    상기 소자 활성 영역 상에서 상기 기판으로부터 돌출된 핀형(fin-type) 활성 영역과,
    상기 핀형 활성 영역과 교차하여 연장되고 상기 핀형 활성 영역의 상면 및 양 측벽을 덮는 게이트 라인과,
    상기 게이트 라인의 양 측벽을 덮는 절연 스페이서와,
    상기 핀형 활성 영역 상에서 상기 게이트 라인의 양 측에서 형성된 한 쌍의 소스/드레인 영역과,
    상기 한 쌍의 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역에 연결된 제1 도전성 플러그와,
    상기 게이트 라인의 위에서 상기 게이트 라인과 평행하게 연장되고 서로 다른 조성을 가지는 적어도 2 개의 층을 포함하는 복합 캡핑층을 포함하고,
    상기 복합 캡핑층은 상기 게이트 라인과 수직으로 오버랩되고 상기 게이트 라인과 평행하게 연장되는 코어 캡핑층과, 상기 절연 스페이서와 수직으로 오버랩되고 상기 코어 캡핑층 및 상기 제1 도전성 플러그에 접하는 측벽 캡핑층을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 절연 스페이서, 상기 코어 캡핑층, 및 상기 측벽 캡핑층은 서로 다른 조성을 가지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 코어 캡핑층은 제1 유전 상수를 가지는 제1 절연막으로 이루어지고,
    상기 측벽 캡핑층은 도핑된 제1 절연막으로 이루어지고,
    상기 절연 스페이서는 상기 제1 유전 상수보다 더 작은 제2 유전 상수를 가지는 제2 절연막으로 이루어지는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 도전성 플러그의 상면의 레벨은 상기 측벽 캡핑층의 상면의 레벨보다 더 낮은 집적회로 소자.
  5. 제1항에 있어서,
    상기 소자 활성 영역 상에서 상기 복합 캡핑층을 관통하여 상기 게이트 라인에 연결되는 제2 도전성 플러그를 더 포함하고,
    상기 제2 도전성 플러그의 상면의 레벨은 상기 제1 도전성 플러그의 상면의 레벨보다 더 높은 집적회로 소자.
  6. 소자 활성 영역을 가지는 기판과,
    상기 소자 활성 영역 상에서 상기 기판으로부터 돌출되어 제1 방향으로 연장되는 복수의 핀형 활성 영역과,
    상기 복수의 핀형 활성 영역 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 게이트 라인과,
    상기 복수의 게이트 라인 각각의 양 측벽을 덮는 복수의 절연 스페이서와,
    상기 복수의 핀형 활성 영역 상에서 상기 복수의 게이트 라인의 각각의 양 측에 형성된 복수의 소스/드레인 영역과,
    상기 복수의 게이트 라인 중 이웃하는 두 개의 게이트 라인들 사이에서 상기 복수의 소스/드레인 영역 중에서 선택되는 적어도 하나의 소스/드레인 영역에 연결된 제1 도전성 플러그와,
    상기 복수의 게이트 라인과 수직으로 오버랩되고 상기 복수의 게이트 라인과 평행하게 연장되는 복수의 코어 캡핑층과,
    상기 복수의 절연 스페이서 중 적어도 하나와 수직으로 오버랩되고 상기 복수의 코어 캡핑층 중 적어도 하나 및 상기 제1 도전성 플러그에 접하는 적어도 하나의 측벽 캡핑층을 포함하고, 상기 복수의 코어 캡핑층과 상기 적어도 하나의 측벽 캡핑층은 서로 다른 조성을 가지는 집적회로 소자.
  7. 제6항에 있어서,
    상기 적어도 하나의 측벽 캡핑층은 상기 복수의 절연 스페이서와 수직으로 오버랩되고 상기 복수의 게이트 라인에 평행하게 연장되는 복수의 측벽 캡핑층을 포함하고,
    상기 제1 도전성 플러그는 상기 복수의 측벽 캡핑층 중 이웃하는 2 개의 측벽 캡핑층에 접하는 집적회로 소자.
  8. 제6항에 있어서,
    상기 적어도 하나의 측벽 캡핑층은 상기 이웃하는 두 개의 게이트 라인 사이에서 상기 제1 도전성 플러그를 포위하는 링 형상의 측벽 캡핑층을 포함하는 집적회로 소자.
  9. 제6항에 있어서,
    상기 이웃하는 두 개의 게이트 라인과 상기 복수의 코어 캡핑층과의 사이에 개재되어 상기 이웃하는 두 개의 게이트 라인과 평행하게 연장되는 복수의 바텀 캡핑층을 더 포함하고,
    상기 복수의 바텀 캡핑층 및 상기 복수의 코어 캡핑층은 서로 동일한 절연 물질로 이루어지고,
    상기 이웃하는 두 개의 게이트 라인은 복수의 바텀 캡핑층 중 적어도 하나를 사이에 두고 상기 적어도 하나의 측벽 캡핑층과 이격되어 있는 집적회로 소자.
  10. 제6항에 있어서,
    상기 소자 활성 영역 상에서 상기 복수의 소스/드레인 영역 중에서 선택되는 일부 소스/드레인 영역을 덮는 게이트간 절연막을 더 포함하고,
    상기 복합 캡핑층은 상기 일부 소스/드레인 영역과 수직으로 오버랩되도록 상기 게이트간 절연막 위에 형성되고 상기 게이트간 절연막 및 상기 적어도 하나의 측벽 캡핑층에 접하는 게이트간 캡핑층을 더 포함하는 집적회로 소자.
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