KR20220005746A - 반도체 장치 - Google Patents

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KR20220005746A
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capping pattern
sidewall
trench
atomic ratio
gate electrode
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KR1020200083295A
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이인열
정윤영
김진욱
배덕한
엄명윤
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판, 기판 상에서 제1 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 측벽을 따라 제2 방향으로 연장되는 게이트 스페이서, 게이트 스페이서의 측벽과 접하는 층간 절연막, 층간 절연막 내에서 게이트 전극 상에 형성되는 트렌치, 트렌치의 측벽을 따라 배치되고, 적어도 하나의 측벽이 경사 프로파일을 갖는 제1 캡핑 패턴, 및 트렌치 내에서 제1 캡핑 패턴 상에 배치되는 제2 캡핑 패턴을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
한편, 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 과제는, 캡핑 패턴을 멀티층으로 형성하여 게이트 전극과 소오스/드레인 컨택 사이의 커패시턴스를 효과적으로 조절할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 라인 형상을 갖는 제1 캡핑 패턴을 경사 프로파일을 갖도록 형성하고, 제1 캡핑 패턴 상에 제2 캡핑 패턴을 채움으로써, 게이트 컨택을 형성하기 위한 식각 공정을 효과적으로 가이드할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 캡핑 패턴을 멀티층으로 형성하고, 식각 내성이 상대적으로 큰 층을 캡핑 패턴의 최외각에 배치함으로써, 소오스/드레인 컨택을 형성하기 위한 식각 공정을 효과적으로 가이드할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판, 기판 상에서 제1 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 측벽을 따라 제2 방향으로 연장되는 게이트 스페이서, 게이트 스페이서의 측벽과 접하는 층간 절연막, 층간 절연막 내에서 게이트 전극 상에 형성되는 트렌치, 트렌치의 측벽을 따라 배치되고, 적어도 하나의 측벽이 경사 프로파일을 갖는 제1 캡핑 패턴, 및 트렌치 내에서 제1 캡핑 패턴 상에 배치되는 제2 캡핑 패턴을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 기판, 기판 상에서 제1 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 측벽을 따라 제2 방향으로 연장되는 게이트 스페이서, 게이트 스페이서의 측벽과 접하는 층간 절연막, 층간 절연막 내에서 게이트 전극 상에 형성되는 트렌치, 트렌치의 측벽을 따라 배치되고, 실리콘 산탄화물(SiOC)을 포함하고, 제1 원자 비율(atomic ratio)의 탄소를 포함하는 제1 캡핑 패턴, 및 트렌치 내에서 제1 캡핑 패턴 상에 배치되고, 실리콘 산탄화물(SiOC)을 포함하고, 제1 원자 비율보다 작은 제2 원자 비율의 탄소를 포함하는 제2 캡핑 패턴을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 기판, 기판 상에서 제1 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 측벽을 따라 제2 방향으로 연장되는 게이트 스페이서, 게이트 스페이서의 측벽과 접하는 층간 절연막, 층간 절연막 내에서 게이트 전극 상에 형성되는 트렌치, 트렌치의 측벽을 따라 배치되고, 제1 측벽 및 제1 측벽과 대향하는 제2 측벽을 포함하고, 제1 측벽은 경사 프로파일을 갖고, 제2 측벽은 층간 절연막과 접하고, 실리콘 산탄화물(SiOC)을 포함하는 제1 캡핑 패턴, 트렌치 내에서 제1 캡핑 패턴 상에 배치되고, 제1 캡핑 패턴의 제1 측벽과 접하고, 제1 캡핑 패턴과 다른 물질을 포함하는 제2 캡핑 패턴, 게이트 전극의 적어도 일 측에 배치되는 소오스/드레인 영역, 및 층간 절연막을 제1 및 제2 방향과 수직인 제3 방향으로 관통하고, 소오스/드레인 영역에 접속되는 소오스/드레인 컨택을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17 및 도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 액티브 패턴(101), 필드 절연막(105), 제1 게이트 전극(110), 제1 게이트 절연막(111), 제1 게이트 스페이서(112), 제2 게이트 전극(120), 제2 게이트 절연막(121), 제2 게이트 스페이서(122), 제1 캡핑 패턴(130), 제2 캡핑 패턴(140), 층간 절연막(160), 소오스/드레인 영역(170), 소오스/드레인 컨택(180) 및 실리사이드막(185)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
액티브 패턴(101)은 기판(100) 상에서 제1 방향(DR1)으로 연장될 수 있다. 액티브 패턴(101)은 기판(100)으로부터 돌출되도록 배치될 수 있다. 액티브 패턴(101)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 액티브 패턴(101)은 필드 절연막(105)에 의해 정의될 수 있다.
액티브 패턴(101)은 예를 들어, NMOS가 형성되는 영역일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 액티브 패턴(101)은 PMOS가 형성되는 영역일 수 있다.
필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 액티브 패턴(101)의 측벽 상에 배치될 수 있다. 액티브 패턴(101)은 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각은 액티브 패턴(101) 및 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(120)은 제1 게이트 전극(110)과 제1 방향(DR1)으로 이격될 수 있다.
제1 게이트 절연막(111)은 제1 게이트 전극(110)의 측벽 및 바닥면을 따라 배치될 수 있다. 제2 게이트 절연막(121)은 제2 게이트 전극(120)의 측벽 및 바닥면을 따라 배치될 수 있다.
제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각은 필드 절연막(105)보다 위로 돌출된 액티브 패턴(101)의 프로파일 및 필드 절연막(105)의 상면을 따라 배치될 수 있다. 도시되지 않았지만, 필드 절연막(105)보다 위로 돌출된 액티브 패턴(101)의 프로파일을 따라 계면막이 더 배치될 수 있다. 이 경우, 제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각은 계면막 상에 배치될 수 있다.
제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 붕소 질화물(Boron Nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 스페이서(112)는 제1 게이트 전극(110)의 양 측벽을 따라 제2 방향(DR2)으로 연장될 수 있다. 제1 게이트 전극(110)과 제1 게이트 스페이서(112) 사이에 제1 게이트 절연막(111)이 배치될 수 있다. 제2 게이트 스페이서(122)는 제2 게이트 전극(120)의 양 측벽을 따라 제2 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(120)과 제2 게이트 스페이서(122) 사이에 제2 게이트 절연막(121)이 배치될 수 있다.
제1 게이트 스페이서(112)의 상면은 제1 게이트 전극(110)의 상면(110a)과 동일 평면 상에 형성될 수 있다. 마찬가지로, 제2 게이트 스페이서(122)의 상면은 제2 게이트 전극(120)의 상면과 동일 평면 상에 형성될 수 있다.
제1 게이트 스페이서(112) 및 제2 게이트 스페이서(122) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(160)은 필드 절연막(105) 상에 배치될 수 있다. 층간 절연막(160)은 제1 게이트 스페이서(112)의 측벽, 제2 게이트 스페이서(122)의 측벽, 제1 캡핑 패턴(130)의 측벽 각각과 접할 수 있다.
층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 트렌치(T1)는 층간 절연막(160) 내에서 제1 게이트 전극(110), 제1 게이트 절연막(111) 및 제1 게이트 스페이서(112) 상에 형성될 수 있다. 제1 트렌치(T1)의 측벽의 프로파일은 제1 게이트 스페이서(112)의 측벽의 프로파일과 연속적으로 형성될 수 있다.
제2 트렌치(T2)는 층간 절연막(160) 내에서 제2 게이트 전극(120), 제2 게이트 절연막(121) 및 제2 게이트 스페이서(122) 상에 형성될 수 있다. 제2 트렌치(T2)의 측벽의 프로파일은 제2 게이트 스페이서(122)의 측벽의 프로파일과 연속적으로 형성될 수 있다.
제1 캡핑 패턴(130)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에 배치될 수 있다. 제1 캡핑 패턴(130)은 제1 트렌치(T1)의 측벽 및 제2 트렌치(T2)의 측벽을 따라 배치될 수 있다.
제1 캡핑 패턴(130)은 제1 측벽(130s1) 및 제1 측벽(130s1)과 대향하는 제2 측벽(130s2)을 포함할 수 있다. 제1 캡핑 패턴(130)의 제1 측벽(130s1)은 제2 캡핑 패턴(140)과 접할 수 있다. 제1 캡핑 패턴(130)의 제2 측벽(130s2)은 층간 절연막(160)과 접할 수 있다.
제1 캡핑 패턴(130)의 적어도 하나의 측벽은 경사 프로파일을 가질 수 있다. 예를 들어, 제1 캡핑 패턴(130)의 제1 측벽(130s1)은 경사 프로파일을 가질 수 있다. 즉, 제1 캡핑 패턴(130)의 제1 방향(DR1)의 폭은 기판(100)으로부터 멀어질수록 작아질 수 있다.
제1 캡핑 패턴(130)의 상면(130a)은 층간 절연막(160)의 상면(160a)과 동일 평면 상에 형성될 수 있다. 제1 캡핑 패턴(130)의 하면(130b)은 제1 게이트 스페이서(112)의 상면 및 제2 게이트 스페이서(122)의 상면 각각과 접할 수 있다. 도 2에는 제1 캡핑 패턴(130)이 제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각과 접하지 않는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 캡핑 패턴(130)은 제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각과 접할 수 있다. 또한, 또 다른 몇몇 실시예에서, 제1 캡핑 패턴(130)은 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각과 접할 수 있다.
제1 캡핑 패턴(130)은 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있다. 다른 몇몇 실시예에서, 제1 캡핑 패턴(130)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 질화물(SiN), 붕소 탄질화물(BCN), 실리콘 붕소 산탄화물(SiBOC), 실리콘 붕소 산질화물(SiBCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 캡핑 패턴(130)은 예를 들어, 제1 게이트 스페이서(112) 및 제2 게이트 스페이서(122) 각각과 다른 물질을 포함할 수 있다.
제1 캡핑 패턴(130)은 제1 원자 비율(atomic ratio)의 탄소를 포함할 수 있다. 제1 원자 비율은 예를 들어, 18% 내지 24% 일 수 있다. 여기에서, 원자 비율이란 전체 원자 수에 대한 해당 원자 수의 백분율을 의미한다.
제2 캡핑 패턴(140)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제1 캡핑 패턴(130) 상에 배치될 수 있다. 즉, 제2 캡핑 패턴(140)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제1 캡핑 패턴(130) 사이에 배치될 수 있다. 제2 캡핑 패턴(140)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제2 캡핑 패턴(140)의 상면(140a)은 제1 캡핑 패턴(130)의 상면(130a)과 동일 평면 상에 형성될 수 있다. 제2 캡핑 패턴(140)의 상면(140a)은 층간 절연막(160)의 상면(160a)과 동일 평면 상에 형성될 수 있다. 제2 캡핑 패턴(140)은 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각과 접할 수 있다.
제2 캡핑 패턴(140)은 제1 캡핑 패턴(130)과 다른 물질을 포함할 수 있다. 제2 캡핑 패턴(140)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 즉, 제1 캡핑 패턴(130)은 실리콘 산탄화물(SiOC)을 포함하고, 제2 캡핑 패턴(140)은 실리콘 질화물(SiN)을 포함할 수 있다. 다른 몇몇 실시예에서, 제2 캡핑 패턴(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소오스/드레인 영역(170)은 제1 게이트 전극(110)의 적어도 일 측에 배치될 수 있다. 또한, 소오스/드레인 영역(170)은 제2 게이트 전극(120)의 적어도 일 측에 배치될 수 있다. 도 2에는 설명의 편의상 소오스/드레인 영역(170)이 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각의 양 측에 배치되는 것으로 도시된다.
소오스/드레인 컨택(180)은 예를 들어, 제1 게이트 전극(110)과 제2 게이트 전극(120) 사이에 배치될 수 있다. 소오스/드레인 컨택(180)은 제1 및 제2 방향(DR1, DR2)과 수직인 제3 방향(DR3)으로 층간 절연막(160)을 관통할 수 있다. 소오스/드레인 컨택(180)은 소오스/드레인 영역(170)의 내부로 연장되어 소오스/드레인 영역(170)과 접속될 수 있다. 소오스/드레인 컨택(180)은 도전성 물질을 포함할 수 있다.
실리사이드막(185)은 소오스/드레인 영역(170)과 소오스/드레인 컨택(180) 사이에 배치될 수 있다. 실리사이드막(185)은 소오스/드레인 영역(170)과 소오스/드레인 컨택(180) 사이의 경계면의 프로파일을 따라 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 실리사이드막(185)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 캡핑 패턴(130, 140)을 멀티층으로 형성함으로써, 게이트 전극(110, 120)과 소오스/드레인 컨택(180) 사이의 커패시턴스를 효과적으로 조절할 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 라인 형상을 갖는 제1 캡핑 패턴(130)을 경사 프로파일을 갖도록 형성하고, 제1 캡핑 패턴(130) 상에 제2 캡핑 패턴(140)을 채움으로써, 게이트 컨택을 형성하기 위한 식각 공정을 효과적으로 가이드할 수 있다.
이하에서, 도 4를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제2 캡핑 패턴(240)이 실리콘 산탄화물(SiOC)을 포함할 수 있다.
제2 캡핑 패턴(240)은 제2 원자 비율의 탄소를 포함할 수 있다. 제2 원자 비율은 예를 들어, 12% 내지 18% 일 수 있다. 제2 원자 비율은 제1 원자 비율보다 작을 수 있다. 즉, 제2 캡핑 패턴(240)에 포함된 탄소의 제2 원자 비율은 제1 캡핑 패턴(130)에 포함된 탄소의 제1 원자 비율보다 작을 수 있다.
제2 캡핑 패턴(240)의 상면(240a)은 제1 캡핑 패턴(130)의 상면(130a)과 동일 평면 상에 형성될 수 있다. 제2 캡핑 패턴(240)의 상면(240a)은 층간 절연막(160)의 상면(160a)과 동일 평면 상에 형성될 수 있다.
이하에서, 도 5를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각 상에 제2 캡핑 패턴(340) 및 제3 캡핑 패턴(350)이 배치될 수 있다.
제2 캡핑 패턴(340)은 제1 트렌치(T1)의 내부에서 제1 캡핑 패턴(130)의 제1 측벽(130s1) 및 제1 게이트 전극(110)의 상면(110a)을 따라 배치될 수 있다. 또한, 제2 캡핑 패턴(340)은 제2 트렌치(T2)의 내부에서 제1 캡핑 패턴(130)의 제1 측벽(130s1) 및 제2 게이트 전극(120)의 상면을 따라 배치될 수 있다. 제2 캡핑 패턴(340)은 예를 들어, 컨포말하게 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 캡핑 패턴(340)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제2 캡핑 패턴(340)은 제2 원자 비율의 탄소를 포함할 수 있다. 제2 원자 비율은 예를 들어, 12% 내지 18% 일 수 있다. 제2 원자 비율은 제1 원자 비율보다 작을 수 있다. 즉, 제2 캡핑 패턴(340)에 포함된 탄소의 제2 원자 비율은 제1 캡핑 패턴(130)에 포함된 탄소의 제1 원자 비율보다 작을 수 있다.
제3 캡핑 패턴(350)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제2 캡핑 패턴(340) 상에 배치될 수 있다. 제3 캡핑 패턴(350)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제3 캡핑 패턴(350)은 제1 캡핑 패턴(130) 및 제2 캡핑 패턴(340)과 다른 물질을 포함할 수 있다. 제3 캡핑 패턴(350)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 즉, 제1 캡핑 패턴(130) 및 제2 캡핑 패턴(340) 각각은 실리콘 산탄화물(SiOC)을 포함하고, 제3 캡핑 패턴(350)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 캡핑 패턴(130)의 상면(130a), 제2 캡핑 패턴(340)의 상면(340a), 제3 캡핑 패턴(350)의 상면(350a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 6을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각 상에 제2 캡핑 패턴(440) 및 제3 캡핑 패턴(450)이 배치될 수 있다.
제2 캡핑 패턴(440)은 제1 트렌치(T1)의 내부에서 제1 캡핑 패턴(130)의 제1 측벽(130s1) 및 제1 게이트 전극(110)의 상면(110a)을 따라 배치될 수 있다. 또한, 제2 캡핑 패턴(440)은 제2 트렌치(T2)의 내부에서 제1 캡핑 패턴(130)의 제1 측벽(130s1) 및 제2 게이트 전극(120)의 상면을 따라 배치될 수 있다. 제2 캡핑 패턴(440)은 예를 들어, 컨포말하게 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 캡핑 패턴(440)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제2 캡핑 패턴(440)은 제2 원자 비율의 탄소를 포함할 수 있다. 제2 원자 비율은 예를 들어, 12% 내지 18% 일 수 있다. 제2 원자 비율은 제1 원자 비율보다 작을 수 있다. 즉, 제2 캡핑 패턴(440)에 포함된 탄소의 제2 원자 비율은 제1 캡핑 패턴(130)에 포함된 탄소의 제1 원자 비율보다 작을 수 있다.
제3 캡핑 패턴(450)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제2 캡핑 패턴(440) 상에 배치될 수 있다. 제3 캡핑 패턴(450)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제3 캡핑 패턴(450)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제3 캡핑 패턴(450)은 제3 원자 비율의 탄소를 포함할 수 있다. 제3 원자 비율은 예를 들어, 6% 내지 12% 일 수 있다. 제3 원자 비율은 제2 원자 비율보다 작을 수 있다. 즉, 제3 캡핑 패턴(450)에 포함된 탄소의 제3 원자 비율은 제2 캡핑 패턴(440)에 포함된 탄소의 제2 원자 비율보다 작을 수 있다.
제1 캡핑 패턴(130)의 상면(130a), 제2 캡핑 패턴(440)의 상면(440a), 제3 캡핑 패턴(450)의 상면(450a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 7을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 캡핑 패턴(530)이 제1 트렌치(T1)의 측벽 및 바닥면을 따라 배치될 수 있다. 제1 캡핑 패턴(530)의 하면(530b)은 제1 게이트 전극(110), 제1 게이트 절연막(111) 및 제1 게이트 스페이서(112) 각각과 접할 수 있다. 또한, 제1 캡핑 패턴(530)은 제2 트렌치(T2)의 측벽 및 바닥면을 따라 배치될 수 있다. 제1 캡핑 패턴(530)의 하면은 제2 게이트 전극(120), 제2 게이트 절연막(121) 및 제2 게이트 스페이서(122) 각각과 접할 수 있다.
제1 캡핑 패턴(530)의 측벽은 경사 프로파일을 갖지 않는다. 제1 캡핑 패턴(530)은 예를 들어, 컨포말하게 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 캡핑 패턴(530)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제1 캡핑 패턴(530)은 제1 원자 비율의 탄소를 포함할 수 있다. 제1 원자 비율은 예를 들어, 18% 내지 24% 일 수 있다.
제2 캡핑 패턴(540)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제1 캡핑 패턴(530) 상에 배치될 수 있다. 제2 캡핑 패턴(540)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제2 캡핑 패턴(540)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제2 캡핑 패턴(540)은 제2 원자 비율의 탄소를 포함할 수 있다. 제2 원자 비율은 예를 들어, 12% 내지 18% 일 수 있다. 제2 원자 비율은 제1 원자 비율보다 작을 수 있다. 즉, 제2 캡핑 패턴(540)에 포함된 탄소의 제2 원자 비율은 제1 캡핑 패턴(530)에 포함된 탄소의 제1 원자 비율보다 작을 수 있다.
제1 캡핑 패턴(530)의 상면(530a), 제2 캡핑 패턴(540)의 상면(540a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 캡핑 패턴(630)이 제1 트렌치(T1)의 측벽 및 바닥면을 따라 배치될 수 있다. 제1 캡핑 패턴(630)의 하면(630b)은 제1 게이트 전극(110), 제1 게이트 절연막(111) 및 제1 게이트 스페이서(112) 각각과 접할 수 있다. 또한, 제1 캡핑 패턴(630)은 제2 트렌치(T2)의 측벽 및 바닥면을 따라 배치될 수 있다. 제1 캡핑 패턴(630)의 하면은 제2 게이트 전극(120), 제2 게이트 절연막(121) 및 제2 게이트 스페이서(122) 각각과 접할 수 있다.
제1 캡핑 패턴(630)의 측벽은 경사 프로파일을 갖지 않는다. 제1 캡핑 패턴(630)은 예를 들어, 컨포말하게 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 캡핑 패턴(630)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제1 캡핑 패턴(630)은 제1 원자 비율의 탄소를 포함할 수 있다. 제1 원자 비율은 예를 들어, 18% 내지 24% 일 수 있다.
제2 캡핑 패턴(640)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제1 캡핑 패턴(630) 상에 배치될 수 있다. 제2 캡핑 패턴(640)은 예를 들어, 컨포말하게 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 캡핑 패턴(640)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제2 캡핑 패턴(640)은 제2 원자 비율의 탄소를 포함할 수 있다. 제2 원자 비율은 예를 들어, 12% 내지 18% 일 수 있다. 제2 원자 비율은 제1 원자 비율보다 작을 수 있다. 즉, 제2 캡핑 패턴(640)에 포함된 탄소의 제2 원자 비율은 제1 캡핑 패턴(630)에 포함된 탄소의 제1 원자 비율보다 작을 수 있다.
제3 캡핑 패턴(650)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제2 캡핑 패턴(640) 상에 배치될 수 있다. 제3 캡핑 패턴(650)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제3 캡핑 패턴(650)은 제1 캡핑 패턴(630) 및 제2 캡핑 패턴(640)과 다른 물질을 포함할 수 있다. 제3 캡핑 패턴(650)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 즉, 제1 캡핑 패턴(630) 및 제2 캡핑 패턴(640) 각각은 실리콘 산탄화물(SiOC)을 포함하고, 제3 캡핑 패턴(650)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 캡핑 패턴(630)의 상면(630a), 제2 캡핑 패턴(640)의 상면(640a), 제3 캡핑 패턴(650)의 상면(650a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 캡핑 패턴(730)이 제1 트렌치(T1)의 측벽 및 바닥면을 따라 배치될 수 있다. 제1 캡핑 패턴(730)의 하면(730b)은 제1 게이트 전극(110), 제1 게이트 절연막(111) 및 제1 게이트 스페이서(112) 각각과 접할 수 있다. 또한, 제1 캡핑 패턴(730)은 제2 트렌치(T2)의 측벽 및 바닥면을 따라 배치될 수 있다. 제1 캡핑 패턴(730)의 하면은 제2 게이트 전극(120), 제2 게이트 절연막(121) 및 제2 게이트 스페이서(122) 각각과 접할 수 있다.
제1 캡핑 패턴(730)의 측벽은 경사 프로파일을 갖지 않는다. 제1 캡핑 패턴(730)은 예를 들어, 컨포말하게 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 캡핑 패턴(730)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제1 캡핑 패턴(730)은 제1 원자 비율의 탄소를 포함할 수 있다. 제1 원자 비율은 예를 들어, 18% 내지 24% 일 수 있다.
제2 캡핑 패턴(740)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제1 캡핑 패턴(730) 상에 배치될 수 있다. 제2 캡핑 패턴(740)은 예를 들어, 컨포말하게 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 캡핑 패턴(740)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제2 캡핑 패턴(740)은 제2 원자 비율의 탄소를 포함할 수 있다. 제2 원자 비율은 예를 들어, 12% 내지 18% 일 수 있다. 제2 원자 비율은 제1 원자 비율보다 작을 수 있다. 즉, 제2 캡핑 패턴(740)에 포함된 탄소의 제2 원자 비율은 제1 캡핑 패턴(730)에 포함된 탄소의 제1 원자 비율보다 작을 수 있다.
제3 캡핑 패턴(750)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제2 캡핑 패턴(740) 상에 배치될 수 있다. 제3 캡핑 패턴(750)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제3 캡핑 패턴(750)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제3 캡핑 패턴(750)은 제3 원자 비율의 탄소를 포함할 수 있다. 제3 원자 비율은 예를 들어, 6% 내지 12% 일 수 있다. 제3 원자 비율은 제2 원자 비율보다 작을 수 있다. 즉, 제3 캡핑 패턴(750)에 포함된 탄소의 제3 원자 비율은 제2 캡핑 패턴(740)에 포함된 탄소의 제2 원자 비율보다 작을 수 있다.
제1 캡핑 패턴(730)의 상면(730a), 제2 캡핑 패턴(740)의 상면(740a), 제3 캡핑 패턴(750)의 상면(750a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 캡핑 패턴(830)이 제1 게이트 전극(110)의 상면(110a) 및 제2 게이트 전극(120)의 상면 각각을 덮도록 배치될 수 있다. 제1 캡핑 패턴(830)의 하면(830b)은 제1 게이트 전극(110), 제1 게이트 절연막(111) 및 제1 게이트 스페이서(112) 각각과 접할 수 있다. 또한, 제1 캡핑 패턴(830)의 하면(830b)은 제2 게이트 전극(120), 제2 게이트 절연막(121) 및 제2 게이트 스페이서(122) 각각과 접할 수 있다.
제1 캡핑 패턴(830)은 제2 캡핑 패턴(840)과 접하고 경사 프로파일을 갖는 제1 측벽(830s1) 및 층간 절연막(160)과 접하는 제2 측벽(830s2)을 포함할 수 있다.
제2 캡핑 패턴(840)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제1 캡핑 패턴(830) 상에 배치될 수 있다. 제2 캡핑 패턴(840)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제2 캡핑 패턴(840)은 제1 캡핑 패턴(830)과 다른 물질을 포함할 수 있다. 제2 캡핑 패턴(840)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 즉, 제1 캡핑 패턴(830)은 실리콘 산탄화물(SiOC)을 포함하고, 제2 캡핑 패턴(840)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 캡핑 패턴(830)의 상면(830a), 제2 캡핑 패턴(840)의 상면(840a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 스페이서(912) 및 제2 게이트 스페이서(922) 각각이 층간 절연막(160)의 상면(160a)까지 연장될 수 있다.
제3 트렌치(T3)는 제1 게이트 스페이서(912) 사이에서 제1 게이트 전극(110) 및 제1 게이트 절연막(111) 상에 형성될 수 있다. 제4 트렌치(T4)는 제2 게이트 스페이서(922) 사이에서 제2 게이트 전극(120) 및 제2 게이트 절연막(121) 상에 형성될 수 있다.
제1 캡핑 패턴(930)은 제3 트렌치(T3)의 내부에서 제3 트렌치(T3)의 측벽을 따라 배치될 수 있다. 또한, 제1 캡핑 패턴(930)은 제4 트렌치(T4)의 내부에서 제4 트렌치(T4)의 측벽을 따라 배치될 수 있다.
제1 캡핑 패턴(930)의 하면(930b)은 제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각과 접할 수 있다. 제1 캡핑 패턴(930)의 하면(930b)은 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 캡핑 패턴(930)은 제2 캡핑 패턴(940)과 접하고 경사 프로파일을 갖는 제1 측벽(930s1) 및 층간 절연막(160)과 접하는 제2 측벽(930s2)을 포함할 수 있다.
제1 캡핑 패턴(930)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제1 캡핑 패턴(930)은 제1 원자 비율의 탄소를 포함할 수 있다. 제1 원자 비율은 예를 들어, 18% 내지 24% 일 수 있다.
제2 캡핑 패턴(940)은 제3 트렌치(T3) 및 제4 트렌치(T4) 각각의 내부에서 제1 캡핑 패턴(930) 상에 배치될 수 있다. 제2 캡핑 패턴(940)은 제3 트렌치(T3) 및 제4 트렌치(T4) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제2 캡핑 패턴(940)은 제1 캡핑 패턴(930)과 다른 물질을 포함할 수 있다. 제2 캡핑 패턴(940)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 즉, 제1 캡핑 패턴(930)은 실리콘 산탄화물(SiOC)을 포함하고, 제2 캡핑 패턴(940)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 캡핑 패턴(930)의 상면(930a), 제2 캡핑 패턴(940)의 상면(940a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 11에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각 상에 제2 캡핑 패턴(1040) 및 제3 캡핑 패턴(1050)이 배치될 수 있다.
제2 캡핑 패턴(1040)은 제3 트렌치(T3)의 내부에서 제1 캡핑 패턴(930)의 제1 측벽(930s1) 및 제1 게이트 전극(110)의 상면(110a)을 따라 배치될 수 있다. 또한, 제2 캡핑 패턴(1040)은 제4 트렌치(T4)의 내부에서 제1 캡핑 패턴(930)의 제1 측벽(930s1) 및 제2 게이트 전극(120)의 상면을 따라 배치될 수 있다. 제2 캡핑 패턴(1040)은 예를 들어, 컨포말하게 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 캡핑 패턴(1040)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제2 캡핑 패턴(1040)은 제2 원자 비율의 탄소를 포함할 수 있다. 제2 원자 비율은 예를 들어, 12% 내지 18% 일 수 있다. 제2 원자 비율은 제1 원자 비율보다 작을 수 있다. 즉, 제2 캡핑 패턴(1040)에 포함된 탄소의 제2 원자 비율은 제1 캡핑 패턴(930)에 포함된 탄소의 제1 원자 비율보다 작을 수 있다.
제3 캡핑 패턴(1050)은 제3 트렌치(T3) 및 제4 트렌치(T4) 각각의 내부에서 제2 캡핑 패턴(1040) 상에 배치될 수 있다. 제3 캡핑 패턴(1050)은 제3 트렌치(T3) 및 제4 트렌치(T4) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제3 캡핑 패턴(1050)은 제1 캡핑 패턴(930) 및 제2 캡핑 패턴(1040)과 다른 물질을 포함할 수 있다. 제3 캡핑 패턴(1050)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 즉, 제1 캡핑 패턴(930) 및 제2 캡핑 패턴(1040) 각각은 실리콘 산탄화물(SiOC)을 포함하고, 제3 캡핑 패턴(1050)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 캡핑 패턴(930)의 상면(930a), 제2 캡핑 패턴(1040)의 상면(1040a), 제3 캡핑 패턴(1050)의 상면(1050a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 스페이서(1112)가 제1 게이트 전극(110)의 상면(110a) 상으로 연장될 수 있다. 또한, 제2 게이트 스페이서(1122)가 제2 게이트 전극(120)의 상면 상으로 연장될 수 있다.
제1 캡핑 패턴(1130)과 접하는 제1 게이트 스페이서(1112)의 상면은 경사 프로파일을 가질 수 있다. 또한, 제1 캡핑 패턴(1130)과 접하는 제2 게이트 스페이서(1122)의 상면은 경사 프로파일을 가질 수 있다.
제5 트렌치(T5)는 제1 게이트 스페이서(1112) 사이에서 제1 게이트 전극(110) 및 제1 게이트 절연막(111) 상에 형성될 수 있다. 제6 트렌치(T6)는 제2 게이트 스페이서(1122) 사이에서 제2 게이트 전극(120) 및 제2 게이트 절연막(121) 상에 형성될 수 있다. 제5 트렌치(T5)의 측벽의 일부 및 제6 트렌치(T6)의 측벽의 일부 각각은 층간 절연막(160)에 의해 정의될 수 있다.
제1 캡핑 패턴(1130)은 제5 트렌치(T5)의 내부에서 제5 트렌치(T5)의 측벽을 따라 배치될 수 있다. 또한, 제1 캡핑 패턴(1130)은 제6 트렌치(T6)의 내부에서 제6 트렌치(T6)의 측벽을 따라 배치될 수 있다.
제1 캡핑 패턴(1130)의 하면(1130b)은 제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각과 접할 수 있다. 제1 캡핑 패턴(1130)의 하면(1130b)은 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 캡핑 패턴(1130)은 제1 측벽(1130s1) 및 제1 측벽(1130s1)과 대향하는 제2 측벽(1130s2)을 포함할 수 있다. 제1 캡핑 패턴(1130)의 제1 측벽(1130s1)은 제2 캡핑 패턴(1140)과 접하고, 경사 프로파일을 가질 수 있다. 제1 캡핑 패턴(1130)의 제2 측벽(1130s2)은 제1 게이트 스페이서(1112)의 상면 및 제2 게이트 스페이서(1122)의 상면 각각과 접하고, 경사 프로파일을 가질 수 있다.
제1 캡핑 패턴(1130)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제1 캡핑 패턴(1130)은 제1 원자 비율의 탄소를 포함할 수 있다. 제1 원자 비율은 예를 들어, 18% 내지 24% 일 수 있다.
제2 캡핑 패턴(1140)은 제5 트렌치(T5) 및 제6 트렌치(T6) 각각의 내부에서 제1 캡핑 패턴(1130) 상에 배치될 수 있다. 제2 캡핑 패턴(1140)은 제5 트렌치(T5) 및 제6 트렌치(T6) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제2 캡핑 패턴(1140)은 제1 캡핑 패턴(1130)과 다른 물질을 포함할 수 있다. 제2 캡핑 패턴(1140)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 즉, 제1 캡핑 패턴(1130)은 실리콘 산탄화물(SiOC)을 포함하고, 제2 캡핑 패턴(1140)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 캡핑 패턴(1130)의 상면(1130a), 제2 캡핑 패턴(1140)의 상면(1140a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 13에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각 상에 제2 캡핑 패턴(1240) 및 제3 캡핑 패턴(1250)이 배치될 수 있다.
제2 캡핑 패턴(1240)은 제5 트렌치(T5)의 내부에서 제1 캡핑 패턴(1130)의 제1 측벽(1130s1) 및 제1 게이트 전극(110)의 상면(110a)을 따라 배치될 수 있다. 또한, 제2 캡핑 패턴(1240)은 제6 트렌치(T6)의 내부에서 제1 캡핑 패턴(1130)의 제1 측벽(1130s1) 및 제2 게이트 전극(120)의 상면을 따라 배치될 수 있다. 제2 캡핑 패턴(1240)은 예를 들어, 컨포말하게 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 캡핑 패턴(1240)은 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제2 캡핑 패턴(1240)은 제2 원자 비율의 탄소를 포함할 수 있다. 제2 원자 비율은 예를 들어, 12% 내지 18% 일 수 있다. 제2 원자 비율은 제1 원자 비율보다 작을 수 있다. 즉, 제2 캡핑 패턴(1240)에 포함된 탄소의 제2 원자 비율은 제1 캡핑 패턴(1130)에 포함된 탄소의 제1 원자 비율보다 작을 수 있다.
제3 캡핑 패턴(1250)은 제5 트렌치(T5) 및 제6 트렌치(T6) 각각의 내부에서 제2 캡핑 패턴(1240) 상에 배치될 수 있다. 제3 캡핑 패턴(1250)은 제5 트렌치(T5) 및 제6 트렌치(T6) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제3 캡핑 패턴(1250)은 제1 캡핑 패턴(1130) 및 제2 캡핑 패턴(1240)과 다른 물질을 포함할 수 있다. 제3 캡핑 패턴(1250)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 즉, 제1 캡핑 패턴(1130) 및 제2 캡핑 패턴(1240) 각각은 실리콘 산탄화물(SiOC)을 포함하고, 제3 캡핑 패턴(1250)은 실리콘 질화물(SiN)을 포함할 수 있다.
제1 캡핑 패턴(1130)의 상면(1130a), 제2 캡핑 패턴(1240)의 상면(1240a), 제3 캡핑 패턴(1250)의 상면(1250a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 소오스/드레인 컨택(1380)이 제1 캡핑 패턴(130)과 접할 수 있다. 다른 몇몇 실시예에서, 소오스/드레인 컨택(1380)은 제1 캡핑 패턴(130) 및 제2 캡핑 패턴(140) 각각과 접할 수도 있다. 실리사이드막(1385)은 소오스/드레인 영역(170)과 소오스/드레인 컨택(1380) 사이에 배치될 수 있다.
이하에서, 도 16을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 소오스/드레인 컨택(1480)이 제1 캡핑 패턴(130) 및 제2 캡핑 패턴(140) 각각과 접할 수 있다. 소오스/드레인 컨택(1480)은 제1 게이트 스페이서(112) 및 제2 게이트 스페이서(122) 각각과 접할 수 있다. 소오스/드레인 컨택(1480)과 제1 게이트 스페이서(112) 사이 및 소오스/드레인 컨택(1480)과 제2 게이트 스페이서(122) 사이에는 층간 절연막(160)이 배치되지 않을 수 있다. 실리사이드막(1485)은 소오스/드레인 영역(170)과 소오스/드레인 컨택(1480) 사이에 배치될 수 있다.
이하에서, 도 17 및 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 17 및 도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 17 및 도 18을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함할 수 있다.
구체적으로, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 기판(1500) 상에 순차적으로 서로 제3 방향(DR3)으로 이격되어 적층된 복수의 나노와이어를 포함할 수 있다.
제1 내지 제3 나노와이어(NW1, NW2, NW3)는 액티브 패턴(1501) 상에서 제3 방향(DR3)으로 서로 이격되어 순차적으로 적층될 수 있다. 제1 내지 제3 나노와이어(NW1, NW2, NW3) 각각은 제1 방향(DR1)으로 연장될 수 있다.
제4 내지 제6 나노와이어(NW4, NW5, NW6)는 액티브 패턴(1501) 상에서 제3 방향(DR3)으로 서로 이격되어 순차적으로 적층될 수 있다. 제4 내지 제6 나노와이어(NW4, NW5, NW6) 각각은 제1 방향(DR1)으로 연장될 수 있다. 제4 내지 제6 나노와이어(NW4, NW5, NW6) 각각은 제1 내지 제3 나노와이어(NW1, NW2, NW3) 각각과 제1 방향(DR1)으로 이격될 수 있다.
도 17 및 도 18에는 3개의 나노와이어가 제3 방향(DR3)으로 적층된 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 전극(1510)은 제1 내지 제3 나노와이어(NW1, NW2, NW3) 각각을 둘러쌀 수 있다. 제2 게이트 전극(1520)은 제4 내지 제6 나노와이어(NW4, NW5, NW6) 각각을 둘러쌀 수 있다.
제1 게이트 스페이서(1512)는 제1 게이트 전극(1510)의 양 측에 배치될 수 있다. 제2 게이트 스페이서(1522)는 제2 게이트 전극(1520)의 양 측에 배치될 수 있다.
제1 게이트 절연막(1511)은 제1 내지 제3 나노와이어(NW1, NW2, NW3) 각각과 제1 게이트 전극(1510) 사이와, 제1 게이트 스페이서(1512)와 제1 게이트 전극(1510) 사이와, 액티브 패턴(1501)과 제1 게이트 전극(1510) 사이와, 필드 절연막(1505)과 제1 게이트 전극(1510) 사이에 각각 배치될 수 있다.
제2 게이트 절연막(1521)은 제4 내지 제6 나노와이어(NW4, NW5, NW6) 각각과 제2 게이트 전극(1520) 사이와, 제2 게이트 스페이서(1522)와 제2 게이트 전극(1520) 사이와, 액티브 패턴(1501)과 제2 게이트 전극(1520) 사이와, 필드 절연막(1505)과 제2 게이트 전극(1520) 사이에 각각 배치될 수 있다.
소오스/드레인 영역(1570)은 제1 내지 제3 나노와이어(NW1, NW2, NW3)의 적어도 일 측에 배치될 수 있다. 또한, 소오스/드레인 영역(1570)은 제4 내지 제6 나노와이어(NW4, NW5, NW6)의 적어도 일 측에 배치될 수 있다.
이하에서, 도 19를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 캡핑 패턴(1630)이 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 다른 몇몇 실시예에서, 제1 캡핑 패턴(1630)은 실리콘 탄질화물(SiCN) 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다. 제2 캡핑 패턴(1640)이 실리콘 산탄화물(SiOC)을 포함할 수 있다. 제2 캡핑 패턴(1640)은 제1 원자 비율의 탄소를 포함할 수 있다. 제1 원자 비율은 예를 들어, 18% 내지 24% 일 수 있다.
제1 캡핑 패턴(1630)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 측벽을 따라 배치될 수 있다. 제1 캡핑 패턴(1630)은 제1 측벽(1630s1) 및 제1 측벽(1630s1)과 대향하는 제2 측벽(1630s2)을 포함할 수 있다. 제1 캡핑 패턴(1630)의 제1 측벽(1630s1)은 제2 캡핑 패턴(1640)과 접하고 경사 프로파일을 가질 수 있다. 제1 캡핑 패턴(1630)의 제2 측벽(1630s2)은 층간 절연막(160)과 접할 수 있다.
제2 캡핑 패턴(1640)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제1 캡핑 패턴(1630) 상에 배치될 수 있다. 제2 캡핑 패턴(1640)은 제2 캡핑 패턴(1640)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제1 캡핑 패턴(1630)의 하면(1630b)은 제1 게이트 스페이서(112)의 상면과 접할 수 있다. 제1 캡핑 패턴(1630)의 상면(1630a), 제2 캡핑 패턴(1640)의 상면(1640a) 및 층간 절연막(160)의 상면(160a)은 동일 평면 상에 형성될 수 있다.
본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 식각 내성이 상대적으로 큰 제1 캡핑 패턴(1630)을 캡핑 패턴의 최외각에 배치함으로써, 소오스/드레인 컨택(180)을 형성하기 위한 식각 공정을 효과적으로 가이드할 수 있다.
이하에서, 도 20을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 19에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각 상에 제2 캡핑 패턴(1740) 및 제3 캡핑 패턴(1750)이 배치될 수 있다.
제2 캡핑 패턴(1740)은 제1 트렌치(T1)의 내부에서 제1 캡핑 패턴(1630)의 제1 측벽(1630s1) 및 제1 게이트 전극(110)의 상면(110a)을 따라 배치될 수 있다. 또한, 제2 캡핑 패턴(1740)은 제2 트렌치(T2)의 내부에서 제1 캡핑 패턴(1630)의 제1 측벽(1630s1) 및 제2 게이트 전극(120)의 상면을 따라 배치될 수 있다. 제2 캡핑 패턴(1740)은 예를 들어, 컨포말하게 배치될 수 있다.
제3 캡핑 패턴(1750)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제2 캡핑 패턴(1740) 상에 배치될 수 있다. 제3 캡핑 패턴(1750)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부의 나머지 부분을 완전히 채울 수 있다.
제1 캡핑 패턴(1630)이 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 다른 몇몇 실시예에서, 제1 캡핑 패턴(1630)은 실리콘 탄질화물(SiCN) 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다. 제2 캡핑 패턴(1740) 및 제3 캡핑 패턴(1750) 각각은 실리콘 산탄화물(SiOC)을 포함할 수 있다.
제2 캡핑 패턴(1740)은 제1 원자 비율의 탄소를 포함할 수 있다. 제1 원자 비율은 예를 들어, 18% 내지 24% 일 수 있다. 제3 캡핑 패턴(1750)은 제1 원자 비율보다 작은 제2 원자 비율의 탄소를 포함할 수 있다. 제2 원자 비율은 예를 들어, 12% 내지 18% 일 수 있다.
제1 캡핑 패턴(1630)의 상면(1630a), 제2 캡핑 패턴(1740)의 상면(1740a), 제3 캡핑 패턴(1750)의 상면(1750a) 및 층간 절연막(160)의 상면(160a) 각각은 서로 동일 평면 상에 형성될 수 있다.
이하에서, 도 2, 도 21 내지 도 28을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 21 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21을 참조하면, 기판(100) 상에 제1 더미 게이트(191) 및 제2 더미 게이트(192)가 형성될 수 있다. 제1 더미 게이트(191) 및 제2 더미 게이트(192) 각각은 제2 방향(DR2)으로 연장될 수 있다. 제1 더미 게이트(191)는 제2 더미 게이트(192)와 제1 방향(DR1)으로 이격될 수 있다.
이어서, 제1 게이트 스페이서(112)가 제1 더미 게이트(191)의 측벽에 형성될 수 있다. 또한, 제2 게이트 스페이서(122)가 제2 더미 게이트(192)의 측벽에 형성될 수 있다.
도 22를 참조하면, 제1 더미 게이트(191), 제2 더미 게이트(192), 제1 게이트 스페이서(112) 및 제2 게이트 스페이서(122)를 마스크로 이용하여 기판(100)이 식각될 수 있다. 이어서, 기판(100)이 식각된 영역에 소오스/드레인 영역(170)이 형성될 수 있다.
도 23을 참조하면, 제1 더미 게이트(191), 제2 더미 게이트(192), 제1 게이트 스페이서(112) 및 제2 게이트 스페이서(122)를 덮도록 층간 절연막(160)이 형성될 수 있다.
이어서, 평탄화 공정(예를 들어, CMP) 공정을 수행하여 제1 더미 게이트(191) 및 제2 더미 게이트(192) 각각의 상면을 노출시킬 수 있다.
이어서, 제1 더미 게이트(191) 및 제2 더미 게이트(192) 각각이 제거될 수 있다. 이로 인해, 제1 게이트 스페이서(112) 사이에 제1 게이트 트렌치(GT1)가 형성되고, 제2 게이트 스페이서(122) 사이에 제2 게이트 트렌치(GT2)가 형성될 수 있다.
도 24를 참조하면, 제1 게이트 트렌치(GT1)의 내부에 제1 게이트 절연막(111) 및 제1 게이트 전극(110)이 순차적으로 형성될 수 있다. 또한, 제2 게이트 트렌치(GT2)의 내부에 제2 게이트 절연막(121) 및 제2 게이트 전극(120)이 순차적으로 형성될 수 있다.
도 25를 참조하면, 제1 게이트 전극(110), 제1 게이트 절연막(111) 및 제1 게이트 스페이서(112) 각각의 일부를 제거하여 제1 트렌치(T1)가 형성될 수 있다. 또한, 제2 게이트 전극(120), 제2 게이트 절연막(121) 및 제2 게이트 스페이서(122) 각각의 일부를 제거하여 제2 트렌치(T2)가 형성될 수 있다.
도 26을 참조하면, 층간 절연막(160)의 상면, 제1 트렌치(T1)의 측벽 및 바닥면, 제2 트렌치(T2)의 측벽 및 바닥면에 제1 캡핑막(130p)이 컨포말하게 형성될 수 있다.
도 27을 참조하면, 에치백(etch back) 공정을 통해, 층간 절연막(160)의 상면, 제1 게이트 전극(110)의 상면 및 제2 게이트 전극(120)의 상면에 형성된 제1 캡핑막(130p)이 제거될 수 있다. 이 경우, 제1 트렌치(T1)의 측벽 및 제2 트렌치(T2)의 측벽 각각에 형성된 제1 캡핑막(130p)이 일부 제거될 수 있다. 이로 인해, 측벽이 경사 프로파일을 갖는 제1 캡핑 패턴(130)이 형성될 수 있다.
도 28을 참조하면, 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내부에서 제1 캡핑 패턴(130) 상에 제2 캡핑 패턴(140)이 채워질 수 있다.
이어서, 소오스/드레인 컨택(180) 및 실리사이드막(185)이 형성됨으로써 도 2에 도시된 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 핀형 패턴
105: 필드 절연막 110: 제1 게이트 전극
120: 제2 게이트 전극 130: 제1 캡핑 패턴
140: 제2 캡핑 패턴 160: 층간 절연막
170: 소오스/드레인 영역 180: 소오스/드레인 컨택

Claims (20)

  1. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 액티브 패턴;
    상기 액티브 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽을 따라 상기 제2 방향으로 연장되는 게이트 스페이서;
    상기 게이트 스페이서의 측벽과 접하는 층간 절연막;
    상기 층간 절연막 내에서 상기 게이트 전극 상에 형성되는 트렌치;
    상기 트렌치의 측벽을 따라 배치되고, 적어도 하나의 측벽이 경사 프로파일을 갖는 제1 캡핑 패턴; 및
    상기 트렌치 내에서 상기 제1 캡핑 패턴 상에 배치되는 제2 캡핑 패턴을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 캡핑 패턴은 실리콘 산탄화물(SiOC)을 포함하고, 상기 제2 캡핑 패턴은 실리콘 질화물(SiN)을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 캡핑 패턴은 실리콘 질화물(SiN)을 포함하고, 상기 제2 캡핑 패턴은 실리콘 산탄화물(SiOC)을 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 캡핑 패턴 및 상기 제2 캡핑 패턴 각각은 실리콘 산탄화물(SiOC)을 포함하고,
    상기 제1 캡핑 패턴은 제1 원자 비율(atomic ratio)의 탄소를 포함하고, 상기 제2 캡핑 패턴은 상기 제1 원자 비율보다 작은 제2 원자 비율의 탄소를 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 원자 비율은 18% 내지 24%이고, 상기 제2 원자 비율은 12% 내지 18%인 반도체 장치.
  6. 제 4항에 있어서,
    상기 트렌치 내에서 상기 제2 캡핑 패턴 상에 배치되고, 상기 제1 및 제2 캡핑 패턴과 다른 물질을 포함하는 제3 캡핑 패턴을 더 포함하는 반도체 장치.
  7. 제 4항에 있어서,
    상기 트렌치 내에서 상기 제2 캡핑 패턴 상에 배치되는 제3 캡핑 패턴을 더 포함하되,
    상기 제3 캡핑 패턴은 실리콘 산탄화물(SiOC)을 포함하고, 상기 제3 캡핑 패턴은 상기 제2 원자 비율보다 작은 제3 원자 비율의 탄소를 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 캡핑 패턴의 상면은 상기 제2 캡핑 패턴의 상면과 동일 평면 상에 형성되는 반도체 장치.
  9. 제 1항에 있어서,
    상기 층간 절연막의 상면은 상기 제1 캡핑 패턴의 상면과 동일 평면 상에 형성되는 반도체 장치.
  10. 제 1항에 있어서,
    상기 게이트 전극의 상면은 상기 게이트 스페이서의 상면과 동일 평면 상에 형성되는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제2 캡핑 패턴은 상기 게이트 전극과 접하는 반도체 장치.
  12. 제 1항에 있어서,
    상기 제1 캡핑 패턴은 경사 프로파일을 갖는 제1 측벽 및 상기 제1 측벽과 대향하는 제2 측벽을 포함하고,
    상기 제1 캡핑 패턴의 상기 제2 측벽은 상기 층간 절연막과 접하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 기판 상에서 상기 제1 및 제2 방향과 수직인 제3 방향으로 순차적으로 적층된 제1 나노와이어 및 제2 나노와이어를 더 포함하되,
    상기 게이트 전극은 상기 제1 나노와이어 및 상기 제2 나노와이어 각각을 둘러싸는 반도체 장치.
  14. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 액티브 패턴;
    상기 액티브 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽을 따라 상기 제2 방향으로 연장되는 게이트 스페이서;
    상기 게이트 스페이서의 측벽과 접하는 층간 절연막;
    상기 층간 절연막 내에서 상기 게이트 전극 상에 형성되는 트렌치;
    상기 트렌치의 측벽을 따라 배치되고, 실리콘 산탄화물(SiOC)을 포함하고, 제1 원자 비율(atomic ratio)의 탄소를 포함하는 제1 캡핑 패턴; 및
    상기 트렌치 내에서 상기 제1 캡핑 패턴 상에 배치되고, 실리콘 산탄화물(SiOC)을 포함하고, 상기 제1 원자 비율보다 작은 제2 원자 비율의 탄소를 포함하는 제2 캡핑 패턴을 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 캡핑 패턴의 적어도 하나의 측벽은 경사 프로파일을 갖는 반도체 장치.
  16. 제 14항에 있어서,
    상기 트렌치 내에서 상기 제2 캡핑 패턴 상에 배치되고, 실리콘 산탄화물(SiOC)을 포함하는 제3 캡핑 패턴을 더 포함하되,
    상기 제3 캡핑 패턴은 상기 제2 원자 비율보다 작은 제3 원자 비율의 탄소를 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 제1 원자 비율은 18% 내지 24%이고, 상기 제2 원자 비율은 12% 내지 18%이고, 상기 제3 원자 비율은 6% 내지 12%인 반도체 장치.
  18. 제 14항에 있어서,
    상기 제1 캡핑 패턴의 하면은 상기 게이트 스페이서의 상면과 접하는 반도체 장치.
  19. 제 14항에 있어서,
    상기 제1 캡핑 패턴은 상기 게이트 스페이서와 다른 물질을 포함하는 반도체 장치.
  20. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 액티브 패턴;
    상기 액티브 패턴 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽을 따라 상기 제2 방향으로 연장되는 게이트 스페이서;
    상기 게이트 스페이서의 측벽과 접하는 층간 절연막;
    상기 층간 절연막 내에서 상기 게이트 전극 상에 형성되는 트렌치;
    상기 트렌치의 측벽을 따라 배치되고, 제1 측벽 및 상기 제1 측벽과 대향하는 제2 측벽을 포함하고, 상기 제1 측벽은 경사 프로파일을 갖고, 상기 제2 측벽은 상기 층간 절연막과 접하고, 실리콘 산탄화물(SiOC)을 포함하는 제1 캡핑 패턴;
    상기 트렌치 내에서 상기 제1 캡핑 패턴 상에 배치되고, 상기 제1 캡핑 패턴의 상기 제1 측벽과 접하고, 상기 제1 캡핑 패턴과 다른 물질을 포함하는 제2 캡핑 패턴;
    상기 게이트 전극의 적어도 일 측에 배치되는 소오스/드레인 영역; 및
    상기 층간 절연막을 상기 제1 및 제2 방향과 수직인 제3 방향으로 관통하고, 상기 소오스/드레인 영역에 접속되는 소오스/드레인 컨택을 포함하는 반도체 장치.
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