KR20160066958A - 반도체 장치 - Google Patents

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Abstract

누설 전류를 경감시켜 동작 성능을 향상시킨 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 다채널 액티브 패턴, 상기 제1 다채널 액티브 패턴의 주변에 배치되고, 제1 영역과 제2 영역을 포함하는 필드 절연막으로, 상기 제1 영역의 상면은 상기 제1 다채널 액티브 패턴의 상면 및 상기 제2 영역의 상면보다 위로 돌출되는 필드 절연막, 상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴과 교차하는 제1 게이트 전극, 및 상기 제1 게이트 전극과 상기 필드 절연막의 제1 영역 사이에 배치되고, 제1 패싯(facet)을 포함하는 제1 소오스/드레인으로, 상기 제1 패싯은 상기 제1 다채널 액티브 패턴의 상면보다 낮은 상기 필드 절연막의 제1 영역으로부터 시작되는 제1 소오스/드레인을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로 다채널 액티브 패턴을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 누설 전류를 경감시켜 동작 성능을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 다채널 액티브 패턴, 상기 제1 다채널 액티브 패턴의 주변에 배치되고, 제1 영역과 제2 영역을 포함하는 필드 절연막으로, 상기 제1 영역의 상면은 상기 제1 다채널 액티브 패턴의 상면 및 상기 제2 영역의 상면보다 위로 돌출되는 필드 절연막, 상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴과 교차하는 제1 게이트 전극, 및 상기 제1 게이트 전극과 상기 필드 절연막의 제1 영역 사이에 배치되고, 제1 패싯(facet)을 포함하는 제1 소오스/드레인으로, 상기 제1 패싯은 상기 제1 다채널 액티브 패턴의 상면보다 낮은 상기 필드 절연막의 제1 영역으로부터 시작되는 제1 소오스/드레인을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스/드레인은 상기 필드 절연막의 제1 영역과 접촉한다.
본 발명의 몇몇 실시예에서, 상기 제1 패싯의 시작점은 상기 필드 절연막의 제1 영역의 측벽에 포함된다.
본 발명의 몇몇 실시예에서, 상기 제1 패싯과 상기 필드 절연막의 제1 영역의 측벽 사이에, 제1 다채널 액티브 패턴과 동일한 물질이 비개재된다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스/드레인은 상기 필드 절연막의 제1 영역의 측벽을 따라 연장되는 경계면을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 패싯은 상기 제1 다채널 액티브 패턴과 비접촉한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역 상에 배치되는 더미 게이트 전극을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극의 상면과 상기 더미 게이트 전극의 상면은 동일 평면 상에 놓인다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극의 측벽 상에 배치되는 스페이서를 더 포함하고, 상기 스페이서의 바닥면의 적어도 일부가 상기 제1 소오스/드레인과 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스/드레인 중 상기 스페이서와 오버랩된 영역과, 상기 스페이서 사이에 개재되는 절연 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역은 상기 제1 소오스/드레인과 오버랩되는 돌출부를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스/드레인 중 상기 돌출부와 오버랩된 영역과, 상기 돌출부 사이에 개재되는 절연 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역을 사이에 두고, 상기 제1 다채널 액티브 패턴과 길이 방향으로 나란한 제2 다채널 액티브 패턴과, 상기 필드 절연막 상에, 상기 제2 다채널 액티브 패턴과 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극과 상기 필드 절연막의 제1 영역 사이에 배치되는 제2 소오스/드레인을 더 포함하고, 상기 제2 소오스/드레인은 상기 필드 절연막의 제1 영역의 측벽으로부터 시작되는 제2 패싯을 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역 상에 배치되는 더미 게이트 전극과, 상기 더미 게이트 전극의 측벽 상에 배치되는 스페이서를 더 포함하고, 상기 스페이서의 바닥면은 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인과 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역 상에 배치되는 더미 게이트 전극과, 상기 더미 게이트 전극의 측벽 상에 배치되는 스페이서를 더 포함하고, 상기 스페이서의 바닥면은 상기 제1 소오스/드레인과 오버랩되고, 상기 제2 소오스/드레인과 비오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스/드레인 중 상기 스페이서와 오버랩된 영역과, 상기 스페이서 사이에 개재되는 절연 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역의 측벽은 상기 제1 패싯의 시작점에 가까운 제1 지점과, 상기 제1 지점보다 먼 제2 지점을 포함하고, 상기 제1 지점으로부터 상기 제1 패싯까지의 거리는 상기 제2 지점으로부터 상기 제1 패싯까지의 거리보다 가깝다.
본 발명의 몇몇 실시예에서, 상기 제1 다채널 액티브 패턴은 장변과 단변을 포함하고, 상기 필드 절연막의 제1 영역은 상기 제1 다채널 액티브 패턴의 단변과 접하고, 상기 필드 절연막의 제2 영역은 상기 제1 다채널 액티브 패턴의 장변과 접한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제2 영역의 상면은 상기 제1 다채널 액티브 패턴의 상면보다 낮다.
본 발명의 몇몇 실시예에서, 상기 제1 다채널 액티브 패턴은 핀형 액티브 패턴 또는 와이어 패턴이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 다채널 액티브 패턴, 상기 다채널 액티브 패턴의 주변에 배치되고, 제1 영역과 제2 영역을 포함하는 필드 절연막, 상기 필드 절연막의 제1 영역 상에 배치되는 더미 게이트 전극, 상기 필드 절연막의 제2 영역 상에, 상기 다채널 액티브 패턴과 교차하는 게이트 전극으로, 상기 게이트 전극의 높이는 상기 더미 게이트 전극의 높이보다 높은 게이트 전극, 상기 게이트 전극과 상기 더미 게이트 전극 사이에 배치되고, 패싯(facet)을 포함하는 소오스/드레인으로, 상기 패싯은 상기 필드 절연막의 제1 영역의 측벽으로부터 시작되는 소오스/드레인을 포함한다.
본 발명의 몇몇 실시예에서, 상기 패싯과 상기 필드 절연막의 제1 영역 사이에, 다채널 액티브 패턴과 동일한 물질이 비개재된다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역의 높이는 상기 필드 절연막의 제2 영역의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역의 상면은 상기 다채널 액티브 패턴의 상면과 동일 평면 상에 놓여있거나, 상기 다채널 액티브 패턴의 상면보다 높다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극의 측벽 상에 배치되는 스페이서를 더 포함하고, 상기 스페이서의 바닥면의 적어도 일부는 상기 소오스/드레인과 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막 상에, 상기 소오스/드레인을 덮는 층간 절연막을 더 포함하고, 상기 층간 절연막의 일부는 상기 소오스/드레인 중 상기 스페이서와 오버랩되는 영역과, 상기 스페이서 사이에 개재된다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역은 상기 소오스/드레인과 오버랩되는 돌출부를 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막 상에, 상기 소오스/드레인을 덮는 층간 절연막을 더 포함하고, 상기 소오스/드레인 중 상기 돌출부와 오버랩된 영역과, 상기 돌출부 사이에, 상기 층간 절연막의 일부가 배치된다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극의 상면과 상기 게이트 전극의 상면은 동일 평면 상에 놓인다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 길이 방향으로 서로 나란한 제1 다채널 액티브 패턴 및 제2 다채널 액티브 패턴, 상기 제1 및 제2 다채널 액티브 패턴의 주변에 배치되고, 제1 영역과 제2 영역을 포함하는 필드 절연막으로, 상기 제1 영역은 상기 제1 다채널 액티브 패턴의 단변 및 상기 제2 다채널 액티브 패턴의 단변 사이에 배치되고, 상기 제1 영역의 상면은 상기 제2 영역의 상면보다 높은 필드 절연막, 상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴과 교차하는 게이트 전극, 상기 필드 절연막의 제1 영역 상에 배치되는 더미 게이트 전극, 상기 게이트 전극과 상기 더미 게이트 전극 사이에 배치되고, 패싯(facet)을 포함하는 소오스/드레인으로, 상기 패싯은 상기 필드 절연막의 제1 영역의 측벽으로부터 시작되는 소오스/드레인, 및 상기 더미 게이트 전극의 측벽 상에 배치되는 스페이서로, 상기 스페이서의 바닥면은 상기 소오스/드레인과 오버랩되는 스페이서를 포함한다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인 중 상기 스페이서와 오버랩된 영역과, 상기 스페이서 사이에 개재되는 절연 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 패싯과 상기 필드 절연막의 제1 영역의 측벽 사이에, 제1 다채널 액티브 패턴과 동일한 물질이 비개재된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 제1 영역에 배치되는 제1 다채널 액티브 패턴, 상기 기판의 제2 영역에 배치되는 제2 다채널 액티브 패턴, 상기 제1 다채널 액티브 패턴의 주변에 배치되는 제1 영역 및 제2 영역과, 상기 제2 다채널 액티브 패턴의 주변에 배치되는 제3 및 제4 영역을 포함하는 필드 절연막으로, 상기 제1 영역의 상면은 상기 제2 영역의 상면보다 높고, 상기 제3 영역의 상면은 상기 제4 영역의 상면보다 높은 필드 절연막, 상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴과 교차하는 제1 게이트 전극, 상기 필드 절연막 상에, 상기 제2 다채널 액티브 패턴과 교차하는 제2 게이트 전극, 상기 제1 게이트 전극과 상기 필드 절연막의 제1 영역 사이에 배치되고, 제1 패싯을 포함하는 제1 소오스/드레인으로, 상기 제1 패싯은 상기 제1 다채널 액티브 패턴의 상면보다 낮은 상기 필드 절연막의 제1 영역으로부터 시작되는 제1 소오스/드레인, 및 상기 제2 게이트 전극과 상기 필드 절연막의 제3 영역 사이에 배치되는 제2 소오스/드레인을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 패싯과 상기 필드 절연막의 제1 영역의 측벽 사이에, 제1 다채널 액티브 패턴과 동일한 물질이 비개재된다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역 상에 배치되는 제1 더미 게이트 전극과, 상기 제1 더미 게이트 전극의 측벽 상에 배치되는 제1 스페이서를 더 포함된다.
본 발명의 몇몇 실시예에서, 상기 제1 스페이서의 바닥면은 상기 제1 소오스/드레인과 오버랩되고, 상기 제1 소오스/드레인 중 상기 제1 스페이서와 오버랩되는 영역과, 상기 제1 스페이서 사이에 개재되는 절연 패턴을 더 포함된다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제3 영역 상에 배치되는 제2 더미 게이트 전극과, 상기 제2 더미 게이트 전극의 측벽 상에 배치되는 제2 스페이서를 더 포함하고, 상기 제2 소오스/드레인은 상기 제2 스페이서와 접촉한다.
본 발명의 몇몇 실시예에서, 상기 제2 소오스/드레인과 상기 필드 절연막의 제3 영역 사이에 배치되는 반도체 부분을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 소오스/드레인은 상기 필드 절연막의 제3 영역의 측벽으로부터 시작되는 제2 패싯을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 패싯과 상기 필드 절연막의 제3 영역의 측벽 사이에, 제2 다채널 액티브 패턴이 비개재된다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제3 영역 상에 배치되는 제2 더미 게이트 전극과, 상기 제2 더미 게이트 전극의 측벽 상에 배치되는 제2 스페이서를 더 포함하고, 상기 제2 소오스/드레인은 상기 제2 스페이서와 비접촉한다.
본 발명의 몇몇 실시예에서, 상기 제2 스페이서의 바닥면은 상기 제2 소오스/드레인과 오버랩되고, 상기 제2 소오스/드레인 중 상기 제2 스페이서와 오버랩되는 영역과, 상기 제2 스페이서 사이에 개재되는 절연 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 다채널 액티브 패턴의 장변은 제1 방향으로 연장되고, 상기 제2 다채널 액티브 패턴의 장변을 제2 방향으로 연장되고, 상기 필드 절연막의 제1 영역의 상기 제1 방향으로의 제1 폭은 상기 필드 절연막의 제3 영역의 상기 제2 방향으로의 제2 폭과 다르다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제1 영역의 높이와 상기 필드 절연막의 제2 영역의 높이는 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 제2 영역의 상면과 상기 필드 절연막의 제4 영역의 상면은 서로 나란하다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 각각 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 3은 도 1 및 도 2의 반도체 장치의 다채널 액티브 패턴과 필드 절연막을 설명하기 위한 부분 사시도이다.
도 4는 도 1 및 도 2의 A - A를 따라서 절단한 단면도이다.
도 5는 도 1 및 도 2의 B - B를 따라서 절단한 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9a는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9b 및 도 9c는 본 발명의 제5 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 단면도이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 13은 도 12의 B - B를 따라서 절단한 단면도이다.
도 14는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 15는 도 14의 C - C 및 D - D를 따라서 절단한 단면도이다.
도 16은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1 및 도 2는 각각 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다. 도 3은 도 1 및 도 2의 반도체 장치의 다채널 액티브 패턴과 필드 절연막을 설명하기 위한 부분 사시도이다. 도 4는 도 1 및 도 2의 A - A를 따라서 절단한 단면도이다. 도 5는 도 1 및 도 2의 B - B를 따라서 절단한 단면도이다.
참고적으로, 도 1 내지 도 3에 도시되는 다채널 액티브 패턴은 다채널 액티브 패턴 상에 형성된 소오스/드레인을 포함하고 있다.
도 1 내지 도 5를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 다채널 액티브 패턴(110)과, 제2 다채널 액티브 패턴(210)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 필드 절연막(105)과, 제1 소오스/드레인(140)과, 제2 소오스/드레인(240)과, 제1 더미 게이트 전극(150) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 길이 방향으로 서로 나란히 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 다채널 액티브 패턴(110)과 제2 다채널 액티브 패턴(210)은 제1 방향(X1)을 따라서 길게 형성되어 있으므로, 제1 방향(X1)을 따라 연장되는 장변과, 제2 방향(Y1)을 따라 연장되는 단변을 각각 포함할 수 있다. 만약, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)의 모서리 부분이 둥글게 형성되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
또한, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 핀형 액티브 패턴 또는 와이어 패턴 형상의 바다일 수 있고, 도면에서는 예시적으로 핀형 액티브 패턴 형상을 도시하였다.
제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)이 핀형 액티브 패턴의 형상일 경우, 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다. 또는, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)이 와이어 패턴의 형상일 경우, 와이어 패턴의 주위를 따라서 채널이 형성될 수 있다.
제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100) 으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
필드 절연막(105)은 기판(100) 상에 형성되고, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)의 주변에 배치될 수 있다. 필드 절연막(105)은 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)의 일부를 둘러싸도록 형성될 수 있다. 즉, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)은 필드 절연막(105)에 의해 정의될 수 있다.
구체적으로, 필드 절연막(105)은 서로 높이가 다른 제1 영역(106)과 제2 영역(107)을 포함할 수 있다. 필드 절연막의 제2 영역(107)의 높이는 H0이고, 필드 절연막의 제1 영역(106)의 높이는 H0 + H1 일 수 있다. 즉, 필드 절연막의 제1 영역(106)의 상면은 필드 절연막의 제2 영역(107)의 상면보다 위로 돌출되어 있을 수 있다. 덧붙여, 필드 절연막의 제2 영역(107)의 상면은 제1 다채널 액티브 패턴의 상면(110u) 및 제2 다채널 액티브 패턴의 상면(210u)보다 낮을 수 있다.
도 2 및 도 3에서, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 필드 절연막의 제1 영역(106)의 상면(106u)은 제1 다채널 액티브 패턴의 상면(110u) 및 제2 다채널 액티브 패턴의 상면(210u)보다 높을 수 있다. 도면에서는 예시적으로, 필드 절연막의 제1 영역(106)의 상면(106u)이 높이 H2만큼, 제1 다채널 액티브 패턴의 상면(110u) 및 제2 다채널 액티브 패턴의 상면(210u)보다 높은 경우를 도시하였다.
예를 들면, 필드 절연막의 제1 영역(106)은 제1 다채널 액티브 패턴(110)의 단변 및 제2 다채널 액티브 패턴(210)의 단변과 접하도록 형성되고, 필드 절연막의 제2 영역(107)은 제1 다채널 액티브 패턴(110)의 장변 및 제2 다채널 액티브 패턴(210)의 장변과 접하도록 형성될 수 있다.
필드 절연막의 제1 영역(106)은 제1 더미 게이트 전극(150)의 아래에 형성되고, 필드 절연막의 제2 영역(107)은 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 아래에 형성될 수 있다. 다르게 말하면, 필드 절연막의 제1 영역(106)은 서로 마주보는 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210) 사이에 배치될 수 있다.
필드 절연막의 제1 영역(106)은 제2 방향(Y1)으로 길게 연장되도록 형성되고, 필드 절연막의 제2 영역(107)은 제1 방향(X1)으로 길게 연장되도록 형성될 수 있다.
또한, 도 3에서, 필드 절연막(105)은 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)의 종단을 감싸는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 3에서 도시되는 것과 같이, 필드 절연막(105)이 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)의 종단을 감싸도록 형성할 경우, 필드 절연막(105)과 필드 절연막(105) 상에 배치될 제1 더미 게이트 전극(150)이 미스얼라인(misalign)되는 것을 방지할 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 다채널 액티브 패턴(110)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 다채널 액티브 패턴(110) 및 필드 절연막(105), 좀 더 구체적으로 필드 절연막의 제2 영역(107) 상에 배치될 수 있다.
제2 게이트 전극(220)은 제2 방향(Y1)으로 연장되어, 제2 다채널 액티브 패턴(210)과 교차하도록 형성될 수 있다. 제2 게이트 전극(220)은 제2 다채널 액티브 패턴(210) 및 필드 절연막(105), 좀 더 구체적으로 필드 절연막의 제2 영역(107) 상에 배치될 수 있다. 제2 게이트 전극(220)은 제1 게이트 전극(120)과 나란하게 형성될 수 있다.
제1 더미 게이트 전극(150)은 제2 방향(Y1)으로 연장되어, 대응되는 필드 절연막의 제1 영역(106) 상에 배치될 수 있다. 제1 더미 게이트 전극(150)은 대응되는 필드 절연막의 제1 영역(106) 상에, 1개씩 형성될 수 있다. 필드 절연막의 제1 영역(106) 상에, 더미 게이트 전극이 2개 이상 형성되지 않고, 1개가 형성됨에 따라, 레이아웃의 크기를 줄일 수 있다.
제1 게이트 전극(120)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(120)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 이러한 제1 게이트 전극(120)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제2 게이트 전극(220)도 제1 게이트 전극(120)과 같이 제3 금속층(MG3)와 제4 금속층(MG4)을 포함할 수 있다. 제2 게이트 전극(220)에 대한 설명은 제1 게이트 전극(120)에 관한 설명과 실질적으로 동일할 수 있다.
제1 더미 게이트 전극(150)은 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 구조와 유사할 수 있다. 제1 더미 게이트 전극(150)은 도시된 것과 같이, 2층 이상의 금속층(DGM1, DGM2)이 적층될 수 있다. 예를 들어, 제1 더미 금속층(DMG1)은 일함수 조절을 하고, 제2 더미 금속층(DMG2)은 제1 더미 금속층(DMG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제1 더미 게이트 전극(150)은 제1 게이트 전극(120)과 실질적으로 동일한 물질을 포함할 수 있다.
도 2 및 도 5에서, 전술한 것과 같이, 필드 절연막의 제1 영역(106)과 필드 절연막의 제2 영역(107)은 서로 높이가 다르다. 필드 절연막의 제1 영역(106)의 높이는 H0+ H1 이고, 필드 절연막의 제2 영역(107)의 높이는 H0 일 수 있다.
필드 절연막의 제1 영역(106)의 상면(106u)는 제1 게이트 전극(120)의 바닥면 및 제2 게이트 전극(220)의 바닥면보다 높다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 필드 절연막의 제2 영역(107), 제1 및 제2 다채널 액티브 패턴(110, 210)의 상면 및 측벽을 따라 형성될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 "바닥면"의 의미는 제1 게이트 전극(120) 및 제2 게이트 전극(220)의 밑면 중에서 가장 낮은 부분을 의미하고, 도 2에서는 필드 절연막의 제2 영역(107)의 상면과 마주보는 면이 바닥면이 될 수 있다.
다르게 설명하면, 제1 및 제2 게이트 전극(120, 220)은 제1 및 제2 다채널 액티브 패턴(110, 210)의 상면(110u, 210u)과 마주보는 제1 면과, 제1 및 제2 다채널 액티브 패턴(110, 210)의 측벽과 마주보는 제1 면과 연결되는 제2 면을 더 포함한다. 도 2에 도시된 것과 같이, 제1 및 제2 게이트 전극(120, 220)의 바닥면은 제1 면보다 낮은 위치에 형성되고, 제2 면과 연결되도록 형성될 수 있다.
또 다르게 설명하면, 제1 더미 게이트 전극(150)의 높이와, 제1 및 제2 게이트 전극(120, 220)의 높이는 서로 다르다. 제1 더미 게이트 전극(150)의 상면과 제1 및 제2 게이트 전극(120, 220)의 상면은 서로 나란할 수 있다. 예를 들어, 제1 더미 게이트 전극(150)과 제1 및 제2 게이트 전극(120, 220)이 평탄화 공정을 통해서 만들어지는 경우, 상면이 동일 평면 상에 놓일 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 필드 절연막의 제1 영역(106)의 상면(106u)이 제1 및 제2 다채널 액티브 패턴의 상면(110u, 210u)보다 높고, 제1 더미 게이트 전극(150)은 필드 절연막의 제1 영역(106) 상에 형성되고, 제1 및 제2 게이트 전극(120, 220)은 제1 및 제2 다채널 액티브 패턴(110, 210) 상에 형성되기 때문에, 단면도에서, 제1 더미 게이트 전극(150)의 높이는 제1 및 제2 게이트 전극(120, 220)의 높이보다 낮게 된다.
덧붙여, 도 2에서, 제1 및 제2 게이트 전극(120, 220)은 필드 절연막의 제2 영역(107) 상에 형성되고, 제1 더미 게이트 전극(150)은 필드 절연막의 제1 영역(106) 상에 형성되고, 필드 절연막의 제1 영역(106)의 상면은 필드 절연막의 제2 영역(107)의 상면보다 위로 돌출되어 있기 때문에, 제1 더미 게이트 전극(150)의 높이(H5)는 제1 및 제2 게이트 전극(120, 220)의 높이(H4)보다 낮게 된다.
제1 게이트 절연막(125)은 제1 다채널 액티브 패턴(110)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(125)은 필드 절연막(105) 즉, 필드 절연막의 제2 영역(107) 보다 위로 돌출된 제1 다채널 액티브 패턴(110)의 측벽 및 상면을 따라서 형성될 수 있다. 또한, 제1 게이트 절연막(125)은 제1 게이트 전극(120)과 필드 절연막의 제2 영역(107) 사이에 배치될 수 있다.
제2 게이트 절연막(225)은 제2 다채널 액티브 패턴(210)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(225)에 대한 설명은 제1 게이트 절연막(125)에 대한 설명과 실질적으로 동일할 수 있다.
제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 각각 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 각각 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 더미 게이트 절연막(155)은 필드 절연막의 제1 영역(106)과 제1 더미 게이트 전극(150) 사이에 형성될 수 있다. 제1 더미 게이트 절연막(155)은 필드 절연막의 제1 영역(106)의 상면(106u)을 따라 형성될 수 있다. 제1 더미 게이트 절연막(155)은 제1 게이트 절연막(125)과 실질적으로 동일한 물질을 포함할 수 있다.
제1 게이트 스페이서(130)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(230)는 제2 방향(Y1)으로 연장된 제2 게이트 전극(220)의 측벽 상에 배치될 수 있다. 제1 스페이서(160)는 제2 방향(Y1)으로 연장된 제1 더미 게이트 전극(150)의 측벽 상에 배치될 수 있다.
제1 게이트 스페이서(130), 제2 게이트 스페이서(230) 및 제1 스페이서(160)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인(140)은 제1 게이트 전극(120)과 필드 절연막의 제1 영역(106) 사이에 배치되고, 제1 다채널 액티브 패턴(110) 상에 형성될 수 있다. 제1 소오스/드레인(140)은 필드 절연막의 제1 영역(106)(예를 들어, 측벽(106s))과 접촉할 수 있다. 제1 소오스/드레인(140)은 에피층을 포함한다.
제1 소오스/드레인(140)은 제1 패싯(facet)(140f)를 포함할 수 있다. 제1 패싯(140f)은 제1 다채널 액티브 패턴의 상면(110u) 및 필드 절연막의 제1 영역(106)의 상면(106u)보다 낮은 필드 절연막의 제1 영역(106)으로부터 시작될 수 있다.
다시 말하면, 제1 패싯의 시작점(140fs)은 제1 다채널 액티브 패턴의 상면(110u) 및 필드 절연막의 제1 영역(106)의 상면(106u)보다 낮을 수 있다. 또한, 제1 소오스/드레인(140)은 필드 절연막의 제1 영역(106)과 접촉하기 때문에, 제1 패싯의 시작점(140fs)은 필드 절연막의 제1 영역(106)의 측벽(106s)에 포함될 수 있다.
제1 패싯의 시작점(140fs)은 제1 패싯(140f)의 최하부일 수 있다.
단면도에서, 필드 절연막의 제1 영역(106)의 측벽(106s)는 제1 패싯의 시작점(140fs)에 가까운 제1 지점과, 제1 지점보다 먼 제2 지점을 포함할 수 있다. 이 때, 제1 지점으로부터 제1 지점과 동일 레벨에 있는 제1 패싯(140f)까지의 거리(L1)은 제2 지점으로부터 제2 지점과 동일 레벨에 있는 제1 패싯(140f)까지의 거리(L2)보다 가까울 수 있다.
또한, 제1 패싯의 시작점(140fs)보다 기판(100)으로부터 멀리 떨어져 있는 필드 절연막의 제1 영역(106)은 반도체 물질인 예를 들어, 제1 다채널 액티브 패턴(110) 또는 제1 소오스/드레인(140)과 접촉하지 않을 수 있다. 다르게 말하면, 제1 패싯(140f)과 필드 절연막의 제1 영역(106)의 측벽(106s) 사이에, 반도체 물질인 예를 들어, 제1 다채널 액티브 패턴(110)과 동일한 물질이 개재되지 않을 수 있다.
덧붙여, 제1 패싯의 시작점(140fs)은 제1 다채널 액티브 패턴(110)과 접촉할 수 있다. 따라서, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 소오스/드레인(140)은 필드 절연막의 제1 영역(106)의 측벽(106s)을 따라서 연장되는 경계면을 포함하지 않을 수 있다.
도 5에서, 제1 스페이서(160)의 적어도 일부는 필드 절연막의 제1 영역(106)의 측벽(106s)보다 측방으로 돌출되어 있을 수 있다. 따라서, 제1 스페이서(160)의 바닥면의 적어도 일부는 제1 소오스/드레인(140)과 오버랩될 수 있다.
또한, 제1 소오스/드레인(140)은 제1 게이트 스페이서(130)와 접촉할 수 있다. 따라서, 제1 소오스/드레인(140) 중 제1 게이트 스페이서와 접촉하는 부분의 높이는 제1 게이트 스페이서(130)의 바닥면의 높이보다 높을 수 있다.
제2 소오스/드레인(240)은 제2 게이트 전극(220)과 필드 절연막의 제1 영역(106) 사이에 배치되고, 제2 다채널 액티브 패턴(210) 상에 형성될 수 있다. 제2 소오스/드레인(240)은 필드 절연막의 제1 영역(106)과 접촉할 수 있다. 제2 소오스/드레인(240)은 에피층을 포함한다.
제1 소오스/드레인(140)과 제2 소오스/드레인(240)은 필드 절연막의 제1 영역(106)을 중심으로 양측에 배치될 수 있다.
제2 소오스/드레인(240)은 제2 패싯(240f)를 포함할 수 있다. 제2 패싯(240f)은 제2 다채널 액티브 패턴의 상면(210u) 및 필드 절연막의 제1 영역(106)의 상면(106u)보다 낮은 필드 절연막의 제1 영역(106)으로부터 시작될 수 있다.
단면도에서, 제2 소오스/드레인(240)의 형상에 대한 설명은 제1 소오스/드레인(140)의 형상에 대한 설명과 실질적으로 유사할 수 있다.
도 5에서, 제1 스페이서(160)의 적어도 일부는 필드 절연막의 제1 영역(106)의 측벽(106s)보다 측방으로 돌출되어 있을 수 있다. 따라서, 제1 스페이서(160)의 바닥면의 적어도 일부는 제2 소오스/드레인(240)과 오버랩될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)은 두 개의 게이트 전극 사이에서, 두 개의 채널 영역과 연결되는 공유 소오스/드레인이 아닐 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 다채널 액티브 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)이 Si일 때, 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 다채널 액티브 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
식각 정지막(185)는 제1 소오스/드레인(140) 및 제2 소오스/드레인(240) 상에 형성될 수 있다. 예를 들어, 식각 정지막(185)은 제1 소오스/드레인(140)의 제1 패싯(140f)와, 제2 소오스/드레인(240)의 제2 패싯(240f)와, 필드 절연막의 제1 영역(106)의 측벽(106s)을 따라서 형성될 수 있다.
제1 스페이서(160)의 바닥면의 적어도 일부는 식각 정지막(185)과 접촉할 수 있다.
식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(180)은 제1 소오스/드레인(140)과, 제2 소오스/드레인(240)과, 식각 정지막(185) 상에 형성될 수 있다. 또한, 층간 절연막(180)은 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 제1 더미 게이트 전극(150)을 감싸도록 형성될 수 있다.
전술한 것과 같이, 제1 더미 게이트 전극(150)의 양 측벽 상에 배치되는 제1 스페이서(160)는 각각 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)과 오버랩될 수 있다. 또한, 제1 패싯의 시작점(140fs) 및 제2 패싯의 시작점(240fs)보다 기판(100)으로부터 멀리 떨어져 있는 필드 절연막의 제1 영역(106)의 측벽(106s)은 반도체 물질과 접촉하지 않을 수 있다.
다르게 말하면, 제1 소오스/드레인(140) 중 제1 스페이서(160)와 오버랩되는 영역과, 제1 스페이서(160) 사이에 반도체 물질이 개재되지 않고, 제2 소오스/드레인(240) 중 제1 스페이서(160)와 오버랩되는 영역과, 제1 스페이서(160) 사이에 반도체 물질이 개재되지 않을 수 있다.
따라서, 제1 소오스/드레인(140) 중 제1 스페이서(160)와 오버랩되는 영역과, 제1 스페이서(160) 사이, 및 제2 소오스/드레인(240) 중 제1 스페이서(160)와 오버랩되는 영역과, 제1 스페이서(160) 사이에 절연 물질이 개재될 수 있다.
즉, 제1 소오스/드레인(140) 중 제1 스페이서(160)와 오버랩되는 영역과, 제1 스페이서(160) 사이, 및 제2 소오스/드레인(240) 중 제1 스페이서(160)와 오버랩되는 영역과, 제1 스페이서(160) 사이에, 식각 정지막(185) 및/또는 층간 절연막(180)을 포함하는 제1 절연 패턴(181)이 배치될 수 있다.
덧붙여, 제1 패싯의 시작점(140fs) 및 제2 패싯의 시작점(240fs)보다 기판(100)으로부터 멀리 떨어져 있는 필드 절연막의 제1 영역(106)의 측벽(106s)는 제1 절연 패턴(181)으로 덮일 수 있다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
필드 절연막의 제1 영역(106) 상에 형성되는 제1 더미 게이트 전극(150)과 제1 소오스/드레인(140) 사이, 및 제1 더미 게이트 전극(150)과 제2 소오스/드레인(240) 사이에, 제1 절연 패턴(181)이 개재됨으로써, 제1 더미 게이트 전극(150)과 제1 및 제2 소오스/드레인(140, 240) 사이에 발생될 수 있는 누설 전류를 경감시킬 수 있다. 이를 통해, 반도체 장치(1)의 동작 성능 및 신뢰성이 개선될 수 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 9a는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 9b 및 도 9c는 본 발명의 제5 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
참고적으로, 도 9a 내지 도 9c를 이용하여 설명하는 제5 실시예 및 이의 변형예는 제1 더미 게이트 전극(150)이 필드 절연막의 제1 영역(106)과 미스얼라인(misalign)된 형상을 도시하였다.
도 6을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 필드 절연막의 제1 영역(106)은 제1 소오스/드레인(140) 및/또는 제2 소오스/드레인(240)과 오버랩되는 돌출부(106a)를 포함할 수 있다.
돌출부(106a)는 필드 절연막의 제1 영역(106)의 측벽(106a)으로부터 측방으로 돌출되어 있을 수 있다.
단면도에서, 필드 절연막의 제1 영역(106)은 상부와 하부를 포함할 수 있고, 필드 절연막의 제1 영역(106)의 상부는 돌출부(106a)를 포함하고, 필드 절연막의 제1 영역(106)의 하부는 제1 패싯의 시작점(140fs) 및 제2 패싯의 시작점(240fs)를 포함할 수 있다.
제1 더미 게이트 전극(150)의 양 측벽 상에 배치되는 제1 스페이서(160)는 필드 절연막의 제1 영역(106)의 상면(106u) 상에 배치될 수 있다. 따라서, 제1 스페이서(160)의 바닥면은 필드 절연막의 제1 영역(106)의 상면(106u)과 마주볼 수 있으므로, 제1 스페이서(160)의 바닥면은 식각 정지막(185)과 접촉하지 않을 수 있다.
돌출부(106a)는 제1 소오스/드레인(140) 및/또는 제2 소오스/드레인(240)과 오버랩될 수 있으므로, 제1 소오스/드레인(140) 중 돌출부(106a)와 오버랩되는 영역과, 돌출부(106a) 사이, 및/또는 제2 소오스/드레인(240) 중 돌출부(106a)와 오버랩되는 영역과, 돌출부(106a) 사이에, 제1 절연 패턴(181)이 배치될 수 있다.
도 7을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 소오스/드레인(140)은 필드 절연막의 제1 영역(106)의 측벽(106s)을 따라 연장되는 제1 경계면(140i)을 포함할 수 있다.
또한, 제2 소오스/드레인(240)은 필드 절연막의 제1 영역(106)의 측벽(106s)을 따라 연장되는 제2 경계면(240i)을 포함할 수 있다. 이에 따라, 제1 패싯의 시작점(140fs) 및 제2 패싯의 시작점(240fs)는 제1 및 제2 다채널 액티브 패턴(110, 210)과 접촉하지 않을 수 있다.
필드 절연막의 제1 영역(106)의 측벽(106s) 상에서, 제1 패싯의 시작점(140fs)과 제1 다채널 액티브 패턴(110) 사이에 제1 경계면(140i)만큼의 간극이 있고, 제2 패싯의 시작점(240fs)과 제2 다채널 액티브 패턴(210) 사이에 제2 경계면(240i)만큼의 간극이 있을 수 있다.
도 8을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 더미 게이트 전극(150)의 양 측벽 상에 배치되는 제1 스페이서(160)는 필드 절연막의 제1 영역(106)의 상면(106u) 상에 배치될 수 있다.
즉, 제1 스페이서(160)는 필드 절연막의 제1 영역(106)의 측벽(106s)으로부터 측방으로 돌출되어 있지 않을 수 있다. 도 8에서, 제1 스페이서(160)의 측벽은 필드 절연막의 제1 영역(106)의 측벽(106s)을 따라서 얼라인되어 있는 것으로 도시하였지만, 설명의 편의성을 위한 것을 뿐, 이에 제한되는 것은 아니다.
이에 따라, 제1 스페이서(160)의 바닥면은 필드 절연막의 제1 영역(106)의 상면(106u)과 마주볼 수 있으므로, 제1 스페이서(160)의 바닥면은 식각 정지막(185)과 접촉하지 않을 수 있다.
제1 스페이서(160)의 바닥면은 전체적으로 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)과 오버랩되지 않을 수 있다. 따라서, 제1 스페이서(160)와 제1 소오스/드레인(140) 사이, 및 제1 스페이서(160)와 제2 소오스/드레인(240) 사이에, 층간 절연막(180)의 일부 및/또는 식각 정지막(185)가 개재되지 않을 수 있다.
도 9a를 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제1 스페이서(160) 중, 제1 게이트 전극(120)에 인접한 제1 스페이서(160)는 필드 절연막의 제1 영역(106)의 측벽(106s)으로부터 측방으로 돌출되지만, 제1 스페이서(160) 중, 제2 게이트 전극(220)에 인접한 제1 스페이서(160)는 필드 절연막의 제1 영역(106)의 측벽(106s)으로부터 측방으로 돌출되지 않을 수 있다.
다시 말하면, 제1 게이트 전극(120)에 인접한 제1 스페이서(160)의 바닥면은 전체적으로 필드 절연막의 제1 영역(106)의 상면(106u)와 마주보기 때문에, 제1 게이트 전극(120)에 인접한 제1 스페이서(160)의 바닥면은 제1 소오스/드레인(140)과 오버랩되지 않는다.
반면, 제2 게이트 전극(220)에 인접한 제1 스페이서(160)의 바닥면의 적어도 일부는 제2 소오스/드레인(240)과 오버랩될 수 있다.
이에 따라, 제1 게이트 전극(120)에 인접하는 제1 스페이서(160)와 제1 소오스/드레인(140) 사이에, 층간 절연막(180)의 일부 및/또는 식각 정지막(185)이 개재되지 않을 수 있다.
하지만, 제2 소오스/드레인(240) 중 제1 스페이서(160)와 오버랩되는 영역과, 제1 스페이서(160) 사이에, 제1 절연 패턴(181)이 개재될 수 있다.
도 9b를 참고하면, 본 발명의 제5 실시예의 변형예에 따른 반도체 장치(5a)에서, 제1 소오스/드레인(140)은 필드 절연막의 제1 영역(106)의 측벽(106s)을 따라 연장되는 제1 경계면(140i)을 포함할 수 있다.
반면, 제2 소오스/드레인(240)은 필드 절연막의 제1 영역(106)의 측벽(106s)을 따라 연장되는 경계면을 포함하지 않을 수 있다.
도 9b에서 도시된 것과 달리, 제2 소오스/드레인(240)이 필드 절연막의 제1 영역(106)의 측벽(106s)을 따라 연장되는 경계면을 포함하고, 제1 소오스/드레인(140)이 필드 절연막의 제1 영역(106)의 측벽(106s)을 따라 연장되는 경계면을 포함하지 않을 수 있음은 물론이다.
도 9c를 참고하면, 본 발명의 제5 실시예의 변형예에 따른 반도체 장치(5b)에서, 제2 소오스/드레인(240)의 제2 패싯(240f)은 서로 다른 기울기를 갖는 패싯 부분들을 포함할 수 있다.
구체적으로, 제1 다채널 액티브 패턴(110) 및 제2 다채널 액티브 패턴(210)이 길게 연장되는 방향을 따라 절단한 단면도에서, 제2 소오스/드레인(240)의 제2 패싯(240f)은 제1 기울기를 갖는 제2 패싯 하부와, 제1 기울기와 다른 제2 기울기를 갖는 제2 패싯 상부를 포함할 수 있다.
도 9c에서 도시된 것과 달리, 제2 패싯(240f)이 아닌 제1 패싯(140f)이 서로 다른 기울기를 갖는 패싯 부분을 포함할 수 있음은 물론이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 10을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 필드 절연막의 제1 영역(106)의 상면(106u)은 제1 다채널 액티브 패턴의 상면(110u) 및 제2 다채널 액티브 패턴의 상면(210u)과 동일 평면 상에 놓일 수 있다.
이에 따라, 제1 및 제2 다채널 액티브 패턴(110, 210) 상에서 제1 및 제2 게이트 전극(120, 220)의 높이는, 필드 절연막의 제1 영역(106) 상에 형성되는 제1 더미 게이트 전극(150)의 높이와 실질적으로 동일할 수 있다.
하지만, 전술하였던 것과 같이, 제1 및 제2 게이트 전극(120, 220)은 필드 절연막의 제2 영역(107) 상에 형성되고, 제1 더미 게이트 전극(150)은 필드 절연막의 제1 영역(106) 상에 형성되고, 필드 절연막의 제1 영역(106)의 상면은 필드 절연막의 제2 영역(107)의 상면보다 위로 돌출되어 있기 때문에, 제1 더미 게이트 전극(150)의 전체적인 높이는 제1 및 제2 게이트 전극(120, 220)의 전체적인 높이보다 낮게 된다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 10을 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 11을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 필드 절연막의 제1 영역(106)은 제1 소오스/드레인(140) 및/또는 제2 소오스/드레인(240)과 오버랩되는 돌출부(106a)를 포함할 수 있다.
돌출부(106a)는 필드 절연막의 제1 영역(106)의 측벽(106a)으로부터 측방으로 돌출되어 있을 수 있다. 필드 절연막의 제1 영역(106)의 상면(106u)은 제1 다채널 액티브 패턴의 상면(110u) 및 제2 다채널 액티브 패턴의 상면(210u)과 동일 평면 상에 놓여 있을 수 있으므로, 돌출부(106a)가 형성된 높이는 제1 다채널 액티브 패턴의 상면(110u) 및 제2 다채널 액티브 패턴의 상면(210u)의 높이와 같거나 낮을 수 있다.
단면도에서, 필드 절연막의 제1 영역(106)은 상부와 하부를 포함할 수 있고, 필드 절연막의 제1 영역(106)의 상부는 돌출부(106a)를 포함하고, 필드 절연막의 제1 영역(106)의 하부는 제1 패싯의 시작점(140fs) 및 제2 패싯의 시작점(240fs)를 포함할 수 있다.
제1 더미 게이트 전극(150)의 양 측벽 상에 배치되는 제1 스페이서(160)는 필드 절연막의 제1 영역(106)의 상면(106u) 상에 배치될 수 있다. 따라서, 제1 스페이서(160)의 바닥면은 필드 절연막의 제1 영역(106)의 상면(106u)과 마주볼 수 있으므로, 제1 스페이서(160)의 바닥면은 식각 정지막(185)과 접촉하지 않을 수 있다.
돌출부(106a)는 제1 소오스/드레인(140) 및/또는 제2 소오스/드레인(240)과 오버랩될 수 있으므로, 제1 소오스/드레인(140) 중 돌출부(106a)와 오버랩되는 영역과, 돌출부(106a) 사이, 및/또는 제2 소오스/드레인(240) 중 돌출부(106a)와 오버랩되는 영역과, 돌출부(106a) 사이에, 제1 절연 패턴(181)이 배치될 수 있다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 13은 도 12의 B - B를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 12 및 도 13을 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 필드 절연막의 제1 영역(106)의 상면(106u)은 제1 다채널 액티브 패턴의 상면(110u) 및 제2 다채널 액티브 패턴의 상면(210u)보다 낮을 수 있다.
필드 절연막(105)은 서로 높이가 다른 제1 영역(106)과 제2 영역(107)을 포함할 수 있다. 필드 절연막의 제2 영역(107)의 높이는 H0이고, 필드 절연막의 제1 영역(106)의 높이는 H0 + H3 일 수 있다. 필드 절연막의 제1 영역(106)의 높이(H0 + H3)는 도 2에 도시된 필드 절연막의 제1 영역(106)의 높이(H0 + H1)보다 낮을 수 있다.
이에 따라, 제1 및 제2 다채널 액티브 패턴(110, 210) 상에서 제1 및 제2 게이트 전극(120, 220)의 높이는, 필드 절연막의 제1 영역(106) 상에 형성되는 제1 더미 게이트 전극(150)의 높이보다 높을 수 있다.
하지만, 전술하였던 것과 같이, 제1 및 제2 게이트 전극(120, 220)은 필드 절연막의 제2 영역(107) 상에 형성되고, 제1 더미 게이트 전극(150)은 필드 절연막의 제1 영역(106) 상에 형성되고, 필드 절연막의 제1 영역(106)의 상면은 필드 절연막의 제2 영역(107)의 상면보다 위로 돌출되어 있기 때문에, 제1 더미 게이트 전극(150)의 전체적인 높이는 제1 및 제2 게이트 전극(120, 220)의 전체적인 높이보다 낮게 된다.
단면도에서, 제1 더미 게이트 전극(150)의 높이는 제1 스페이서(160)의 높이보다 높을 수 있다. 따라서, 제1 더미 게이트 전극(150)과 필드 절연막의 제1 영역(106) 사이에 형성되는 제1 더미 게이트 절연막(155)의 일부는 제1 스페이서(160)에 의해 덮이지 않을 수 있다.
이에 따라, 제1 스페이서(160)에 의해 덮이지 않는 제1 더미 게이트 절연막(155)의 측벽 일부는 층간 절연막(180) 및 식각 정지막(185)에 의해 덮일 수 있다.
도 14는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 15는 도 14의 C - C 및 D - D를 따라서 절단한 단면도이다.
도 14 및 도 15를 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 제3 다채널 액티브 패턴(310)과, 제4 다채널 액티브 패턴(410)과, 제5 다채널 액티브 패턴(510)과, 제6 다채널 액티브 패턴(610)과, 제3 게이트 전극(320)과, 제4 게이트 전극(420)과, 제5 게이트 전극(520)과, 제6 게이트 전극(620)과, 필드 절연막(105)과, 제3 소오스/드레인(340)과, 제4 소오스/드레인(440)과, 제5 소오스/드레인(540)과, 제6 소오스/드레인(240)과, 제2 더미 게이트 전극(350)과, 제3 더미 게이트 전극(550) 등을 포함할 수 있다.
기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
본 발명의 제9 실시예에 따른 반도체 장치에서, 기판의 제1 영역(I) 및 기판의 제2 영역(II)은 서로 다른 도전형의 트랜지스터가 형성되는 영역일 수 있다. 즉, 기판의 제1 영역(I)이 P형 트랜지스터가 형성되는 영역이면, 기판의 제2 영역(II)은 N형 트랜지스터가 형성되는 영역일 수 있다. 반대로, 기판의 제1 영역(I)이 N형 트랜지스터가 형성되는 영역이면, 기판의 제2 영역(II)은 P형 트랜지스터가 형성되는 영역일 수 있다.
기판의 제1 영역(I)에, 제3 다채널 액티브 패턴(310)과, 제4 다채널 액티브 패턴(410)과, 제3 게이트 전극(320)과, 제4 게이트 전극(420)과, 제3 소오스/드레인(340)과, 제4 소오스/드레인(440)과, 제2 더미 게이트 전극(350)과, 제2 스페이서(360) 등이 형성될 수 있다.
이에 대한 설명은 도 1 내지 도 5를 이용하여 설명한 제1 다채널 액티브 패턴(110)과, 제2 다채널 액티브 패턴(210)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 필드 절연막의 제1 영역(106) 및 제2 영역(107)과, 제1 소오스/드레인(140)과, 제2 소오스/드레인(240)과, 제1 더미 게이트 전극(150)과, 제1 스페이서(160) 등에 대한 설명과 실질적으로 동일할 수 있으므로, 이하 생략한다.
본 발명의 제9 실시예에 따른 반도체 장치에서, 기판의 제1 영역(I)에 형성되는 반도체 장치 부분은 본 발명의 제1 실시예에 따른 반도체 장치(1)와 실질적으로 동일하게 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 기판의 제1 영역(I)에 형성되는 반도체 장치 부분은 본 발명의 제2 내지 제8 실시예(2 ~ 8) 중 어느 하나와 실질적으로 동일할 수 있음은 물론이다.
기판의 제2 영역(II)에서, 제5 다채널 액티브 패턴(510) 및 제6 다채널 액티브 패턴(610)은 기판(100)으로부터 돌출되어 있을 수 있다. 제5 다채널 액티브 패턴(510) 및 제6 다채널 액티브 패턴(610)은 제3 방향(X3)을 따라서 길게 연장될 수 있다.
제5 다채널 액티브 패턴(510)과 제6 다채널 액티브 패턴(610)은 제3 방향(X3)을 따라서 길게 형성되어 있으므로, 제3 방향(X3)을 따라 연장되는 장변과, 제4 방향(Y3)을 따라 연장되는 단변을 각각 포함할 수 있다.
제5 다채널 액티브 패턴(510)과 제6 다채널 액티브 패턴(610)은 도 1 내지 도 5에서 전술한 것과 같은 다양한 반도체 물질을 포함할 수 있다. 하지만, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 제5 다채널 액티브 패턴(510)과 제6 다채널 액티브 패턴(610)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
필드 절연막(105)은 기판(100) 상에 형성되고, 제5 다채널 액티브 패턴(510) 및 제6 다채널 액티브 패턴(610)의 주변에 배치될 수 있다. 필드 절연막(105)은 제5 다채널 액티브 패턴(510) 및 제6 다채널 액티브 패턴(610)의 일부를 둘러싸도록 형성될 수 있다. 즉, 제5 다채널 액티브 패턴(510) 및 제6 다채널 액티브 패턴(610)은 필드 절연막(105)에 의해 정의될 수 있다.
기판의 제2 영역(II)에서, 필드 절연막(105)은 서로 높이가 다른 제3 영역(108)과 제4 영역(109)을 포함할 수 있다. 필드 절연막의 제4 영역(109)의 높이는 H0이고, 필드 절연막의 제3 영역(108)의 높이는 H0 + H1 일 수 있다.
이에 따라, 기판의 제1 영역(I)에서 필드 절연막의 제1 영역(106)의 높이와, 기판의 제2 영역(II)에서 필드 절연막의 제3 영역(108)의 높이는 실질적으로 동일할 수 있다. 또한, 기판의 제1 영역(I)에서 필드 절연막의 제2 영역(107)의 높이와, 기판의 제2 영역(II)에서 필드 절연막의 제4 영역(109)의 높이는 서로 나란할 수 있다.
도 14 및 도 15에서, 필드 절연막의 제1 영역(106)의 높이와, 필드 절연막의 제3 영역의 높이가 실질적으로 동일할 수 있으므로, 필드 절연막의 제3 영역(108)의 상면은 제5 다채널 액티브 패턴(510)의 상면 및 제6 다채널 액티브 패턴(610)의 상면보다 위로 돌출되어 있을 수 있다.
반면, 도 14 및 도 15에서, 기판의 제1 영역(I)에 형성되는 반도체 장치 부분이 본 발명의 제2 내지 제8 실시예(2 ~ 8) 중 어느 하나와 실질적으로 동일할 경우, 기판의 제2 영역(II)에 형성되는 필드 절연막의 제3 영역(108) 및 제4 영역(109)도 기판의 제1 영역(I)에 형성되는 필드 절연막의 제1 영역(106) 및 제2 영역(107)에 대응되어 변할 수 있다.
제5 게이트 전극(520)은 제4 방향(Y3)으로 연장되고, 제5 다채널 액티브 패턴(510)과 교차하도록 형성될 수 있다. 제5 게이트 전극(520)은 필드 절연막(105) 및 제5 다채널 액티브 패턴(510) 상에 배치될 수 있다. 제6 게이트 전극(620)은 제4 방향(Y3)으로 연장되고, 제6 다채널 액티브 패턴(610)과 교차하도록 형성될 수 있다. 제6 게이트 전극(620)은 필드 절연막(105) 및 제6 다채널 액티브 패턴(610) 상에 배치될 수 있다.
제3 더미 게이트 전극(550)은 제4 방향(Y3)으로 연장되어, 필드 절연막의 제3 영역(108) 상에 배치될 수 있다. 제3 더미 게이트 전극(550)은 필드 절연막의 제3 영역(108) 상에, 1개씩 형성될 수 있다.
제5 게이트 전극(520)과, 제6 게이트 전극(620)과, 제3 더미 게이트 전극(550)에 대한 설명한 도 1 내지 도 5에서 설명한 제1 게이트 전극(120)과 실질적으로 동일할 수 있다.
전술한 것과 같이, 필드 절연막의 제3 영역(108)과 필드 절연막의 제4 영역(109)은 서로 높이가 다르다. 필드 절연막의 제3 영역(108)의 높이는 H0+ H1 이고, 필드 절연막의 제4 영역(109)의 높이는 H0 일 수 있다.
제3 더미 게이트 전극(550)의 높이와, 제5 및 제6 게이트 전극(520, 620)의 높이는 서로 다르다. 제3 더미 게이트 전극(150)의 상면과 제1 및 제2 게이트 전극(120, 220)의 상면은 서로 나란할 수 있다.
제5 게이트 스페이서(530)는 제4 방향(Y3)으로 연장된 제5 게이트 전극(520)의 측벽 상에 배치될 수 있다. 제6 게이트 스페이서(630)는 제4 방향(Y3)으로 연장된 제6 게이트 전극(620)의 측벽 상에 배치될 수 있다. 제3 스페이서(560)는 제4 방향(Y3)으로 연장된 제3 더미 게이트 전극(550)의 측벽 상에 배치될 수 있다.
제5 소오스/드레인(540)은 제5 게이트 전극(520)과 필드 절연막의 제3 영역(108) 사이에 배치되고, 제5 다채널 액티브 패턴(510) 상에 형성될 수 있다. 제6 소오스/드레인(640)은 제6 게이트 전극(620)과 필드 절연막의 제3 영역(108) 사이에 배치되고, 제6 다채널 액티브 패턴(610) 상에 형성될 수 있다. 제5 소오스/드레인(540) 및 제6 소오스/드레인(640)은 각각 에피층을 포함할 수 있다.
제5 소오스/드레인(540)은 필드 절연막의 제3 영역(108)의 측벽(108s)과 접촉하지 않을 수 있다. 다르게 말하면, 제5 소오스/드레인(540)과 필드 절연막의 제3 영역(108) 사이에 반도체 부분(510a)인 제5 다채널 액티브 패턴(510)의 일부가 개재되어 있을 수 있다.
또한, 제5 소오스/드레인(540)은 제3 스페이서(560)와 접촉하고, 제5 게이트 스페이서(530)과 접촉할 수 있다. 다르게 말하면, 제5 소오스/드레인(540)은 제3 스페이서(560)의 측벽의 일부 및 제5 게이트 스페이서(530)의 측벽의 일부와 오버랩될 수 있다.
도 15에서와 같이, 제5 소오스/드레인(540)의 일부는 제3 스페이서(560) 및 제5 게이트 스페이서(530) 하부로 밀어 넣어진 턱(tuck) 형상일 수 있다.
제6 소오스/드레인(640)에 대한 설명은 제5 소오스/드레인(540)에 관한 설명과 실질적으로 동일할 수 있다.
도 16은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 14 및 도 15를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 16을 참고하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)에서, 제5 소오스/드레인(540)은 제5 패싯(540f)을 포함할 수 있다. 또한, 제5 소오스/드레인(540)은 필드 절연막의 제3 영역(108)과 접촉할 수 있다.
제5 패싯(540f)은 제5 다채널 액티브 패턴(510)의 상면 및 필드 절연막의 제3 영역(108)의 상면(108u)보다 낮은 필드 절연막의 제3 영역(108)으로부터 시작될 수 있다.
제5 소오스/드레인(540)은 필드 절연막의 제3 영역(108)과 접촉하기 때문에, 제5 패싯의 시작점(540fs)은 필드 절연막의 제3 영역(108)의 측벽(108s)에 포함될 수 있다. 즉, 제5 패싯의 시작점(540fs)은 필드 절연막의 제3 영역(108)의 측벽(108s)으로부터 시작될 수 있다.
또한, 제5 패싯(540f)과 필드 절연막의 제3 영역(108)의 측벽(108s) 사이에, 반도체 물질인 예를 들어, 제5 다채널 액티브 패턴(110)와 동일한 물질이 개재되지 않을 수 있다.
본 발명의 제10 실시예에 따른 반도체 장치(10)에서, 제5 소오스/드레인(540)은 필드 절연막의 제3 영역(108)의 측벽(108s)을 따라서 연장되는 경계면을 포함하지 않을 수 있다.
도 16에서, 제3 스페이서(560)의 적어도 일부는 필드 절연막의 제3 영역(108)의 측벽(108s)보다 측방으로 돌출되어 있을 수 있다. 하지만, 제5 소오스/드레인(540)은 필드 절연막의 제3 영역(108)의 측벽(108s)으로부터 시작되는 제5 패싯(540f)을 포함하므로, 제5 소오스/드레인(540)은 제3 스페이서(560)와 접촉하지 않을 수 있다.
또한, 제3 스페이서(560)의 바닥면의 적어도 일부는 제5 소오스/드레인(140)과 오버랩될 수 있다.
제6 소오스/드레인(640)에 대한 설명은 전술한 제5 소오스/드레인(540)에 관한 설명과 동일할 수 있다.
도 16에서, 제5 패싯의 시작점(540fs) 및 제6 패싯의 시작점(640fs)보다 기판(100)으로부터 멀리 떨어져 있는 필드 절연막의 제3 영역(108)의 측벽(108s)은 반도체 물질과 접촉하지 않을 수 있다.
따라서, 제5 소오스/드레인(540) 중 제3 스페이서(560)와 오버랩되는 영역과, 제3 스페이서(560) 사이, 및 제6 소오스/드레인(640) 중 제3 스페이서(560)와 오버랩되는 영역과, 제3 스페이서(560) 사이에 절연 물질이 개재될 수 있다.
즉, 제5 소오스/드레인(540) 중 제3 스페이서(560)와 오버랩되는 영역과, 제3 스페이서(560) 사이, 및 제6 소오스/드레인(640) 중 제3 스페이서(560)와 오버랩되는 영역과, 제3 스페이서(560) 사이에, 층간 절연막(180) 및/또는 식각 정지막(185)을 포함하는 제3 절연 패턴(183)이 배치될 수 있다.
도 17은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 18은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 16을 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 17을 참고하면, 본 발명의 제11 실시예에 따른 반도체 장치(11)에서, 제5 소오스/드레인(540)은 필드 절연막의 제3 영역(108)의 측벽(108s)을 따라 연장되는 제5 경계면(540i)을 포함할 수 있다.
이에 따라, 제5 패싯의 시작점(540fs) 및 제6 패싯의 시작점(640fs)는 제5 및 제6 다채널 액티브 패턴(510, 610)과 접촉하지 않을 수 있다.
필드 절연막의 제3 영역(108)의 측벽(108s) 상에서, 제5 패싯의 시작점(540fs)과 제5 다채널 액티브 패턴(510) 사이에 제5 경계면(540i)만큼의 간극이 있고, 제6 패싯의 시작점(640fs)과 제6 다채널 액티브 패턴(610) 사이에도 제5 경계면(540i)과 같은 간극이 있을 수 있다.
도 18을 참고하면, 본 발명의 제12 실시예에 따른 반도체 장치(12)에서, 필드 절연막의 제1 영역(106)의 폭과, 필드 절연막의 제3 영역(108)의 폭이 서로 다를 수 있다.
좀 더 구체적으로, 필드 절연막의 제1 영역(106)의 폭(W1)은 길이 방향으로 나란한 제3 다채널 액티브 패턴(310)의 장변 및 제4 다채널 액티브 패턴(410)의 장변이 연장된 방향(X2)으로의 폭일 수 있다.
또한, 필드 절연막의 제3 영역(108)의 폭(W3)은 길이 방향으로 나란한 제5 다채널 액티브 패턴(510)의 장변 및 제6 다채널 액티브 패턴(610)의 장변이 연장된 방향(X3)으로의 폭일 수 있다.
도 18에서, 예시적으로, 필드 절연막의 제1 영역(106)의 폭(W1)은 필드 절연막의 제3 영역(108)의 폭(W2)보다 작은 것으로 도시하였다.
이에 따라, 제3 더미 게이트 전극(550)의 양 측벽 상에 배치되는 제3 스페이서(560)는 필드 절연막의 제3 영역(108)의 상면(108u) 상에 배치될 수 있다. 즉, 제3 스페이서(560)는 필드 절연막의 제3 영역(108)의 측벽(108s)으로부터 측방으로 돌출되어 있지 않을 수 있다.
제3 스페이서(560)의 바닥면은 필드 절연막의 제3 영역(108)의 상면(108u)과 마주볼 수 있으므로, 제3 스페이서(560)의 바닥면은 식각 정지막(185)과 접촉하지 않을 수 있다.
제3 스페이서(560)의 바닥면은 전체적으로 제5 소오스/드레인(540) 및 제6 소오스/드레인(640)과 오버랩되지 않을 수 있다. 따라서, 제3 스페이서(560)와 제5 소오스/드레인(540) 사이, 및 제3 스페이서(560)와 제6 소오스/드레인(640) 사이에, 절연 물질이 개재되지 않을 수 있다.
이에 반해, 제2 스페이서(360)와 제3 소오스/드레인(340) 사이, 및 제2 스페이서(360)와 제4 소오스/드레인(440) 사이에, 층간 절연막(180) 및/또는 식각 정지막(185)를 포함하는 제2 절연 패턴(182)이 개재될 수 있다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 20은 태블릿 PC이고, 도 21은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
150, 350, 550: 더미 게이트 전극 160, 360, 560: 스페이서
180: 층간 절연막 181, 182, 183: 절연 패턴
110, 210, 310, 410, 510, 610: 다채널 액티브 패턴
120, 220, 320, 420, 520, 620: 게이트 전극
130, 230, 330, 430, 530, 630: 게이트 스페이서
140, 240, 340, 440, 540, 640: 소오스/드레인
140f, 240f, 340f, 440f, 540f, 640f: 패싯(facet)

Claims (20)

  1. 제1 다채널 액티브 패턴;
    상기 제1 다채널 액티브 패턴의 주변에 배치되고, 제1 영역과 제2 영역을 포함하는 필드 절연막으로, 상기 제1 영역의 상면은 상기 제1 다채널 액티브 패턴의 상면 및 상기 제2 영역의 상면보다 위로 돌출되는 필드 절연막;
    상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴과 교차하는 제1 게이트 전극; 및
    상기 제1 게이트 전극과 상기 필드 절연막의 제1 영역 사이에 배치되고, 제1 패싯(facet)을 포함하는 제1 소오스/드레인으로, 상기 제1 패싯은 상기 제1 다채널 액티브 패턴의 상면보다 낮은 상기 필드 절연막의 제1 영역으로부터 시작되는 제1 소오스/드레인을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 소오스/드레인은 상기 필드 절연막의 제1 영역과 접촉하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 패싯의 시작점은 상기 필드 절연막의 제1 영역의 측벽에 포함되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 필드 절연막의 제1 영역 상에 배치되는 더미 게이트 전극을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 게이트 전극의 상면과 상기 더미 게이트 전극의 상면은 동일 평면 상에 놓이는 반도체 장치.
  6. 제4 항에 있어서,
    상기 더미 게이트 전극의 측벽 상에 배치되는 스페이서를 더 포함하고,
    상기 스페이서의 바닥면의 적어도 일부가 상기 제1 소오스/드레인과 오버랩되는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 소오스/드레인 중 상기 스페이서와 오버랩된 영역과, 상기 스페이서 사이에 개재되는 절연 패턴을 더 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 필드 절연막의 제1 영역을 사이에 두고, 상기 제1 다채널 액티브 패턴과 길이 방향으로 나란한 제2 다채널 액티브 패턴과,
    상기 필드 절연막 상에, 상기 제2 다채널 액티브 패턴과 교차하는 제2 게이트 전극과,
    상기 제2 게이트 전극과 상기 필드 절연막의 제1 영역 사이에 배치되는 제2 소오스/드레인을 더 포함하고,
    상기 제2 소오스/드레인은 상기 필드 절연막의 제1 영역의 측벽으로부터 시작되는 제2 패싯을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 필드 절연막의 제1 영역 상에 배치되는 더미 게이트 전극과,
    상기 더미 게이트 전극의 측벽 상에 배치되는 스페이서를 더 포함하고,
    상기 스페이서의 바닥면은 상기 제1 소오스/드레인 및 상기 제2 소오스/드레인과 오버랩되는 반도체 장치.
  10. 다채널 액티브 패턴;
    상기 다채널 액티브 패턴의 주변에 배치되고, 제1 영역과 제2 영역을 포함하는 필드 절연막;
    상기 필드 절연막의 제1 영역 상에 배치되는 더미 게이트 전극;
    상기 필드 절연막의 제2 영역 상에, 상기 다채널 액티브 패턴과 교차하는 게이트 전극으로, 상기 게이트 전극의 높이는 상기 더미 게이트 전극의 높이보다 높은 게이트 전극;
    상기 게이트 전극과 상기 더미 게이트 전극 사이에 배치되고, 패싯(facet)을 포함하는 소오스/드레인으로, 상기 패싯은 상기 필드 절연막의 제1 영역의 측벽으로부터 시작되는 소오스/드레인을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 패싯과 상기 필드 절연막의 제1 영역 사이에, 다채널 액티브 패턴과 동일한 물질이 비개재되는 반도체 장치.
  12. 제10 항에 있어서,
    상기 필드 절연막의 제1 영역의 높이는 상기 필드 절연막의 제2 영역의 높이보다 높은 반도체 장치.
  13. 제10 항에 있어서,
    상기 필드 절연막의 제1 영역은 상기 소오스/드레인과 오버랩되는 돌출부를 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 필드 절연막 상에, 상기 소오스/드레인을 덮는 층간 절연막을 더 포함하고,
    상기 소오스/드레인 중 상기 돌출부와 오버랩된 영역과, 상기 돌출부 사이에, 상기 층간 절연막의 일부가 배치되는 반도체 장치.
  15. 기판의 제1 영역에 배치되는 제1 다채널 액티브 패턴;
    상기 기판의 제2 영역에 배치되는 제2 다채널 액티브 패턴;
    상기 제1 다채널 액티브 패턴의 주변에 배치되는 제1 영역 및 제2 영역과, 상기 제2 다채널 액티브 패턴의 주변에 배치되는 제3 및 제4 영역을 포함하는 필드 절연막으로, 상기 제1 영역의 상면은 상기 제2 영역의 상면보다 높고, 상기 제3 영역의 상면은 상기 제4 영역의 상면보다 높은 필드 절연막;
    상기 필드 절연막 상에, 상기 제1 다채널 액티브 패턴과 교차하는 제1 게이트 전극;
    상기 필드 절연막 상에, 상기 제2 다채널 액티브 패턴과 교차하는 제2 게이트 전극;
    상기 제1 게이트 전극과 상기 필드 절연막의 제1 영역 사이에 배치되고, 제1 패싯을 포함하는 제1 소오스/드레인으로, 상기 제1 패싯은 상기 제1 다채널 액티브 패턴의 상면보다 낮은 상기 필드 절연막의 제1 영역으로부터 시작되는 제1 소오스/드레인; 및
    상기 제2 게이트 전극과 상기 필드 절연막의 제3 영역 사이에 배치되는 제2 소오스/드레인을 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 필드 절연막의 제1 영역 상에 배치되는 제1 더미 게이트 전극과, 상기 제1 더미 게이트 전극의 측벽 상에 배치되는 제1 스페이서를 더 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 스페이서의 바닥면은 상기 제1 소오스/드레인과 오버랩되고,
    상기 제1 소오스/드레인 중 상기 제1 스페이서와 오버랩되는 영역과, 상기 제1 스페이서 사이에 개재되는 절연 패턴을 더 포함하는 반도체 장치.
  18. 제15 항에 있어서,
    상기 제2 소오스/드레인은 상기 필드 절연막의 제3 영역의 측벽으로부터 시작되는 제2 패싯을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 필드 절연막의 제3 영역 상에 배치되는 제2 더미 게이트 전극과, 상기 제2 더미 게이트 전극의 측벽 상에 배치되는 제2 스페이서를 더 포함하고,
    상기 제2 소오스/드레인은 상기 제2 스페이서와 비접촉하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제2 스페이서의 바닥면은 상기 제2 소오스/드레인과 오버랩되고,
    상기 제2 소오스/드레인 중 상기 제2 스페이서와 오버랩되는 영역과, 상기 제2 스페이서 사이에 개재되는 절연 패턴을 더 포함하는 반도체 장치.
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