KR20170000997A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20170000997A
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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는 제1 핀형 패턴을 정의하는 제1 깊이의 제1 트렌치, 상기 제1 트렌치에 바로 인접하여 형성되고, 제1 깊이보다 깊은 제2 깊이의 제2 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막 및 상기 제2 트렌치의 일부를 채우고, 상기 제1 필드 절연막과 접하는 제2 필드 절연막을 포함하고, 상기 제2 필드 절연막은 제1 영역과, 상기 제1 핀형 패턴으로부터 상기 제1 영역보다 멀리 배치되는 제2 영역을 포함하고, 상기 제2 트렌치의 바닥으로부터 상기 제2 영역의 상면까지의 높이는 상기 제2 트렌치의 바닥으로부터 상기 제1 영역의 상면까지의 높이보다 높다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 딥 트렌치 부분의 필드 절연막의 높이를 높여 게이트 전극의 커패시턴스를 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 딥 트렌치 부분의 필드 절연막의 높이를 높여 게이트 전극의 커패시턴스를 감소시킬 수 있는 반도체 장치 제조 방법을 제공하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 핀형 패턴을 정의하는 제1 깊이의 제1 트렌치, 상기 제1 트렌치에 바로 인접하여 형성되고, 제1 깊이보다 깊은 제2 깊이의 제2 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막 및 상기 제2 트렌치의 일부를 채우고, 상기 제1 필드 절연막과 접하는 제2 필드 절연막을 포함하고, 상기 제2 필드 절연막은 제1 영역과, 상기 제1 핀형 패턴으로부터 상기 제1 영역보다 멀리 배치되는 제2 영역을 포함하고, 상기 제2 트렌치의 바닥으로부터 상기 제2 영역의 상면까지의 높이는 상기 제2 트렌치의 바닥으로부터 상기 제1 영역의 상면까지의 높이보다 높다.
여기서, 상기 제2 트렌치의 일부를 채우고, 상기 제2 필드 절연막 아래에 위치하는 제3 필드 절연막을 더 포함할 수 있다.
상기 제3 필드 절연막은 상기 제2 필드 절연막이 채워지는 리세스를 포함할 수 있다.
상기 제3 필드 절연막의 상면의 최상부는 상기 제1 필드 절연막의 상면보다 높을 수 있다.
상기 제3 필드 절연막의 상면의 최상부는 상기 제2 필드 절연막의 상면보다 낮을 수 있다.
상기 제3 필드 절연막은 상기 제1 필드 절연막과 직접 접하고, 상기 제2 필드 절연막은 상기 제1 필드 절연막과 접하지 않을 수 있다.
여기서, 상기 제1 핀형 패턴, 상기 제1 및 제2 필드 절연막 상에 오버랩되도록 형성되는 게이트 전극을 더 포함할 수 있다.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁을 수 있다.
여기서, 상기 제2 필드 절연막을 기준으로 상기 제1 핀형 패턴의 반대 방향에 위치한 제2 핀형 패턴을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 서로 이격된 제1 및 제2 핀형 패턴, 상기 제1 및 제2 핀형 패턴 사이에, 상기 제1 및 제2 핀형 패턴을 이격시키는 제1 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막, 상기 제1 필드 절연막 내에 형성되는 리세스 및 상기 리세스를 채우는 제2 필드 절연막을 포함한다.
상기 제1 필드 절연막의 상면은 상기 제2 필드 절연막의 상면보다 낮을 수 있다.
상기 제2 필드 절연막의 상면은 상기 제1 필드 절연막의 상면과 상기 제2 필드 절연막의 상면이 만나는 지점보다 높은 부분이 존재할 수 있다.
여기서, 상기 제1 핀형 패턴의 측벽과 접하여 형성되고, 상기 제1 트렌치와 인접한 제2 트렌치와, 상기 제2 트렌치의 일부를 채우는 제3 필드 절연막을 더 포함할 수 있다.
상기 제1 트렌치의 바닥면은 상기 제2 트렌치의 바닥면보다 낮을 수 있다.
상기 제3 필드 절연막의 측면과 상기 제2 필드 절연막의 필드 사이의 간격은 0 내지 30nm일 수 있다.
여기서, 상기 제1 핀형 패턴을 기준으로 상기 제1 트렌치와 반대 방향에 상기 제1 핀형 패턴의 측벽과 접하여 형성되는 제3 트렌치를 더 포함할 수 있다.
상기 제3 트렌치의 바닥면은 상기 제1 트렌치의 바닥면보다 높을 수 있다.
상기 제2 트렌치의 바닥면과 상기 제1 트렌치의 바닥면 사이에는 단차가 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 제1 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막, 상기 제1 필드 절연막을 관통하여, 상기 제1 트렌치의 바닥면에 형성되는 제2 트렌치, 상기 제2 트렌치를 채우는 제2 필드 절연막, 상기 제2 필드 절연막 내에 형성되는 제3 트렌치 및 상기 제3 트렌치를 채우고, 상기 제2 필드 절연막의 상면의 최상부보다 위로 돌출되는 제3 필드 절연막을 포함한다.
상기 제1 트렌치는 인접하는 제1 핀형 패턴의 측벽 및 제2 핀형 패턴의 측벽에 접하도록 형성될 수 있다.
상기 제2 및 제3 필드 절연막은 산화물을 포함하고, 상기 제3 필드 절연막의 실리콘 함유량은 상기 제2 필드 절연막의 실리콘 함유량보다 높을 수 있다.
상기 제3 필드 절연막의 상면은 제1 높이의 제1 영역과, 상기 제1 높이보다 높은 제2 높이의 제2 영역을 포함할 수 있다.
상기 제1 영역은 상기 제2 영역의 양 측에 위치할 수 있다.
상기 제3 필드 절연막 및 상기 제1 필드 절연막은 서로 접할 수 있다.
상기 리세스의 폭은 상기 제2 트렌치의 폭과 동일할 수 있다.
여기서, 상기 제1 내지 제3 필드 절연막 상에 오버랩되도록 형성되는 게이트 전극을 더 포함할 수 있다.
상기 게이트 전극의 두께는 상기 제3 필드 절연막과 오버랩되는 부분에서 가장 얇을 수 있다.
상기 제1 필드 절연막 및 제2 필드 절연막은 동일한 제1 물질을 포함할 수 있다.
상기 제1 물질은 PSZ(Poly SilaZene), USG(Undoped Silica Glass) 및 HDP oxide(high-density plasma deposition oxide) 중 적어도 하나를 포함할 수 있다.
상기 제3 필드 절연막은 상기 제1 물질과 다른 제2 물질을 포함할 수 있다.
상기 제2 물질은 BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass) 및 SiOC 중 적어도 하나를 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 제1 트렌치 및 상기 제1 트렌치에 의해 정의되는 핀형 패턴을 형성하고, 상기 제1 트렌치에 제1 필드 절연막을 채우고, 상기 제1 필드 절연막의 일부를 식각하여 제2 트렌치를 형성하고, 상기 제2 트렌치를 채우는 제2 필드 절연막을 형성하고, 상기 제1 및 제2 필드 절연막을 동시에 식각하여 상기 핀형 패턴의 일부를 노출시키되, 상기 제2 필드 절연막의 상면은 선택 식각비 차이에 의해 상기 제1 필드 절연막보다 높게 형성되는 것을 포함한다.
상기 제2 필드 절연막을 형성하는 것은, 상기 제2 트렌치의 일부를 채우는 제1 베이스 절연막을 형성하고, 상기 제2 트렌치를 완전히 채우는 저식각 절연막을 형성하고, 상기 제1 베이스 절연막 및 상기 저식각 절연막을 평탄화하는 것을 포함할 수 있다.
여기서, 상기 저식각 절연막을 형성한 후에, 상기 저식각 절연막 상에 제2 베이스 절연막을 형성하는 것을 더 포함할 수 있다.
상기 평탄화하는 것은, 상기 제2 베이스 절연막을 제거하는 것을 포함할 수 있다.
상기 제2 베이스 절연막은 상기 제1 베이스 절연막과 동일한 물질을 포함할 수 있다.
상기 제1 베이스 절연막은 상기 제2 트렌치의 측면 및 바닥면을 따라 컨포말하게 형성될 수 있다.
상기 제2 트렌치의 내측벽은 제1 영역과 상기 제1 영역 상에 위치하는 제2 영역을 포함하고, 상기 제1 베이스 절연막은 상기 제1 영역과 접하고, 상기 제2 영역과는 접하지 않을 수 있다.
상기 저식각 절연막의 상면은 상기 제2 영역과 접할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A'를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B'를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C'를 따라서 절단한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6 및 도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 16 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 20 및 도 21은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 22는 본 발명의 다른 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 2는 도 1의 A - A'를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B'를 따라서 절단한 단면도이고, 도 4는 도 1의 C - C'를 따라서 절단한 단면도이다.
도 1 내지 도 4를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 내지 제4 핀형 패턴(F1~F4)과, 제1 내지 제4 쉘로우 트렌치(ST1~ST4)와, 딥 트렌치(DT)와, 제1 필드 절연막(120)과, 제2 필드 절연막(130)과, 제1 게이트 전극(210)를 포함할 수 있다.
제1 내지 제4 핀형 패턴(F1~F4)은 각각 제1 방향(X1)으로 연장될 수 있다. 제1 내지 제4 핀형 패턴(F1~F4)은 제2 방향(Y1)으로 서로 이격될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2, 110) 사이에는 제3 쉘로우 트렌치(ST3)가 형성될 수 있다. 제2 핀형 패턴(F2, 110) 및 제3 핀형 패턴(F3) 사이에는 제1 쉘로우 트렌치(ST1), 제2 쉘로우 트렌치(ST2) 및 딥 트렌치(DT)가 형성될 수 있다. 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4) 사이에는 제4 쉘로우 트렌치(ST4)가 형성될 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2, 110)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)은 기판(100)의 제2 액티브 영역(ACT2) 내에 형성될 수 있다.
도 1에서는 딥 트렌치(DT)를 중심으로 양쪽에 듀얼 핀 구조를 도시하고 있지만, 이에 제한되는 것은 아니다. 즉, 딥 트렌치(DT)를 중심으로 양쪽에 싱글 핀 구조를 형성할 수도 있고, 어느 한쪽만 싱글 핀 구조일 수도 있다. 또한, 듀얼 핀 구조보다 더 나아가 복수의 핀을 포함하는 멀티 핀 구조를 형성할 수도 있다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 내지 제4 핀형 패턴(F1~F4)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
도 1에서, 제1 내지 제4 핀형 패턴(F1~F4)은 직사각형 형태인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 제1 내지 제4 핀형 패턴(F1~F4)이 직사각형 형태인 경우, 장변(long side)과 단변(short side)을 포함할 수 있다.
제2 핀형 패턴(110)은 제1 부분(110-1)와, 제2 부분(110-2)을 포함할 수 있다. 제2 핀형 패턴의 제2 부분(110-2)은 제2 핀형 패턴의 제1 부분(110-1)을 중심으로, 제1 방향(X1)으로 양측에 배치될 수 있다.
제2 핀형 패턴(110)은 제2 방향(Y1)으로 양측에 서로 대향되는 제1 측면 및 제2 측면을 포함할 수 있다. 상기 제1 측면에는 제1 쉘로우 트렌치(ST1)가 접하고, 상기 제2 측면에는 제3 쉘로우 트렌치(ST3)가 접할 수 있다. 즉, 제2 핀형 패턴(110)은 제1 쉘로우 트렌치(ST1) 및 제3 쉘로우 트렌치(ST3)에 의해서 정의될 수 있다.
제1 쉘로우 트렌치(ST1)는 제2 핀형 패턴(110)의 제1 측면과 접하여 형성될 수 있다. 즉, 제1 쉘로우 트렌치(ST1)의 바닥면은 기판(100)의 상면이고, 제1 쉘로우 트렌치(ST1)의 일 측면은 제2 핀형 패턴(110)의 제1 측면일 수 있다. 제1 쉘로우 트렌치(ST1)의 내부에는 제1 필드 절연막의 제1 부분(120a)이 형성될 수 있다. 제3 쉘로우 트렌치(ST3) 내부에는 제1 필드 절연막의 제3 부분(120c)이 형성될 수 있다.
제3 쉘로우 트렌치(ST3)는 제2 핀형 패턴(110)의 제2 측면과 접하여 형성될 수 있다. 즉, 제3 쉘로우 트렌치(ST3)의 바닥면은 기판(100)의 상면이고, 제3 쉘로우 트렌치(ST3)의 일 측면은 제2 핀형 패턴(110)의 제2 측면일 수 있다. 또한, 제3 쉘로우 트렌치(ST3)의 타 측면은 제1 핀형 패턴(F1)의 일 측면일 수 있다.
제1 쉘로우 트렌치(ST1)는 제2 핀형 패턴(110)과 접하고, 딥 트렌치(DT)와도 접할 수 있다. 즉, 제1 쉘로우 트렌치(ST1)는 제2 핀형 패턴(110)과 접하는 반대 측에서 딥 트렌치(DT)와 접할 수 있다.
제3 핀형 패턴(F3)은 제2 방향(Y1)으로 양측에 서로 대향되는 제1 측면 및 제2 측면을 포함할 수 있다. 제3 핀형 패턴(F3)의 제1 측면은 제2 핀형 패턴(F2, 110)의 제1 측면과 마주볼 수 있다. 상기 제1 측면에는 제2 쉘로우 트렌치(ST2)가 접하고, 상기 제2 측면에는 제4 쉘로우 트렌치(ST4)가 접할 수 있다. 즉, 제3 핀형 패턴(F3)은 제2 쉘로우 트렌치(ST2) 및 제4 쉘로우 트렌치(ST4)에 의해서 정의될 수 있다.
제2 쉘로우 트렌치(ST2)는 제3 핀형 패턴(F3)의 제1 측면과 접하여 형성될 수 있다. 즉, 제2 쉘로우 트렌치(ST2)의 바닥면은 기판(100)의 상면이고, 제2 쉘로우 트렌치(ST2)의 일 측면은 제3 핀형 패턴(F3)의 제1 측면일 수 있다. 제2 쉘로우 트렌치(ST2)의 내부에는 제1 필드 절연막의 제2 부분(120b)이 형성될 수 있다. 제4 쉘로우 트렌치(ST4) 내부에는 제1 필드 절연막의 제4 부분(120d)이 형성될 수 있다.
제4 쉘로우 트렌치(ST4)는 제3 핀형 패턴(F3)의 제2 측면과 접하여 형성될 수 있다. 즉, 제4 쉘로우 트렌치(ST4)의 바닥면은 기판(100)의 상면이고, 제4 쉘로우 트렌치(ST4)의 일 측면은 제3 핀형 패턴(F3)의 제2 측면일 수 있다. 또한, 제4 쉘로우 트렌치(ST4)의 타 측면은 제4 핀형 패턴(F4)의 일 측면일 수 있다.
제2 쉘로우 트렌치(ST2)는 제3 핀형 패턴(F3)과 접하고, 딥 트렌치(DT)와도 접할 수 있다. 즉, 제2 쉘로우 트렌치(ST2)는 제3 핀형 패턴(F3)과 접하는 반대 측에서 딥 트렌치(DT)와 접할 수 있다. 즉, 딥 트렌치(DT)의 양측에 제1 쉘로우 트렌치(ST1) 및 제2 쉘로우 트렌치(ST2)가 형성될 수 있다.
딥 트렌치(DT)는 제1 쉘로우 트렌치(ST1) 및 제2 쉘로우 트렌치(ST2)와 접할 수 있다. 딥 트렌치(DT)의 바닥면은 제1 쉘로우 트렌치(ST1) 및 제2 쉘로우 트렌치(ST2)의 바닥면과 연결될 수 있다. 제1 쉘로우 트렌치(ST1) 및 제2 쉘로우 트렌치(ST2)의 바닥면은 각각 딥 트렌치(DT)의 바닥면보다 높을 수 있다. 따라서, 딥 트렌치(DT)의 바닥면과 제1 쉘로우 트렌치(ST1) 및 제2 쉘로우 트렌치(ST2)의 바닥면 사이에는 단차가 형성될 수 있다.
따라서, 제1 쉘로우 트렌치(ST1) 및 제3 쉘로우 트렌치(ST3)는 제2 핀형 패턴(110)을 정의하고, 제2 쉘로우 트렌치(ST2) 및 제4 쉘로우 트렌치(ST4)는 제3 핀형 패턴을 정의할 수 있다. 딥 트렌치(DT)는 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)을 정의할 수 있다. 즉, 딥 트렌치(DT)를 기준으로 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)이 나누어 질 수 있다. 딥 트렌치(DT) 내부에는 제2 필드 절연막(130)이 형성될 수 있다.
다른 측면에서, 제2 핀형 패턴(F2, 110) 및 제3 핀형 패턴(F3)의 측면을 내측면으로 하는 제1 트렌치(T1)가 정의될 수 있다. 제1 트렌치(T1)에는 제1 필드 절연막(120)이 형성될 수 있다. 또한, 제1 트렌치의 바닥면에 형성되고, 제1 필드 절연막(120)을 관통하는 제2 트렌치(T2)가 정의될 수 있다. 제2 트렌치(T2)에는 제2 필드 절연막(130)이 채워질 수 있다. 이에 따라, 제1 트렌치(T1)는 제1 필드 절연막(120) 및 제2 필드 절연막(130)이 채워질 수 있다. 이 때, 제1 트렌치(T1)의 제2 방향(Y1)의 내측면에는 제1 필드 절연막(120)이 접하고, 제2 필드 절연막(130)은 접하지 않을 수 있다. 제2 필드 절연막(130)은 양 측에 제1 필드 절연막(120)이 접할 수 있다.
제1 필드 절연막(120)은 기판(100) 상에 형성되고, 제1 내지 제4 핀형 패턴(F1~F4) 주변에 배치될 수 있다. 제1 필드 절연막(120)은 제1 내지 제4 핀형 패턴(F1~F4)의 일부를 둘러싸도록 형성되므로, 제1 내지 제4 핀형 패턴(F1~F4)의 일부는 제1 필드 절연막(120)의 상면보다 위로 돌출될 수 있다. 즉, 제1 필드 절연막(120)은 제1 내지 제4 쉘로우 트렌치(ST1~ST4)의 일부를 채울 수 있다.
제1 필드 절연막(120)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 필드 절연막(120)은 예를 들어, PSZ(Poly SilaZene), USG(Undoped Silica Glass) 및 HDP oxide(high-density plasma deposition oxide) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 필드 절연막(130)은 기판(100) 상에 형성되고, 딥 트렌치(DT) 내에 배치될 수 있다. 제1 내지 제4 핀형 패턴(F1~F4)의 일부는 제2 필드 절연막(130)의 상면보다 위로 돌출될 수 있다. 즉, 제2 필드 절연막(130)의 상면은 제1 내지 제4 핀형 패턴(F1~F4)의 상면보다 낮게 형성될 수 있다.
제2 필드 절연막(130)은 제1 영역(130-1) 및 제2 영역(130-2)을 포함할 수 있다. 제1 영역(130-1)은 제1 필드 절연막(120)과 접할 수 있다. 제1 영역(130-1)은 제1 필드 절연막(120)과 제2 영역(130-2)의 사이에 위치할 수 있다. 제1 영역(130-1)은 제2 영역(130-2)과 함께 딥 트렌치(DT)의 일부를 채울 수 있다.
제2 영역(130-2)은 제1 영역(130-1)보다 제2 핀형 패턴(F2, 110) 및 제3 핀형 패턴(F3)에서 멀리 형성될 수 있다. 제2 영역(130-2)은 제1 영역(130-1)과 통합된 구조일 수 있다. 제2 영역(130-2)은 제1 영역(130-1)과 함께 딥 트렌치(DT)의 일부를 채울 수 있다.
제2 필드 절연막(105) 은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제2 필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 필드 절연막(130)의 제1 영역(130-1)의 상면은 제2 영역(130-2)의 상면보다 낮을 수 있다. 제2 필드 절연막(130)의 제1 영역(130-1)의 상면은 제1 필드 절연막(120)의 상면보다 높을 수 있다. 즉, 제2 필드 절연막(130)의 제2 영역(130-2)의 상면도 제1 필드 절연막(120)의 상면보다 높을 수 있다. 제2 필드 절연막(130)의 제1 영역(130-1) 및 제2 영역(130-2)의 상면의 높이는 제1 내지 제4 핀형 패턴(F1~F4)의 높이보다 낮을 수 있다.
제1 필드 절연막의 제1 부분(120a)의 하면은 제1 쉘로우 트렌치(ST2)의 바닥면과 접하고, 제2 필드 절연막(130)의 하면은 딥 트렌치(DT)의 바닥면과 접할 수 있다. 따라서, 제1 필드 절연막(120)의 하면은 제2 필드 절연막(130)의 하면보다 높을 수 있다.
제1 게이트 전극(210)은 제2 방향(Y1)으로 연장되어, 제1 내지 제4 핀형 패턴(F1~F4)을 가로지르도록 형성될 수 있다. 제1 게이트 전극(210)은 제1 내지 제4 핀형 패턴(F1~F4), 제1 필드 절연막(120) 및 제2 필드 절연막(130) 상에 배치될 수 있다. 제1 게이트 전극(210)은 제2 핀형 패턴의 제1 부분(110-1) 상에 형성될 수 있다.
제1 게이트 전극(210)은 제1 내지 제4 핀형 패턴(F1~F4), 제1 필드 절연막(120) 및 제2 필드 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극(210)은 제1 내지 제4 핀형 패턴(F1~F4)의 측면의 일부 및 상면을 감싸도록 형성될 수 있다. 제1 게이트 전극(210)의 바닥면은 제1 내지 제4 핀형 패턴(F1~F4), 제1 필드 절연막(120) 및 제2 필드 절연막(130)의 프로파일, 즉 제1 필드 절연막(120) 및 제2 필드 절연막(130)의 상면의 프로파일을 따라서 형성될 수 있다.
제1 게이트 전극(210)은 제2 필드 절연막(130)의 제2 영역(130-2)과 오버랩되는 부분에서는 제1 두께(h1)일 수 있다. 제1 게이트 전극(210)은 제2 필드 절연막(130)의 제1 영역(130-1)과 오버랩되는 부분에서는 제2 두께(h2)일 수 있다. 제1 게이트 전극(210)은 제1 필드 절연막(120)과 오버랩되는 부분에서는 제3 두께(h3)일 수 있다. 제1 게이트 전극(210)은 제2 핀형 패턴(F2, 110)과 오버랩되는 부분에서는 제4 두께(h4)일 수 있다.
도시되었듯이, 제1 두께(h1)는 제2 두께(h2)보다 얇고, 제2 두께(h2)는 제3 두께(h3)보다 얇다. 또한, 제4 두께(h4)는 제1 두께(h1)보다 얇다.
제1 게이트 전극(210)의 상면은 화학적 기계적 평탄화(CMP) 공정에 의해 동일한 평면을 이룰 수 있다. 이에 따라, 제1 게이트 전극(210)의 하면의 프로파일에 따라 제1 게이트 전극(210)의 두께가 결정될 수 있다.
제1 게이트 전극(210)의 제4 두께(h4)는 제1 두께(h1), 제2 두께(h2) 및 제3 두께(h3)보다 작을 수 있다. 이는, 제2 핀형 패턴(110)의 상면의 높이가 제1 필드 절연막(120) 및 제2 필드 절연막(130)의 상면의 높이보다 높은 것에 기인할 수 있다.
제1 게이트 전극(210)의 제1 두께(h1)는 제2 두께(h2) 및 제3 두께(h3)보다 작을 수 있다. 이는, 제2 필드 절연막(130)의 제2 영역(130-2)의 상면이 제2 필드 절연막(130)의 제1 영역(130-1)의 상면 및 제1 필드 절연막(120)의 상면보다 높은 것에 기인할 수 있다.
게이트 절연막(211, 212)은 제1 내지 제4 핀형 패턴(F1~F4)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 게이트 절연막(211, 212)은 계면막(211)과 고유전율 절연막(212)을 포함할 수 있다.
계면막(211)은 제1 핀형 패턴(110)의 일부를 산화시켜 형성될 수 있다. 계면막(211)은 제1 및 제2 필드 절연막(105, 106)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 제1 핀형 패턴(110)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(211)은 실리콘 산화막을 포함할 수 있다.
계면막(211)은 제1 및 제2 필드 절연막(105, 106)의 상면을 따라서 형성될 수도 있다. 단, 계면막(211)의 형성 방법에 따라서, 계면막(211)은 제1 및 제2 필드 절연막(105, 106)의 상면을 따라서 형성될 수도 있다.
또는, 제1 필드 절연막(120) 및 제2 필드 절연막(130)이 실리콘 산화물을 포함하는 경우여도, 제1 필드 절연막(120) 및 제2 필드 절연막(130)에 포함된 실리콘 산화물의 물성과 계면막(211)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(211)은 제1 및 제2 필드 절연막(105, 106)의 상면을 따라서 형성될 수도 있다.
고유전율 절연막(212)은 계면막(211)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 제1 필드 절연막(120) 및 제2 필드 절연막(130)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율 절연막(212)은 제1 게이트 전극(210)과 제1 필드 절연막(106) 및 제2 필드 절연막(105) 사이에 형성될 수 있다.
고유전율 절연막(212)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(215)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(210)의 측벽 상에 배치될 수 있다. 게이트 스페이서(215)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소오스/드레인(115)은 제1 게이트 전극(210)의 양측에, 제1 핀형 패턴(110) 상에 형성될 수 있다.
예를 들어, 소오스/드레인(115)은 제1 핀형 패턴의 제2 부분(110-2) 상에 형성될 수 있다.
소오스/드레인(115)은 에피 공정에 의해 형성된 에피층(115e)를 포함할 수 있다. 소오스/드레인(115)은 예를 들어, 상승된 소오스/드레인일 수 있다. 에피층(115e)는 제1 핀형 패턴의 제2 부분(110-2)에 형성된 리세스(110r)를 채울 수 있다.
에피층(115e)의 외주면은 다양한 형상일 수 있다. 예를 들어, 에피층(115e)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 에피층(115e)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 실시예에 따른 반도체 장치(1)가 NMOS 트랜지스터인 경우, 에피층(115e)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘일 때, 에피층(115e)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
층간 절연막(190)은 제1 핀형 패턴(110)과, 소오스/드레인(115)과, 제1 게이트 전극(210) 등을 덮을 수 있다. 층간 절연막(190)은 제1 및 제2 필드 절연막(105, 106) 상에 형성될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 필드 절연막(120)의 물질은 제2 필드 절연막(130)의 물질보다 상대적으로 에치 레이트(etch rate)가 높은 물질일 수 있다. 즉, 식각 공정이 제1 필드 절연막(120) 및 제2 필드 절연막(130)에 대해서 동시에 수행되면, 제1 필드 절연막(120)에 비해 제2 필드 절연막(130)이 더 높은 상면을 가지도록 형성될 수 있다.
제1 필드 절연막(120) 및 제2 필드 절연막(130)의 상면의 높이가 올라가면 상대적으로 제1 게이트 전극(210)의 하면의 높이도 올라갈 수 있다. 이에 따라, 제1 게이트 전극(210)의 두께 또는 부피가 줄어들수록 그 유효 커패시턴스가 줄어들면서 반도체 장치(1)의 교류 성능 및 신뢰성이 더욱 좋아질 수 있다. 즉, 제1 게이트 전극(210)과 소오스/드레인(115)과의 교류 성능이 개선될 수 있다.
이하, 도 1, 도 5를 참고하여, 본 발명의 제2 실시예에 따른 반도체 장치(2)를 설명한다. 상술한 반도체 장치(1)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 5는 도 1의 B - B'를 따라서 절단한 단면도이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 라이너(112)를 더 포함할 수 있다.
라이너(112)는 제1 내지 제4 쉘로우 트렌치(ST1~ST4) 내에 형성될 수 있다. 라이너(112)는 제1 내지 제4 쉘로우 트렌치(ST1~ST4)의 바닥면 및 측면을 따라서 컨포말하게 형성될 수 있다. 라이너(112)는 제1 내지 제4 쉘로우 트렌치(ST1~ST4)의 측면의 일부 상에만 형성될 수 있다. 제1 필드 절연막(120)은 제1 내지 제4 쉘로우 트렌치(ST1~ST4)의 일부를 채우고, 제1 필드 절연막(120)과 제1 내지 제4 쉘로우 트렌치(ST1~ST4) 사이에 라이너(112)가 형성될 수 있다. 제1 필드 절연막(120)보다 돌출된 제1 내지 제4 핀형 패턴(F1~F4)의 측면에는 라이너(112)가 형성되지 않을 수 있다.
이하, 도 1, 도 6, 도 7을 참고하여, 본 발명의 제3 실시예에 따른 반도체 장치(3)를 설명한다. 상술한 반도체 장치(1, 2)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 6 및 도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 6은 도 1의 B - B'를 따라서 절단한 단면도이고, 도 7은 도 6의 D부분을 확대한 도면이다.
도 6 및 도 7을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제3 필드 절연막(140)을 더 포함한다.
제3 필드 절연막(140)은 딥 트렌치(DT)의 일부를 채울 수 있다. 제3 필드 절연막(140)은 딥 트렌치(DT)의 바닥면과 측면에 접할 수 있다. 제3 필드 절연막(140)은 딥 트렌치(DT)의 바닥면과 측면 상에 컨포말하게 형성될 수 있다.
제3 필드 절연막(140)은 리세스(R)를 포함할 수 있다. 리세스(R)는 제3 필드 절연막(140) 상에 형성될 수 있다. 즉, 리세스(R)의 측면은 제3 필드 절연막(140)이고, 리세스(R)의 바닥면도 제3 필드 절연막일 수 있다.
리세스(R) 내에는 제2 필드 절연막(130)이 채워질 수 있다. 본 발명의 제2 실시예에 따른 반도체 장치(2)는 제2 필드 절연막(130)과 제1 필드 절연막(120)이 접하지 않을 수 있다. 제2 필드 절연막(130)과 제1 필드 절연막(120)의 사이에 제3 필드 절연막(140)이 형성될 수 있다.
제3 필드 절연막(140)의 상면의 최상부는 제1 필드 절연막(120)의 상면보다 높고, 제2 필드 절연막(130)의 상면보다 낮을 수 있다. 이는, 제3 필드 절연막(140)의 물질의 에치 레이트가 제2 필드 절연막(130)보다 높고, 제1 필드 절연막(120)보다 낮거나 같기 때문이다.
제3 필드 절연막(140)은 제1 필드 절연막(120)과 동일한 물질을 포함할 수 있다. 즉, 예를 들어, 제3 필드 절연막(140)은 PSZ(Poly SilaZene), USG(Undoped Silica Glass) 및 HDP oxide(high-density plasma deposition oxide) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(210)은 제3 필드 절연막(140)과 오버랩되는 부분에서는 제5 두께(h5)일 수 있다. 제5 두께(h5)는 제1 두께(h1), 제2 두께(h2) 및 제4 두께(h4)보다 얇을 수 있다. 제5 두께(h5)는 제3 두께(h3)보다는 두꺼울 수 있다. 이는 제3 필드 절연막(140)의 상면의 높이와 제2 핀형 패턴(F2, 110), 제1 필드 절연막(120) 및 제2 필드 절연막(130)의 상면의 높이와의 관계에 기인한다.
리세스(R)의 바닥면은 도 6에서는 제1 쉘로우 트렌치(ST1) 및 제2 쉘로우 트렌치(ST2)보다 높게 형성되어 있지만, 이에 제한되는 것은 아니다. 다만, 리세스(R)의 바닥면이 너무 깊게 형성되어 있으면 제2 필드 절연막(130)이 리세스(R)를 에어 갭 없이 완전히 메우지 못할 수 있다. 따라서, 제2 필드 절연막(130)의 갭 필링 능력에 따라, 리세스(R)의 깊이가 정해질 수 있다.
제2 필드 절연막(130)은 제1 필드 절연막(120)에 비해서 갭 필링 능력이 떨어질 수 있다. 따라서, 딥 트렌치(DT)를 제2 필드 절연막(130)으로 형성하는 경우 에어 갭이 형성되어 반도체 장치(3)의 성능 및 신뢰성이 저하될 수 있다. 따라서, 제3 필드 절연막(140)을 먼저 딥 트렌치(DT)의 내부에 형성하고, 제2 필드 절연막(130)으로 딥 트렌치(DT)의 나머지 부분을 채울 수 있다.
이를 통해서, 제3 필드 절연막(140)은 딥 트렌치(DT)의 내부를 빈 공간 없이 채우는 역할을 하고, 제2 필드 절연막(130)은 상면이 높게 형성되어 제1 게이트 전극(210)의 두께를 줄이는 역할을 할 수 있다. 즉, 게이트 전극 및 소오스/드레인 사이의 커패시턴스를 줄이면서 동시에 딥 트렌치(DT)의 내부를 에어 갭 없이 채울 수 있다.
제3 필드 절연막(140)의 상면의 최상부 즉, 제2 필드 절연막(130)에 의해 덮히지않고 노출된 제3 필드 절연막(140)의 상면의 제2 방향(Y1)의 폭(a)은 미리 결정될 수 있다. 즉, 폭(a)이 너무 넓으면 제2 필드 절연막(130)의 부분이 작아져 제2 필드 절연막(130)의 높아진 상면에 따른 커패시턴스 감소 효과가 줄어들게 될 수 있다. 또한, 폭(a)이 너무 넓음에 따라, 제1 게이트 전극(210)의 형성 공정에서 제1 필드 절연막(120), 제2 필드 절연막(130) 및 제3 필드 절연막(140)의 상면의 높이 차에 따라 폭(a)이 너무 넓으면 에어 갭이 형성될 수 있다. 즉, 제1 게이트 전극(210) 또는 게이트 절연막(211, 212)이 컨포말하게 형성되지 않을 수 있다. 따라서, 이를 방지하기 위해 폭(a)은 미리 결정되고, 이에 따라 리세스(R)가 형성될 수 있다. 상기 폭(a)은 예를 들어, 0 내지 30nm일 수 있다.
이하, 도 1, 도 8을 참고하여, 본 발명의 제4 실시예에 따른 반도체 장치(4)를 설명한다. 상술한 반도체 장치(1~3)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 구체적으로, 도 8은 도 1의 B - B'를 따라서 절단한 단면도이다.
도 8을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)의 리세스(R)의 측벽의 일부는 제1 필드 절연막(120)과 접하고, 리세스(R)의 측벽의 나머지 일부는 제3 필드 절연막(140)과 접할 수 있다.
이에 따라, 리세스(R) 내에 형성되는 제2 필드 절연막(130)의 측면의 일부는 제1 필드 절연막(120)과 접하고, 제2 필드 절연막(130)의 측면의 나머지 일부는 제3 필드 절연막(140)과 접할 수 있다. 이 때, 제3 필드 절연막(140)의 상면은 모두 제2 필드 절연막(130)에 의해 덮히게 되고, 노출되지 못할 수 있다.
본 발명의 제4 실시예에 따른 반도체 장치(4)는 제1 필드 절연막의 제1 부분(120a) 및 제2 부분(120b) 사이에 제2 필드 절연막(130)이 넓게 형성될 수 있다. 이 때, 제2 필드 절연막(130)의 상면이 높게 형성되어 제1 게이트 전극(210)의 커패시턴스를 감소시키고, 반도체 장치(4)의 교류 성능(AC performance)을 높일 수 있다.
또한, 제3 필드 절연막(140)의 상면이 모두 제2 필드 절연막(130)에 의해 덮히게 되어 추후 공정에서도 에어 갭이 형성되는 등의 문제가 발생하지 않을 수 있다. 이에 따라 반도체 장치(4)의 성능이 향상될 수 있다.
이하, 도 1, 도 9를 참고하여, 본 발명의 제5 실시예에 따른 반도체 장치(5)를 설명한다. 상술한 반도체 장치(1~4)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 구체적으로, 도 9는 도 1의 B - B'를 따라서 절단한 단면도이다.
도 9를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)의 리세스(R)의 측벽은 제1 필드 절연막(120)과 접할 수 있다.
이에 따라, 리세스(R) 내에 형성되는 제2 필드 절연막(130)의 측면은 제1 필드 절연막(120)과 접할 수 있다. 이 때, 제3 필드 절연막(140)의 상면은 모두 제2 필드 절연막(130)에 의해 덮히게 되고, 노출되지 못할 수 있다.
딥 트렌치(DT)의 측벽은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 제2 필드 절연막()과 접하고, 제2 영역(Ⅱ)은 제3 필드 절연막()과 접할 수 있다. 제1 영역(Ⅰ)은 제2 영역(Ⅱ) 상에 위치할 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치(5)는 제1 필드 절연막의 제1 부분(120a) 및 제2 부분(120b) 사이에 제2 필드 절연막(130)이 넓게 형성될 수 있다. 이 때, 제2 필드 절연막(130)의 상면이 높게 형성되어 제1 게이트 전극(210)의 커패시턴스를 감소시키고, 반도체 장치(5)의 교류 성능(AC performance)을 높일 수 있다.
또한, 제3 필드 절연막(140)의 상면이 모두 제2 필드 절연막(130)에 의해 덮히게 되어 추후 공정에서도 에어 갭이 형성되는 등의 문제가 발생하지 않을 수 있다. 이에 따라 반도체 장치(5)의 성능이 향상될 수 있다.
이하, 도 1, 도 10을 참고하여, 본 발명의 제6 실시예에 따른 반도체 장치(6)를 설명한다. 상술한 반도체 장치(1~5)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 10은 도 1의 B - B'를 따라서 절단한 단면도이다.
도 10을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)의 제3 필드 절연막(140)의 일부의 상면, 제1 필드 절연막(120)의 상면 및 제2 필드 절연막(130)의 상면은 곡면일 수 있다.
제1 필드 절연막(120)의 상면은 제3 필드 절연막(140)의 상면보다 낮을 수 있다. 제1 필드 절연막(120)의 상면은 보울(bowl) 형상일 수 있다. 즉, 제1 필드 절연막(120)의 상면은 제1 필드 절연막(120)의 상면과 제2 핀형 패턴(F2, 110)과 접하는 부분보다 낮은 부분을 포함할 수 있다.
제3 필드 절연막(140)의 상면의 최상부는 제1 필드 절연막(120)의 상면보다 높고, 제2 필드 절연막(130)의 상면보다 낮을 수 있다. 제3 필드 절연막(140)의 최상부는 제3 필드 절연막(140)의 노출된 상면에 위치할 수 있다. 즉, 제2 필드 절연막(130)에 의해서 덮히지 않은 상면이 제3 필드 절연막(140)의 상면의 최상부를 포함할 수 있다. 상기 노출된 제3 필드 절연막(140)의 상면은 제1 필드 절연막(120)의 상면보다 높고, 제2 필드 절연막(130)의 상면보다 낮을 수 있다.
제2 필드 절연막(130)은 볼록한 형상일 수 있다. 제2 필드 절연막(130)의 상면의 최상부는 제2 필드 절연막(130)과 제3 필드 절연막(140)이 만나는 부분의 높이보다 높게 형성될 수 있다. 제2 필드 절연막(130)과 제3 필드 절연막(140)이 만나는 부분은 도시되었듯이 제2 방향(Y1)으로 2부분일 수 있고, 제2 필드 절연막(130)의 최상부는 상기 2부분 사이에 위치할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 11을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 13은 태블릿 PC(1200)을 도시한 도면이고, 도 14는 노트북(1300)을 도시한 도면이며, 도 15는 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이하, 도 3 및 도 16 내지 도 19를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 16 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 상술한 반도체 장치(1~6)와 중복되는 설명은 간략히 하거나 생략한다.
도 16을 참조하면, 기판(100) 상에 핀형 패턴(F) 및 쉘로우 트렌치(ST)를 형성한다. 핀형 패턴(F)은 복수이고, 쉘로우 트렌치(ST)도 복수일 수 있다. 핀형 패턴(F)은 쉘로우 트렌치(ST)에 의해 정의되고, 쉘로우 트렌치(ST)는 핀형 패턴(F)에 의해서 정의될 수 있다. 즉, 핀형 패턴(F)의 측면은 쉘로우 트렌치(ST)의 측벽이 될 수 있다. 핀형 패턴(F)의 높이는 쉘로우 트렌치(ST)의 깊이와 동일할 수 있다. 각각의 핀형 패턴(F)들의 간격은 동일할 수 있다. 이에 따라, 각각의 쉘로우 트렌치(ST)들의 간격도 동일할 수 있다.
쉘로우 트렌치(ST)의 내부는 제1 필드 절연막(120)으로 채워질 수 있다. 쉘로우 트렌치(ST)의 내부는 제1 필드 절연막(120)에 의해 완전히 채워질 수 있다. 따라서, 핀형 패턴(F)의 상면과 제1 필드 절연막(120)의 상면은 동일한 평면으로 형성될 수 있다. 이 때, "동일한 평면"이란 평탄화 공정에 의해서 평면으로 이루어진 것을 의미하고, 미세한 단차를 포함하는 개념이다.
이어서, 제1 필드 절연막(120) 및 핀형 패턴(F) 상에 마스크층(M)을 형성한다. 마스크층(M)은 제1 필드 절연막(120) 및 핀형 패턴(F) 상에 컨포말하게 형성될 수 있다.
도 17을 참조하면, 마스크층(M), 핀형 패턴(F) 및 제1 필드 절연막(120)을 식각하여 딥 트렌치(DT)를 형성한다.
딥 트렌치(DT)는 쉘로우 트렌치(ST)보다 깊게 형성될 수 있다. 딥 트렌치(DT)에 의해서, 핀형 패턴(F) 중 일부가 제거될 수 있다. 딥 트렌치(DT)에 의해서 제1 필드 절연막(120)의 일부는 완전히 제거되고, 제1 필드 절연막(120)의 다른 일부는 일부만 제거될 수 있다. 단, 이에 제한되는 것은 아니다.
딥 트렌치(DT)는 도시된 바와 같이 경사진 측벽을 포함할 수 있다. 즉, 깊이 방향으로 갈수록 폭이 좁아질 수 있다. 단, 이에 제한되는 것은 아니다.
도 18을 참조하면, 제2 프리 필드 절연막(130P1)을 형성한다. 제2 프리 필드 절연막(130P1)은 딥 트렌치(DT)를 채울 수 있다. 제2 프리 필드 절연막(130P1)은 마스크층(M) 상에 형성될 수 있다. 제2 프리 필드 절연막(130P1)은 추후에 식각되어 제2 필드 절연막(130)이 될 수 있다.
도 19를 참조하면, 제2 프리 필드 절연막(130P1)의 일부 및 마스크층(M)을 제거한다. 제2 프리 필드 절연막(130P1)은 일부가 제거됨에 따라 제2 평탄화 필드 절연막(130P2)이 될 수 있다.
제2 평탄화 필드 절연막(130P2)의 상면은 제1 필드 절연막(120)의 상면 및 핀형 패턴(F)의 면과 실질적으로 동일할 수 있다. 이 때, 동일이란, 미세한 단차를 포함하는 개념이다. 제2 평탄화 필드 절연막(130P2)은 추후에 식각 공정을 통해서 제2 필드 절연막(130)이 될 수 있다.
도 3을 참조하면, 제2 평탄화 필드 절연막(130P2) 및 제1 필드 절연막(120)이 식각되어 제2 필드 절연막(130)이 형성될 수 있다. 상기 식각은 동시에 수행될 수 있다. 즉, 제1 필드 절연막(120) 및 제2 평탄화 필드 절연막(130P2)은 동시에 식각될 수 있다. 제2 필드 절연막(130)은 제1 필드 절연막(120)에 비해 에치 레이트가 낮아서 제2 필드 절연막의 상면은 제1 필드 절연막(120)의 상면보다 더 높을 수 있다.
이어서, 제1 필드 절연막(120) 및 제2 필드 절연막(130) 상에 게이트 절연막(211, 212)이 형성될 수 있다. 이어서, 게이트 절연막(211, 212) 상에 제1 게이트 전극(210)이 형성될 수 있다. 이 때, 제1 필드 절연막(120) 및 제2 필드 절연막(130)의 상면의 프로파일에 따라 제1 게이트 전극(210)의 두께가 결정될 수 있다. 이에 따라, 제1 필드 절연막(120)의 상면보다 높게 형성된 제2 필드 절연막(130)의 상면에 의해 제1 게이트 전극(210)의 두께가 얇아질 수 있다, 따라서, 제1 게이트 전극(210) 및 소오스/드레인과의 기생 커패시턴스가 줄어들 수 있다.
이하, 도 6, 도 16, 도 17, 도 20 및 도 21을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 20 및 도 21은 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 상술한 반도체 장치(1~6) 및 반도체 장치 제조 방법과 중복되는 설명은 간략히 하거나 생략한다.
도 16 및 도 17에 따른 공정은 동일하므로, 그 이후의 도 20에 따른 공정을 설명한다.
도 20을 참조하면, 제3 프리 필드 절연막(140P1) 및 제2 프리 필드 절연막(130P1)을 형성한다.
제3 프리 필드 절연막(140P1)은 딥 트렌치(DT)의 일부를 채울 수 있다. 제3 프리 필드 절연막(140P1)은 딥 트렌치(DT)의 측면 및 바닥면을 따라 컨포말하게 형성될 수 있다. 제3 프리 필드 절연막(140P1)은 상면에 리세스를 형성할 수 있다. 상기 리세스에는 제2 프리 필드 절연막(130P1)이 형성될 수 있다. 제3 프리 필드 절연막(140P1)은 마스크층(M) 상에 형성될 수 있다. 제3 프리 필드 절연막(140P1)은 추후에 식각되어 제3 필드 절연막(140)이 될 수 있다.
제2 프리 필드 절연막(130P1)은 딥 트렌치(DT)를 완전히 채울 수 있다. 즉, 제2 프리 필드 절연막(130P1)은 상기 리세스를 채울 수 있다. 제2 프리 필드 절연막(130P1)은 제3 프리 필드 절연막(140P1) 상에 형성될 수 있다. 제2 프리 필드 절연막(130P1)은 추후에 식각되어 제2 필드 절연막(130)이 될 수 있다.
도 21을 참조하면, 제2 프리 필드 절연막(130P1)의 일부, 제3 프리 필드 절연막(140P1)의 일부 및 마스크층(M)을 제거한다. 제3 프리 필드 절연막(140P1)은 일부가 제거됨에 따라 제3 평탄화 필드 절연막(140P2)이 될 수 있다. 제2 프리 필드 절연막(130P1)은 일부가 제거됨에 따라 제2 평탄화 필드 절연막(130P2)이 될 수 있다.
제3 평탄화 필드 절연막(140P2)의 상면 및 제2 평탄화 필드 절연막(130P2)의 상면은 제1 필드 절연막(120)의 상면 및 핀형 패턴(F)의 상면과 실질적으로 동일할 수 있다. 이 때, 동일이란, 미세한 단차를 포함하는 개념이다. 제2 평탄화 필드 절연막(130P2)은 추후에 식각 공정을 통해서 제2 필드 절연막(130)이 될 수 있고, 제3 평탄화 필드 절연막(140P2)은 추후에 식각 공정을 통해서 제3 필드 절연막(140)이 될 수 있다.
도 6을 참조하면, 제3 평탄화 필드 절연막(140P2), 제2 평탄화 필드 절연막(130P2) 및 제1 필드 절연막(120)이 식각되어 제3 필드 절연막(140) 및 제2 필드 절연막(130)이 형성될 수 있다. 상기 식각은 동시에 수행될 수 있다. 즉, 제3 평탄화 필드 절연막(140P2), 제1 필드 절연막(120) 및 제2 평탄화 필드 절연막(130P2)은 동시에 식각될 수 있다. 제3 필드 절연막(140)은 제1 필드 절연막(120)에 비해 에치 레이트가 낮아서 제3 필드 절연막의 상면은 제1 필드 절연막(120)의 상면보다 더 높을 수 있다. 또한, 제2 필드 절연막(130)은 제3 필드 절연막(140)에 비해 에치 레이트가 낮아서 제2 필드 절연막의 상면은 제3 필드 절연막(140)의 상면보다 더 높을 수 있다.
이어서, 제3 필드 절연막(140), 제1 필드 절연막(120) 및 제2 필드 절연막(130) 상에 게이트 절연막(211, 212)이 형성될 수 있다. 이어서, 게이트 절연막(211, 212) 상에 제1 게이트 전극(210)이 형성될 수 있다. 이 때, 제3 필드 절연막(140), 제1 필드 절연막(120) 및 제2 필드 절연막(130)의 상면의 프로파일에 따라 제1 게이트 전극(210)의 두께가 결정될 수 있다. 이에 따라, 제1 필드 절연막(120)의 상면보다 높게 형성된 제3 필드 절연막(140)의 상면 및 제2 필드 절연막(130)의 상면에 의해 제1 게이트 전극(210)의 두께가 얇아질 수 있다, 따라서, 제1 게이트 전극(210) 및 소오스/드레인과의 기생 커패시턴스가 줄어들 수 있다.
이하, 도 6, 도 16, 도 17, 도 21 및 도 22를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 22는 본 발명의 다른 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다. 상술한 반도체 장치(1~6) 및 반도체 장치 제조 방법들과 중복되는 설명은 간략히 하거나 생략한다.
도 16 및 도 17에 따른 공정은 동일하므로, 그 이후의 도 22에 따른 공정을 설명한다.
도 22를 참조하면, 제3 프리 필드 절연막(140P1), 제2 프리 필드 절연막(130P1) 및 제3 더미 필드 절연막(142)을 형성한다.
제3 프리 필드 절연막(140P1)은 딥 트렌치(DT)의 일부를 채울 수 있다. 제3 프리 필드 절연막(140P1)은 딥 트렌치(DT)의 측면 및 바닥면을 따라 컨포말하게 형성될 수 있다. 제3 프리 필드 절연막(140P1)은 상면에 리세스를 형성할 수 있다. 상기 리세스에는 제2 프리 필드 절연막(130P1)이 형성될 수 있다. 제3 프리 필드 절연막(140P1)은 딥 트렌치(DT)의 측면의 일부에만 형성될 수 있다. 제3 프리 필드 절연막(140P1)은 추후에 식각되어 제3 필드 절연막(140)이 될 수 있다.
제2 프리 필드 절연막(130P1)은 딥 트렌치(DT)의 일부를 채울 수 있다. 즉, 제2 프리 필드 절연막(130P1)은 상기 리세스를 채울 수 있다. 제2 프리 필드 절연막(130P1)은 제3 프리 필드 절연막(140P1) 상에 형성될 수 있다. 제2 프리 필드 절연막(130P1)은 추후에 식각되어 제2 필드 절연막(130)이 될 수 있다. 이 때, 제2 프리 필드 절연막(130P1)의 상면은 제3 프리 필드 절연막(140P1)의 상면보다 높게 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
제2 프리 필드 절연막(130P1)의 상면은 핀형 패턴(F)보다 높게 형성될 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 제2 프리 필드 절연막(130P1)의 상면은 핀형 패턴(F)보다 낮거나 같게 형성될 수 있다. 다만, 제2 프리 필드 절연막(130P1)의 상면은 핀형 패턴(F)보다 높게 형성되는 경우에는 제2 프리 필드 절연막(130P1)의 상면과 핀형 패턴(F)의 상면의 높이 차(G)는 제한될 수 있다. 왜냐하면, 최종 식각 공정을 거쳐서 제2 프리 필드 절연막(130P1)의 상면이 핀형 패턴(F)의 상면보다 낮아야하기 때문이다. 따라서, 높이 차(G)는 예를 들어, 50nm보다 작거나 같을 수 있다.
제3 더미 필드 절연막(142)은 제2 프리 필드 절연막(130P1) 및 제3 프리 필드 절연막(140P1) 상에 형성될 수 있다. 제3 더미 필드 절연막(142)은 딥 트렌치(DT)를 완전히 채울 수 있다. 제3 더미 필드 절연막(142)은 마스크층(M) 상에도 컨포말하게 형성될 수 있다. 제3 더미 필드 절연막(142)은 제3 프리 필드 절연막(140P1)과 완전히 동일한 물질일 수도 있다. 이에 따라, 도면에서는 그 계면이 표시되었지만, 실제로는 통합된 구조로 형성될 수도 있다.
제3 더미 필드 절연막(142)이 형성됨에 따라서, 추후의 평탄화 공정시에 훨씬 용이하게 제3 필드 절연막(140), 제1 필드 절연막(120) 및 제2 필드 절연막(130)의 상면이 동일한 평면을 가지게 할 수 있다.
이어서, 도 21 및 도 6에 따른 공정은 앞서 설명한 부분과 동일하게 진행된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 120: 제1 필드 절연막
130: 제2 필드 절연막 140: 제3 필드 절연막
210: 제1 게이트 전극

Claims (20)

  1. 제1 핀형 패턴을 정의하는 제1 깊이의 제1 트렌치;
    상기 제1 트렌치에 바로 인접하여 형성되고, 제1 깊이보다 깊은 제2 깊이의 제2 트렌치;
    상기 제1 트렌치의 일부를 채우는 제1 필드 절연막; 및
    상기 제2 트렌치의 일부를 채우고, 상기 제1 필드 절연막과 접하는 제2 필드 절연막을 포함하고,
    상기 제2 필드 절연막은 제1 영역과, 상기 제1 핀형 패턴으로부터 상기 제1 영역보다 멀리 배치되는 제2 영역을 포함하고,
    상기 제2 트렌치의 바닥으로부터 상기 제2 영역의 상면까지의 높이는 상기 제2 트렌치의 바닥으로부터 상기 제1 영역의 상면까지의 높이보다 높은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 트렌치의 일부를 채우고, 상기 제2 필드 절연막 아래에 위치하는 제3 필드 절연막을 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제3 필드 절연막은 상기 제2 필드 절연막이 채워지는 리세스를 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제3 필드 절연막의 상면의 최상부는 상기 제1 필드 절연막의 상면보다 높은 반도체 장치.
  5. 제3 항에 있어서,
    상기 제3 필드 절연막의 상면의 최상부는 상기 제2 필드 절연막의 상면보다 낮은 반도체 장치.
  6. 제2 항에 있어서,
    상기 제3 필드 절연막은 상기 제1 필드 절연막과 직접 접하고, 상기 제2 필드 절연막은 상기 제1 필드 절연막과 접하지 않는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁은 반도체 장치.
  8. 서로 이격된 제1 및 제2 핀형 패턴;
    상기 제1 및 제2 핀형 패턴 사이에, 상기 제1 및 제2 핀형 패턴을 이격시키는 제1 트렌치;
    상기 제1 트렌치의 일부를 채우는 제1 필드 절연막;
    상기 제1 필드 절연막 내에 형성되는 리세스; 및
    상기 리세스를 채우는 제2 필드 절연막을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 필드 절연막의 상면은 상기 제2 필드 절연막의 상면보다 낮은 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 핀형 패턴의 측벽과 접하여 형성되고, 상기 제1 트렌치와 인접한 제2 트렌치와,
    상기 제2 트렌치의 일부를 채우는 제3 필드 절연막을 더 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 트렌치의 바닥면은 상기 제2 트렌치의 바닥면보다 낮은 반도체 장치.
  12. 제10 항에 있어서,
    상기 제3 필드 절연막의 측면과 상기 제2 필드 절연막의 필드 사이의 간격은 0 내지 30nm인 반도체 장치.
  13. 제8 항에 있어서,
    상기 제1 핀형 패턴을 기준으로 상기 제1 트렌치와 반대 방향에 상기 제1 핀형 패턴의 측벽과 접하여 형성되는 제3 트렌치를 더 포함하는 반도체 장치.
  14. 제1 트렌치;
    상기 제1 트렌치의 일부를 채우는 제1 필드 절연막;
    상기 제1 필드 절연막을 관통하여, 상기 제1 트렌치의 바닥면에 형성되는 제2 트렌치;
    상기 제2 트렌치를 채우는 제2 필드 절연막;
    상기 제2 필드 절연막 내에 형성되는 제3 트렌치; 및
    상기 제3 트렌치를 채우고, 상기 제2 필드 절연막의 상면의 최상부보다 위로 돌출되는 제3 필드 절연막을 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 트렌치는 인접하는 제1 핀형 패턴의 측벽 및 제2 핀형 패턴의 측벽에 접하도록 형성되는 반도체 장치.
  16. 제14 항에 있어서,
    상기 제2 및 제3 필드 절연막은 산화물을 포함하고,
    상기 제3 필드 절연막의 실리콘 함유량은 상기 제2 필드 절연막의 실리콘 함유량보다 높은 반도체 장치.
  17. 제14 항에 있어서,
    상기 제3 필드 절연막의 상면은 제1 높이의 제1 영역과,
    상기 제1 높이보다 높은 제2 높이의 제2 영역을 포함하는 반도체 장치.
  18. 제14 항에 있어서,
    상기 제3 필드 절연막 및 상기 제1 필드 절연막은 서로 접하는 반도체 장치.
  19. 제14 항에 있어서,
    상기 제1 내지 제3 필드 절연막 상에 오버랩되도록 형성되는 게이트 전극을 더 포함하는 반도체 장치.
  20. 제14 항에 있어서,
    상기 제1 필드 절연막 및 제2 필드 절연막은 동일한 제1 물질을 포함하는 반도체 장치.
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