KR102021768B1 - 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치 Download PDF

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Abstract

반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치가 제공된다. 상기 반도체 장치의 제조 방법은 제1 방향으로 길게 연장된 핀(fin)과, 상기 핀 상에 배치된 하드 마스크막을 형성하고, 상기 제1 방향과 다른 제2 방향으로 상기 핀과 상기 하드 마스크막을 패터닝하여 트렌치를 형성하되, 상기 트렌치는 패터닝된 상기 핀의 측면과 패터닝된 상기 하드 마스크막의 측면을 노출시키고, 노출된 상기 하드 마스크막의 측면을 식각하여, 상기 핀의 상면의 일부를 노출시키고, 상기 트렌치를 채우고 노출된 상기 핀의 상면을 커버하는 제1 필드 절연막을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치{Fabricating method of semiconductor device and the semiconductor device fabricated using the method}
본 발명은 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 기생 커패시터를 최소화하여 동작 특성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 제조 방법을 이용하여 제조한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면(aspect)은 제1 방향으로 길게 연장된 핀(fin)과, 상기 핀 상에 배치된 하드 마스크막을 형성하고, 상기 제1 방향과 다른 제2 방향으로 상기 핀과 상기 하드 마스크막을 패터닝하여 트렌치를 형성하되, 상기 트렌치는 패터닝된 상기 핀의 측면과 패터닝된 상기 하드 마스크막의 측면을 노출시키고, 노출된 상기 하드 마스크막의 측면을 식각하여, 상기 핀의 상면의 일부를 노출시키고, 상기 트렌치를 채우고 노출된 상기 핀의 상면을 커버하는 제1 필드 절연막을 형성하는 것을 포함한다.
여기서, 상기 하드 마스크막은 질화막을 포함하고, 상기 하드 마스크막의 측면을 식각하는 것은, 등방성 식각(pull back) 공정을 이용한다.
상기 하드 마스크막은 상기 질화막 상에 형성된 산화막을 더 포함한다.
상기 하드 마스크막의 측면을 식각하는 것은, 별도의 마스크를 사용하지 않을 수 있다.
상기 핀과 상기 하드 마스크막을 패터닝하여 트렌치를 형성하는 것은, 상기 하드 마스크막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 핀과 상기 하드 마스크막을 식각할 수 있다.
상기 제1 필드 절연막을 형성한 후, 상기 하드 마스크막을 제거하는 것을 더 포함할 수 있다.
상기 하드 마스크막을 제거한 후, 상기 제1 필드 절연막 상에 더미 게이트를 형성하고 상기 핀을 교차하도록 노말 게이트를 형성하는 것을 더 포함할 수 있다.
상기 핀과 상기 하드 마스크막을 형성하는 것은, 상기 핀을 둘러싸도록 제2 필드 절연막을 형성하는 것을 포함하고, 상기 하드 마스크막을 제거한 후 상기 더미 게이트 및 노말 게이트를 형성하기 전에, 상기 제1 필드 절연막 및 상기 제2 필드 절연막의 높이를 낮추는 것을 더 포함할 수 있다.
상기 제1 필드 절연막 및 상기 제2 필드 절연막의 높이를 낮춘 후에, 상기 제1 필드 절연막의 상면은 상기 핀의 상면보다 높고, 상기 제2 필드 절연막의 상면은 상기 핀의 상면보다 낮을 수 있다.
상기 노말 게이트의 적어도 일측에 제1 상승된(elevated) 소오스/드레인을 더 형성하고, 상기 더미 게이트의 적어도 일측에 제2 상승된 소오스/드레인을 더 형성하되, 상기 제1 상승된 소오스/드레인의 상면과, 상기 제2 상승된 소오스/드레인의 상면은 평행할 수 있다.
상기 핀과 상기 하드 마스크막을 형성하는 것은, 서로 이격되어 배치된 다수의 핀과, 상기 다수의 핀 상에 배치된 하드 마스크막을 형성하는 것을 포함할 수 있다.
상기 핀과 상기 하드 마스크막을 형성하는 것은, 서로 이격되어 배치된 다수의 핀을 형성하고, 상기 다수의 핀을 둘러싸도록 제2 필드 절연막을 형성하고, 상기 다수의 핀 및 상기 제2 필드 절연막 상에 상기 하드 마스크막을 형성하는 것을 포함할 수 있다.
상기 핀과 상기 하드 마스크막을 형성하는 것은, 서로 이격되어 배치된 다수의 핀과, 상기 다수의 핀 상에 각각 배치된 다수의 하드 마스크막을 형성하는 것을 포함할 수 있다.
상기 핀과 상기 하드 마스크막을 형성하는 것은, 기판 상에 서로 이격되어 배치되고, 상기 제1 방향으로 길게 연장된 다수의 하드 마스크막을 형성하고, 상기 다수의 하드 마스크막을 이용하여, 상기 기판 내에 다수의 핀을 형성하는 것을 포함할 수 있다.
상기 하드 마스크막은 질화막 및 산화막의 적층막을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 면은 제1 식각을 수행하여, 제1 방향으로 길게 연장되고 서로 이격된 다수의 핀을 형성하고, 상기 다수의 핀 상에 하드 마스크막을 형성하고, 제2 식각을 수행하여, 상기 제1 방향과 다른 제2 방향으로 상기 다수의 핀과 상기 하드 마스크막을 커팅하는 트렌치를 형성하고, 등방성 식각(isotropic etch) 공정을 수행하여, 상기 하드 마스크막의 사이즈를 줄이고, 상기 트렌치를 채우고 상기 줄어든 하드 마스크막의 측벽에 접하는 제1 필드 절연막을 형성하는 것을 포함할 수 있다.
상기 하드 마스크막은 질화막 또는 질화막과 산화막의 적층막일 수 있다.
상기 제1 필드 절연막을 형성한 후, 상기 하드 마스크막을 제거하는 것을 더 포함할수 있다.
상기 하드 마스크막을 제거한 후, 상기 제1 필드 절연막 상에 더미 게이트를 형성하고 상기 핀을 교차하도록 노말 게이트를 형성하는 것을 더 포함할 수 있다.
상기 노말 게이트의 적어도 일측에 제1 상승된(elevated) 소오스/드레인을 더 형성하고, 상기 더미 게이트의 적어도 일측에 제2 상승된 소오스/드레인을 더 형성하되, 상기 제1 상승된 소오스/드레인의 상면과, 상기 제2 상승된 소오스/드레인의 상면은 평행할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 또 다른 면은 제1 방향으로 길게 연장되고, 서로 이격되어 배치된 다수의 핀을 형성하고, 상기 다수의 핀을 둘러싸도록 제2 필드 절연막을 형성하고, 상기 다수의 핀 및 상기 제2 필드 절연막 상에 하드 마스크막을 형성하고, 상기 제1 방향과 다른 제2 방향으로 상기 핀과 상기 하드 마스크막을 패터닝하여 트렌치를 형성하되, 상기 트렌치는 상기 핀의 측면과 상기 하드 마스크막의 측면을 노출시키고, 노출된 상기 하드 마스크막의 측면을 식각하여, 상기 핀의 상면의 일부를 노출시키고, 상기 트렌치를 채우고 노출된 상기 핀의 상면을 커버하는 제1 필드 절연막을 형성하고, 상기 하드 마스크막을 제거하고, 상기 제1 필드 절연막 상에 더미 게이트를 형성하고, 상기 다수의 핀을 교차하도록 노말 게이트를 형성하는 것을 포함할 수 있다.
상기 하드 마스크막은 질화막을 포함할 수 있다.
상기 하드 마스크막의 측면을 식각하는 것은, 등방성 식각 공정을 이용할 수 있다.
상기 하드 마스크막은 상기 질화막 상에 형성된 산화막을 더 포함할 수 있다.
상기 하드 마스크막의 측면을 식각하는 것은, 별도의 마스크를 사용하지 않을 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면은 기판 상에 형성되고, 길이 방향으로 나란한 제1 핀과 제2 핀; 상기 제1 핀과 상기 제2 핀 사이에 형성되며, 상기 제1 핀의 상면 또는 상기 제2 핀의 상면 중 적어도 하나 상에 형성되는 필드 절연막; 상기 제1 핀을 교차하도록 형성된 제1 노말 게이트; 및 상기 필드 절연막 상에 형성된 더미 게이트(dummy gate)를 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 22는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 23은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 이용해서 제조된 반도체 장치의 효과를 설명하기 위한 도면이다.
도 24는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 25는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 26 및 도 27은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 28은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 설명하기 위한 단면도이다.
도 29 및 도 30은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 31 내지 도 43은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 44는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 45 및 도 46은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 22는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 1, 도 4, 도 7a, 도 10, 도 12, 도 14, 도 17, 도 20은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 7b는 도 7a 중에서 다수의 핀만을 도시한 사시도이다. 도 2, 도 5, 도 8, 도 15, 도 18, 도 21은 각각 도 1, 도 4, 도 7a, 도 17, 도 20의 A-A를 따라서 절단한 단면도이다. 도 3, 도 6, 도 9, 도 11, 도 13, 도 16, 도 19, 도 22은 도 1, 도 4, 도 7a, 도 10, 도 12, 도 14, 도 17, 도 20의 B-B를 따라서 절단한 단면도이다. 도 23은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 이용해서 제조된 반도체 장치의 효과를 설명하기 위한 도면이다.
우선 도 1 내지 도 3을 참조하면, 다수의 핀(F1a, F11a, F12a, F13a)은 제1 방향(X1)을 따라서 길게 연장되고, 제3 방향(Z1)을 따라서 돌출되도록 형성될 수 있다. 핀(F1a, F11a, F12a, F13a)은 기판(101)을 식각하여 형성될 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 식각하여 형성될 수도 있고, 기판(101)과 다른 물질(예를 들어, 3족, 5족 물질)로 적층한 물질층을 식각하여 형성될 수도 있다. 도면에서는 예시적으로 4개의 핀(F1a, F11a, F12a, F13a)이 길이 방향으로 서로 나란히 배치된 것으로 도시하였으나, 이에 한정되지 않는다.
도면에서는, 예시적으로 핀(F1a, F11a, F12a, F13a)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 핀(F1a, F11a, F12a, F13a)은 모따기된 형상일 수 있다. 또는, 모서리 부분이 둥글게 된 형상일 수도 있다. 핀(F1a, F11a, F12a, F13a)은 제1 방향(X1)을 따라서 길게 형성되어 있기 때문에, 제1 방향(X1)을 따라 형성된 장변과, 제2 방향(Y1)을 따라 형성된 단변을 포함할 수 있다. 핀(F1a, F11a, F12a, F13a)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
도 4 내지 도 6을 참조하면, 다수의 핀(F1a, F11a, F12a, F13a)을 둘러싸도록 제2 필드 절연막(115a)을 형성한다. 이어서, 다수의 핀(F1a, F11a, F12a, F13a)과 제2 필드 절연막(115a) 상에 하드 마스크막(118a)를 형성한다.
여기서, 제2 필드 절연막(115a)은 다수의 핀(F1a, F11a, F12a, F13a)의 측벽을 둘러싸고, 다수의 핀(F1a, F11a, F12a, F13a)의 상면을 노출하도록 형성될 수 있다. 도면에서는, 제2 필드 절연막(115a)의 상면이, 다수의 핀(F1a, F11a, F12a, F13a)의 상면보다 낮은 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 필드 절연막(115a)의 상면과, 다수의 핀(F1a, F11a, F12a, F13a)의 상면이 서로 평평하도록(또는 나란하도록) 형성될 수 있다.
도시된 것과 같이, 제2 필드 절연막(115a)의 높이는 H3일 수 있다.
또한, 제2 필드 절연막(115a)과 하드 마스크막(118a)은 식각선택비가 차이나는 물질일 수 있다. 예를 들어, 제2 필드 절연막(115a)은 산화막이고, 하드 마스크막(118a)은 질화막을 포함할 수 있으나, 이에 한정되지 않는다.
도 7a 내지 도 9를 참조하면, 하드 마스크막(도 4의 118a 참조) 상에 예를 들어, 포토레지스트 패턴(199)을 형성하고, 포토레지스트 패턴(199)을 이용하여 다수의 핀(도 4의 F1a, F11a, F12a, F13a 참조)과 하드 마스크막(118a)을 식각한다.
그 결과, 제1 방향(X1)과 다른 제2 방향(Y1)으로 다수의 핀(F1a, F11a, F12a, F13a)과 하드 마스크막(118a)을 패터닝한다. 그 결과, 트렌치(T1, T2)가 형성된다.
트렌치(T1, T2)에 의해서, 다수의 핀(도 4의 F1a, F11a, F12a, F13a 참조)은, 도면상 가운데에 배치된 다수의 핀(F1~F13)과 좌측에 배치된 다수의 핀(F2~F23)과, 우측에 배치된 다수의 핀(F3~F33)으로 분리된다.
여기서, 트렌치(T1, T2)는 패터닝된 다수의 핀(F1~F13, F2~F23, F3~F33)의 측면과 패터닝된 하드 마스크막(118b)의 측면을 노출시킨다.
도 9에 도시된 것처럼, 트렌치(T1, T2)의 폭은 W1일 수 있다. 즉, 다수의 핀(F1~F13)과 다수의 핀(F2~F23) 사이의 폭은 W1이고, 서로 이격된 하드 마스크막(118b) 사이의 간격도 W1일 수 있다.
도 10 및 도 11을 참조하면, 포토레지스트 패턴(도 7a의 199 참조)을 제거한다. 이어서, 하드 마스크막(도 7a의 118b 참조)의 측면을 식각하여, 다수의 핀(F1~F13, F2~F23, F3~F33)의 상면의 일부를 노출시킨다.
구체적으로, 하드 마스크막(118b)의 측면을 식각하는 것은, 등방성 식각 공정을 이용할 수 있다. 등방성 식각 공정은 별도의 마스크를 사용하지 않는다. 등방성 식각 공정은 예를 들어, 인산을 이용하여 하드 마스크막(118b)의 일부를 제거하는 것을 의미한다. 인산에 대한 식각선택비의 차이에 의해서, 하드 마스크막(118b)의 상면의 일부 및 측면의 일부가 제거되고, 제2 필드 절연막(115)과 핀(F1~F13, F2~F23, F3~F33)은 거의 식각되지 않는다. 그 결과, 트렌치(T1, T2)의 폭이 변동될 수 있다. 예를 들어, 다수의 핀(F1~F13)과 다수의 핀(F2~F23) 사이의 폭은 W1을 유지하고, 서로 이격된 하드 마스크막(118) 사이의 간격은 W1보다 큰 W2일 수 있다.
한편, 등방성 식각 공정을 이용하기 때문에, 핀(F1)방향으로 제거되는 양과 핀(F2) 방향으로 제거되는 양이 실질적으로 동일하다. 즉, 핀(F1)방향으로 증가된 간격(r1)과, 핀(F2) 방향으로 증가된 간격(r2)는 서로 동일하다. 즉, 하드 마스크막(118) 사이의 간격인 W2 = W1 + r1 + r2 일 수 있고, r1과 r2는 서로 같을 수 있다.
도 12 및 도 13를 참조하면, 트렌치(T1, T2)를 채우고 노출된 핀(F1~F13, F2~F23, F3~F33)의 상면을 커버하는 제1 필드 절연막(111)을 형성한다.
구체적으로, 트렌치(T1, T2) 및 하드 마스크막(118)을 충분히 채우는 절연막을 형성하고, 평탄화 공정(예를 들어, CMP(Chemical Mechanical Polishing) 공정)을 통해서 제1 필드 절연막(111)을 완성한다. 도시된 것과 같이, 제1 필드 절연막(111)의 상면과 하드 마스크막(118)의 상면은 서로 평평하도록(또는 나란하도록) 형성될 수 있다. 따라서, 제1 필드 절연막(111)은 핀(예를 들어, F1, F2) 사이에 배치되는 제1 영역(111a)과 핀(예를 들어, F1, F2)보다 돌출되는 제2 영역(111b)를 포함할 수 있다. 제2 영역(111b)의 폭(W2)은 제1 영역(111a)의 폭(W1)보다 넓을 수 있다. 또한, 제2 영역(111b)의 높이는 H1일 수 있다. 즉, 제1 필드 절연막(111)은 T자 형상일 수 있다.
제1 필드 절연막(111)은 산화막일 수 있다. 또한, 제1 필드 절연막(111)은 제2 필드 절연막(115)과 서로 동일한 물질일 수 있으나, 이에 한정되지 않는다.
전술한 것과 같이, 등방성 식각 공정에 의해서, 핀(F1)방향으로 증가된 간격(r1)과, 핀(F2) 방향으로 증가된 간격(r2)는 서로 동일하다. 따라서, 제1 필드 절연막(111)의 제2 영역(111b)이 제1 핀(F1)과 오버랩되는 길이와, 제2 영역(111b)이 제2 핀(F2)과 오버랩되는 길이가 서로 동일할 수 있다.
도 14 내지 도 16을 참조하면, 하드 마스크막(118)을 제거한다.
도 17 내지 도 19를 참조하면, 제1 필드 절연막(111) 및 제2 필드 절연막(115)의 높이를 낮춘다.
구체적으로, 제1 필드 절연막(111) 및 제2 필드 절연막(115)의 높이를 낮출 때, 별도의 마스크를 사용하지 않을 수 있다. 전술한 것과 같이, 제1 필드 절연막(111) 및 제2 필드 절연막(115)은 동일한 물질로 만들어질 수 있다. 따라서, 제1 필드 절연막(111) 및 제2 필드 절연막(115)을 식각할 때, 제1 필드 절연막(111)의 식각량(즉, 줄어드는 높이), 제2 필드 절연막(115)의 식각량(즉, 줄어드는 높이)는 거의 동일할 수 있다. 따라서, 도 18에 도시된 것과 같이, 제2 필드 절연막(115)의 높이는 H3(도 15 참조)에서 H4로 줄어들 수 있다. 도 19에 도시된 것과 같이, 제1 필드 절연막(111)의 높이는 H1(도 16 참조)에서 H2로 줄어들 수 있다. 즉, 제1 필드 절연막(111)의 상면은 핀(F1~F13, F2~F23, F3~F33)의 상면보다 높고, 제2 필드 절연막(115)의 상면은 핀(F1~F13, F2~F23, F3~F33)의 상면보다 낮을 수 있다.
제1 필드 절연막(111)의 줄어드는 높이 및 제2 필드 절연막(115)의 줄어드는 높이는, 필요에 따라서 조절할 수 있다.
한편, 제2 필드 절연막(115) 중 일부(115a)는 제1 필드 절연막(111)의 아래에 위치할 수 있다. 제2 필드 절연막(115) 중 일부(115a)는 제1 필드 절연막(111)에 의해서 가려져 있기 때문에, 제2 필드 절연막(115)의 다른 부분에 비해서 덜 식각될 수 있다.
도 20 내지 도 22를 참조하면, 제1 필드 절연막(111) 상에 다수의 더미 게이트(247_1~247_2)를 형성하고, 다수의 핀(F1~F13, F2~F23, F3~F33)을 교차하도록 다수의 노말 게이트(147_1~147_5)를 형성한다. 이어서, 소오스/드레인(161a, 162a)를 형성하여 본 발명의 제1 실시예에 따른 반도체 장치(1)를 완성한다.
구체적으로, 다수의 노말 게이트(147_1~147_5)는 대응되는 핀(F1~F13, F2~F23, F3~F33) 상에, 대응되는 핀(F1~F13, F2~F23, F3~F33)과 교차하도록 형성될 수 있다. 예를 들어, 핀(F1~F13) 상에는 제1 내지 제3 노말 게이트(147_1, 147_2, 147_3)이 형성되고, 핀(F2~F23) 상에는 제4 노말 게이트(147_4)이 형성되고, 핀(F3~F33) 상에는 제5 노말 게이트(147_5)이 형성될 수 있다. 이러한 노말 게이트(147_1~147_5)은 제2 방향(Y1)으로 길게 연장될 수 있다.
다수의 더미 게이트(247_1~247_2)는 대응되는 제1 필드 절연막(111) 상에 형성될 수 있다. 예를 들어, 제1 더미 게이트(247_1)는 도 20의 왼쪽에 도시된 제1 필드 절연막(111) 상에 형성되고, 제2 더미 게이트(247_2)는 도 20의 오른쪽에 도시된 제1 필드 절연막(111) 상에 형성될 수 있다. 특히, 각 더미 게이트(247_1~247_2)는 대응되는 제1 필드 절연막(111) 상에, 1개씩 형성될 수 있다. 더미 게이트(247_1~247_2)가 2개 이상 형성되지 않고, 더미 게이트(247_1~247_2)가 1개씩 형성됨에 따라, 레이아웃 크기를 줄일 수 있다.
한편, 도 21 및 도 22를 참고하면, 각 노말 게이트(예를 들어, 147_1)은 금속층(MG1, MG2)을 포함할 수 있다. 노말 게이트(147_1)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 이러한 노말 게이트(147_1)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
노말 게이트(147_1)의 게이트 절연막(145)은 핀(F1~F13)과 노말 게이트(147_1) 사이에 형성될 수 있다. 도 21에 도시된 것과 같이, 게이트 절연막(145)은 핀(F1~F13)의 상면과 측면의 상부에 형성될 수 있다. 이러한 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
이웃하는 노말 게이트(147_1) 사이의 영역에는 소오스/드레인(161a)이 형성될 수 있다.
유사하게, 각 더미 게이트(예를 들어, 247_1)는 노말 게이트(147_1)의 구조와 유사할 수 있다. 더미 게이트(247_1)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 예를 들어, 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 더미 게이트(247_1)의 게이트 절연막(245)는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
더미 게이트(예를 들어, 247_1)와 노말 게이트(147_1) 사이의 영역에는 소오스/드레인(162a)이 형성될 수 있다.
더미 게이트(247_1~247_2)의 상면과 노말 게이트(147_1~147_5)의 상면은 서로 평평하도록(또는 나란하도록) 형성될 수 있다. 더미 게이트(247_1~247_2)는 제1 필드 절연막(111) 상에 형성되고, 노말 게이트(147_1~147_5)는 대응되는 핀(F1~F13, F2~F23, F3~F33) 상에 형성된다. 따라서, 더미 게이트(247_1~247_2)의 높이는 노말 게이트(147_1~147_5)의 높이보다 낮을 수 있다.
도 23을 이용하여, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 효과를 설명하면 다음과 같다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 필드 절연막(111)의 상면은 핀(F1, F2)의 상면과 서로 나란하거나, 핀(F1, F2)의 상면보다 높기 때문에, 더미 게이트(247_1)는 제1 핀(F1)과 제2 핀(F2) 사이의 공간에 배치되지 않는다. 도시된 것과 같이, 제1 필드 절연막(111)의 상면은 핀(F1, F2)의 상면보다 H2만큼 튀어나올 수 있다.
따라서, 더미 게이트(247_1)와 제1 핀(F1) 사이에 형성되는 기생 커패시터(C1)의 크기와, 더미 게이트(247_1)와 제2 핀(F2) 사이에 형성되는 기생 커패시터(C2)의 크기는 매우 작다. 또한, 더미 게이트(247_1)와 제1 핀(F1), 더미 게이트(247_1)와 제2 핀(F2) 사이의 접촉 면적이 거의 없기 때문에, 누설 전류의 양도 매우 적다.
뿐만 아니라, 제1 필드 절연막(111)은 핀(예를 들어, F1, F2) 사이에 배치되는 제1 영역(111a)과 핀(예를 들어, F1, F2)보다 돌출되는 제2 영역(111b)를 포함할 수 있다. 제2 영역(111b)의 폭(W2)은 제1 영역(111a)의 폭(W1)보다 넓을 수 있다. 즉, 더미 게이트(247_1)가 형성될 영역이 넓다. 따라서, 더미 게이트(247_1)과 제1 필드 절연막(111)은 잘 얼라인(aligned) 될 수 있고, 더미 게이트(247_1)가 제1 필드 절연막(111)이 아닌 영역에 형성될 가능성이 낮다.
뿐만 아니라, 도시된 것과 같이, 더미게이트(247_1)의 폭이 제2 영역(111b)의 폭(W2)보다 작을 수 있다. 이러한 경우, 제2 영역(111b)의 폭(W2)이 더미게이트(247_1)의 폭보다 충분히 크기 때문에, 미스얼라인 마진을 확보할 수 있다.
도 24는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 23을 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 24를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 리세스(125)는 다수의 노말 게이트(147_1~147_5) 사이와, 노말 게이트(147_1~147_5)와 더미 게이트(247_1~247_2) 사이의 핀(F1~F13, F2~F23, F3~F33) 내에 형성될 수 있다.
제1 소오스/드레인(161) 및 제2 소오스/드레인(162)은 리세스(125) 내에 형성된다. 제1 소오스/드레인(161) 및 제2 소오스/드레인(162)은 에피층을 포함할 수 있다. 즉, 에피성장 방식으로 형성될 수 있다. 또한, 소오스/드레인(161, 162)은 핀(F1~F13, F2~F23, F3~F33)보다 돌출되도록 형성된 상승된(elevated) 소오스/드레인 형태일 수 있다.
특히, 도시된 것과 같이, 제1 소오스/드레인(161) 의 상면과 제2 소오스/드레인(162)의 상면은 서로 평행할 수 있다(즉, 서로 나란할 수 있다). 즉, 제2 소오스/드레인(162)은 저성장하지 않고, 제1 소오스/드레인(161)과 동일하게 자랄 수 있다.
왜냐하면, 제1 소오스/드레인(161)과 제2 소오스/드레인(162)이 형성되기 위한 공정 환경이 동일하기 때문이다. 즉, 제1 소오스/드레인(161)의 양측에는 제1 노말 게이트(147_1)와 제2 노말 게이트(127_2)이 배치되고, 제2 소오스/드레인(162)의 양측에는 더미 게이트(247_1)와 제1 노말 게이트(147_1)가 배치된다. 따라서, 제1 소오스/드레인(161)과 제2 소오스/드레인(162)이 형성하기 위한, 리세스(125) 형성의 공정 환경, 에피 성장의 공정 환경이 동일하다. 따라서, 제2 소오스/드레인(162)이 저성장하지 않고, 제1 소오스/드레인(161)과 실질적으로 동일하게 성장할 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치(2)가 PMOS 트랜지스터인 경우, 소오스/드레인(161, 162)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(예를 들어, F1, F2)에 압축 스트레스를 가하여 채널 영역의 캐리어(정공)의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 제2 실시예에 따른 반도체 장치(2)가 NMOS 트랜지스터인 경우, 소오스/드레인(161, 162)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 소오스/드레인(161, 162)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 인장 스트레스 물질은 핀(예를 들어, F1, F2)에 인장 스트레스를 가하여 채널 영역의 캐리어(전자)의 이동도(mobility)를 향상시킬 수 있다.
도 25는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 23을 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 25를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 필드 절연막(111)은 핀(예를 들어, F1, F2) 사이에 배치되는 제1 영역(111a)과 핀(예를 들어, F1, F2)보다 돌출되는 제2 영역(111b)를 포함할 수 있다. 제2 영역(111b)의 상면은 소오스/드레인(161, 162)의 상면과 같거나, 위쪽으로 더 돌출되어 형성될 수 있다.
도 26 및 도 27은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 26 및 도 27에서 설명되는 단계는 도 17 내지 도 19의 단계 대신 사용된다. 나머지는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과 실시예와 실질적으로 동일하다. 도 28은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 설명하기 위한 단면도이다.
먼저, 도 26 및 도 27을 참조하면, 제1 필드 절연막(111) 및 제2 필드 절연막(115)의 높이를 낮춘다. 제1 필드 절연막(111)의 상면이 핀(F1~F13, F2~F23, F3~F33)의 상면보다 낮도록 조절할 수 있다.
전술한 것과 같이, 제5 필드 절연막(115)의 일부(115a)는 제1 필드 절연막(111)에 의해서 가려져 있기 때문에(도 14 참조), 제5 필드 절연막(115)의 다른 부분에 비해서 덜 식각될 수 있다.
도 28을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 다수의 더미 게이트(예를 들어, 247_1)는 대응되는 제1 필드 절연막(111) 상에 형성되어 있다. 그런데, 제1 필드 절연막(111)의 상면이 핀(F1~F13, F2~F23, F3~F33)의 상면보다 낮기 때문에, 더미 게이트(예를 들어, 247_1)는 제1 필드 절연막(111) 상에 위치하고, 스페이서(251)는 핀(F1, F2) 상에 형성될 수 있다.
도 29 및 도 30은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 29에서 설명되는 단계는 도 9의 단계 대신 사용되고, 도 30에서 설명되는 단계는 도 11의 단계 대신 사용된다. 나머지는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과 실시예와 실질적으로 동일하다.
도 29를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서 하드 마스크막(도 9의 118b 참조)은 단층(즉, 질화막)인 반면, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법에서 하드 마스크막(118b, 119)은 다층막일 수 있다. 하드 마스크막(118b, 119)은 질화막(118b)과 산화막(119)의 적층막일 수 있다. 도시된 것과 같이, 산화막(119)이 질화막(118b) 상에 배치될 수 있다.
제1 방향(X1)과 다른 제2 방향(Y1)으로 다수의 핀(도 4의 F1a, F11a, F12a, F13a 참조)과 하드 마스크막(118b, 119)을 패터닝한다. 그 결과, 트렌치(예를 들어, T1)가 형성된다.
도시된 것처럼, 트렌치(예를 들어, T1)의 폭은 W1일 수 있다. 즉, 다수의 핀(예를 들어, F1~F13)과 다수의 핀(예를 들어, F2~F23) 사이의 폭은 W1이고, 서로 이격된 하드 마스크막(118b, 119) 사이의 간격도 W1일 수 있다.
도 30을 참조하면, 하드 마스크막(118b, 119)의 측면을 식각하여, 핀(F1~F13, F2~F23, F3~F33)의 상면의 일부를 노출시킨다. 전술한 것과 같이, 등방성 식각(pull back) 공정을 이용할 수 있다. 예를 들어, 인산을 이용하여 하드 마스크막(118b, 119)의 일부를 제거할 수 있다. 인산에 대한 식각선택비의 차이에 의해서, 질화막(118b)의 측면의 일부가 제거된다. 산화막(119)과 핀(F1~F13, F2~F23, F3~F33)은 거의 식각되지 않는다.
그 결과, 산화막(119)이 질화막(118b) 상에 있기 때문에, 등방성 식각 공정을 통해서, 질화막(118)의 높이는 줄어들지 않는다.
또한, 트렌치(T1, T2)의 폭이 변동될 수 있다. 다수의 핀(F1~F13)과 다수의 핀(F2~F23) 사이의 폭은 W1을 유지하고, 서로 이격된 질화막(118) 사이의 간격은 W1보다 큰 W2일 수 있다.
한편, 등방성 식각 공정을 이용하기 때문에, 핀(F1)방향으로 제거되는 양과 핀(F2) 방향으로 제거되는 양이 실질적으로 동일하다. 즉, 핀(F1)방향으로 증가된 간격(r1)과, 핀(F2) 방향으로 증가된 간격(r2)는 서로 동일하다. 즉, 하드 마스크막(118) 사이의 간격인 W2 = W1 + r1 + r2 일 수 있고, r1과 r2는 서로 같을 수 있다.
도 31 내지 도 43은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 31 및 도 43에서 설명되는 단계는 도 1 내지 도 13의 단계 대신 사용된다. 나머지는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과 실시예와 실질적으로 동일하다.
먼저, 도 31 내지 도 33을 참조하면, 제1 방향(X1)으로 길게 연장되고 서로 이격되어 배치된 다수의 핀(F1a, F11a, F12a, F13a)과, 다수의 핀(F1a, F11a, F12a, F13a) 상에 각각 배치된 다수의 하드 마스크막(218a, 219)이 형성되어 있다.
여기서, 다수의 핀(F1a, F11a, F12a, F13a)은 하드 마스크막(218a, 219)를 이용하여 형성될 수 있다. 즉, 기판(101) 상에 서로 이격되어 배치되고 제1 방향(X1)으로 길게 연장된 다수의 하드 마스크막(218a, 219)을 형성하고, 다수의 하드 마스크막(218a, 219)을 이용하여 기판(101) 내에 다수의 핀(F1a, F11a, F12a, F13a)을 형성할 수 있다.
도 34 및 도 35를 참조하면, 다수의 핀(F1a, F11a, F12a, F13a)을 둘러싸도록 제2 필드 절연막(215a)을 형성한다. 제2 필드 절연막(215a)은 다수의 핀(F1a, F11a, F12a, F13a)의 측벽, 하드 마스크막(218a, 219)의 측벽을 둘러싼다. 제2 필드 절연막(215a)의 상면과, 하드 마스크막(218a, 219)의 상면이 서로 평평하도록(또는 나란하도록) 형성될 수 있다.
도 36 내지 도 38을 참조하면, 하드 마스크막(218a, 219) 상에 예를 들어, 포토레지스트 패턴(199)을 형성하고, 포토레지스트 패턴(199)을 이용하여 다수의 핀(F1a, F11a, F12a, F13a)과 하드 마스크막(218a, 219)을 식각한다.
그 결과, 제1 방향(X1)과 다른 제2 방향(Y1)으로 다수의 핀(F1a, F11a, F12a, F13a)과 하드 마스크막(218a, 219)을 패터닝한다. 그 결과, 트렌치(T1, T2)가 형성된다. 여기서, 트렌치(T1, T2)는 패터닝된 다수의 핀(F1~F13, F2~F23, F3~F33)의 측면과 패터닝된 하드 마스크막(218b, 219)의 측면을 노출시킨다.
도 39 내지 도 41을 참조하면, 포토레지스트 패턴(199)을 제거한다. 이어서, 하드 마스크막(218b, 219)의 측면을 식각하여, 핀(F1~F13, F2~F23, F3~F33)의 상면의 일부를 노출시킨다.
도 39에서는, 홈(299)이 형성된 형상을 도시하기 위해서, 임의의 가상선(P)을 따라서 일부를 제거한 형상을 도시하였다.
구체적으로, 하드 마스크막(218b, 219)의 측면을 식각하는 것은, 등방성 식각 공정을 이용할 수 있다. 예를 들어, 인산을 이용하여 하드 마스크막(218b, 219)의 일부를 제거할 수 있다. 인산에 대한 식각선택비의 차이에 의해서, 질화막(218b)의 측면의 일부가 제거되지만, 산화막(219)과, 제2 필드 절연막(215)과 핀(F1~F13, F2~F23, F3~F33)은 거의 식각되지 않는다. 그 결과, 질화막(218b)의 측벽은 식각되고 산화막(219)의 측벽은 거의 식각되지 않기 때문에, 질화막(218b)이 움푹 들어가서 홈(299)이 형성될 수 있다.
한편, 등방성 식각 공정을 이용하기 때문에, 핀(F1)방향으로 제거되는 양과 핀(F2) 방향으로 제거되는 양이 실질적으로 동일하다. 즉, 핀(F1)방향으로 증가된 간격(r1)과, 핀(F2) 방향으로 증가된 간격(r2)는 서로 동일하다. 즉, 하드 마스크막(118) 사이의 간격인 W2 = W1 + r1 + r2 일 수 있고, r1과 r2는 서로 같을 수 있다.
도 42 및 도 43를 참조하면, 트렌치(T1, T2)를 채우고 노출된 핀(F1~F13, F2~F23, F3~F33)의 상면을 커버하는 제1 필드 절연막(111)을 형성한다. 제1 필드 절연막(111)은 산화막일 수 있다. 또한, 제1 필드 절연막(111)은 제2 필드 절연막(115)과 서로 동일한 물질일 수 있으나, 이에 한정되지 않는다.
제1 필드 절연막(111)은 핀(예를 들어, F1, F2) 사이에 배치되는 제1 영역(111a)과, 하드 마스크막(218)(즉, 질화막) 사이에 배치되는 제2 영역(111b)를 포함할 수 있다. 제2 영역(111b)의 폭(W2)은 제1 영역(111a)의 폭(W1)보다 넓을 수 있다.
전술한 것과 같이, 등방성 식각 공정에 의해서, 핀(F1)방향으로 증가된 간격(r1)과, 핀(F2) 방향으로 증가된 간격(r2)는 서로 동일하다. 따라서, 제1 필드 절연막(111)의 제2 영역(111b)이 제1 핀(F1)과 오버랩되는 길이와, 제2 영역(111b)이 제2 핀(F2)과 오버랩되는 길이가 서로 동일할 수 있다.
도 44는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 44를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 45 및 도 46은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 45은 태블릿 PC이고, 도 46은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1a, F11a, F12a, F13a, F11~F13, F21~F23, F31~F33: 핀
118: 하드 마스크막
147_1~147_5: 노말 게이트
247_1~247_2: 더미 게이트

Claims (20)

  1. 제1 방향으로 연장되는 실리콘 핀 상에 포토 리소그래피 마스크를 형성하되, 상기 실리콘 핀은 상기 실리콘 핀 상의 하드 마스크 막을 포함하고,
    상기 포토 리소그래피 마스크를 이용하여, 상기 하드 마스크 막을 관통하여 상기 실리콘 핀 내부로 트렌치를 형성하고, 상기 트렌치는 제2 방향으로 연장되어 상기 실리콘 핀의 양 단부가 상기 제1 방향으로 연장되는 제1 및 제2 핀 구조로 분리하고,
    이후, 상기 하드 마스크 막에 의해 형성된 상기 트렌치의 일부를 넓히는 것을 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 포토 리소그래피 마스크를 형성하는 것은,
    상기 실리콘 핀을 형성하고, 상기 실리콘 핀과 인접한 제1 필드 절연막을 형성하고, 상기 실리콘 핀과 상기 제1 필드 절연막 상에 상기 하드 마스크 막을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 필드 절연막과 상기 하드 마스크 막은 서로에 대한 식각 선택비를 갖는 물질을 각각 포함하는 반도체 장치 제조 방법.
  4. 제 2항에 있어서,
    상기 하드 마스크 막을 관통하여 상기 트렌치를 형성하는 것은, 상기 하드 마스크 막을 관통하여 식각함으로써 상기 제1 및 제2 핀 구조의 단부를 노출시키는 것을 포함하고,
    상기 트렌치의 상기 일부를 넓히는 것은 상기 노출된 상기 제1 및 제2 핀 구조의 상기 단부 상의 상기 트렌치의 상기 일부를 넓혀, 상기 제1 및 제2 핀 구조의 단부 모서리를 노출시키는 것을 포함하는 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 트렌치의 상기 일부를 넓히는 것은 상기 트렌치 내의 상기 하드 마스크 막을 등방성 식각하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제 4항에 있어서,
    상기 하드 마스크 막을 관통하여 상기 트렌치 내부에 제2 필드 절연막을 증착하여, 상기 제1 및 제2 핀 구조의 상기 단부 모서리를 채우는 것을 더 포함하는 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    상기 제1 및 제2 핀 구조에서 상기 하드 마스크 막을 제거하여, 상기 제1 필드 절연막의 상면을 노출시키고,
    상기 제1 필드 절연막과 상기 제2 필드 절연막의 상면을 식각하여, 상기 제1 필드 절연막과 상기 제2 필드 절연막 각각의 두께를 감소시키고,
    상기 제2 필드 절연막의 상기 상면 상에 도전막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  8. 제 6항에 있어서,
    상기 제1 및 제2 핀 구조 각각에 제1 및 제2 에피텍셜(epitaxial) 소오스/드레인 영역을 형성하는 것을 더 포함하고, 상기 제1 및 제2 에피텍셜 소오스/드레인 영역의 상면은 상기 제2 필드 절연막의 상면보다 높은 반도체 장치 제조 방법.
  9. 제 6항에 있어서,
    상기 제1 및 제2 핀 구조 각각에 제1 및 제2 에피텍셜(epitaxial) 소오스/드레인 영역을 형성하는 것을 더 포함하고, 상기 제1 및 제2 에피텍셜 소오스/드레인 영역의 상면은 상기 제2 필드 절연막의 상면과 동일 평면인 반도체 장치 제조 방법.
  10. 제 1항에 있어서,
    상기 포토 리소그래피 마스크를 형성하는 것은,
    실리콘 막을 형성하고, 상기 실리콘 막 상에 하드 마스크 물질을 형성하고, 상기 하드 마스크 물질과 상기 실리콘 막을 식각하여 상기 실리콘 핀 상의 상기 하드 마스크 막을 포함하는 상기 실리콘 핀을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  11. 제 10항에 있어서,
    상기 하드 마스크 막을 관통하여 상기 트렌치를 형성하는 것은 상기 하드 마스크 막을 식각하여, 상기 하드 마스크 막을 노출하는 상기 트렌치를 상기 하드 마스크 막 내에 형성하고 상기 트렌치에 의해 분리되는 상기 제1 및 제2 핀 구조의 단부를 노출시키는 것을 포함하고,
    상기 트렌치의 상기 일부를 넓히는 것은 상기 트렌치 내의 상기 노출된 하드 마스크 막에 의해 제공된 상기 트렌치의 상기 일부를 넓혀 상기 제1 및 제2 핀 구조의 단부 모서리를 노출시키는 것을 포함하는 반도체 장치 제조 방법.
  12. 제 10항에 있어서,
    상기 트렌치 내에서, 상기 제1 및 제2 핀 구조의 단부 모서리와 컨포말하게 필드 절연막을 증착하는 것을 더 포함하는 반도체 장치 제조 방법.
  13. 제 12항에 있어서,
    상기 제1 및 제2 핀 구조에서 상기 하드 마스크 막을 제거하여 상기 필드 절연막의 상부를 노출시키고,
    상기 필드 절연막의 상면 상에 도전막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  14. 제 10항에 있어서,
    상기 제1 방향으로, 상기 실리콘 핀과 인접한 제1 필드 절연막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  15. 제 11항에 있어서,
    상기 트렌치의 일부를 넓히는 것은 상기 트렌치 내의 상기 하드 마스크 막을 등방성 식각하는 것을 포함하는 반도체 장치 제조 방법.
  16. 제1 방향으로 분리된 제1 및 제2 핀 구조의 단부 모서리를 따라 트렌치에서부터 돌출된 돌출부를 포함하는 필드 절연막을 형성하여, 상기 제1 및 제2 핀 구조의 단부 모서리와 중첩되는 턱 구조를 형성하고,
    상기 제1 핀 구조 상에 핀형 트랜지스터(finFET)를 형성하고,
    상기 제1 핀 구조와 상기 제2 핀 구조 사이에, 상기 돌출부의 상면을 따라 상기 제1 방향과 교차하는 제2 방향으로 연장되는 도전막을 형성하는 것을 포함하는 반도체 구조 제조 방법.
  17. 제 16항에 있어서,
    상기 도전막을 형성하는 것은 게이트 라스트(gast-last) 더미 게이트를 형성하는 것을 포함하는 반도체 구조 제조 방법.
  18. 트렌치에 의해 분리되고, 서로 바로 인접하며 각각 제1 방향으로 연장되는 제1 및 제2 핀 구조로, 상기 트렌치의 개구(opening)를 형성하는 제1 및 제2 단부 모서리를 각각 포함하는 제1 및 제2 핀 구조;
    상기 트렌치에서부터 상기 제1 및 제2 핀 구조의 상기 제1 및 제2 단부 모서리를 따라 상기 제1 및 제2 핀 구조와 중첩되는 턱 구조(tuck structure)를 형성하는 돌출부를 포함하는 필드 절연막;
    상기 제1 핀 구조 상의 핀형 트랜지스터(finFET);
    상기 제1 핀 구조와 상기 제2 핀 구조 사이에서, 상기 돌출부의 상면을 따라 상기 제1 방향과 교차하는 제2 방향으로 연장되는 도전막; 및
    상기 제1 핀 구조 내의 소오스/드레인 영역을 포함하는 반도체 장치.
  19. 삭제
  20. 제 18항에 있어서,
    상기 소오스/드레인 영역은 상기 턱 구조의 최외곽과 접촉하는 에피텍셜 소오스/드레인 영역을 포함하는 반도체 장치.
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