JP2003060022A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003060022A JP2003060022A JP2001241285A JP2001241285A JP2003060022A JP 2003060022 A JP2003060022 A JP 2003060022A JP 2001241285 A JP2001241285 A JP 2001241285A JP 2001241285 A JP2001241285 A JP 2001241285A JP 2003060022 A JP2003060022 A JP 2003060022A
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Abstract
(57)【要約】
【課題】 トレンチ素子分離膜の上部端にディポットの
発生を抑制できる半導体装置及びその製造方法を提供す
る。 【解決手段】 本発明に係る半導体装置の製造方法は、
シリコン基板１の上にシリコン窒化膜３を形成する工程
と、この窒化膜３にトレンチ形成領域上に位置する開口
部を形成する工程と、窒化膜３をマスクとしてシリコン
基板をエッチングすることにより、シリコン基板にトレ
ンチ１ａを形成する工程と、このトレンチ内の表面に第
１のシリコン酸化膜４を形成する工程と、シリコン窒化
膜を等方性エッチングすることにより、シリコン窒化膜
の開口部の幅を広くする工程と、トレンチ内及びシリコ
ン窒化膜上に第２のシリコン酸化膜を堆積する工程と、
シリコン窒化膜を研磨ストッパーとして第２のシリコン
酸化膜をＣＭＰ研磨することにより、トレンチ内にトレ
ンチ素子分離膜を形成する工程と、を具備する。
発生を抑制できる半導体装置及びその製造方法を提供す
る。 【解決手段】 本発明に係る半導体装置の製造方法は、
シリコン基板１の上にシリコン窒化膜３を形成する工程
と、この窒化膜３にトレンチ形成領域上に位置する開口
部を形成する工程と、窒化膜３をマスクとしてシリコン
基板をエッチングすることにより、シリコン基板にトレ
ンチ１ａを形成する工程と、このトレンチ内の表面に第
１のシリコン酸化膜４を形成する工程と、シリコン窒化
膜を等方性エッチングすることにより、シリコン窒化膜
の開口部の幅を広くする工程と、トレンチ内及びシリコ
ン窒化膜上に第２のシリコン酸化膜を堆積する工程と、
シリコン窒化膜を研磨ストッパーとして第２のシリコン
酸化膜をＣＭＰ研磨することにより、トレンチ内にトレ
ンチ素子分離膜を形成する工程と、を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ素子分離
膜を形成する工程を有する半導体装置及びその製造方法
に関する。特には、トレンチ素子分離膜の上部端にディ
ポットの発生を抑制できる半導体装置及びその製造方法
に関するものである。
膜を形成する工程を有する半導体装置及びその製造方法
に関する。特には、トレンチ素子分離膜の上部端にディ
ポットの発生を抑制できる半導体装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】図８〜図１２は、従来の半導体装置の製
造方法を説明する断面図である。この半導体装置の製造
方法は、ＳＴＩ（shallow trench isolation）トレンチ
を形成する工程を有するものである。
造方法を説明する断面図である。この半導体装置の製造
方法は、ＳＴＩ（shallow trench isolation）トレンチ
を形成する工程を有するものである。
【０００３】まず、図８に示すように、シリコン基板１
０１の表面上に熱酸化法によりシリコン酸化膜１０２を
形成する。次いで、このシリコン酸化膜１０２の上にＣ
ＶＤ(Chemical Vapor Deposition)法によりシリコン窒
化膜（ＳｉＮ膜）１０３を堆積する。このシリコン窒化
膜１０３は後述するＣＭＰ(Chemical Mechanical Polis
hing)時の研磨ストッパーとして作用するものである。
０１の表面上に熱酸化法によりシリコン酸化膜１０２を
形成する。次いで、このシリコン酸化膜１０２の上にＣ
ＶＤ(Chemical Vapor Deposition)法によりシリコン窒
化膜（ＳｉＮ膜）１０３を堆積する。このシリコン窒化
膜１０３は後述するＣＭＰ(Chemical Mechanical Polis
hing)時の研磨ストッパーとして作用するものである。
【０００４】次いで、シリコン窒化膜１０３の上にフォ
トレジスト膜を塗布し、このフォトレジスト膜を露光、
現像することにより、シリコン窒化膜１０３上にはトレ
ンチ形成領域の上方が開口されたレジストパターン（図
示せず）が形成される。
トレジスト膜を塗布し、このフォトレジスト膜を露光、
現像することにより、シリコン窒化膜１０３上にはトレ
ンチ形成領域の上方が開口されたレジストパターン（図
示せず）が形成される。
【０００５】次に、このレジストパターンをマスクとし
てシリコン窒化膜１０３及びシリコン酸化膜１０２を選
択的にエッチングする。これにより、シリコン窒化膜１
０３には開口部が形成され、この開口部下のシリコン基
板１０１が露出する。
てシリコン窒化膜１０３及びシリコン酸化膜１０２を選
択的にエッチングする。これにより、シリコン窒化膜１
０３には開口部が形成され、この開口部下のシリコン基
板１０１が露出する。
【０００６】この後、このレジストパターンを剥離す
る。次いで、シリコン窒化膜１０３をマスクとしてシリ
コン基板１０１を選択的にエッチングすることにより、
シリコン基板１０１にはトレンチ１０１ａが形成され
る。次いで、このトレンチ内に熱酸化法によりシリコン
酸化膜１０４を形成する。
る。次いで、シリコン窒化膜１０３をマスクとしてシリ
コン基板１０１を選択的にエッチングすることにより、
シリコン基板１０１にはトレンチ１０１ａが形成され
る。次いで、このトレンチ内に熱酸化法によりシリコン
酸化膜１０４を形成する。
【０００７】次に、図９に示すように、トレンチ内及び
シリコン窒化膜１０３上にＣＶＤ法によりシリコン酸化
膜１０５を堆積する。
シリコン窒化膜１０３上にＣＶＤ法によりシリコン酸化
膜１０５を堆積する。
【０００８】この後、図１０に示すように、シリコン窒
化膜１０３を研磨ストッパーとしてシリコン酸化膜１０
５をＣＭＰ技術により研磨する。これにより、トレンチ
１０１ａ内にシリコン酸化膜が埋め込まれ、トレンチ素
子分離膜１０５ａが形成される。この際、シリコン窒化
膜１０３は僅かに残される。
化膜１０３を研磨ストッパーとしてシリコン酸化膜１０
５をＣＭＰ技術により研磨する。これにより、トレンチ
１０１ａ内にシリコン酸化膜が埋め込まれ、トレンチ素
子分離膜１０５ａが形成される。この際、シリコン窒化
膜１０３は僅かに残される。
【０００９】次に、図１１に示すように、シリコン窒化
膜１０３を選択的に除去し、その後、シリコン酸化膜１
０２を選択的にエッチング除去する。次いで、シリコン
基板１０１の表面上にプレ酸化膜（図示せず）を形成す
る。次いで、このプレ酸化膜上にフォトレジスト膜（図
示せず）を形成し、このフォトレジスト膜をマスクとし
てシリコン基板１０１に不純物イオンをイオン注入する
（図示せず）。次いで、フォトレジスト膜を剥離する。
この後、同様なプレ酸化膜上に他のフォトレジスト膜を
形成し、このフォトレジスト膜をマスクとしてイオン注
入し、フォトレジスト膜を剥離するという工程を複数回
繰り返す。次いで、プレ酸化膜を剥離する。この後、シ
リコン基板を熱酸化することにより、該シリコン基板に
ゲート酸化膜（図示せず）を形成する。
膜１０３を選択的に除去し、その後、シリコン酸化膜１
０２を選択的にエッチング除去する。次いで、シリコン
基板１０１の表面上にプレ酸化膜（図示せず）を形成す
る。次いで、このプレ酸化膜上にフォトレジスト膜（図
示せず）を形成し、このフォトレジスト膜をマスクとし
てシリコン基板１０１に不純物イオンをイオン注入する
（図示せず）。次いで、フォトレジスト膜を剥離する。
この後、同様なプレ酸化膜上に他のフォトレジスト膜を
形成し、このフォトレジスト膜をマスクとしてイオン注
入し、フォトレジスト膜を剥離するという工程を複数回
繰り返す。次いで、プレ酸化膜を剥離する。この後、シ
リコン基板を熱酸化することにより、該シリコン基板に
ゲート酸化膜（図示せず）を形成する。
【００１０】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、シリコン窒化膜１０３を除
去した後からゲート酸化膜を形成するまでにフッ酸等を
用いたウエットエッチング工程（洗浄工程）が複数回繰
り返される。この繰り返しのウエットエッチング工程に
より図１２に示すようなディポット（えぐれ）１０６が
トレンチ素子分離膜１０５ａの上部端に形成される。こ
のようにディポット１０６が形成されると、ゲート電極
を形成する際にディポット１０６にゲートのポリシリコ
ンが残ってしまい、ショートの原因となることがある。
また、ディポット１０６が深い場合に、このディポット
１０６にゲート電極がまたがって形成されると、そこに
寄生ＭＯＳトランジスタが構成されてしまうという問題
が生じる。
半導体装置の製造方法では、シリコン窒化膜１０３を除
去した後からゲート酸化膜を形成するまでにフッ酸等を
用いたウエットエッチング工程（洗浄工程）が複数回繰
り返される。この繰り返しのウエットエッチング工程に
より図１２に示すようなディポット（えぐれ）１０６が
トレンチ素子分離膜１０５ａの上部端に形成される。こ
のようにディポット１０６が形成されると、ゲート電極
を形成する際にディポット１０６にゲートのポリシリコ
ンが残ってしまい、ショートの原因となることがある。
また、ディポット１０６が深い場合に、このディポット
１０６にゲート電極がまたがって形成されると、そこに
寄生ＭＯＳトランジスタが構成されてしまうという問題
が生じる。
【００１１】なお、ウエットエッチング工程を用いる理
由は、シリコン基板にエッチングダメージが残らないよ
うにするためであり、反応性ガスやイオンプラズマ等を
利用したドライエッチングを用いると、露出するシリコ
ン基板１０１の表面にエッチングダメージが残り、欠陥
が発生する等の不具合が生じるからである。
由は、シリコン基板にエッチングダメージが残らないよ
うにするためであり、反応性ガスやイオンプラズマ等を
利用したドライエッチングを用いると、露出するシリコ
ン基板１０１の表面にエッチングダメージが残り、欠陥
が発生する等の不具合が生じるからである。
【００１２】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、トレンチ素子分離膜の上
部端にディポットの発生を抑制できる半導体装置及びそ
の製造方法を提供することにある。
れたものであり、その目的は、トレンチ素子分離膜の上
部端にディポットの発生を抑制できる半導体装置及びそ
の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、シリコン基
板の上にストッパー材料膜を形成する工程と、このスト
ッパー材料膜をパターニングすることにより、該ストッ
パー材料膜にトレンチ形成領域上に位置する開口部を形
成する工程と、ストッパー材料膜をマスクとしてシリコ
ン基板をエッチングすることにより、該シリコン基板に
トレンチを形成する工程と、このトレンチ内の表面に第
１のシリコン酸化膜を形成する工程と、上記ストッパー
材料膜を等方性エッチングすることにより、該ストッパ
ー材料膜の開口部の幅を広くする工程と、トレンチ内及
びストッパー材料膜上に第２のシリコン酸化膜を堆積す
る工程と、ストッパー材料膜を研磨ストッパーとして第
２のシリコン酸化膜をＣＭＰ研磨することにより、トレ
ンチ内にトレンチ素子分離膜を形成する工程と、を具備
し、このトレンチ素子分離膜は、トレンチの上部端より
もアクティブ側にオーバーラップして形成されているこ
とを特徴とする。
め、本発明に係る半導体装置の製造方法は、シリコン基
板の上にストッパー材料膜を形成する工程と、このスト
ッパー材料膜をパターニングすることにより、該ストッ
パー材料膜にトレンチ形成領域上に位置する開口部を形
成する工程と、ストッパー材料膜をマスクとしてシリコ
ン基板をエッチングすることにより、該シリコン基板に
トレンチを形成する工程と、このトレンチ内の表面に第
１のシリコン酸化膜を形成する工程と、上記ストッパー
材料膜を等方性エッチングすることにより、該ストッパ
ー材料膜の開口部の幅を広くする工程と、トレンチ内及
びストッパー材料膜上に第２のシリコン酸化膜を堆積す
る工程と、ストッパー材料膜を研磨ストッパーとして第
２のシリコン酸化膜をＣＭＰ研磨することにより、トレ
ンチ内にトレンチ素子分離膜を形成する工程と、を具備
し、このトレンチ素子分離膜は、トレンチの上部端より
もアクティブ側にオーバーラップして形成されているこ
とを特徴とする。
【００１４】上記半導体装置の製造方法によれば、スト
ッパー材料膜を等方性エッチングすることにより、該ス
トッパー材料膜の開口部の幅を広く形成している。この
ため、トレンチ素子分離膜が形成される領域をトレンチ
の上部端よりもアクティブ側にオーバーラップして形成
することができる。従って、トレンチ素子分離膜を形成
した後にフッ酸等を用いたウエットエッチング工程（洗
浄工程）が複数回繰り返されても、トレンチ素子分離膜
のオーバーラップした部分が後退するだけで、トレンチ
素子分離膜の上部端にディポットが形成されることがな
い。
ッパー材料膜を等方性エッチングすることにより、該ス
トッパー材料膜の開口部の幅を広く形成している。この
ため、トレンチ素子分離膜が形成される領域をトレンチ
の上部端よりもアクティブ側にオーバーラップして形成
することができる。従って、トレンチ素子分離膜を形成
した後にフッ酸等を用いたウエットエッチング工程（洗
浄工程）が複数回繰り返されても、トレンチ素子分離膜
のオーバーラップした部分が後退するだけで、トレンチ
素子分離膜の上部端にディポットが形成されることがな
い。
【００１５】また、本発明に係る半導体装置の製造方法
においては、上記幅を広くする工程における等方性エッ
チングが、熱りん酸を用いたウエットエッチングである
ことも可能である。また、本発明に係る半導体装置の製
造方法においては、上記幅を広くする工程における等方
性エッチングがドライエッチングであることも可能であ
る。
においては、上記幅を広くする工程における等方性エッ
チングが、熱りん酸を用いたウエットエッチングである
ことも可能である。また、本発明に係る半導体装置の製
造方法においては、上記幅を広くする工程における等方
性エッチングがドライエッチングであることも可能であ
る。
【００１６】また、本発明に係る半導体装置の製造方法
においては、上記ストッパー材料膜がシリコン窒化膜で
あることが好ましい。また、本発明に係る半導体装置の
製造方法において、上記ストッパー材料膜を形成する工
程は、シリコン基板上の応力を緩和するための第３のシ
リコン酸化膜をシリコン基板上に形成し、第３のシリコ
ン酸化膜上にストッパー材料膜を形成する工程であるこ
とも可能である。また、本発明に係る半導体装置の製造
方法においては、上記トレンチを形成する工程と上記第
１のシリコン酸化膜を形成する工程との間に、第３のシ
リコン酸化膜をウエットエッチングする工程をさらに含
むことも可能である。
においては、上記ストッパー材料膜がシリコン窒化膜で
あることが好ましい。また、本発明に係る半導体装置の
製造方法において、上記ストッパー材料膜を形成する工
程は、シリコン基板上の応力を緩和するための第３のシ
リコン酸化膜をシリコン基板上に形成し、第３のシリコ
ン酸化膜上にストッパー材料膜を形成する工程であるこ
とも可能である。また、本発明に係る半導体装置の製造
方法においては、上記トレンチを形成する工程と上記第
１のシリコン酸化膜を形成する工程との間に、第３のシ
リコン酸化膜をウエットエッチングする工程をさらに含
むことも可能である。
【００１７】本発明に係る半導体装置は、シリコン基板
と、このシリコン基板に形成されたトレンチと、このト
レンチ内に埋め込まれ、トレンチの上部端よりもアクテ
ィブ側にオーバーラップして形成されたトレンチ素子分
離膜と、を具備し、上記トレンチ素子分離膜は、シリコ
ン基板の上にストッパー材料膜を形成し、このストッパ
ー材料膜をパターニングすることにより、該ストッパー
材料膜にトレンチ形成領域上に位置する開口部を形成
し、ストッパー材料膜をマスクとしてシリコン基板をエ
ッチングすることにより、該シリコン基板にトレンチを
形成し、 このトレンチ内の表面に第１のシリコン酸化
膜を形成し、上記ストッパー材料膜を等方性エッチング
することにより、該ストッパー材料膜の開口部の幅を広
く形成し、トレンチ内及びストッパー材料膜上に第２の
シリコン酸化膜を堆積し、ストッパー材料膜を研磨スト
ッパーとして第２のシリコン酸化膜をＣＭＰ研磨するこ
とにより形成されるものであることを特徴とする。
と、このシリコン基板に形成されたトレンチと、このト
レンチ内に埋め込まれ、トレンチの上部端よりもアクテ
ィブ側にオーバーラップして形成されたトレンチ素子分
離膜と、を具備し、上記トレンチ素子分離膜は、シリコ
ン基板の上にストッパー材料膜を形成し、このストッパ
ー材料膜をパターニングすることにより、該ストッパー
材料膜にトレンチ形成領域上に位置する開口部を形成
し、ストッパー材料膜をマスクとしてシリコン基板をエ
ッチングすることにより、該シリコン基板にトレンチを
形成し、 このトレンチ内の表面に第１のシリコン酸化
膜を形成し、上記ストッパー材料膜を等方性エッチング
することにより、該ストッパー材料膜の開口部の幅を広
く形成し、トレンチ内及びストッパー材料膜上に第２の
シリコン酸化膜を堆積し、ストッパー材料膜を研磨スト
ッパーとして第２のシリコン酸化膜をＣＭＰ研磨するこ
とにより形成されるものであることを特徴とする。
【００１８】また、本発明に係る半導体装置において
は、上記ストッパー材料膜がシリコン窒化膜であること
が好ましい。また、本発明に係る半導体装置において
は、上記ストッパー材料膜と上記シリコン基板との間に
シリコン基板上の応力を緩和するための第３のシリコン
酸化膜が形成されていることが好ましい。
は、上記ストッパー材料膜がシリコン窒化膜であること
が好ましい。また、本発明に係る半導体装置において
は、上記ストッパー材料膜と上記シリコン基板との間に
シリコン基板上の応力を緩和するための第３のシリコン
酸化膜が形成されていることが好ましい。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１〜図７は、本発明に係
る第１の実施の形態による半導体装置の製造方法を示す
断面図である。この半導体装置の製造方法は、ＳＴＩト
レンチを形成する工程を有するものである。
施の形態について説明する。図１〜図７は、本発明に係
る第１の実施の形態による半導体装置の製造方法を示す
断面図である。この半導体装置の製造方法は、ＳＴＩト
レンチを形成する工程を有するものである。
【００２０】まず、図１に示すように、シリコン基板１
の表面上に熱酸化法により厚さ１０〜３０ｎｍ程度のシ
リコン酸化膜２を形成する。このシリコン酸化膜２はシ
リコン基板１上の応力を緩和するための膜である。次い
で、このシリコン酸化膜２の上にＣＶＤ法により厚さ１
００〜２００ｎｍ程度のシリコン窒化膜（ＳｉＮ膜）３
を堆積する。このシリコン窒化膜３は後述するＣＭＰ時
の研磨ストッパーとして作用するものである。
の表面上に熱酸化法により厚さ１０〜３０ｎｍ程度のシ
リコン酸化膜２を形成する。このシリコン酸化膜２はシ
リコン基板１上の応力を緩和するための膜である。次い
で、このシリコン酸化膜２の上にＣＶＤ法により厚さ１
００〜２００ｎｍ程度のシリコン窒化膜（ＳｉＮ膜）３
を堆積する。このシリコン窒化膜３は後述するＣＭＰ時
の研磨ストッパーとして作用するものである。
【００２１】次いで、シリコン窒化膜３の上にフォトレ
ジスト膜を塗布し、このフォトレジスト膜を露光、現像
することにより、シリコン窒化膜３上にはトレンチ形成
領域の上方が開口されたレジストパターン（図示せず）
が形成される。
ジスト膜を塗布し、このフォトレジスト膜を露光、現像
することにより、シリコン窒化膜３上にはトレンチ形成
領域の上方が開口されたレジストパターン（図示せず）
が形成される。
【００２２】次いで、このレジストパターンをマスクと
してシリコン窒化膜３を選択的にエッチング除去した
後、シリコン酸化膜２を選択的にエッチング除去する。
これにより、シリコン窒化膜３及びシリコン酸化膜２に
は開口部３ａが形成され、この開口部下のシリコン基板
１が露出する。次いで、レジストパターンを剥離する。
してシリコン窒化膜３を選択的にエッチング除去した
後、シリコン酸化膜２を選択的にエッチング除去する。
これにより、シリコン窒化膜３及びシリコン酸化膜２に
は開口部３ａが形成され、この開口部下のシリコン基板
１が露出する。次いで、レジストパターンを剥離する。
【００２３】次に、シリコン窒化膜３をマスクとしてシ
リコン基板１を選択的にエッチングすることにより、シ
リコン基板１には深さ３００〜４００ｎｍ程度のトレン
チ１ａが形成される。この際のエッチング条件は、Ｃｌ
2とＯ2を用いたＩＣＰ方式の異方性エッチングである。
リコン基板１を選択的にエッチングすることにより、シ
リコン基板１には深さ３００〜４００ｎｍ程度のトレン
チ１ａが形成される。この際のエッチング条件は、Ｃｌ
2とＯ2を用いたＩＣＰ方式の異方性エッチングである。
【００２４】この後、図２に示すように、シリコン酸化
膜２をウエットエッチングする。これにより、シリコン
窒化膜３とシリコン基板１との間で露出しているシリコ
ン酸化膜２がエッチングされる。
膜２をウエットエッチングする。これにより、シリコン
窒化膜３とシリコン基板１との間で露出しているシリコ
ン酸化膜２がエッチングされる。
【００２５】次に、図３に示すように、トレンチ１ａ内
に熱酸化法により厚さ２０〜５０ｎｍ程度のシリコン酸
化膜４を形成する。次いで、温度が１５０℃程度のＨ3
ＰＯ4を用いた熱りん酸によるウエットエッチングによ
ってＣＭＰストッパーのシリコン窒化膜３を等方性選択
エッチングする。これにより、シリコン窒化膜３の開口
部３ａの幅を広くすることができる。この開口部３ａの
内側面とトレンチ上部端との間隔は、２０〜４０ｎｍ程
度とすることが好ましい。
に熱酸化法により厚さ２０〜５０ｎｍ程度のシリコン酸
化膜４を形成する。次いで、温度が１５０℃程度のＨ3
ＰＯ4を用いた熱りん酸によるウエットエッチングによ
ってＣＭＰストッパーのシリコン窒化膜３を等方性選択
エッチングする。これにより、シリコン窒化膜３の開口
部３ａの幅を広くすることができる。この開口部３ａの
内側面とトレンチ上部端との間隔は、２０〜４０ｎｍ程
度とすることが好ましい。
【００２６】次に、図４に示すように、トレンチ１ａ内
及びシリコン窒化膜３上にＣＶＤ法によりシリコン酸化
膜５を堆積する。
及びシリコン窒化膜３上にＣＶＤ法によりシリコン酸化
膜５を堆積する。
【００２７】この後、図５に示すように、シリコン窒化
膜３を研磨ストッパーとしてシリコン酸化膜５をＣＭＰ
技術により研磨する。これにより、トレンチ素子分離膜
５ａが形成される。この際、シリコン窒化膜３は僅かに
残される。また、このときのＣＭＰ研磨条件は、テーブ
ル回転数が７５ｒｐｍ、トップリング回転数が５０ｒｐ
ｍ、加圧が２０ｋＰａであり、研磨クロスは発泡ポリウ
レタン系を用い、スラリーにはシリカ系を用いることが
好ましい。また、上述したように図３に示す工程でシリ
コン窒化膜３の開口部３ａの幅を広く形成しているた
め、トレンチ素子分離膜５ａが形成される領域を実際の
トレンチ１ａの上部端よりもアクティブ側に広がった形
で形成することができる。
膜３を研磨ストッパーとしてシリコン酸化膜５をＣＭＰ
技術により研磨する。これにより、トレンチ素子分離膜
５ａが形成される。この際、シリコン窒化膜３は僅かに
残される。また、このときのＣＭＰ研磨条件は、テーブ
ル回転数が７５ｒｐｍ、トップリング回転数が５０ｒｐ
ｍ、加圧が２０ｋＰａであり、研磨クロスは発泡ポリウ
レタン系を用い、スラリーにはシリカ系を用いることが
好ましい。また、上述したように図３に示す工程でシリ
コン窒化膜３の開口部３ａの幅を広く形成しているた
め、トレンチ素子分離膜５ａが形成される領域を実際の
トレンチ１ａの上部端よりもアクティブ側に広がった形
で形成することができる。
【００２８】次に、図６に示すように、シリコン窒化膜
３を選択的にエッチング除去し、その後、シリコン酸化
膜２を選択的にエッチング除去する。このとき、トレン
チ素子分離膜５ａはアクティブ領域にオーバーラップし
て形成される。
３を選択的にエッチング除去し、その後、シリコン酸化
膜２を選択的にエッチング除去する。このとき、トレン
チ素子分離膜５ａはアクティブ領域にオーバーラップし
て形成される。
【００２９】次いで、シリコン基板１の表面上にプレ酸
化膜（図示せず）を形成する。次いで、このプレ酸化膜
上にフォトレジスト膜（図示せず）を形成し、このフォ
トレジスト膜をマスクとしてシリコン基板１に不純物イ
オンをイオン注入する（図示せず）。次いで、フォトレ
ジスト膜を剥離する。この後、同様なプレ酸化膜上に他
のフォトレジスト膜を形成し、このフォトレジスト膜を
マスクとしてイオン注入し、フォトレジスト膜を剥離す
るという工程を複数回繰り返す。次いで、プレ酸化膜を
剥離する。この際のシリコン基板の断面は、図７に示す
ような状態となっており、従来の半導体装置の製造方法
のようにトレンチの上部端にディポットが発生すること
がない。この後、シリコン基板１を熱酸化することによ
り、該シリコン基板にゲート酸化膜（図示せず）を形成
する。
化膜（図示せず）を形成する。次いで、このプレ酸化膜
上にフォトレジスト膜（図示せず）を形成し、このフォ
トレジスト膜をマスクとしてシリコン基板１に不純物イ
オンをイオン注入する（図示せず）。次いで、フォトレ
ジスト膜を剥離する。この後、同様なプレ酸化膜上に他
のフォトレジスト膜を形成し、このフォトレジスト膜を
マスクとしてイオン注入し、フォトレジスト膜を剥離す
るという工程を複数回繰り返す。次いで、プレ酸化膜を
剥離する。この際のシリコン基板の断面は、図７に示す
ような状態となっており、従来の半導体装置の製造方法
のようにトレンチの上部端にディポットが発生すること
がない。この後、シリコン基板１を熱酸化することによ
り、該シリコン基板にゲート酸化膜（図示せず）を形成
する。
【００３０】上記第１の実施の形態によれば、シリコン
窒化膜３を除去した後からゲート酸化膜を形成するまで
にフッ酸等を用いたウエットエッチング工程（洗浄工
程）が複数回繰り返されても、この繰り返しのウエット
エッチング工程による従来技術のようなディポット（え
ぐれ）がトレンチ素子分離膜５ａの上部端に形成される
ことがない。
窒化膜３を除去した後からゲート酸化膜を形成するまで
にフッ酸等を用いたウエットエッチング工程（洗浄工
程）が複数回繰り返されても、この繰り返しのウエット
エッチング工程による従来技術のようなディポット（え
ぐれ）がトレンチ素子分離膜５ａの上部端に形成される
ことがない。
【００３１】つまり、図３に示す工程で熱りん酸による
ウエットエッチングによってシリコン窒化膜３を等方性
選択エッチングすることにより、該シリコン窒化膜３の
開口部３ａの幅を広く形成している。このため、図５に
示す工程でトレンチ素子分離膜５ａが形成される領域を
実際のトレンチ１ａの上部端よりもアクティブ側にオー
バーラップした形で形成することができる。従って、フ
ッ酸等を用いたウエットエッチング工程（洗浄工程）が
複数回繰り返され、トレンチ素子分離膜のオーバーラッ
プした部分が後退しても、図７に示すように、トレンチ
素子分離膜の上部端にディポットが形成されることがな
い。よって、ディポットにゲートのポリシリコンが残っ
てしまうショート不良の発生を防止でき、また、ディポ
ットにゲート電極がまたがって形成されることによる寄
生ＭＯＳトランジスタの発生も防止できる。
ウエットエッチングによってシリコン窒化膜３を等方性
選択エッチングすることにより、該シリコン窒化膜３の
開口部３ａの幅を広く形成している。このため、図５に
示す工程でトレンチ素子分離膜５ａが形成される領域を
実際のトレンチ１ａの上部端よりもアクティブ側にオー
バーラップした形で形成することができる。従って、フ
ッ酸等を用いたウエットエッチング工程（洗浄工程）が
複数回繰り返され、トレンチ素子分離膜のオーバーラッ
プした部分が後退しても、図７に示すように、トレンチ
素子分離膜の上部端にディポットが形成されることがな
い。よって、ディポットにゲートのポリシリコンが残っ
てしまうショート不良の発生を防止でき、また、ディポ
ットにゲート電極がまたがって形成されることによる寄
生ＭＯＳトランジスタの発生も防止できる。
【００３２】次に、本発明に係る第２の実施の形態によ
る半導体装置の製造方法について説明するが、第１の実
施の形態と同一部分の説明は省略する。
る半導体装置の製造方法について説明するが、第１の実
施の形態と同一部分の説明は省略する。
【００３３】第１の実施の形態における図３に示す熱り
ん酸によるウエットエッチングによってＣＭＰストッパ
ーのシリコン窒化膜３を等方性選択エッチングする工程
に替えて、シリコン窒化膜３を等方性のドライエッチン
グする工程を用いる。この際のドライエッチング条件
は、ＣＦ4、Ｏ2及びＮ2をエッチングガスとし、シリコ
ン酸化膜に対して高いエッチング選択比を持つものであ
ることが好ましい。
ん酸によるウエットエッチングによってＣＭＰストッパ
ーのシリコン窒化膜３を等方性選択エッチングする工程
に替えて、シリコン窒化膜３を等方性のドライエッチン
グする工程を用いる。この際のドライエッチング条件
は、ＣＦ4、Ｏ2及びＮ2をエッチングガスとし、シリコ
ン酸化膜に対して高いエッチング選択比を持つものであ
ることが好ましい。
【００３４】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００３５】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
トレンチ素子分離膜のアクティブ領域側へのオーバーラ
ップ量は、シリコン窒化膜３の等方性エッチング量を適
宜変更することで制御することができる。
ず、種々変更して実施することが可能である。例えば、
トレンチ素子分離膜のアクティブ領域側へのオーバーラ
ップ量は、シリコン窒化膜３の等方性エッチング量を適
宜変更することで制御することができる。
【００３６】
【発明の効果】以上説明したように本発明によれば、ス
トッパー材料膜を等方性エッチングすることにより、該
ストッパー材料膜の開口部の幅を広く形成している。こ
のため、トレンチ素子分離膜が形成される領域をトレン
チの上部端よりもアクティブ側にオーバーラップして形
成することができる。したがって、トレンチ素子分離膜
の上部端にディポットの発生を抑制できる半導体装置及
びその製造方法を提供することができる。
トッパー材料膜を等方性エッチングすることにより、該
ストッパー材料膜の開口部の幅を広く形成している。こ
のため、トレンチ素子分離膜が形成される領域をトレン
チの上部端よりもアクティブ側にオーバーラップして形
成することができる。したがって、トレンチ素子分離膜
の上部端にディポットの発生を抑制できる半導体装置及
びその製造方法を提供することができる。
【図１】本発明に係る第１の実施の形態による半導体装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図２】本発明に係る第１の実施の形態による半導体装
置の製造方法を示すものであり、図１の次の工程を示す
断面図である。
置の製造方法を示すものであり、図１の次の工程を示す
断面図である。
【図３】本発明に係る第１の実施の形態による半導体装
置の製造方法を示すものであり、図２の次の工程を示す
断面図である。
置の製造方法を示すものであり、図２の次の工程を示す
断面図である。
【図４】本発明に係る第１の実施の形態による半導体装
置の製造方法を示すものであり、図３の次の工程を示す
断面図である。
置の製造方法を示すものであり、図３の次の工程を示す
断面図である。
【図５】本発明に係る第１の実施の形態による半導体装
置の製造方法を示すものであり、図４の次の工程を示す
断面図である。
置の製造方法を示すものであり、図４の次の工程を示す
断面図である。
【図６】本発明に係る第１の実施の形態による半導体装
置の製造方法を示すものであり、図５の次の工程を示す
断面図である。
置の製造方法を示すものであり、図５の次の工程を示す
断面図である。
【図７】本発明に係る第１の実施の形態による半導体装
置の製造方法を示すものであり、図６の次の工程を示す
断面図である。
置の製造方法を示すものであり、図６の次の工程を示す
断面図である。
【図８】従来の半導体装置の製造方法を説明する断面図
である。
である。
【図９】従来の半導体装置の製造方法を説明するもので
あり、図８の次の工程を示す断面図である。
あり、図８の次の工程を示す断面図である。
【図１０】従来の半導体装置の製造方法を説明するもの
であり、図９の次の工程を示す断面図である。
であり、図９の次の工程を示す断面図である。
【図１１】従来の半導体装置の製造方法を説明するもの
であり、図１０の次の工程を示す断面図である。
であり、図１０の次の工程を示す断面図である。
【図１２】従来の半導体装置の製造方法を説明するもの
であり、図１１の次の工程を示す断面図である。
であり、図１１の次の工程を示す断面図である。
１，１０１…シリコン基板
１ａ，１０１ａ…トレンチ
２，１０２…シリコン酸化膜
３，１０３…シリコン窒化膜
３ａ…開口部
４，５，１０４，１０５…シリコン酸化膜
４ｂ…エッチング生成物（反応物）
５…レジストパターン
５ａ，１０５ａ…トレンチ素子分離膜
１０６…ディポット（えぐれ）
Claims (9)
- 【請求項１】 シリコン基板の上にストッパー材料膜を
形成する工程と、 このストッパー材料膜をパターニングすることにより、
該ストッパー材料膜にトレンチ形成領域上に位置する開
口部を形成する工程と、 ストッパー材料膜をマスクとしてシリコン基板をエッチ
ングすることにより、該シリコン基板にトレンチを形成
する工程と、 このトレンチ内の表面に第１のシリコン酸化膜を形成す
る工程と、 上記ストッパー材料膜を等方性エッチングすることによ
り、該ストッパー材料膜の開口部の幅を広くする工程
と、 トレンチ内及びストッパー材料膜上に第２のシリコン酸
化膜を堆積する工程と、 ストッパー材料膜を研磨ストッパーとして第２のシリコ
ン酸化膜をＣＭＰ研磨することにより、トレンチ内にト
レンチ素子分離膜を形成する工程と、 を具備し、 このトレンチ素子分離膜は、トレンチの上部端よりもア
クティブ側にオーバーラップして形成されていることを
特徴とする半導体装置の製造方法。 - 【請求項２】 上記幅を広くする工程における等方性エ
ッチングが、熱りん酸を用いたウエットエッチングであ
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 上記幅を広くする工程における等方性エ
ッチングがドライエッチングであることを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項４】 上記ストッパー材料膜がシリコン窒化膜
であることを特徴とする請求項１〜３のうちいずれか１
項記載の半導体装置の製造方法。 - 【請求項５】 上記ストッパー材料膜を形成する工程
は、シリコン基板上の応力を緩和するための第３のシリ
コン酸化膜をシリコン基板上に形成し、第３のシリコン
酸化膜上にストッパー材料膜を形成する工程であること
を特徴とする請求項１〜３のうちいずれか１項記載の半
導体装置の製造方法。 - 【請求項６】 上記トレンチを形成する工程と上記第１
のシリコン酸化膜を形成する工程との間に、第３のシリ
コン酸化膜をウエットエッチングする工程をさらに含む
ことを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 シリコン基板と、 このシリコン基板に形成されたトレンチと、 このトレンチ内に埋め込まれ、トレンチの上部端よりも
アクティブ側にオーバーラップして形成されたトレンチ
素子分離膜と、 を具備し、 上記トレンチ素子分離膜は、シリコン基板の上にストッ
パー材料膜を形成し、 このストッパー材料膜をパターニングすることにより、
該ストッパー材料膜にトレンチ形成領域上に位置する開
口部を形成し、ストッパー材料膜をマスクとしてシリコ
ン基板をエッチングすることにより、該シリコン基板に
トレンチを形成し、 このトレンチ内の表面に第１のシ
リコン酸化膜を形成し、上記ストッパー材料膜を等方性
エッチングすることにより、該ストッパー材料膜の開口
部の幅を広く形成し、トレンチ内及びストッパー材料膜
上に第２のシリコン酸化膜を堆積し、ストッパー材料膜
を研磨ストッパーとして第２のシリコン酸化膜をＣＭＰ
研磨することにより形成されるものであることを特徴と
する半導体装置。 - 【請求項８】 上記ストッパー材料膜がシリコン窒化膜
であることを特徴とする請求項７に記載の半導体装置。 - 【請求項９】 上記ストッパー材料膜と上記シリコン基
板との間にシリコン基板上の応力を緩和するための第３
のシリコン酸化膜が形成されていることを特徴とする請
求項７又は８に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241285A JP2003060022A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241285A JP2003060022A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003060022A true JP2003060022A (ja) | 2003-02-28 |
Family
ID=19071764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001241285A Withdrawn JP2003060022A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003060022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9281208B2 (en) | 2013-03-15 | 2016-03-08 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices using hard mask layers |
-
2001
- 2001-08-08 JP JP2001241285A patent/JP2003060022A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9281208B2 (en) | 2013-03-15 | 2016-03-08 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices using hard mask layers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |