KR100355654B1 - 반도체소자의제조방법 - Google Patents
반도체소자의제조방법 Download PDFInfo
- Publication number
- KR100355654B1 KR100355654B1 KR1019980009759A KR19980009759A KR100355654B1 KR 100355654 B1 KR100355654 B1 KR 100355654B1 KR 1019980009759 A KR1019980009759 A KR 1019980009759A KR 19980009759 A KR19980009759 A KR 19980009759A KR 100355654 B1 KR100355654 B1 KR 100355654B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- field oxide
- film
- silicon
- protective layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims abstract description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 36
- 239000010703 silicon Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000011241 protective layer Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 239000010410 layer Substances 0.000 claims abstract description 20
- 238000005498 polishing Methods 0.000 claims abstract description 16
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 25
- 238000000926 separation method Methods 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000005530 etching Methods 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 239000003513 alkali Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 239000003082 abrasive agent Substances 0.000 description 1
- 239000006061 abrasive grain Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000008119 colloidal silica Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
오버에칭으로 인한 필드 분리 내압의 감소 없이 높은 신뢰도를 갖는 반도체 소자를 쉽게 제조할 수 방법이 개시된다. 필드 산화막은 실리콘 기판 상에 LOCOS 방법으로 형성된다. 다결정 실리콘층은 필드 산화막의 표면과, 필드 산화막을 형성할 때 실리콘 기판 상에 형성된 실리콘 질화막의 표면 상에 형성된다. 실리콘 질화막과 필드 산화막 상에 증착된 다결정 실리콘층은 CMP 방법과 같은 연마에 의해 실리콘 질화막의 표면이 노출될 때까지 제거된다. 실리콘 질화막을 제거함으로써 필드 산화막의 표면 상에만 다결정 실리콘층이 존재하는 구조가 얻어진다. 다결정 실리콘층은 필드 산화막을 위한 보호층의 역할을 하며, 그로 인해 오버에칭시 필드 산화막이 에칭되는 것을 막을 수 있다.
Description
본 발명은 소자 분리용 필드 산화막이 형성된 실리콘 기판을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
LSI는 실리콘 기판 상에 다수의 소자를 배치하여 형성되고, 각각의 소자는 필드 산화막에 의해 전기적으로 분리되어 있다. 수백 nm 에서 1 ㎛ 정도의 두께를 갖는 필드 산화막은 실리콘 기판 상의 소자들 사이의 영역에서 실리콘을 선택적으로 산화함으로써 얻어진다.
도 2는 MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) 를 제조하는 방법의 공정을 도시한 도면이다. 도 2를 참조하여, 종래 기술에 의한 반도체 소자의 제조 방법을 설명한다.
우선, 단결정 실리콘 기판 (31) 상에 열산화에 의해 두께가 15 - 20 nm 인 실리콘 산화막 (32) 을 형성한다. 실리콘 산화막 (32) 상에 400 - 600 nm 의 두께로 실리콘 질화막 (33) 을 증착한다 (도 2(a)). 이후, 레지스트 마스크를 사용하여 실리콘 산화막 (32) 과 실리콘 질화막 (33) 을 선택적으로 에칭함으로써, 실리콘 산화막 (32) 하부의 실리콘 기판 (31) 의 표면을 노출시킨다 (도 2(b)). 다음에, 기생 트랜지스터가 형성되는 것을 막기 위해 이온을 주입한 후, 수분을 포함한 분위기 내에서 약 1000 ℃ 로 실리콘 기판 (31) 을 산화시킨다 (도 2(c)). 이때, 실리콘 질화막 (33) 은 실리콘 기판에 산소와 수증기가 침투하는 것을 보호하기 위한 마스크로서 작용하여, 에칭에 의해 실리콘 기판의 노출된 영역을 선택적으로 산화시킬 수 있다. 또한, 실리콘 기판 (31) 상에 형성된 실리콘 산화막 (32) 은 선택적으로 산화된 실리콘과 실리콘 질화막 (33) 사이의 열팽창 계수의 차이로 인해 발생하는 스트레스를 완화시키기 위한 것이다. 이와 같이 실리콘 기판의 표면을 산화하는 공정을 LOCOS (Local Oxidation of Silicon) 방법이라 한다. 이후, 실리콘 산화막 (32) 과 실리콘 질화막 (33) 을 제거하면, 그에 의해 소자 분리가 완성된다 (도 2(d)).
LOCOS 방법으로 형성된 실리콘 산화막 (이후, 필드 산화막이라 함) (34) 은 두께가 약 1 ㎛ 이고, 이것은 산화 전 실리콘 두께의 약 2 배이다. 따라서, 도 2(d) 에 도시된 바와 같이, 필드 산화막 (34) 으로 형성된 영역은 실리콘 기판 (31) 의 표면보다 한 단차만큼 더 높아진다.
다음, 게이트 산화막 (35a), 게이트 전극용 다결정 실리콘 (35b) 및 텅스텐 실리사이드 (35c) 를 형성하여 게이트 (35) 를 형성한다. 그후, 소스/드레인 영역을 형성하기 위해서 실리콘 기판 (31) 으로 이온들을 주입한다. 이어서, 측벽을 형성하기 위해 측벽 길이를 얻을 수 있는 충분한 두께로 CVD (Chemical Vapor Deposition) 방법에 의해 PSG (Phosphorous-Silicate-Glass) 산화막 (36) 을 증착한다 (도 2(e)). 그리고, RIE (Reactive Ion Etching ; 반응성 이온 에칭) 와 같은 이방성 에칭 공정으로 산화막 (36) 을 에칭하여, 측벽 (37) 을 형성한다(도 2(f)). 이 때, 이방성 에칭 공정의 에칭 속도 뿐만 아니라 CVD 방법에 의해 증착된 산화막 (36) 의 두께가 완전히 고르게 되지 않기 때문에, 실리콘 기판 (31) 과 게이트 (35) 상의 산화막 (36) 을 완전히 제거하기 위해서는 오버에칭을 수행해야 한다.
그후, 다시 이온 주입을 실행하여 소스/드레인 영역을 형성하고, 절연층과 콘택홀을 형성하고 통상의 공정으로 알루미늄 배선을 설치하면, MOSFET 이 완성된다.
반도체 소자를 제조하는 종래 방법에 의하면, 전술한 바와 같이 측벽 (37) 을 형성할 때 오버에칭 공정이 수행된다. 이때, 산화막 (36) 이 에칭되면서 동시에 필드 산화막 (34) 도 에칭되어 그 두께가 감소하게 된다. 따라서, 필드 산화막 (34) 의 필드 분리 내압이 감소하고 소자간의 누설 전류가 증가하게 된다.
이 경우, 일본 특개평 4-100243호에서 개시된 기술에 의하면, 도 3 에서 도시된 바와 같이, LOCOS 방법에 의해 실리콘 기판 (31) 상에 필드 산화막 (34) 을 형성하고, 열산화에 의해 게이트 산화막 (40) 을 형성한 후, 게이트 산화막 (40) 의 표면을 더욱 질화하여, 게이트 산화막 (40) 의 표면에 질화산화막 (42) 을 형성한다. 그후, 이러한 질화산화막 (42) 상에 게이트 (35) 와 측벽 (37) 을 형성한다.
따라서, 필드 산화막 (34) 상의 보호막으로서 질화산화막 (42) 이 형성됨으로써, 측벽 에칭 공정에서 필드 산화막 (34) 이 오버에칭되는 것을 방지하는 것이 용이해진다. 그러나, 도 3 에서 도시한 바와 같이, 이와 같은 종래 기술을 사용하면, 게이트 산화막 (40) 상에도 질화산화막 (42) 이 형성되어, 게이트 산화막 (40) 의 두께를 조정하기 어렵게 되므로 소자의 성능을 제어하기가 어렵게 될 가능성이 있다.
이러한 환경에서 일본 특개평 4-100243 호는, 도 4에 도시된 바와 같이, 질화산화막 (42') 이 필드 산화막 (34), 및 필드 산화막 (34) 과 게이트 산화막 (40) 사이의 경계 상에만 형성되는 기술을 개시한다. 이와 같이, 질화산화막 (42')이 필드 산화막 (34) 표면의 일부분과 게이트 산화막 (40) 표면의 일부분에만 형성된다면, 게이트 (35) 하의 게이트 산화막 (40) 의 두께는 변하지 않고 유지되어서, 전술한 문제점을 방지할 수 있다.
그러나, 산화막의 일부 영역 상에 질화산화막 (42') 을 형성하기 위해서는, 게이트 산화막 (40) 의 전체 표면에 걸쳐 질화산화막을 형성한 후, 게이트 (35) 하의 질화산화막은 포토리소그래피 공정에 의해 제거해야 하는데, 이것은 작업 공정의 수를 증가시키는 문제점을 발생시킨다.
본 발명의 목적은 이러한 상황 하에서, 오버에칭에 의한 영향으로 필드 분리 내압을 감소시키지 않으면서 높은 신뢰도를 갖는 반도체 소자를 용이하게 제조할 수 있는 방법을 제공하는 것이다.
도 1 은 본 발명의 실시예에서 반도체 소자를 제조하는 방법의 공정도.
도 2 는 종래 기술에서 반도체 소자를 제조하는 방법의 공정도.
도 3 은 일본 특개평 4-100243 호에 개시된 반도체 소자의 구조를 도시하는 단면도.
도 4 는 일본 특개평 4-100243 호에 개시된 반도체 소자의 구조를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 다결정 실리콘층 12 : 다결정 실리콘막
31 : 실리콘 기판 32 : 실리콘 산화막
33 : 실리콘 질화막 34 : 필드 산화막
35 : 게이트 36 : 산화막
37 : 측벽
상술한 목적을 이루기 위해, 본 발명에 따르면, 실리콘 기판 상에 필드 산화막을 포함하는 반도체 소자의 제조 방법은 a) 실리콘 기판 상에 개구를 포함한 내산화성막을 형성하는 단계, b) 상기 개구에서 실리콘을 열산화함으로써 소자 분리용 필드 산화막을 형성하는 단계, c) 상기 내산화성막과 상기 필드 산화막 상에 상기 내산화성막이 선택적으로 제거되는 조건이 확립되도록 선택적으로 제거가능한 재료로 이루어진 보호층을 상기 내산화성막의 두께보다 두껍게 증착하는 단계, d) 상기 내산화성막의 표면이 노출될 때까지, 상기 증착 단계에서 증착된 보호층의 일부를 제거함으로써 상기 필드 산화막의 표면 상에만 상기 보호층을 남게 하는 단계, 및 e) 상기 내산화성막을 제거하는 단계를 포함한다.
좀더 자세히 살펴보면, 본 발명의 반도체 소자를 제조하는 방법에 의하면, 우선, LOCOS 방법에 의해 형성된 필드 산화막의 표면과, 이들 필드 산화막을 형성하기 위한 영역에서 실리콘을 선택적으로 산화하기 위해 형성된 내산화성막 (실리콘 질화막) 의 표면 상에 보호층을 증착한다. 그후, 보호층의 일부를 제거하여 내산화성막의 표면을 노출시킴으로써, 필드 산화막 상에만 보호층을 형성한다. 이 보호층에 의하여, 오버에칭 공정시 필드 산화막이 에칭되는 것을 피할 수 있으며, 이에 따라 필드 분리 내압의 감소로 인한 누설 전류의 증가를 방지하는 것이 용이해진다. 또한, 보호층을 형성하는 단계에서, 레지스트 마스크 등을 사용할 필요가 없어지므로 보호층을 용이하게 형성할 수 있다. 더욱이, 상기 보호층이 필드 산화막의 표면 상에만 형성되기 때문에, 소자의 성능에 영향을 끼칠 가능성은 없다.
본 발명의 제조 방법에 의해 반도체 소자가 제조될 때, 보호층으로는 내산화성막 제거 단계의 후반에서 내산화성막만이 선택적으로 제거될 수 있는 에칭 조건을 확립할 수 있는 임의의 종류의 재료라면 사용될 수 있다. 특히, 다결정실리콘이 사용될 수 있다.
또한, 보호층의 일부를 제거하는 단계는 보호층을 연마하거나 에칭함으로써 수행될 수 있다. 이 단계에서, 보호층이 CMP (Chemical Mechanical Polishing) 에 의해 연마된다면, 연마 공정은 내산화성막 표면이 노출되는 단계에서 멈춰질 수 있으므로, 보호층의 일부가 효과적으로 제거될 수 있다.
또한, 본 발명에 의하면, 반도체 소자는 소자 분리를 위한 필드 산화막과 상기 필드 산화막 표면 상에 형성된 층을 구비하며, 상기 층은 실리콘 질화막이 선택적으로 제거될 수 있는 조건이 확립되도록 하는 선택적으로 제거가능한 재료이다. 또한, 본 발명에 따르면, 선택적으로 제거가능한 재료가 다결정실리콘인 반도체 소자를 제공한다.
첨부된 도면들을 참조하여 다음에서 설명하는 동안 본 발명의 목적과 이점들이 분명해질 것이다.
첨부된 도면들을 참조하여, 본 발명의 실시예를 상세히 설명한다.
도 1 은 본 발명의 일실시예로서, 반도체 소자의 제조 방법의 공정을 도시한 도면이다. 우선, 종래 기술의 경우와 마찬가지로, LOCOS 방법을 사용하여 실리콘 기판 (31) 상에 필드 산화막 (34) 을 형성한다. 좀더 상세하게는, 실리콘 기판 (31) 의 표면을 열산화시켜, 실리콘 기판 (31) 상에 15 - 20 nm 의 두께로 실리콘 산화막 (32) 을 형성한다. 이어서, 실리콘 기판 (31) 상에 CVD 방법으로 실리콘 질화막 (33) (내산화성막) 을 증착한다. 질화막 (33) 의 두께 (14) 는 약 400 - 600 nm 이다 (도 1(a)). 포토리소그래피를 이용하여 실리콘 기판 (31) 상에 게이트를 형성하기 위한 영역 상의 실리콘 산화막 (32) 과 실리콘 질화막 (33) 을 차례로 에칭한다. 도 1(b) 에 도시된 바와 같이, 이 방법에 의해 실리콘 질화막 (33) 의 일부분과 실리콘 기판 (31) 상의 실리콘 산화막 (32) 의 일부분에 형성된 개구를 포함하는 구조체가 얻어진다. 그후, 기생 트랜지스터가 형성되는 것을 막기 위해, 실리콘 기판 (31) 내에 이온들을 주입한 후, 수분을 포함하는 분위기 내에서 약 1000 ℃ 로 실리콘 기판 (31) 을 습식 산화하여, 약 1 ㎛ 의 두께를 갖는 필드 산화막 (34) 을 형성한다 (도 1(c)).
다음, 도 1(d) 에 도시된 바와 같이, 보호층으로 작용하는 다결정 실리콘층 (11) 을 CVD 방법으로 1 ㎛ 의 두께로 증착한다. 이때, 다결정 실리콘층 (11) 의 두께 (15) 가 실리콘 질화막 (33) 의 두께 (14) 보다 두껍게 되도록 다결정 실리콘층 (11) 을 증착한다. 도 1(e) 에 도시된 바와 같이, 실리콘 질화막 (33) 의 표면이 노출될 때까지 CMP 에 의해 다결정 실리콘층 (11) 을 계속 연마한다.
CMP 는 표면상의 울퉁불퉁한 부분을 평탄하게 하는 기술이며, 화학적 연마제 (슬러리) 와 연마 패드를 사용하는 기계적 절단 공정으로 표면을 평탄화한다. CMP 기술의 특성 중 하나는 다른 연마 기술보다 넓은 영역을 평탄화할 수 있다는 것이며, 이러한 CMP 기술은 실리콘 웨이퍼의 경면 연마 (specular polishing) 에 일반적으로 사용된다. CMP 기술은 화학적으로 활성화된 용매에 연마제 그레인을 혼합함으로써 다양한 물질을 연마할 수 있다. CMP 에 의해서 다결정 실리콘층 (11) 을 연마할 때, 콜로이드 실리카 (colloidal silica) 를 강알칼리에 분산시킨 연마제를 사용함으로써 알칼리를 기반으로 한 화학적 연마와 실리카를 기반으로 한 기계적 연마를 결합한 연마가 이루어진다. 다결정 실리콘층 (11) 은 그런 연마제에 의하여 매우 높은 연마율로 연마될 수 있다. 또한, 실리콘 질화물은 알칼리에 대해 화학적으로 안정하므로, 상기 연마제를 사용했을 때 실리콘 질화막 (33) 에 대한 연마 속도는 낮다. 따라서, 다결정 실리콘층 (11) 을 연마할 때, 실리콘 질화막 (33) 의 표면이 노출된 상태에서 연마 공정이 느려지거나, 멈춰질 수 있다. 즉, 실리콘 질화막 (33) 보다 두껍게 증착된 다결정 실리콘층 (11) 만이 CMP 에 의해서 제거될 수 있다.
다음은, 인산을 사용하는 화학적 습식 에칭으로 실리콘 질화막 (33) 을 제거한다. 다결정 실리콘막 (12) 은 인산에 대해 안정하므로 필드 산화막 (34) 상에만 형성된 보호층으로 다결정 실리콘막 (12) 을 갖는 구조를 얻는다. 그후, 일반적인 반도체 제조 공정에 따라 포토리소그래피와 에칭을 수행하고, 게이트 산화막 (35a), 게이트 전극용 다결정 실리콘층 (35b) 과 텅스텐 실리사이드 (35c) 를 활성 영역 상에 형성하여, 게이트 (35) 를 형성한다. 그리고, CVD 방법에 의하여 기판의 전면에 측벽 형성을 위한 산화막 (36) 을 증착한다 (도 1(g)).
그후, 산화막 (36) 에 대하여 RIE와 같은 이방성 에칭을 수행함으로써 측벽 (37) 을 형성한다 (도 1(h)). 다음에, 절연층과 콘택홀을 형성하고, 통상의 공정에 의해 알루미늄 배선을 형성하여, MOSFET 을 완성한다.
여기서, 전술한 바와 같이, CVD 방법에 의해 증착된 산화막 (36) 의 두께와 이방성 에칭의 에칭 속도가 모두 완전히 고르지 않기 때문에, 오버에칭을 수행하여, 실리콘 기판 (31) 뿐만 아니라 게이트 (35) 상의 산화막 (36) 을 완전히 제거하게 된다. 본 실시예에 의하면, 필드 산화막 (34) 은 다결정 실리콘막 (12) 에 의해 보호되므로, 산화막 (36) 을 오버에칭하더라도 필드 산화막 (34) 은 에칭되지 않는다. 따라서, 필드 산화막 (34) 이 얇아지기 때문에 발생되는 필드 분리 내압의 감소에 대한 문제를 방지할 수 있다. 또한, 본 실시예에 의하면, 필드 산화막 (34) 상에만 자기 정합법 (self-matching manner) 으로 다결정 실리콘막(12) 을 형성할 수 있고, 마스크 등을 사용할 필요가 없어서, 다결정 실리콘막 (12) 을 용이하게 형성할 수 있다.
MOSFET 을 제조하기 위한 각 막이나 막의 두께를 형성하는 방법은 전술한 방법들에 의해서 한정되지 않는다. 또한, 본 실시예에서는 MOSFET 을 제조하는 방법을 예로 들었지만, 본 발명에 의한 제조 방법은 다른 종류의 반도체 소자의 제조에도 사용될 수 있다.
더욱이, 본 실시예에서 보호층으로 작용하는 다결정 실리콘층 (11) 이 필드 산화막 (34) 상에 형성되었지만, 다결정 실리콘에만 한정되지 않고 다른 재료들이 사용될 수도 있다. 그런 경우에는, 실리콘 질화막 (33) 을 제거하는 공정의 후반부에 실리콘 질화막 (33) 을 선택적으로 제거할 수 있는 조건 하에서 에칭이 실행되는 것이 요구된다.
또한, 보호층을 제거하는 공정은 단지 CMP 에만 한정되지 않고, 다른 연마 방법이 보호층을 제거하는 방법으로 사용될 수도 있다. 더욱이, 보호층의 제거는 에칭에 의해서도 가능하다. 에칭에 의해서 보호층 부분을 제거하는 경우, 실리콘 질화막의 표면이 노출되었을 때 에칭 공정을 멈추기 위해 에칭 시간을 조정하는 조건이 요구된다.
상술한 본 발명이 동일한 방식으로 변형될 수 있음은 명백하다. 그러한 변형은 본 발명의 사상 및 범위를 벗어나지 않는 한 고려될 수 있으며, 당업자들에게 명백한 그러한 모든 변형예들이 다음의 특허청구범위의 범위 내에 포함됨은 자명하다.
본 발명에 의하면, 오버에칭에 의한 영향으로 필드 분리 내압이 감소하지 않으면서 높은 신뢰도를 갖는 필드 산화막을 용이하게 제조할 수 있는 방법을 제공한다.
Claims (3)
- 실리콘 기판 상에 개구를 포함하는 내산화성막을 형성하는 단계;상기 개구에서 실리콘을 열산화시켜 소자 분리를 위한 필드 산화막을 형성하는 단계;상기 내산화성막과 상기 필드 산화막 상에 상기 내산화성막이 선택적으로 제거되는 조건이 확립되도록 선택적으로 제거가능한 재료로 이루어진 보호층을 상기 내산화성막의 두께보다 두껍게 증착하는 단계;상기 내산화성막의 표면이 노출될 때까지 상기 증착 단계에서 증착된 상기 보호층의 일부를 제거하여 상기 필드 산화막의 표면에만 상기 보호층을 남게 하는 단계; 및상기 내산화성막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 보호층이 다결정실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 보호층의 일부를 제거하는 단계는 CMP (Chemical Mechanical Polishing) 를 기반으로 한 연마 공정을 실행하는 단계인 것을 특징으로 하는 반도체 소자의 제조
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206591A JPH1154500A (ja) | 1997-07-31 | 1997-07-31 | 半導体素子および半導体素子の製造方法 |
| JP97-206591 | 1997-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990013335A KR19990013335A (ko) | 1999-02-25 |
| KR100355654B1 true KR100355654B1 (ko) | 2002-11-18 |
Family
ID=16525948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980009759A KR100355654B1 (ko) | 1997-07-31 | 1998-03-20 | 반도체소자의제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6204150B1 (ko) |
| JP (1) | JPH1154500A (ko) |
| KR (1) | KR100355654B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184866A (ja) * | 2000-12-15 | 2002-06-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100876877B1 (ko) * | 2002-12-10 | 2008-12-31 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418179A (en) * | 1988-05-31 | 1995-05-23 | Yamaha Corporation | Process of fabricating complementary inverter circuit having multi-level interconnection |
| JP2886420B2 (ja) * | 1992-10-23 | 1999-04-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5927992A (en) * | 1993-12-22 | 1999-07-27 | Stmicroelectronics, Inc. | Method of forming a dielectric in an integrated circuit |
| JP3006825B2 (ja) * | 1995-03-30 | 2000-02-07 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US5624863A (en) * | 1995-07-17 | 1997-04-29 | Micron Technology, Inc. | Semiconductor processing method of forming complementary N-type doped and P-type doped active regions within a semiconductor substrate |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
| US5728622A (en) * | 1996-03-18 | 1998-03-17 | Winbond Electronics Corporation | Process for forming field oxide layers in semiconductor devices |
| KR100230832B1 (ko) * | 1997-03-21 | 1999-11-15 | 박찬구 | 리튬이온 전지용 LiMn₂O₄ 양극화성 물질의 제조방법 |
| US5851901A (en) * | 1997-04-11 | 1998-12-22 | Advanced Micro Devices | Method of manufacturing an isolation region of a semiconductor device with advanced planarization |
-
1997
- 1997-07-31 JP JP9206591A patent/JPH1154500A/ja active Pending
-
1998
- 1998-03-12 US US09/038,749 patent/US6204150B1/en not_active Expired - Fee Related
- 1998-03-20 KR KR1019980009759A patent/KR100355654B1/ko not_active IP Right Cessation
-
2001
- 2001-01-25 US US09/768,271 patent/US20010010386A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990013335A (ko) | 1999-02-25 |
| JPH1154500A (ja) | 1999-02-26 |
| US6204150B1 (en) | 2001-03-20 |
| US20010010386A1 (en) | 2001-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6331469B1 (en) | Trench isolation structure, semiconductor device having the same, and trench isolation method | |
| KR100275730B1 (ko) | 트렌치 소자분리 방법 | |
| US6271143B1 (en) | Method for preventing trench fill erosion | |
| US6200834B1 (en) | Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization | |
| US5712205A (en) | Semiconductor isolation method | |
| KR20050026319A (ko) | 리세스 채널을 가지는 트랜지스터 제조 방법 | |
| US6107140A (en) | Method of patterning gate electrode conductor with ultra-thin gate oxide | |
| US6359312B1 (en) | Semiconductor device with SOI structure | |
| US6660599B2 (en) | Semiconductor device having trench isolation layer and method for manufacturing the same | |
| US5985725A (en) | Method for manufacturing dual gate oxide layer | |
| KR100355654B1 (ko) | 반도체소자의제조방법 | |
| JP3127893B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6238997B1 (en) | Method of fabricating shallow trench isolation | |
| US6087262A (en) | Method for manufacturing shallow trench isolation structure | |
| US5858860A (en) | Methods of fabricating field isolated semiconductor devices including step reducing regions | |
| KR100305077B1 (ko) | 반도체장치의 소자격리막 형성방법 | |
| US6060348A (en) | Method to fabricate isolation by combining locos and shallow trench isolation for ULSI technology | |
| US6991993B2 (en) | Method of fabricating trench isolation structure of a semiconductor device | |
| KR20030002870A (ko) | 반도체소자의 소자분리막 형성 방법 | |
| KR0183887B1 (ko) | 반도체 장치의 소자 분리 영역 형성 방법 | |
| US6436831B1 (en) | Methods of forming insulative plugs and oxide plug forming methods | |
| KR100505604B1 (ko) | 트렌치 소자분리 방법 | |
| KR20050052643A (ko) | 리세스 채널을 갖는 트랜지스터 형성방법 | |
| KR100607331B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100477924B1 (ko) | 반도체 소자의 소자분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090910 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |