JP3127893B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、半導体装置および半導体装置の製
造方法において、素子分離領域の形成法として主にＬＯ
ＣＯＳ法が用いられる。しかしながら、ＬＯＣＯＳ法で
はバーズビークによる寸法変換差が大きい。このため、
素子の微細化が困難であり、素子の高密度化の妨げとな
っている。そこで近年では、溝に素子分離用絶縁膜を埋
め込むトレンチ分離法の検討が進められている。この方
法によれば、素子間の最小分離幅を０．２μｍ以下にで
きるため、高密度ＬＳＩの製造が可能となる。

【０００３】しかし、係るトレンチ分離法では、以下の
ような問題点が生じることが知られている。図３は、素
子分離にトレンチ分離を用いたＮＭＯＳトランジスタの
しきい値Ｖｔとチャネル幅Ｗの関係を示した特性図であ
る。本図３において、チャネル幅Ｗが狭くなるにつれ
て、しきい値Ｖｔが低下することが知れる。特に、チャ
ネル幅Ｗが、Ｗ＜０．５μｍで、この低下が顕著になる
ことが解る。従って、０．５μｍ以下のチャネル幅のト
ランジスタでは、トランジスタがオフしない、あるい
は、しきい値Ｖｔのばらつきが大きくなる等の問題が生
じる。このため、この技術をデバイスへ応用することが
事実上できない。この現象は、一般に逆狭チャネル効果
と呼ばれ、トレンチ分離をデバイスに応用する上での大
きな障害となっている。

【０００４】この現象の原因は、トレンチ分離上端部の
形状にあることが分かっている。以下、図４の模試図を
使ってこの内容を説明する。図４（ａ）は、ゲートポリ
サイド電極形成後のトレンチ分離の断面図であり、図中
点線部を拡大したものが図４（ｂ）である。Ｓｉ基板２
１上に形成された溝は、その側面および底面に形成され
た熱酸化膜２７とＣＶＤ酸化膜３１とによって埋設され
ており、その上にゲート酸化膜３２、ゲートポリシリコ
ン３３、タングステンシリサイド３４からなるゲートポ
リサイド電極を有するＭＯＳトランジスタが形成されて
いる。このゲート電極に電圧を印加すると、トレンチ分
離上端部の尖鋭部（図４（ｂ）点線部）に電界が集中
し、実効的にトレンチ端部へ印加されるゲート電圧が見
掛け上高くなり、平坦部よりも早くチャネルが形成され
るようになる。すなわち、平坦部よりもしきい値Ｖｔの
低いトランジスタが、トレンチ端部に形成されているこ
とになる。

【０００５】このようなトランジスタにおいては、チャ
ネル幅Ｗが狭くなるにつれ、トレンチ端部のチャネル幅
が全体のチャネル幅に占める割合が大きくなり、最終的
にチャネル幅Ｗ＜０．５μｍではトレンチ端部のトラン
ジスタのみによってしきい値が決まるようになる。従っ
て、図３に示すようなしきい値Ｖｔのチャネル幅Ｗへの
依存性が生じる。

【０００６】上記課題は、既述のように、トレンチ上端
部の尖鋭部に電界が集中することに起因している。これ
を解決するために、以下の方法が提案されている。特開
昭６３−２３７１号公報では、トレンチ上端部のシリコ
ン基板に曲率を持たせることによってこれを回避してい
る。以下、図５（ａ）〜（ｇ）の工程断面図を参照し、
その構成と製造方法を説明する。

【０００７】まず、Ｓｉ基板２１上にパッド酸化膜２２
および窒化膜２３を堆積し、フォトリソグラフィ技術、
およびエッチング技術によりこの積層構造をパターニン
グし、図５（ａ）に示す構造を得る。次に窒化膜２３を
マスクにＳｉ基板２１をエッチングし、第１の溝２４を
形成した後（図５（ｂ））、１０００℃ウェット雰囲気
中で熱酸化を施し、第１の溝２４の側面および底面に熱
酸化膜３０を形成する（図５（ｃ））。この酸化により
トレンチ上端部は酸化され、曲率を持つようになる。次
に、酸化によって埋め切れなかった第１の溝２４の一部
をＣＶＤ酸化膜３１によって完全に埋設し（図５
（ｄ））、アクティブ領域上に堆積された余剰なＣＶＤ
酸化膜２３１を異方性エッチングもしくは化学的機械的
研磨（ＣＭＰ）によって除去し、図５（ｅ）に示す構造
を得る。

【０００８】その後、等方性エッチングによって窒化膜
２３、パッド酸化膜２２を除去する（図５（ｆ））。最
後にＳｉ基板２１を酸化し（図示せず）、トランジスタ
のしきい値を調整するためのイオン注入を行った後、等
方性エッチングによってこれを除去し、ゲート酸化膜３
２、ゲートポリシリコン３３、タングステンシリサイド
３４を順次形成し、図５（ｇ）に示す構造を得る。この
方法によれば、溝エッチング後の側面を高温で酸化する
ことによりトレンチ上端部の形状に曲率を持たせ、ゲー
ト電圧印加時の電界集中を防止し、ひいてはトランジス
タのしきい値の低下を抑えることができる。

【０００９】また、同提案ではトレンチ上部に曲率を持
たせる方法として以下のような方法も挙げられている。
以下、図６（ａ）〜（ｈ）の断面工程図を参照に係る方
法を説明する。

【００１０】図６（ａ）は、Ｓｉ基板２１上にパッド酸
化膜２２、窒化膜２３を堆積し、フォトリソグラフィお
よびエッチング技術を用いて、この積層構造をパターニ
ングした後の状態を示す。次に、ウェットエッチング、
例えば混合比が、フッ酸：硝酸：氷酢酸＝１０：１：３
００の溶液を用いて、パッド酸化膜２２およびＳｉ基板
２１をエッチングし、第１の溝２４を形成する（図６
（ｂ））。このエッチングにより、パッド酸化膜２２が
後退すると共にＳｉ基板２１がなだらかにエッチングさ
れ、Ｓｉ基板２１の端部が曲率を持つようになる。その
後、窒化膜２３をマスクに異方性エッチングによって第
２の溝２９を形成し（図６（ｃ））、熱酸化することに
より溝９の側面および底面に熱酸化膜２７を形成し、図
６（ｄ）に示す構造を得る。次いで、ＣＶＤ酸化膜３１
によって溝２９を完全に埋設し（図６（ｅ））、窒化膜
２３上に堆積された余剰の熱酸化膜２７を異方性エッチ
ングもしくはＣＭＰによって除去し（図６（ｆ））、さ
らに、窒化膜２３およびパッド酸化膜２２を等方性エッ
チングによって除去する（図６（ｇ））。

【００１１】最後に、熱酸化、しきい値調整イオン注
入、酸化膜ウェットエッチングを行い、ゲート電極を形
成することにより、図６（ｈ）に示す構造を得る。この
方法によれば、ウェットエッチングと異方性エッチング
とを併用し、溝２９に２段階の傾斜角（テーパ角）を設
けることにより、トレンチ上端部に曲率を持たせること
ができる。このため、チャネル幅の減少に伴うＭＯＳト
ランジスタのしきい値の低下を抑制することができる。

【００１２】また、２段階のテーパ角を有するトレンチ
分離の製造方法は、特開昭５８−１３１７４７号公報の
「半導体装置の製造方法」により提案されている。以
下、図７（ａ）〜（ｉ）を参照に、係る製造方法を説明
する。

【００１３】まず、Ｓｉ基板２１上にパッド酸化膜２２
および窒化膜２３を堆積し、フォトリソグラフィ技術、
およびエッチング技術によりこの積層構造をパターニン
グし、図７（ａ）に示す構造を得る。次に窒化膜２３を
マスクに露出したＳｉ基板２１をエッチングし、側面が
テーパを有する第１の溝２４を形成する（図７
（ｂ））。次に、ＣＶＤ法によりウェハ全面に酸化膜を
堆積した後（図示せず）、窒化膜２３が露出するまで異
方性エッチングする。このことによって、酸化膜サイド
ウォール３５を、窒化膜２３、パッド酸化膜２２および
第１の溝２４の側面に形成する（図７（ｃ））。次い
で、窒化膜２３および酸化膜サイドウォール３５をマス
クに、異方性エッチングによって垂直な第２の溝２９を
形成し（図７（ｄ））、さらに等方性酸化膜エッチング
を行うことにより、酸化膜サイドウォール３５を除去し
て、図７（ｅ）に示す構造を得る。その後に、ＣＶＤ法
により形成したＣＤＶ酸化膜３１によってこの第２の溝
２９を完全に埋設し（図７（ｆ））、異方性エッチバッ
クもしくはＣＭＰによる平坦化（図７（ｇ））、等方性
エッチングによる窒化膜２３、パッド酸化膜２２の除去
（図７（ｈ））、熱酸化、しきい値調整イオン注入、酸
化膜ウェットエッチング、ゲート電極の形成を経て、図
７（ｉ）に示す構造を得る。

【００１４】この方法によれば、テーパを有する第１の
溝２４を形成した後、酸化膜サイドウォール３５をエッ
チングマスクとして利用することにより、垂直な第２の
溝２９を形成することが可能となり、これにより２段階
のテーパ角を有するトレンチ分離が実現できる。

【００１５】

【課題を解決するための手段】かかる目的を達成するた
め、請求項１記載の発明の半導体装置は、半導体基板上
に形成された２段階のテーパ角を有する溝と、この溝の
側面および底面に形成された熱酸化膜と、溝の上端部に
熱酸化することにより形成された熱酸化膜サイドウォー
ルと、溝を埋設したＣＶＤ酸化膜と、ゲート酸化膜と、
このゲート酸化膜と熱酸化膜サイドウォールおよびＣＶ
Ｄ酸化膜の上を覆ったゲートポリシリコンとを有し、溝
の上端部の熱酸化膜サイドウォールに覆われている熱酸
化膜の膜厚が、熱酸化膜サイドウォールに覆われていな
い熱酸化膜の膜厚と略同一であることを特徴としてい
る。

【００１６】また、溝を埋設するためのＣＶＤ酸化膜３
１として、スパッタエッチングと堆積を同時に行うよう
なバイアスＥＣＲＣＶＤを用いた場合には、従来法によ
るトレンチ分離形成法だとトレンチ上端部に形成されて
いる酸化膜が薄いため、Ｓｉ基板にダメージが入り易
く、接合リーク特性が悪化し易いという問題も抱えてい
る。

【００１７】さらに、トレンチ上端部に曲率を持たせる
ために、トレンチ側面を１０００℃以上の高温で酸化し
た場合には、ウェハの反りやスリップ転位が発生し、微
細パターンのリソグラフィや接合リーク特性に悪影響を
及ぼすことが指摘されている。

【００１８】本発明は、このような問題点を解決すべく
なされたものであり、微細パターン化を可能とする半導
体装置および半導体装置の製造方法を提供することを目
的とする。

【００１９】より詳細には、本発明は、トレンチ分離上
端部の埋設酸化膜のエッチングレートを低下させ、基板
角部が露出するのを防いだ上、トレンチのテーパ角を２
段にすることにより、逆狭チャネル効果のない半導体装
置および半導体装置の製造方法を提供することを目的と
する。

【００２０】

【課題を解決するための手段】かかる目的を達成するた
め、請求項１記載の発明の半導体装置は、半導体基板上
に形成された２段階のテーパ角を有する溝と、この溝の
側面および底面に形成された熱酸化膜と、溝を埋設した
熱酸化膜サイドウォールおよびＣＶＤ酸化膜と、ゲート
酸化膜と、このゲート酸化膜と熱酸化膜サイドウォール
およびＣＶＤ酸化膜の上をさらに覆ったゲートポリシリ
コンとを有し、トレンチ上端部が熱酸化膜サイドウォー
ルによってゲートポリシリコンから保護された構成とさ
れたことを特徴としている。

【００２１】また、上記の２段階のテーパ角を溝に形成
することにより溝の角部への電荷の集中を回避し、半導
体装置は、ゲートポリシリコンをタングステンシリサイ
ドによりさらに覆って構成され、半導体基板はシリコン
基板とするとよい。

【００２２】請求項５に記載の発明の半導体装置の製造
方法は、半導体基板の表面を酸化することによってパッ
ド酸化膜（２）を形成する工程と、このパッド酸化膜上
に、埋設酸化膜の平坦化時にストッパとして機能する膜
を堆積する工程と、フォトリソグラフィおよびドライエ
ッチングにより加工し開口を設ける工程と、テーパを有
する第１の溝（トレンチ）（４）を形成する工程と、第
１の溝（４）の側面および底面に熱酸化によって熱酸化
膜（５）を形成する工程と、ＬＰＣＶＤ法によりウェハ
全面にポリシリコン（６）を堆積させる工程と、このポ
リシリコンを熱酸化することにより熱酸化膜を形成する
工程と、この熱酸化膜（７）を異方性エッチングにより
エッチバックし半導体基板（１）およびストッパ層を露
出させ、熱酸化により形成された熱酸化膜サイドウォー
ル（８）をトレンチ上端部に形成する工程とを有する。

【００２３】さらに、ストッパ層および熱酸化膜サイド
ウォール（８）をマスクに第２の溝（９）を垂直に形成
する工程と、この第２の溝（９）の側面および底面を熱
酸化し熱酸化膜（１０）を形成する工程と、第１の溝お
よび第２の溝をＣＶＤ酸化膜（１１）で埋設する工程
と、ストッパ層が露出するまでストッパ層上に堆積した
ＣＶＤ酸化膜（１１）を除去する工程と、熱酸化膜サイ
ドウォール（８）もわずかにエッチングされるウェット
エッチング等の等方性エッチングにより、ストッパ層
（３）およびパッド酸化膜（２）を除去する工程と、熱
酸化により形成した犠牲酸化膜スルーでしきい値調整用
のイオン注入を行う工程とを有する、ことを特徴とす
る。

【００２４】さらに、上記の半導体装置の製造方法は、
イオン注入後にゲート酸化膜（１２）、ゲートポリシリ
コン（１３）、タングステンシリサイド（１４）を順次
堆積させる工程を有し、埋設酸化膜の平坦化時にストッ
パとして機能する膜を窒化膜（２３）とし、ＣＶＤ酸化
膜（１１）の除去はＣＭＰもしくはドライエッチングに
よるとよい。

【００２５】

【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体装置および半導体装置の製造方法の実施の形
態を詳細に説明する。図１および図２を参照すると本発
明の半導体装置および半導体装置の製造方法の実施形態
が示されている。

【００２６】以下、本発明に係るトレンチ分離形成方法
の実施形態を図１（ａ）〜（ｋ）の工程断面図に基づい
て説明する。

【００２７】本実施形態では、半導体基板１としてシリ
コン基板１を用い、これに溝を形成し、ＣＶＤ酸化膜に
より、これを埋設する構成とした。なお、本発明は、素
子間分離にトレンチ分離を用いる半導体装置ならば、い
かなる半導体装置であっても適用することができる。

【００２８】まず、Ｓｉ基板１上に第１の絶縁物層、好
ましくはパッド酸化膜２を形成する。パッド酸化膜２
は、この後の処理工程で生ずる応力の緩和を目的として
おり、５〜２０ｎｍの膜厚を有する。引き続いて、パッ
ド酸化膜２上に、第２の絶縁物層、好ましくは窒化膜３
を形成する。この窒化膜３は、埋設酸化膜平坦化時のス
トッパ層として機能し、膜厚はＣＭＰ等による平坦化の
際に、研磨あるいはエッチングが基板に到達しない範囲
で、できるだけ薄い方が良く、好ましくは１００〜３０
０ｎｍの膜厚を有する。ここで、この窒化膜３上に、例
えば厚さ１μｍのフォトレジストを塗布し（図示せ
ず）、フォトリソグラフィ技術によって素子分離パター
ンを形成し、これをマスクに、例えばＣＦ₄ ガスを用い
た異方性の反応性イオンエッチングによって窒化膜３、
パッド酸化膜２を順次エッチングして、シリコン基板１
を露出させる。これにより、種々の素子分離幅、アクテ
ィブ領域幅を有する所望の素子間分離パターンが形成さ
れる。素子分離幅、アクティブ領域幅は、素子の集積度
によって異なるが、０．１〜１００μｍ程度である。次
に、このフォトレジストを剥離し、図１（ａ）に示す構
造を得る。

【００２９】次に、窒化膜３をマスクに、例えばＨＢ_r
とＯ₂ の混合ガスを用いてシリコン基板１を異方性エッ
チングし、テーパ角を有する第１の溝４を、例えば１０
０ｎｍ形成する。さらに、この窒化膜３を耐酸化マスク
にシリコン基板１を、例えば９００℃のドライ雰囲気中
で熱酸化し、この第１の溝４の側壁および底面に第３の
絶縁膜、好ましくは熱酸化膜５を形成する。この熱酸化
膜５は、この第１の溝４をエッチングした時のダメージ
を除去する層として機能し、この熱酸化膜５の膜厚は、
１０〜５０ｎｍが適当である。なお、本実施形態では、
窒化膜３をマスクに第１の溝４のエッチングを行った
が、フォトレジストを剥離する前に溝４のエッチングを
行っても同様の効果が得られる（図１（ｂ））。

【００３０】次に、ＬＰＣＶＤ法によりポリシリコン６
をウェハ全面に堆積させる。この時のポリシリコンの膜
厚は、デバイスにおける最小分離幅の１／４以下にする
ことが肝要であり、例えば１０〜５０ｎｍが適当である
（図１（ｃ））。

【００３１】次に、熱酸化を施し、前工程において堆積
したポリシリコンを完全に酸化し、熱酸化膜７とする。
この際、ポリシリコンは酸素と反応することにより、２
倍の堆積に膨張するので、最小分離幅を有する溝がこの
熱酸化によって完全に埋設されてしまわないように、ポ
リシリコンの膜厚を選択する必要がある。従って、堆積
させるポリシリコンの膜厚は、前述したように最小分離
幅の１／４以下にしなければならない（図１（ｄ））。

【００３２】続いて、この熱酸化膜７を異方性エッチン
グによって、窒化膜３およびＳｉ基板１が露出するまで
エッチングする。エッチングガスには、例えばＣＦ₄ と
Ｏ₂の混合ガスを用いる。これにより、窒化膜３、パッ
ド酸化膜２および第１の溝４の側面に、熱酸化膜により
構成された熱酸化膜サイドウォール８が形成される。こ
の熱酸化膜サイドウォール８を除去することなく、素子
分離形成終了まで残置せしめることが、本実施形態の特
徴であり、これによりトレンチ上端部の酸化膜の“えぐ
れ”すなわちディボットの生成を防止する。従って、ト
レンチ上端部の電界集中を防止し、逆狭チャネル効果を
抑制することが可能となる。この時、この熱酸化膜サイ
ドウォール８の開口径は、窒化膜３の開口径よりも０．
０２〜０．１μｍ程度縮小された大きさになる（図１
（ｅ））。

【００３３】次に、窒化膜３および熱酸化膜サイドウォ
ール８をマスクに、深さ、例えば２００ｎｍの第２の溝
９をエッチングする。この際、エッチングガスとしてＨ
Ｂ_rのみを用い、垂直な溝を形成しても、あるいはＨＢ
_r とＯ₂ の混合ガスを用いて第２のテーパ角を有する溝
を形成しても良い（図１（ｆ））。

【００３４】次いで、９００℃、ドライ雰囲気中で熱酸
化を施し、第２の溝の底面および側面に熱酸化膜１０を
形成する。この熱酸化膜１０は、第２の溝９をエッチン
グした際の、エッチングダメージを除去する層として機
能する。また、熱酸化膜１０は、溝９がこの酸化によっ
て完全に埋設されたりしない、あるいは、絶縁物をこの
溝９に埋設する際に穴（ボイド）が生じない程度の厚さ
にするのが好ましく、５〜５０ｎｍが適当である（図１
（ｇ））。

【００３５】次に、素子間分離絶縁膜としてＣＶＤ酸化
膜１１を、例えば６００ｎｍウェハ全面に堆積して第１
の溝４および第２の溝９を過不足なく埋設する。ここで
用いるＣＶＤ酸化膜は、例えばＬＰＣＶＤ法、ＳＡＣＶ
Ｄ、あるいはＡＰＣＶＤ法によって形成したＮＳＧ、Ｂ
ＰＳＧ、ＢＳＧ、ＰＳＧであっても良いし、バイアスＥ
ＣＲＣＶＤ法等によって形成されたプラズマ酸化膜でも
同様の効果が得られる（図１（ｈ））。

【００３６】その後、窒化膜３の上面が露出するまで酸
化膜のＣＭＰ、もしくはＣＦ₄ をエッチングガスとした
異方性エッチングによるエッチバックを行い、埋設酸化
膜の平坦化を行う（図１（ｉ））。

【００３７】次に、等方性エッチングを用い、窒化膜３
およびパッド酸化膜２を完全に除去し、図１（ｊ）に示
す構造を得る。等方性エッチングには、例えばウェット
エッチングを用い、窒化膜の除去にはホットリン酸を、
パッド酸化膜の除去にはバッファードフッ酸を用いる。
この時点で、トレンチ上端部に図１（ｅ）において形成
した熱酸化膜サイドウォール８が残っている。このた
め、パッド酸化膜ウェットエッチングにおいて、トレン
チ上端部の酸化膜があまり後退しない（図１（ｊ））。

【００３８】その後、Ｓｉ基板を熱酸化することにより
犠牲酸化膜を形成し（図示せず）、ＭＯＳトランジスタ
のしきい値調整のための各種イオン注入を行った後、等
方性エッチング、例えばバッファードフッ酸を用いてこ
の熱酸化膜を除去し、トレンチ分離の形成を終える。こ
こでも、トレンチ上端部に熱酸化膜サイドウォール８が
残置しているため、ウェットエッチングによって酸化膜
が大きく後退せず、トレンチ上端部のＳｉ基板が表面に
露出しない。続いて、８５０℃、ドライ雰囲気中でゲー
ト酸化を行い、ゲート酸化膜１２を形成した後、ＬＰＣ
ＶＤ法によりゲートポリシリコン１３を、スパッタ法に
よりタングステンシリサイド１４を順次堆積させ、図１
（ｋ）に示した構造を得る。

【００３９】図２に図１（ｋ）の点線部を拡大したトレ
ンチ分離上端部断面図を示す。この方法によれば、熱酸
化膜サイドウォール８がトレンチ分離の形成が終了する
までトレンチ分離上端部に残置する結果、窒化膜３除去
後に入る酸化膜ウェットエッチングを経てもその後退量
が最小限に抑えられ、トレンチ上端部が露出することを
防止できる。このため、ゲート電極に電圧を印加した時
の電界集中を抑制することが可能となり、ひいてはＭＯ
Ｓトランジスタの逆狭チャネル効果の抑制が実現でき
る。

【００４０】また、この方法では、熱酸化膜サイドウォ
ール８を利用して溝のエッチングを２段階に行ってい
る。このため、トレンチ上端部にテーパ角をつけてトレ
ンチ上端部の形状に曲率を持たせることが可能となり、
さらなる電界集中の緩和を図ることができる。また、本
発明によれば、溝をＣＶＤ酸化膜１１で完全に埋設する
際に、Ｓｉ基板１が厚い熱酸化膜サイドウォール８によ
って保護されている。このため、埋設材にＥＣＲＣＶＤ
酸化膜を用いた場合に基板にダメージが入り難く、従っ
て、接合リークの劣化が防止できる。さらに、本実施形
態ではトレンチ上端部が熱酸化膜によって保護されてい
る上に、トレンチにテーパがついているため、高温酸化
を用いたトレンチ上端部の丸め処理が不要になる。従っ
て、ウェハの反りに起因したリソグラフィにおけるデフ
ォーカスや、目合わせ精度の劣化、スリップ転位の発生
に起因した接合リーク特性の劣化が防止できる。

【００４１】上記の実施形態は、素子分離にトレンチ分
離を用いたトランジスタにおける逆狭チャネル効果を抑
制すべくなされたものである。この目的において、トレ
ンチ上端部の形状を改善するため、ポリシリコンの熱酸
化を利用して形成した熱酸化膜からなるサイドウォール
をトレンチ上端部に形成し、この熱酸化膜サイドウォー
ルを除去することなく、トレンチ分離形成終了まで残置
している。つまり、２段階のテーパ角を有するトレンチ
の上端部に、熱酸化によって形成した熱酸化膜をトレン
チ分離形成終了まで残置させている。

【００４２】また、このトレンチ上端部の熱酸化膜を、
ポリシリコンサイドウォールの熱酸化によって形成して
いる。つまり、半導体基板上に２段階のテーパ角を有す
る溝が形成されており、その側面および底面には熱酸化
膜１０が形成されている。溝は熱酸化膜サイドウォール
８およびＣＶＤ酸化膜１１によって完全に埋設されてお
り、その上をゲート酸化膜１２、ゲートポリシリコンが
覆っている構成となっている。ここで、トレンチ上端部
（図２の図中点線部）は熱酸化膜サイドウォール８によ
ってゲートポリシリコン１３から保護されており、ゲー
ト電極からの電界が集中しないようにしている。

【００４３】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。

【００４４】

【発明の効果】以上の説明より明かなように、本発明の
半導体装置および半導体装置の製造方法によれば、熱酸
化によって形成した熱酸化膜をトレンチ分離形成終了ま
で残置させる。故に、酸化膜ウェットエッチングによる
トレンチ上端部の酸化膜の後退量を最小限に抑えること
ができる。さらに、トレンチのテーパ角を２段階に設け
ることが可能になる。このため、トレンチ上端部に曲率
を持たせることができる。この結果、曲率を持ったトレ
ンチ上端部が露出することがない。従って、ゲート電極
に電圧を印加した時の電界集中を抑制することができ、
ひいてはＭＯＳトランジスタの逆狭チャネル効果を抑制
することが可能となる。

【００４５】また、本発明によれば、溝をＣＶＤ酸化膜
で完全に埋設する際に、Ｓｉ基板が厚い熱酸化膜サイド
ウォールによって保護されている。このため、埋設材に
ＥＣＲＣＶＤ酸化膜を用いた場合に基板にダメージが入
り難く、従って、接合リークの劣化が防止できる。ま
た、本実施形態では、トレンチ上端部が熱酸化膜によっ
て保護されている上に、トレンチにテーパがついてい
る。このため、高温酸化を用いたトレンチ上端部の丸め
処理が不要になる。従って、ウェハの反りに起因したリ
ソグラフィにおけるデフォーカスや目合わせ精度の劣
化、スリップ転位の発生に起因した接合リーク特性の劣
化が防止できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の実施形態を示
す工程図である。

【図２】本発明の半導体装置の実施形態を示す断面構成
図である。

【図３】従来の、素子分離にトレンチ分離を用いたＮＭ
ＯＳトランジスタのしきい値Ｖｔとチャネル幅Ｗの関係
を示した特性図である。

【図４】従来の半導体装置を説明するための図であり、
（ａ）はゲートポリサイド電極形成後のトレンチ分離の
断面図であり、図中の点線部を拡大したものが（ｂ）で
ある。

【図５】従来の半導体装置の製造方法１を示す工程図で
ある。

【図６】従来の半導体装置の製造方法２を示す工程図で
ある。

【図７】従来の半導体装置の製造方法３を示す工程図で
ある。

【図８】従来の半導体装置を示す断面構成図である。

【符号の説明】

１ 半導体基板（シリコン基板） ２ 第１の絶縁物層（パッド酸化膜） ３ 第２の絶縁物層（窒化膜） ４ 第１の溝 ５ 第３の絶縁膜（熱酸化膜） ６ ポリシリコン ７ 熱酸化膜 ８ 熱酸化膜サイドウォール ９ 第２の溝 １０ 熱酸化膜 １１ ＣＶＤ酸化膜 １２ ゲート酸化膜 １３ ゲートポリシリコン １４ タングステンシリサイド

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/76 Ｌ 21/76 21/88 Ｂ

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された２段階のテー
   パ角を有する溝（トレンチ）と、 該溝の側面および底面に形成された熱酸化膜と、前記溝の上端部に熱酸化することにより形成された熱酸
   化膜サイドウォールと、 前記溝を埋設したＣＶＤ酸化膜と、 ゲート酸化膜と、該ゲート酸化膜と前記熱酸化膜サイド
   ウォールおよびＣＶＤ酸化膜の上を覆ったゲートポリシ
   リコンとを有し、前記溝の上端部の前記熱酸化膜サイドウォールに覆われ
   ている前記熱酸化膜の膜厚が、前記熱酸化膜サイドウォ
   ールに覆われていない前記熱酸化膜の膜厚と略同一であ
   ることを 特徴とする半導体装置。
2. 【請求項２】 前記２段階のテーパ角を前記溝に形成す
   ることにより、前記溝の角部への電荷の集中を回避した
   ことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記半導体装置は、前記ゲートポリシリ
   コンをシリサイドまたは金属により、さらに覆って構成
   されたことを特徴とする請求項１または２に記載の半導
   体装置。
4. 【請求項４】 前記半導体基板は、シリコン基板である
   ことを特徴とする請求項１から３のいずれか１項に記載
   の半導体装置。
5. 【請求項５】 半導体基板の表面を酸化することによっ
   てパッド酸化膜を形成する工程と、 該パッド酸化膜上に、埋設酸化膜の平坦化時にストッパ
   として機能する膜を堆積する工程と、 フォトリソグラフィおよびドライエッチングにより加工
   し開口を設ける工程と、 テーパを有する第１の溝（トレンチ）を形成する工程
   と、 前記第１の溝の側面および底面に熱酸化によって熱酸化
   膜を形成する工程と、 ＬＰＣＶＤ法によりウェハ全面にポリシリコンを堆積さ
   せる工程と、 該ポリシリコンを熱酸化することにより熱酸化膜を形成
   する工程と、 該熱酸化膜を異方性エッチングによりエッチバックし前
   記半導体基板および前記ストッパ層を露出させ、前記熱
   酸化により形成された酸化膜サイドウォールを前記トレ
   ンチ上端部に形成する工程と、 前記ストッパ層および熱酸化膜サイドウォールをマスク
   に第２の溝を垂直に形成する工程と、 該第２の溝の側面および底面を熱酸化し熱酸化膜を形成
   する工程と、 前記第１の溝および第２の溝をＣＶＤ酸化膜で埋設する
   工程と、 前記ストッパ層が露出するまで前記ストッパ層上に堆積
   したＣＶＤ酸化膜を除去する工程と、 熱酸化膜サイドウォールもわずかにエッチングされるウ
   ェットエッチング等の等方性エッチングにより、前記ス
   トッパ層およびパッド酸化膜を除去する工程と、 前記熱酸化により形成した犠牲酸化膜スルーでしきい値
   調整用のイオン注入を行う工程とを有することを特徴と
   する半導体装置の製造方法。
6. 【請求項６】 前記半導体装置の製造方法は、さらに、
   前記イオン注入後にゲート酸化膜、ゲートポリシリコ
   ン、シリサイドまたは金属を順次堆積させる工程を有す
   ることを特徴とする請求項５記載の半導体装置の製造方
   法。
7. 【請求項７】 前記埋設酸化膜の平坦化時にストッパと
   して機能する膜は、窒化膜であることを特徴とする請求
   項５または６に記載の半導体装置の製造方法。
8. 【請求項８】 前記ＣＶＤ酸化膜の除去は、ＣＭＰもし
   くはドライエッチングによることを特徴とする請求項５
   から７のいずれか１項に記載の半導体装置の製造方法。