KR0151267B1 - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 넓이가 각기 다른 소자분리영역에 트렌치를 이용하여 소자분리막을 형성할 경우에 있어서 트렌치 형성공정을 용이하게 하고 절연막 매몰공정의 평탄성을 개선하기 위한 것이다.

본 발명은 활성영역과, 폭이 비교적 좁은 제1소자분리영역 및 폭이 비교적 넓은 제2소자분리영역으로 이루어지는 소자분리영역을 포함하는 반도체기판의 상기 제1소자분리영역 및 제2소자분리영역에 동일한 폭을 갖는 다수의 제1트렌치를 형성하는 단계와, 상기 제1트렌치 하부의 기판영역에 채널스톱 이온주입층을 형성하는 단계, 상기 제1트렌치내에 제1절연막을 매립하는 단계, 상기 제2소자분리영역내의 기판부위를 식각하여 제2트렌치를 형성하는 단계, 및 상기 제2트렌치내에 제2절연막을 매립하는 단계를 포함하여 이루어지는 반도체장치의 제조방법을 제공한다.

Description

반도체장치의 제조방법

제1도는 종래의 반도체장치 소자분리막 형성방법을 도시한 공정순서도.

제2도는 본 발명의 일실시예에 의한 소자분리막 형성방법을 도시한 공정 순서도.

제3도는 본 발명의 다른 실시예에 의한 소자분리막 형성방법을 도시한 공정 순서도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 12, 19 : 산화막

13 : 제1트렌치 14, 21 : 패드산화막

15 : 채널스톱 이온주입층 16 : 제1트렌치 플러그

17 : 감광막 18 : 제2트렌치

20 : 제2트렌치 플러그 22 : 유동성있는 절연막

A : 활성영역 B1 : 비교적 좁은 소자분리영역

B2 : 비교적 넓은 소자분리영역

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 넓이가 각기 다른 소자 분리영역에 트렌치를 이용하여 소자분리막을 형성할 경우에 있어서의 트렌치 형성공정을 용이하게 하고 절연막 매몰공정의 평탄성을 개선하여 고집적화에 적당하도록 한 반도체장치의 소자분리영역 형성방법에 관한 것이다.

일반적으로 집적회로에서는 실리콘기판의 활성여역들을 서로 절연시키기 위한 방법의 하나로서, 실리콘기판의 필드 영역상에 필드산화막을 형성하는 LOCOS(Local Oxidation of Silicon)법이 많이 이용되고 있다.

이 LOCOS법은 단결정 실리콘기판의 전면상에 패드산화막을 형성하고, 단결정 실리콘기판의 활성영역의 패드산화막상에만 질화막을 형성한 후, 그 질화막을 마스크로 이용하여 산화성 분위기에서 단결정 실리콘기판을 열처리하여 단결정 실리콘기판의 필드영역상에 필드산화막을 선택적으로 형성하는 것이다.

한편, LOCOS법이 적용된 집적회로의 경우에 있어서, 필드영역과 활성영역 사이의 경계 영역에서 필드산화막의 새 부리 (bird's beak) 현상이 발생하게 되는데, 필드산화막의 새 부리는 활성영역을 침입하게 되어 실질적인 활성영역을 감소시킨다.

그리고 필드산화막이 형성되는 동안 채널 스톱 이온의 측면 확산 (lateral diffusion)으로 인하여 실질적인 활성영역이 감소하게 되어 활성영역의 확산층과의 접합용량 (junction capacitance)이 증가하게 됨과 아울러 접합 누설 전류 (junction leakage current)가 증가하게 됨으로써 반도체장치의 고집적화에 대응하는데 한계가 있다.

또한, 필드산화막의 두께가 격리 영역의 패턴의 크기게 의존성을 갖고 있기 때문에 격리 영역의 패턴 크기가 작은 필드산화막과, 격리영역의 패턴의 크기가 큰 필드산화막이 동일한 산화 조건에서 형성되더라도 격리 영역의 패턴 크기가 작은 필드산화막의 두께가 격리영역의 패턴 크기가 큰 필드산화막 두께보다 작게된다. 이것은 스트레스가 격리 영역의 패턴의 가장자리에서 집중되기 때문인 것으로 추측된다.

따라서 드루 필드 이온 주입법에 있어서, 필드산화막의 두께가 큰 영역보다 필드산화막의 두께가 작은 영역에서 채널 스톱용 보론의 이온이 실리콘기판의 표면으로부터 더 깊은 곳까지 주입되므로 필드산화막/실리콘의 계면에서의 채널스톱 이온의 농도를 보완하는데 어려움이 있어 반도체장치의 절연특성이 불안정하게 된다.

이에 따라 반도체장치의 고집적화에 효율적으로 대응하기 위하여 패턴의 크기가 작은 필드영역의 절연특성을 개선하기 위한 새로운 방법이 제안되었다.

이러한 방법들중의 하나가 단결정 실리콘기판의 필드영역에 트렌치를 형성하여 필드 트렌지스터의 유효 채널 길이를 증가시킴으로써 격리영역의 절연특성을 개선하는 트렌치 절연 방법이다.

이 트렌치 절연방법은 단결정 실리콘기판의 필드영역을 이방성 건식식각하여 그 필드영역에 트렌치를 형성한 후, 그 트렌치에 다결정 실리콘층을 세우고 다결정 실리콘층을 산화시키거나 산화로 인한 기판의 스트레스를 줄이기 위해 트렌치의 표면상에 절연층을 증착한 후, 다결정 실리콘층을 트렌치에 채우고 다결정 실리콘층을 산화하는 방법이다.

이와 같은 종래의 트렌치 절연방법을 제 1 도를 참조하여 설명하면 다음과 같다.

제1도 (a)에 도시된 바와 같이 먼저, 다결정 실리콘기판(1)의 전면상에 산화막(도시하지 않음)을 형성하고 나서 통상의 사진 식각 방법에 의해 활성 영역의 산화막을 남게 함과 아울러 패턴 크기가 서로 다른 필드영역들상의 산화막을 제거하여 그 필드영역들의 단결정 실리콘기판(1)의 표면을 노출시킨다.

이어서 그 활성영역에 남아 있는 산화막을 마스크로 이용하여 그 단결정 실리콘기판(1)을 소정의 깊이만큼 이방성 건식식각하여 단결정 실리콘기판(1)의 필드영역들에 패턴 크리가 서로 다른 트렌치(2)를 형성한 후, 산화막을 제거한다.

이어서 제1도 (b)에 도시된 바와 같이 화학증착법에 의해 단결정 실리콘기판(1)의 전면에 패드산화막(3)과 질화막(4)을 순차적으로 증착한다.

이어서 통상적인 사진 식각법에 의해 상기 질화막(4)을 활성영역의 패드산화막(3)상에만 남게한다.

계속해서 화학 기상 증착법을 이용하여 산화막(5)을 패턴 크기가 작은 트렌치(2)에 채워질 수 있는 두께로 질화막(4)과 패드산화막(3)상에 증착한다. 이때, 패턴 크리가 큰 트렌치(2)상의 산화막(5)의 표면에는 함몰부가 생기는 반면에, 패턴 크리가 작은 트렌치(2)상의 산화막(5) 표면은 평탄하게 된다.

이어서 통상의 사진법에 의해 패턴 크리가 큰 트렌치상의 산화막(5)의 함몰부상에만 감광막(6)을 형성한다.

다음에 제1도 (c)에 도시된 바와 같이 상기 감광막(6)을 마스크로 이용하여 질화막(4)의 표면이 노출될때까지 산화막(5)을 에치백한다. 이때, 작은 패턴의 트렌치 내에는 산화막(5)이 완전히 채워지지만 큰 패턴의 트렌치 내에는 산화막(5)이 부분적으로 채원진다.

이어서 제1동 (d)에 도시된 바와 같이 상기 감광막(6)을 제거하고 나서 화학증착법에 의해 상기 질화막(4)과 산화막(5)의 표면상에 산화막(7)을 증착한다.

이때, 상기 산화막(7)의 표면에는 굴곡부(8)가 존재하게 된다.

계속해서 상기 산화막(7)의 굴곡부(8)를 평탄화하기 위해 감광막(9)을 상기 산화막(7)상에 도포한다.

다음에 제1도 (e)에 도시된 바와 같이 상기 감광막(9)과 산화막(7)을 동시에 에치백하여 제거한다. 이어서 활성 영역의 질화막(4)을 제거하고, 단결정 실리콘기판(1)의 표면이 노출될때까지 패드산화막(2)을 식각함과 아울러 산화막(5,7)을 식각한다. 따라서 단결정 실리콘기판(1)의 활성영역과 필드영역이 실질적으로 평탄화하게 된다.

그러나 상기 종래 방법에 의해 실리콘 트렌치를 형성함에 있어서는, 좁은 패턴과 넓은 패턴에 대하여 식각시 마이크로 로딩(micro-loading) 효과가 나타난다. 즉, 좁은 트렌치는 얇게, 넓은 트렌치는 깊게 형성되는 깊이 차이가 나타나는 문제거 발생한다.

또한, 트렌치내에 절연막을 매몰시키고 평탄화함에 있어서, 보조패턴으로서 감광막을 형성하고 동시에 에치백하여 제거하므로 감광막과 절연막과의 식각 선택성이 유사해야 하는등 공정의 조절이 용이하지 않다.

본 발명은 이와 같은 문제점들을 해결하기 위한 것으로, 트렌치를 이용한 소자 격리방법에 있어서, 트렌치 형성공정을 용이하게 하고 절연막 매몰공정의 평탄성을 개선시키는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 활성영역과, 퐁이 비교적 좁은 제1소자분리영역 및 폭이 비교적 넓은 제2소자분리영역으로 이루어지는 소자분리영역을 포함하는 반도체기판의 상기 제1소자분리영역 및 제2소자분리영역에 동일한 폭을 갖는 다수의 제1트렌치를 형성하는 단계와, 상기 제1트렌치 하부의 기판영역에 채널스톱 이온주입층을 형성하는 단계, 상기 제1트렌치내에 제1절연막을 매립하는 단계, 상기 제2소자분리영역내의 기판분위를 식각하여 제2트렌치를 형성하는 단계, 및 상기 제2트렌치내에 제2절연막을 매립하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

본 발명은 트렌치를 이용한 반도체장치의 소자분리영역 형성공정시 소자분리 영역에 형성되는 트렌치의 넓이가 모두 일정하지 않고 각기 다른 경우의 실리콘기판 식각에 있어서, 실질적으로 같은 폭을 갖는 트렌치를 1단계로 형성하고, 이 트렌치내에 절연막을 매몰시킨 후, 소자분리영역이 비교적 넓은 부분에 또 다른 트렌치를 실질적으로 같은 폭을 가지도록 2단계로 형성하고 이 트렌치에 절연막을 매몰시킴으로써 트렌치 형성 및 절연막 매몰에 대하여 패턴의 일관성이 유지되도록하여 마이크로 로딩 효과를 원칙적으로 배제한다.

그리고 산화막 또는 유동성있는 산화막 등의 절연막을 증착하고 에치백하는 단순 공정을 적용함으로써 공정 조절을 용이하게 할 수 있도록 한다.

제2도는 본 발명의 일실시예에 의한 반도체장치의 소자분리막 형성방법을 공정 순서에 따라 도시한 것이다.

먼저, 제2도 (a)에 도시된 바와 같이 반도체기판(11)상에 절연막으로서, 예컨대 산화막(12)을 1000-5000Å의 두께로 형성한 후, 사진식각공정을 통해 패터닝하여 활성영역(A)의 기판상에 산화막패턴을 형성함과 동시에 소자분리영역(필드영역)(B)의 기판위에도 선택적으로 산화막패턴이 남도록 한다. 이때, 산화막패턴이 형성되지 않고 노출되는 기판부위는 실질적으로 같은 폭이 되도록 상기 산화막(12)을 패터닝한다.

이어서 제2도 (b)에 도시된 바와 같이 상기 산화막패턴을 마스크로하여 CH₃+O₂등의 가스를 이용한 등방성(isotropic) 식각 또는 Cl₂, SF₆등의 가스를 이용한 이방성(Anisotropic)식각에 의해 노출된 기판부위를 3000-5000Å의 깊이로 식각하여 실질적으로 같은 폭을 갖는 다수의 제1트렌치(13)를 소자분리영역에 형성한다.

다음에 제2도 (c)에 도시된 바와 같이 상기 산화막(12)을 마스크로 이용하여 Pyro(H₂+O₂) 또는 수증기 등의 산화성 분위기에서 800-950℃로 기판을 열처리하여 트렌치 내명상에 100-350Å의 패드산화막(14)을 형성한다.

이어서 상기 산화막(12)을 마스크로 이용하여 채널스톱 이온주입을 실시하는바, 예컨대 N-필드영역에 대한 채널스톱으로서는 B, BF₂등의 이온을 30-80KeV의 가속전압과 2-5E13/cm²의 주입량(dose)으로 이온주입하여 상기 패드산화막(14) 하부의 반도체기판(11)내에 채널스톱 이온주입층(15)을 형성한다.

다음에 제2도 (d)에 도시된 바와 같이 상기 산화막(12)과 패드산화막(14)을 HF가 포함된 용액으로 습식식각하여 제거하거나 또는 제거하지 않고 그대로 둔채로 절연막, 예컨대 산화막을 상기 트렌치 폭의 절반보다 두꺼운 두께로 증착하여 트렌치를 매몰시킨 후, 증착두께 이상으로 에치백하여 실리콘기판 표면과 소자분리영역의 표면이 실질적으로 수평이 되도록 평탄화시킴으로써 제1트렌치 플러그(16)를 형성한다.

이어서 제2도 (e)에 도시된 바와 같이 기판상에 감광막을 도포한 후, 이를 선택적으로 노광 및 현상하여 비교적 넓은 소자분리영역상의 감광막부분을 선택적으로 제거하여 비교적 좁은 소자분리영역 및 활성영역 상부에만 감광막(17)을 형성한다.

다음에 제2도 (f)에 도시된 바와 같이 상기 감광막(17)을 마스크로 이용하여 노출된 기판부위를 식각한다. 이때, 비교적 넓은 소자분리영역에 형성된 상기 제1트래치 플러그(16)도 마스크로 작용하게 되어 실질적으로 동일한 폭을 갖는 제2트렌치(18)가 비교적 넓은 소자분리 영역에 형성된다.

다음에 제2도 (g)에 도시된 바와 같이 상기 감광막을 제거한 후, 절연막으로서, 예컨대, 산화막(19)을 상기 제2트렌치 폭의 절반보다 두꺼운 두께로 증착하여 트렌치를 매몰시킨다.

이어서 제2도 (h)에 도시된 바와 같이 상기 산화막(19)을 증착 두께 이상으로 에치백하여 실리콘기판 표면과 소자분리영역의 표면이 실질적으로 수평이 되도록 평탄화시킴으로써 제2트렌치 플러그(20)를 형성한다.

이와 같이 함으로써 비교적 좁은 소자분리영역(B1)의 트렌치에 매립된 제1트랜치 플러그(16)로 된 소자분리막과 비교적 넓은 소자분리영역(B2)의 트렌치내에 매립된 제1트렌치 플러그(16) 및 제2트렌치 플러그(2)로 된 소자분리막을 형성한다.

다음에 제3도를 참조하여 본 발명의 다른 실시예에 의한 반도체장치의 소자분리막 형성방법을 설명한다.

상기 실시예의 제2동 (f)까지의 공정을 행한 후에 감광막(17)을 제거한 다음, 제3도 (a)에 도시된 바와 같이 기판 전면에 절연막으로서,

예컨대 산화막을 열산화방법 또는 증착법으로 100-500 의 두께로 형성하여 패드산화막(21)을 형성한 후, 이위에 유동성 있는 절연막(22)으로서, 유동성 있는 산화막을 제2트렌치(18)를 매립할 수 있을 만큼의 충분한 두께로 형성한다.

이어서 제3도 (b)에 도시된 바와 같이 상기 유동성있는 절연막(22)을 N2나 Ar가스를 포함하는 불활성 분위기 또는 Pyro(H2+O2) 또는 수증기나 O2 등의 산화성 분위기에서 600 이상으로 열처리하여 표면의 굴곡을 완만하게 유동시킨후, 증착두께 이상으로 에치백하여 실리콘기판 표면과 소자분리영역의 표면이 실질적으로 매립된 제1트렌치 플러그(16)로 된 소자분리막과 비교적 넓은 소자분리영역 (B2)의 트렌치내에 매립된 제1트렌치 플러그(16)와 유동성 있는 절연막(22)으로 된 소자 분리막을 형성한다.

이상 상술한 바와 같이 본 발명은 소자분리영역에 트렌치를 형성하기 위한 기판 식각공정시 소자분리영역의 크기와 관계없이 실질적으로 동일한 폭으로 트렌치를 형성하므로 마이크로 로딩 효과를 방지할 수 있으며, 공정의 균일성 및 재현성이 개선된다.

또한 트렌치내에 절연막을 매몰시켜 평탄화하는 과정에 있어서 실질적으로 동일한 폭의 트렌치를 절연막의 증착 및 에치백이라는 일관성 있는 공정에 의해 절연막을 매립하므로 마이크로 로딩 효과를 방지할 수 있고, 공정의 균일성 및 재현성을 개선시킬 수 있는 것이다.

Claims (9)

1. 활성영역과, 폭이 비교적 좁은 제1소자분리영역 및 폭이 비교적 넓은 제2소자분리영역으로 이루어지는 소자분리영역을 포함하는 반도체기판의 상기 제1소자분리영역 및 제2소자분리영역에 동일한 폭을 갖는 다수의 제1트렌치를 형성하는 단계와 상기 제1트렌치 하부의 기판영역에 채널스톱 이온주입층을 형성하는 단계, 상기 제1트렌치내에 제1절연막을 매립하는 단계, 상기 제2소자분리영역내의 기판부위를 식각하여 제2트렌치를 형성하는 단계, 및 상기 제2트렌치내에 제2절연막을 매립하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 제1트렌치와 제2트렌치는 실질적으로 그 폭이 동일한 것을 특징으로 하는 반도체장치의 제조방법.
3. 제1항에 있어서, 상기 제1소자분리영역에 제1절연막으로 된 소자분리막이 형성되고, 상기 제2소자분리영역에 제1절연막 및 제2절연막으로 된 소자분리막이 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
4. 제1항에 있어서, 상기 제1트렌치내에 제1절연막을 매립시키는 단계는 제1절연막을 제1트렌치 폭의 절반 이상의 두께로 증착한 후, 에치백하여 상기 기판의 표면과 수평을 이루도록 평탄화시키는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제1항에 있어서, 상기 제2트렌치내에 제2절연막을 매립시키는 단계는 제2절연막을 제2트렌치 폭의 절반 이상의 두께로 증착한 후, 에치백하여 상기 기판의 표면과 수평을 이루도록 평탄화시키는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
6. 제1항에 있어서, 상기 제1트렌치를 형성하는 단계는 반도체 기판상에 절연막을 형성하는 공정과, 상진식각 공정을 통해 상기 절연막을 패터닝하여 상기 활성영역의 기판상에 절연막 패턴을 형성함과 동시에 상기 소자분리 영역의 기판상에 선택적으로 절연막 패턴을 형성하는 공정, 및 상기 절연막 패턴을 마스크로하여 노출된 기판부위를 소정 깊이로 식각하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
7. 제1항에 있어서, 상기 제2트렌치를 형성하는 단계는 상기 제1소자분리영역 및 활성영역 상부에만 감광막패턴을 선택적으로 형성하는 공정과, 상기 감광막 패턴과 상기 제1트렌치내에 매립된 제1절연막을 마스크로 이용하여 노출된 기판부위를 식각하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
8. 제1항에 있어서, 상기 제2트렌치내에 제2절연막을 매립하는 단계는 기판 전면에 전연막을 형성하는 공정과, 상기 절연막상에 상기 제2트렌치가 매립되도록 유동성있는 절연막을 형성하는 공정, 상기 유동성있는 절연막을 열처리하는 공정, 및 상기 유동서있는 절연막을 에치백하여 기판표면과 수평이 되도록 평탄화시키는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
9. 복수개의 좁은 패턴과 복수개의 넓은 패턴으로 구성되는 패턴을 사진식각공정에 의해 형성하는 반도체장치의 제조방법에 있어서, 상기 좁은 패턴을 사진식각 공정을 통해 패터닝함과 동시에 상기 넓은 패턴을 선택적으로 패터닝한 후, 상기 넓은 패턴의 패터닝되지 않은 부분을 패터닝하여 전체 패턴을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.