JP2003158205A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Abstract
(57)【要約】
【課題】本発明の目的は、複数の電界効果トランジスタ
の特性が同じであることが望ましいトランジスタを用い
た電気回路を有する半導体装置において、トランジスタ
特性に優れた信頼性の高い半導体装置を提供することで
ある。 【解決手段】特性が同じであることが望ましいトランジ
スタを形成したアクティブに隣接する浅溝素子分離の溝
幅を、該トランジスタで同じにすることにより、隣接す
る浅溝素子分離によるアクティブに生じる応力が、該ト
ランジスタどうしで同じになり、同じ特性のトランジス
タが得られるという効果がある。
の特性が同じであることが望ましいトランジスタを用い
た電気回路を有する半導体装置において、トランジスタ
特性に優れた信頼性の高い半導体装置を提供することで
ある。 【解決手段】特性が同じであることが望ましいトランジ
スタを形成したアクティブに隣接する浅溝素子分離の溝
幅を、該トランジスタで同じにすることにより、隣接す
る浅溝素子分離によるアクティブに生じる応力が、該ト
ランジスタどうしで同じになり、同じ特性のトランジス
タが得られるという効果がある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、少なくとも２つ以上の電界効果トランジスタの電気
的特性が同じであることが望ましい電気回路を有してい
る半導体装置に関する。
し、少なくとも２つ以上の電界効果トランジスタの電気
的特性が同じであることが望ましい電気回路を有してい
る半導体装置に関する。
【０００２】
【従来の技術】近年、情報通信機器の発達に伴いDRAM
（Dynamic Random Access Memory）を始めとする半導体
デバイスの高集積化、大容量化が進められている。DRAM
等の回路レイアウト設計では、最小加工寸法などの寸法
上の制約を設計ルールとして、Si基板上の割り当てられ
た面積に、所望の電気回路を形成する。これらの電気回
路を構成する電界効果トランジスタ等の個々の素子は、
浅溝素子分離（STI：Shallow Trench Isolation）と呼
ばれる、Si基板に浅溝を形成し、主として酸化シリコン
で溝内部を埋めて素子間の絶縁を図る構造により電気的
に分離される。
（Dynamic Random Access Memory）を始めとする半導体
デバイスの高集積化、大容量化が進められている。DRAM
等の回路レイアウト設計では、最小加工寸法などの寸法
上の制約を設計ルールとして、Si基板上の割り当てられ
た面積に、所望の電気回路を形成する。これらの電気回
路を構成する電界効果トランジスタ等の個々の素子は、
浅溝素子分離（STI：Shallow Trench Isolation）と呼
ばれる、Si基板に浅溝を形成し、主として酸化シリコン
で溝内部を埋めて素子間の絶縁を図る構造により電気的
に分離される。
【０００３】素子分離部（フィールド）とアクティブの
形成方法については、溝を形成して絶縁材料を埋めるこ
とや熱酸化膜を形成すること等が特開平１−２２３７４
１号公報、特開平４−４２９４８号公報、特開平８−２
４１９２２号公報、特開平８−２７９５５３号公報、他
に開示されている。
形成方法については、溝を形成して絶縁材料を埋めるこ
とや熱酸化膜を形成すること等が特開平１−２２３７４
１号公報、特開平４−４２９４８号公報、特開平８−２
４１９２２号公報、特開平８−２７９５５３号公報、他
に開示されている。
【０００４】
【発明が解決しようとする課題】しかし、従来の回路レ
イアウト設計においては、浅溝素子分離に関わる電気的
特性は、単に隣接する電界効果トランジスタ等の素子を
分離するものとして考えられていた。それゆえ、トラン
ジスタ特性に対して溝幅等が考慮されていなかった。同
じ特性であることが望ましい２つの電界効果トランジス
タに隣接する浅溝素子分離の溝幅が、周囲に配置される
回路レイアウトの関係で決まることが多く、各々で相違
していた。
イアウト設計においては、浅溝素子分離に関わる電気的
特性は、単に隣接する電界効果トランジスタ等の素子を
分離するものとして考えられていた。それゆえ、トラン
ジスタ特性に対して溝幅等が考慮されていなかった。同
じ特性であることが望ましい２つの電界効果トランジス
タに隣接する浅溝素子分離の溝幅が、周囲に配置される
回路レイアウトの関係で決まることが多く、各々で相違
していた。
【０００５】DRAM等のメモリ装置においては、メモリセ
ルが保持している情報を、ビット線に生じる電圧変化と
して、センスアンプ回路により読み出している。このビ
ット線上の電圧変化は非常に微少であり、センスアンプ
回路は、このビット線上のわずかな電位差を検出できる
ように、同じ特性の２つのトランジスタを使用した増幅
回路となっている。前述したように従来では、浅溝素子
分離の役割は電界効果トランジスタ等の素子を分離する
ものして考えられてきた。その結果、センスアンプの回
路レイアウトは、上記の同じ特性であることが望ましい
２つのトランジスタにおいて、２つのトランジスタに隣
接する浅溝素子分離の溝幅が違っていた。しかしなが
ら、このような回路レイアウト設計手法でも、従来は、
同じ特性が望まれるトランジスタにおいて、特性差が生
じるといったことは起きていなかった。
ルが保持している情報を、ビット線に生じる電圧変化と
して、センスアンプ回路により読み出している。このビ
ット線上の電圧変化は非常に微少であり、センスアンプ
回路は、このビット線上のわずかな電位差を検出できる
ように、同じ特性の２つのトランジスタを使用した増幅
回路となっている。前述したように従来では、浅溝素子
分離の役割は電界効果トランジスタ等の素子を分離する
ものして考えられてきた。その結果、センスアンプの回
路レイアウトは、上記の同じ特性であることが望ましい
２つのトランジスタにおいて、２つのトランジスタに隣
接する浅溝素子分離の溝幅が違っていた。しかしなが
ら、このような回路レイアウト設計手法でも、従来は、
同じ特性が望まれるトランジスタにおいて、特性差が生
じるといったことは起きていなかった。
【０００６】DRAMにおいては、メモリ容量の大容量化が
進むに従い、メモリ部だけではなく、センスアンプ回路
等も微細化、高集積化が進められる。従来の回路レイア
ウトの設計手法では、センスアンプ回路は、基本的に
は、加工寸法の大きな前の世代の回路レイアウトが、そ
のまま縮小される。このため、上述の浅溝素子分離の溝
幅の違いはそのまま維持されることが多かった。近年の
微細加工技術によれば、浅溝素子分離の溝幅の最も狭い
ところは、約0.2μmにまで達している。
進むに従い、メモリ部だけではなく、センスアンプ回路
等も微細化、高集積化が進められる。従来の回路レイア
ウトの設計手法では、センスアンプ回路は、基本的に
は、加工寸法の大きな前の世代の回路レイアウトが、そ
のまま縮小される。このため、上述の浅溝素子分離の溝
幅の違いはそのまま維持されることが多かった。近年の
微細加工技術によれば、浅溝素子分離の溝幅の最も狭い
ところは、約0.2μmにまで達している。
【０００７】前述のように、従来の半導体デバイスの高
集積化、大容量化のための回路レイアウト設計は、基本
的には、加工寸法の大きな前の世代の回路レイアウトが
縮小されてきた。その回路レイアウトでは、浅溝素子分
離は単に素子の分離を図るためという目的で利用されて
おり、同じ特性が必要な電界効果トランジスタに隣接す
る浅溝素子分離の溝幅が、各々の電界効果トランジスタ
で異なる場合があった。そして、近年の微細化の結果、
浅溝素子分離の溝幅の最も狭いところは、0.2μm程度に
なっており、今後、さらに狭くなると考えられている。
集積化、大容量化のための回路レイアウト設計は、基本
的には、加工寸法の大きな前の世代の回路レイアウトが
縮小されてきた。その回路レイアウトでは、浅溝素子分
離は単に素子の分離を図るためという目的で利用されて
おり、同じ特性が必要な電界効果トランジスタに隣接す
る浅溝素子分離の溝幅が、各々の電界効果トランジスタ
で異なる場合があった。そして、近年の微細化の結果、
浅溝素子分離の溝幅の最も狭いところは、0.2μm程度に
なっており、今後、さらに狭くなると考えられている。
【０００８】本願発明者らは、従来から行われてきたの
回路レイアウトの縮小は、例えば前記のように同じ特性
であることが望ましい２つ以上の電界効果トランジスタ
において、それらの電界効果トランジスタの特性差を引
き起こす可能性があることを見出した。
回路レイアウトの縮小は、例えば前記のように同じ特性
であることが望ましい２つ以上の電界効果トランジスタ
において、それらの電界効果トランジスタの特性差を引
き起こす可能性があることを見出した。
【０００９】浅溝素子分離はシリコン基板に浅溝を形成
し、酸化シリコンにより、溝内部を埋めることにより形
成される。浅溝素子分離は、Si基板に浅溝を形成した後
の酸化工程において、浅溝素子分離に隣接するアクティ
ブ領域に応力を発生させる、応力発生源として知られて
いる。本願発明者らは、1μm以下に浅溝素子分離の溝幅
が狭くなると、隣接するアクティブに発生する応力が急
激に大きくなることを応力解析により明らかにした。
し、酸化シリコンにより、溝内部を埋めることにより形
成される。浅溝素子分離は、Si基板に浅溝を形成した後
の酸化工程において、浅溝素子分離に隣接するアクティ
ブ領域に応力を発生させる、応力発生源として知られて
いる。本願発明者らは、1μm以下に浅溝素子分離の溝幅
が狭くなると、隣接するアクティブに発生する応力が急
激に大きくなることを応力解析により明らかにした。
【００１０】浅溝素子分離はシリコン基板に浅溝を形成
し、酸化シリコンにより、溝内部を埋めることにより形
成される。浅溝素子分離は、Si基板に浅溝を形成した後
の酸化工程において、浅溝素子分離に隣接するアクティ
ブ領域に応力を発生させる、応力発生源として知られて
いる。本願発明者らは、1μm以下に浅溝素子分離の溝幅
が狭くなると、隣接するアクティブに発生する応力が急
激に大きくなることを応力解析により明らかにした。
し、酸化シリコンにより、溝内部を埋めることにより形
成される。浅溝素子分離は、Si基板に浅溝を形成した後
の酸化工程において、浅溝素子分離に隣接するアクティ
ブ領域に応力を発生させる、応力発生源として知られて
いる。本願発明者らは、1μm以下に浅溝素子分離の溝幅
が狭くなると、隣接するアクティブに発生する応力が急
激に大きくなることを応力解析により明らかにした。
【００１１】そこで、本発明の目的は、半導体特性を効
果的に十分発揮できる高性能の半導体装置を提供するこ
とにある。
果的に十分発揮できる高性能の半導体装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】前述のように、DRAM等の
半導体デバイスにおいては、高集積化、大容量化が進
み、回路レイアウトが縮小されている。その結果、トラ
ンジスタに隣接する浅溝素子分離によるアクティブ部分
の応力が溝幅に強く依存するようになり、センスアンプ
回路や、差動増幅回路のように、同じ特性が要求される
トランジスタを使用する回路で、同じ特性のトランジス
タが得られないといったことが生じることを本願発明者
らは明らかにした。
半導体デバイスにおいては、高集積化、大容量化が進
み、回路レイアウトが縮小されている。その結果、トラ
ンジスタに隣接する浅溝素子分離によるアクティブ部分
の応力が溝幅に強く依存するようになり、センスアンプ
回路や、差動増幅回路のように、同じ特性が要求される
トランジスタを使用する回路で、同じ特性のトランジス
タが得られないといったことが生じることを本願発明者
らは明らかにした。
【００１３】本発明は、半導体特性を効果的に十分発揮
できる高性能の半導体装置を提供するために、以下の構
成を採ることができる。具体的には、例えば、少なくと
も２つ以上の電界効果トランジスタの電気的特性が同じ
であることが望ましい電気回路を有している半導体装置
に関し、上記課題を解決するため、次のように構成され
る。 （１）第一の半導体装置は、半導体基板と、前記半導体
基板上に半導体絶縁層を有するフィールド領域と前記フ
ィールド領域に囲まれた複数のアクティブ領域とを有
し、第一のアクティブ領域は入力信号に基き出力信号を
出力する回路を構成する第一の電界効果トランジスタ及
び第二の電界効果トランジスタとを備え、前記第一の電
界効果トランジスタの配置された側の前記第一のアクテ
ィブ領域にフィールド領域を介して隣接する第二のアク
ティブ領域と、前記第二の電界効果トランジスタの配置
された側の前記第一のアクティブ領域にフィールド領域
を介して隣接する第三のアクティブ領域と、第四のアク
ティブ領域と前記四のアクティブ領域にフィールド領域
を介して隣接する第五のアクティブ領域と、を備え、前
記第一のアクティブ領域と前記第二のアクティブ領域と
の間の距離と前記第一のアクティブ領域と前記第二のア
クティブ領域との距離とは、前記第四のアクティブ領域
と前記第五のアクティブ領域との距離と異なる。そし
て、前記第一のアクティブ領域と前記第二のアクティブ
領域との間の距離と前記第一のアクティブ領域と前記第
三のアクティブ領域との距離の差は、前記第一のアクテ
ィブ領域と前記第二のアクティブ領域との間の距離と前
記第四のアクティブ領域と前記第五のアクティブ領域と
の距離の差よりも小さく形成されてなることを有するこ
とを特徴とする。
できる高性能の半導体装置を提供するために、以下の構
成を採ることができる。具体的には、例えば、少なくと
も２つ以上の電界効果トランジスタの電気的特性が同じ
であることが望ましい電気回路を有している半導体装置
に関し、上記課題を解決するため、次のように構成され
る。 （１）第一の半導体装置は、半導体基板と、前記半導体
基板上に半導体絶縁層を有するフィールド領域と前記フ
ィールド領域に囲まれた複数のアクティブ領域とを有
し、第一のアクティブ領域は入力信号に基き出力信号を
出力する回路を構成する第一の電界効果トランジスタ及
び第二の電界効果トランジスタとを備え、前記第一の電
界効果トランジスタの配置された側の前記第一のアクテ
ィブ領域にフィールド領域を介して隣接する第二のアク
ティブ領域と、前記第二の電界効果トランジスタの配置
された側の前記第一のアクティブ領域にフィールド領域
を介して隣接する第三のアクティブ領域と、第四のアク
ティブ領域と前記四のアクティブ領域にフィールド領域
を介して隣接する第五のアクティブ領域と、を備え、前
記第一のアクティブ領域と前記第二のアクティブ領域と
の間の距離と前記第一のアクティブ領域と前記第二のア
クティブ領域との距離とは、前記第四のアクティブ領域
と前記第五のアクティブ領域との距離と異なる。そし
て、前記第一のアクティブ領域と前記第二のアクティブ
領域との間の距離と前記第一のアクティブ領域と前記第
三のアクティブ領域との距離の差は、前記第一のアクテ
ィブ領域と前記第二のアクティブ領域との間の距離と前
記第四のアクティブ領域と前記第五のアクティブ領域と
の距離の差よりも小さく形成されてなることを有するこ
とを特徴とする。
【００１４】または、半導体基板と、前記半導体基板上
に半導体絶縁層を有するフィールド領域と前記フィール
ド領域に囲まれた複数のアクティブ領域とを有し、第一
のアクティブ領域は、入力信号が入力され、前記入力信
号に対応した出力信号を出力する回路を構成する第一の
電界効果トランジスタ及び第二の電界効果トランジスタ
とを備え、前記第一の電界効果トランジスタの配置され
た側の前記第一のアクティブ領域にフィールド領域を介
して隣接する第二のアクティブ領域と、前記第二の電界
効果トランジスタの配置された側の前記第一のアクティ
ブ領域にフィールド領域を介して隣接する第三のアクテ
ィブ領域と、を有し、前記第一のアクティブ領域と前記
第二のアクティブ領域との間の距離と前記第一のアクテ
ィブ領域と前記第二のアクティブ領域との距離とは、バ
ラツキの範囲内で等しく形成されている。
に半導体絶縁層を有するフィールド領域と前記フィール
ド領域に囲まれた複数のアクティブ領域とを有し、第一
のアクティブ領域は、入力信号が入力され、前記入力信
号に対応した出力信号を出力する回路を構成する第一の
電界効果トランジスタ及び第二の電界効果トランジスタ
とを備え、前記第一の電界効果トランジスタの配置され
た側の前記第一のアクティブ領域にフィールド領域を介
して隣接する第二のアクティブ領域と、前記第二の電界
効果トランジスタの配置された側の前記第一のアクティ
ブ領域にフィールド領域を介して隣接する第三のアクテ
ィブ領域と、を有し、前記第一のアクティブ領域と前記
第二のアクティブ領域との間の距離と前記第一のアクテ
ィブ領域と前記第二のアクティブ領域との距離とは、バ
ラツキの範囲内で等しく形成されている。
【００１５】または、例えば半導体主表面に埋め込まれ
た絶縁層を有するフィールド領域と，各々上記フィール
ド領域により囲まれた第1から第3のアクティブ領域と，
該第2のアクティブ領域に形成された，第1，第2の電界
効果トランジスタと，該第1，第2の電界効果トランジス
タをペアとする電気回路とを具備して成り，上記第2の
アクティブ領域は，上記第1及び第3のアクティブ領域の
間に配置され，上記第2のアクティブ領域で，上記第1の
トランジスタは上記第1のアクティブ領域側に配置さ
れ，上記第2のトランジスタは上記第3のアクティブ領域
側に配置され，上記第1及び第2のアクティブ領域間の距
離と，上記第2と第3のアクティブ領域間の距離とが，バ
ラツキの範囲内で等しくして成ることを特徴とする半導
体装置が提供される。
た絶縁層を有するフィールド領域と，各々上記フィール
ド領域により囲まれた第1から第3のアクティブ領域と，
該第2のアクティブ領域に形成された，第1，第2の電界
効果トランジスタと，該第1，第2の電界効果トランジス
タをペアとする電気回路とを具備して成り，上記第2の
アクティブ領域は，上記第1及び第3のアクティブ領域の
間に配置され，上記第2のアクティブ領域で，上記第1の
トランジスタは上記第1のアクティブ領域側に配置さ
れ，上記第2のトランジスタは上記第3のアクティブ領域
側に配置され，上記第1及び第2のアクティブ領域間の距
離と，上記第2と第3のアクティブ領域間の距離とが，バ
ラツキの範囲内で等しくして成ることを特徴とする半導
体装置が提供される。
【００１６】なお、前記半導体装置の製造方法として
は、半導体基板上に半導体絶縁層を有するフィールド領
域と前記フィールド領域を介して隣接する少なくとも第
一から第五のアクティブ領域とを形成する工程、第一の
アクティブ領域の第二のアクティブ領域側に第一の電界
効果トランジスタ及び、第三のアクティブ領域側に第二
の電界効果トランジスタとを形成する工程、前記第一の
電界効果トランジスタ及び前記第二の電界効果トランジ
スタを含み入力信号に基き出力信号を出力する回路を形
成する工程、を有し、前記第一のアクティブ領域と前記
第二のアクティブ領域との距離と前記第一のアクティブ
領域と前記第三のアクティブ領域との距離の差は、前記
第一のアクティブ領域と前記第二のアクティブ領域との
距離と前記第四のアクティブ領域と前記第五のアクティ
ブ領域との距離の差よりも小さく形成されてなることを
有することを特徴とする。
は、半導体基板上に半導体絶縁層を有するフィールド領
域と前記フィールド領域を介して隣接する少なくとも第
一から第五のアクティブ領域とを形成する工程、第一の
アクティブ領域の第二のアクティブ領域側に第一の電界
効果トランジスタ及び、第三のアクティブ領域側に第二
の電界効果トランジスタとを形成する工程、前記第一の
電界効果トランジスタ及び前記第二の電界効果トランジ
スタを含み入力信号に基き出力信号を出力する回路を形
成する工程、を有し、前記第一のアクティブ領域と前記
第二のアクティブ領域との距離と前記第一のアクティブ
領域と前記第三のアクティブ領域との距離の差は、前記
第一のアクティブ領域と前記第二のアクティブ領域との
距離と前記第四のアクティブ領域と前記第五のアクティ
ブ領域との距離の差よりも小さく形成されてなることを
有することを特徴とする。
【００１７】好ましくは、第1、第2のトランジスタにつ
いての第2のアクティブ上における配置は、それぞれ、
第1、第3のアクティブ側についての第2のアクティブの
端からの距離が、同じであることが望ましい。
いての第2のアクティブ上における配置は、それぞれ、
第1、第3のアクティブ側についての第2のアクティブの
端からの距離が、同じであることが望ましい。
【００１８】また、半導体基板と、前記半導体基板上に
半導体絶縁層を有するフィールド領域と前記フィールド
領域に隣接する複数のアクティブ領域とを有し、第一の
アクティブ領域には入力信号に基き出力信号を出力する
回路を構成する第一の電界効果トランジスタ及び第二の
電界効果トランジスタとを備え、前記第一の電界効果ト
ランジスタの配置された側の前記第一のアクティブ領域
にフィールド領域を介して隣接する第二のアクティブ領
域と、前記第二の電界効果トランジスタの配置された側
の前記第一のアクティブ領域にフィールド領域を介して
隣接する第三のアクティブ領域と、を備え、前記第一の
電界効果トランジスタと前記第二の電界効果トランジス
タのしきい値の差は、前記半導体基板上に形成されたメ
モリセルにおける一のアクティブ領域に形成された第三
電界効果トランジスタと前記第三の電界効果トランジス
タに隣接して配置される第四の電界効果トランジスタの
しきい値の差よりも小さくなるよう形成されていること
を特徴とする。
半導体絶縁層を有するフィールド領域と前記フィールド
領域に隣接する複数のアクティブ領域とを有し、第一の
アクティブ領域には入力信号に基き出力信号を出力する
回路を構成する第一の電界効果トランジスタ及び第二の
電界効果トランジスタとを備え、前記第一の電界効果ト
ランジスタの配置された側の前記第一のアクティブ領域
にフィールド領域を介して隣接する第二のアクティブ領
域と、前記第二の電界効果トランジスタの配置された側
の前記第一のアクティブ領域にフィールド領域を介して
隣接する第三のアクティブ領域と、を備え、前記第一の
電界効果トランジスタと前記第二の電界効果トランジス
タのしきい値の差は、前記半導体基板上に形成されたメ
モリセルにおける一のアクティブ領域に形成された第三
電界効果トランジスタと前記第三の電界効果トランジス
タに隣接して配置される第四の電界効果トランジスタの
しきい値の差よりも小さくなるよう形成されていること
を特徴とする。
【００１９】これにより、上記第1、第2の電界効果トラ
ンジスタのチャネル部分の応力は等しくなり、応力起因
の特性アンバランスのない信頼性の高い半導体装置を得
ることができる。
ンジスタのチャネル部分の応力は等しくなり、応力起因
の特性アンバランスのない信頼性の高い半導体装置を得
ることができる。
【００２０】また、本発明は、回路レイアウトの変更の
みで効果が得られるので、製造コストに優れた、信頼性
の高い半導体装置を得ることができる。 （２）半導体基板と、前記半導体基板上に半導体絶縁層
を有するフィールド領域と前記フィールド領域に隣接す
る複数のアクティブ領域とを有し、第一のアクティブ領
域と前記第一のアクティブ領域を介して隣接する第二の
アクティブ領域と、入力信号に基き出力信号が出力され
る単位回路が複数配置される第三のアクティブ領域とを
有し、前記第三のアクティブ領域は前記単位回路を構成
する第一の電界効果トランジスタと第二の電界効果トラ
ンジスタとを備え、前記第一の電界効果トランジスタ側
の第三のアクティブ領域とフィールド領域を介して隣接
する第四のアクティブ領域と前記第二の電界効果トラン
ジスタ側の第三のアクティブ領域とフィールド領域を介
して隣接する第五のアクティブ領域と、を有し、前記第
三のアクティブと前記第四のアクティブとの距離或いは
第三のアクティブと第五のアクティブとの距離の方が前
記第一のアクティブ領域と第二のアクティブ領域との距
離より広く形成されていることを含むことを特徴とす
る。
みで効果が得られるので、製造コストに優れた、信頼性
の高い半導体装置を得ることができる。 （２）半導体基板と、前記半導体基板上に半導体絶縁層
を有するフィールド領域と前記フィールド領域に隣接す
る複数のアクティブ領域とを有し、第一のアクティブ領
域と前記第一のアクティブ領域を介して隣接する第二の
アクティブ領域と、入力信号に基き出力信号が出力され
る単位回路が複数配置される第三のアクティブ領域とを
有し、前記第三のアクティブ領域は前記単位回路を構成
する第一の電界効果トランジスタと第二の電界効果トラ
ンジスタとを備え、前記第一の電界効果トランジスタ側
の第三のアクティブ領域とフィールド領域を介して隣接
する第四のアクティブ領域と前記第二の電界効果トラン
ジスタ側の第三のアクティブ領域とフィールド領域を介
して隣接する第五のアクティブ領域と、を有し、前記第
三のアクティブと前記第四のアクティブとの距離或いは
第三のアクティブと第五のアクティブとの距離の方が前
記第一のアクティブ領域と第二のアクティブ領域との距
離より広く形成されていることを含むことを特徴とす
る。
【００２１】または、半導体主表面に埋め込まれた絶縁
層を有するフィールド領域と，各々上記フィールド領域
により囲まれた第1から第5のアクティブ領域と，該第3
のアクティブ領域に形成された，第1，第2の電界効果ト
ランジスタと，該第1，第2の電界効果トランジスタをペ
アとする電気回路とを具備して成り，上記第3のアクテ
ィブ領域は，上記第4及び第5のアクティブ領域の間に配
置され，上記第3のアクティブ領域で，上記第1のトラン
ジスタは上記第4のアクティブ領域側に配置され，上記
第2のトランジスタは上記第5のアクティブ領域側に配置
され，上記第1及び第2のアクティブ領域間の距離より
も，上記第3と第4のアクティブ領域間の距離，乃至，上
記第3と第5のアクティブ領域間の距離の方が広くして成
ることを特徴とする半導体装置が提供される。
層を有するフィールド領域と，各々上記フィールド領域
により囲まれた第1から第5のアクティブ領域と，該第3
のアクティブ領域に形成された，第1，第2の電界効果ト
ランジスタと，該第1，第2の電界効果トランジスタをペ
アとする電気回路とを具備して成り，上記第3のアクテ
ィブ領域は，上記第4及び第5のアクティブ領域の間に配
置され，上記第3のアクティブ領域で，上記第1のトラン
ジスタは上記第4のアクティブ領域側に配置され，上記
第2のトランジスタは上記第5のアクティブ領域側に配置
され，上記第1及び第2のアクティブ領域間の距離より
も，上記第3と第4のアクティブ領域間の距離，乃至，上
記第3と第5のアクティブ領域間の距離の方が広くして成
ることを特徴とする半導体装置が提供される。
【００２２】好ましくは、第1、第2のトランジスタの第
3のアクティブ上における配置は、それぞれ、第4、第5
のアクティブ側の第3のアクティブの端からの距離が、
同じであることが望ましい。
3のアクティブ上における配置は、それぞれ、第4、第5
のアクティブ側の第3のアクティブの端からの距離が、
同じであることが望ましい。
【００２３】これにより、上記第3のアクティブ領域に
発生する応力そのものを低減することができるので、上
記第3のアクティブ上の上記第1，第2の電界効果トラン
ジスタ応力起因の特性アンバランスを低減させた信頼性
の高い半導体装置を得ることができる。
発生する応力そのものを低減することができるので、上
記第3のアクティブ上の上記第1，第2の電界効果トラン
ジスタ応力起因の特性アンバランスを低減させた信頼性
の高い半導体装置を得ることができる。
【００２４】また、本発明は、回路レイアウトの変更の
みで効果が得られるので、製造コストに優れた、信頼性
の高い半導体装置を得ることができる。
みで効果が得られるので、製造コストに優れた、信頼性
の高い半導体装置を得ることができる。
【００２５】或いは、例えば、前記第一のアクティブ及
び第二のアクティブはメモリセル部或いは２ＮＡＤＯ回
路部に位置するものに適応してもよい。 （３）半導体基板と、前記半導体基板上に半導体絶縁層
を有するフィールド領域と前記フィールド領域に囲まれ
た複数のアクティブ領域とを有し、入力信号に基いて出
力信号を出力する機能を有する電気的に連絡された回路
を構成する第一の電界効果トランジスタと第二の電界効
果トランジスタと、前記第一の電界効果トランジスタは
第一のアクティブ領域に形成され、前記第二の電界効果
トランジスタは第二のアクティブ領域に形成され、前記
第一のアクティブ領域に対して前記フィールド領域を介
して第一の側から隣接する第三のアクティブ領域と、前
記第一のアクティブ領域に対して前記フィールド領域を
介して前記第一の側に対向する第二の側から隣接する第
四のアクティブ領域と、前記第二のアクティブ領域に対
して前記フィールド領域を介して前記第一の側から隣接
する第五のアクティブ領域と、前記第二のアクティブ領
域に対して前記フィールド領域を介して前記第一の側に
対向する前記第二の側から隣接する第六のアクティブ領
域と、を有し、前記第一のアクティブ領域と前記第三の
アクティブ領域との間の距離と前記第二のアクティブ領
域と前記第五のアクティブ領域との間の距離の差、或は
前記第一のアクティブ領域と第四のアクティブ領域との
距離と第二のアクティブ領域と第六のアクティブ領域と
の間の距離の差は、前記第一のアクティブ領域と前記第
三のアクティブ領域との間の距離と前記第一のアクティ
ブ領域と前記第四のアクティブ領域との間の距離の差、
或は前記第二のアクティブ領域と前記第五のアクティブ
領域との距離と前記第二のアクティブ領域と前記第六の
アクティブ領域との間の距離の差より小さく形成されて
いることを含むことを特徴とする。
び第二のアクティブはメモリセル部或いは２ＮＡＤＯ回
路部に位置するものに適応してもよい。 （３）半導体基板と、前記半導体基板上に半導体絶縁層
を有するフィールド領域と前記フィールド領域に囲まれ
た複数のアクティブ領域とを有し、入力信号に基いて出
力信号を出力する機能を有する電気的に連絡された回路
を構成する第一の電界効果トランジスタと第二の電界効
果トランジスタと、前記第一の電界効果トランジスタは
第一のアクティブ領域に形成され、前記第二の電界効果
トランジスタは第二のアクティブ領域に形成され、前記
第一のアクティブ領域に対して前記フィールド領域を介
して第一の側から隣接する第三のアクティブ領域と、前
記第一のアクティブ領域に対して前記フィールド領域を
介して前記第一の側に対向する第二の側から隣接する第
四のアクティブ領域と、前記第二のアクティブ領域に対
して前記フィールド領域を介して前記第一の側から隣接
する第五のアクティブ領域と、前記第二のアクティブ領
域に対して前記フィールド領域を介して前記第一の側に
対向する前記第二の側から隣接する第六のアクティブ領
域と、を有し、前記第一のアクティブ領域と前記第三の
アクティブ領域との間の距離と前記第二のアクティブ領
域と前記第五のアクティブ領域との間の距離の差、或は
前記第一のアクティブ領域と第四のアクティブ領域との
距離と第二のアクティブ領域と第六のアクティブ領域と
の間の距離の差は、前記第一のアクティブ領域と前記第
三のアクティブ領域との間の距離と前記第一のアクティ
ブ領域と前記第四のアクティブ領域との間の距離の差、
或は前記第二のアクティブ領域と前記第五のアクティブ
領域との距離と前記第二のアクティブ領域と前記第六の
アクティブ領域との間の距離の差より小さく形成されて
いることを含むことを特徴とする。
【００２６】前記半導体装置の製造方法としては、半導
体基板上に半導体絶縁層を有するフィールド領域と前記
フィールド領域を介して隣接する少なくとも第一から第
五のアクティブ領域とを形成する工程、前記工程は、前
記第一のアクティブ領域に対して前記フィールド領域を
介して第一の側から隣接する第三のアクティブ領域と、
前記第一のアクティブ領域に対して前記フィールド領域
を介して前記第一の側に対向する第二の側から隣接する
第四のアクティブ領域と、前記第二のアクティブ領域に
対して前記フィールド領域を介して前記第一の側から隣
接する第五のアクティブ領域と、前記第二のアクティブ
領域に対して前記フィールド領域を介して前記第一の側
に対向する前記第二の側から隣接する第六のアクティブ
領域と、形成し第一のアクティブ領域に第一の電界効果
トランジスタ及び、第二のアクティブ領域に第二の電界
効果トランジスタとを形成する工程、を含む。
体基板上に半導体絶縁層を有するフィールド領域と前記
フィールド領域を介して隣接する少なくとも第一から第
五のアクティブ領域とを形成する工程、前記工程は、前
記第一のアクティブ領域に対して前記フィールド領域を
介して第一の側から隣接する第三のアクティブ領域と、
前記第一のアクティブ領域に対して前記フィールド領域
を介して前記第一の側に対向する第二の側から隣接する
第四のアクティブ領域と、前記第二のアクティブ領域に
対して前記フィールド領域を介して前記第一の側から隣
接する第五のアクティブ領域と、前記第二のアクティブ
領域に対して前記フィールド領域を介して前記第一の側
に対向する前記第二の側から隣接する第六のアクティブ
領域と、形成し第一のアクティブ領域に第一の電界効果
トランジスタ及び、第二のアクティブ領域に第二の電界
効果トランジスタとを形成する工程、を含む。
【００２７】または、半導体主表面に埋め込まれた絶縁
層を有するフィールド領域と，各々上記フィールド領域
により囲まれた第1から第6のアクティブ領域と，該第1
と第2のアクティブ領域にそれぞれ形成された第1と第2
の電界効果トランジスタと，該第1，第2の電界効果トラ
ンジスタをペアとする電気回路とを具備して成り，上記
第1のアクティブ領域は，上記第3及び第4のアクティブ
領域の間に配置され，上記第2のアクティブ領域は，上
記第5及び第6のアクティブ領域の間に配置され，上記第
1と第3のアクティブ領域間の距離と上記第2と第5のアク
ティブ領域間の距離とがバラツキの範囲内で等しく，乃
至，上記第1と第4のアクティブ領域間の距離と上記第2
と第6のアクティブ領域間の距離とがバラツキの範囲内
で等しくして成ることを特徴とする半導体装置が提供さ
れる。
層を有するフィールド領域と，各々上記フィールド領域
により囲まれた第1から第6のアクティブ領域と，該第1
と第2のアクティブ領域にそれぞれ形成された第1と第2
の電界効果トランジスタと，該第1，第2の電界効果トラ
ンジスタをペアとする電気回路とを具備して成り，上記
第1のアクティブ領域は，上記第3及び第4のアクティブ
領域の間に配置され，上記第2のアクティブ領域は，上
記第5及び第6のアクティブ領域の間に配置され，上記第
1と第3のアクティブ領域間の距離と上記第2と第5のアク
ティブ領域間の距離とがバラツキの範囲内で等しく，乃
至，上記第1と第4のアクティブ領域間の距離と上記第2
と第6のアクティブ領域間の距離とがバラツキの範囲内
で等しくして成ることを特徴とする半導体装置が提供さ
れる。
【００２８】これにより、上記第1と第2のアクティブ領
域にそれぞれ形成された第1と第2の電界効果トランジス
タのチャネル部分の応力を同じにできるので、第1と第2
の電界効果トランジスタの特性アンバランスのない信頼
性の高い半導体装置を得ることができる。
域にそれぞれ形成された第1と第2の電界効果トランジス
タのチャネル部分の応力を同じにできるので、第1と第2
の電界効果トランジスタの特性アンバランスのない信頼
性の高い半導体装置を得ることができる。
【００２９】なお、上記（１）から（３）の半導体装置
における上記該電気回路は、例えば、センスアンプ回
路、差動増幅回路、カレントミラー回路、スイッチドキ
ャパシタ回路、定電流・定電圧回路であることが望まし
い。
における上記該電気回路は、例えば、センスアンプ回
路、差動増幅回路、カレントミラー回路、スイッチドキ
ャパシタ回路、定電流・定電圧回路であることが望まし
い。
【００３０】また、例えば、前記第一の電界効果トラン
ジスタに対して、前記第一の電界効果トランジスタと前
記第三のアクティブ領域或いは第四のアクティブ領域を
結ぶ方向と交わる方向に前記第二の電界効果トランジス
タが形成されることができる。 （４）半導体基板と、前記半導体基板上に半導体絶縁層
を有するフィールド領域と前記フィールド領域に囲まれ
た複数のアクティブ領域とを有し、第一の機能を有する
電気的に連絡された回路を構成する第一の電界効果トラ
ンジスタと第二の電界効果トランジスタと、前記第一の
電界効果トランジスタは第一のアクティブ領域に形成さ
れ、前記第二の電界効果トランジスタは第二のアクティ
ブ領域に形成され、前記第一のアクティブ領域に対して
前記フィールド領域を介して第一の側から隣接する第三
のアクティブ領域と、前記第一のアクティブ領域に対し
て前記フィールド領域を介して前記第一の側に対向する
第二の側から隣接する第四のアクティブ領域と、前記第
二のアクティブ領域に対して前記フィールド領域を介し
て前記第一の側から隣接する第五のアクティブ領域と、
前記第二のアクティブ領域に対して前記フィールド領域
を介して前記第一の側に対向する前記第二の側から隣接
する第六のアクティブ領域と、第七のアクティブ領域と
前記第七のアクティブ領域に前記フィールド領域を介し
て隣接する第八のアクティブ領域と、を有し、前記第一
のアクティブ領域と前記第三のアクティブ領域との間の
距離と前記第一のアクティブ領域と第四のアクティブ領
域との間の距離との差、或は前記第二のアクティブ領域
と前記第五のアクティブ領域との間の距離と前記第二の
アクティブ領域と前記第六のアクティブ領域との間の距
離の差は、前記第一のアクティブ領域と前記第三のアク
ティブ領域との間の距離と前記第七のアクティブ領域と
前記第八のアクティブ領域との間の距離の差より小さく
形成されていることを含むことを特徴とする。
ジスタに対して、前記第一の電界効果トランジスタと前
記第三のアクティブ領域或いは第四のアクティブ領域を
結ぶ方向と交わる方向に前記第二の電界効果トランジス
タが形成されることができる。 （４）半導体基板と、前記半導体基板上に半導体絶縁層
を有するフィールド領域と前記フィールド領域に囲まれ
た複数のアクティブ領域とを有し、第一の機能を有する
電気的に連絡された回路を構成する第一の電界効果トラ
ンジスタと第二の電界効果トランジスタと、前記第一の
電界効果トランジスタは第一のアクティブ領域に形成さ
れ、前記第二の電界効果トランジスタは第二のアクティ
ブ領域に形成され、前記第一のアクティブ領域に対して
前記フィールド領域を介して第一の側から隣接する第三
のアクティブ領域と、前記第一のアクティブ領域に対し
て前記フィールド領域を介して前記第一の側に対向する
第二の側から隣接する第四のアクティブ領域と、前記第
二のアクティブ領域に対して前記フィールド領域を介し
て前記第一の側から隣接する第五のアクティブ領域と、
前記第二のアクティブ領域に対して前記フィールド領域
を介して前記第一の側に対向する前記第二の側から隣接
する第六のアクティブ領域と、第七のアクティブ領域と
前記第七のアクティブ領域に前記フィールド領域を介し
て隣接する第八のアクティブ領域と、を有し、前記第一
のアクティブ領域と前記第三のアクティブ領域との間の
距離と前記第一のアクティブ領域と第四のアクティブ領
域との間の距離との差、或は前記第二のアクティブ領域
と前記第五のアクティブ領域との間の距離と前記第二の
アクティブ領域と前記第六のアクティブ領域との間の距
離の差は、前記第一のアクティブ領域と前記第三のアク
ティブ領域との間の距離と前記第七のアクティブ領域と
前記第八のアクティブ領域との間の距離の差より小さく
形成されていることを含むことを特徴とする。
【００３１】前記半導体装置の製造方法は、半導体基板
上に半導体絶縁層を有するフィールド領域と前記フィー
ルド領域を介して隣接する少なくとも第一から第五のア
クティブ領域とを形成する工程、前記工程は、前記第一
のアクティブ領域に対して前記フィールド領域を介して
第一の側から隣接する第三のアクティブ領域と、前記第
一のアクティブ領域に対して前記フィールド領域を介し
て前記第一の側に対向する第二の側から隣接する第四の
アクティブ領域と、前記第二のアクティブ領域に対して
前記フィールド領域を介して前記第一の側から隣接する
第五のアクティブ領域と、前記第二のアクティブ領域に
対して前記フィールド領域を介して前記第一の側に対向
する前記第二の側から隣接する第六のアクティブ領域
と、第七のアクティブ領域と前記第七のアクティブ領域
に前記フィールド領域を介して隣接する第八のアクティ
ブ領域と、を形成し、第一のアクティブ領域に第一の電
界効果トランジスタ及び、第二のアクティブ領域に第二
の電界効果トランジスタとを形成する工程、前記第一の
電界効果トランジスタ及び前記第二の電界効果トランジ
スタを含み入力信号に基き出力信号を出力する回路を形
成する工程、を有する。 （５）半導体基板と、前記半導体基板上にメモリセル部
と前記メモリセル部とビット線を経由して電気的に連絡
してなるセンスアンプ部を備え、前記メモリセル部およ
び前記センスアンプ部には、半導体絶縁層を有するフィ
ールド領域と前記フィールド領域に囲まれた複数のアク
ティブ領域とを有し、前記アクティブ領域には複数の電
解効果型トランジスタが配置され、前記第一のアクティ
ブ領域の端部と前記アクティブ領域に形成され前記端部
から最も近い電解効果型トランジスタとの間の距離は、
前記第一のアクティブ領域に形成される第一の電解効果
型トランジスタと、前記第一のアクティブ領域に形成さ
れ前記第一の電解効果型トランジスタに最も隣接する第
二の電解効果型トランジスタとの間の距離の３倍以上あ
るように形成されていることを特徴とする。
上に半導体絶縁層を有するフィールド領域と前記フィー
ルド領域を介して隣接する少なくとも第一から第五のア
クティブ領域とを形成する工程、前記工程は、前記第一
のアクティブ領域に対して前記フィールド領域を介して
第一の側から隣接する第三のアクティブ領域と、前記第
一のアクティブ領域に対して前記フィールド領域を介し
て前記第一の側に対向する第二の側から隣接する第四の
アクティブ領域と、前記第二のアクティブ領域に対して
前記フィールド領域を介して前記第一の側から隣接する
第五のアクティブ領域と、前記第二のアクティブ領域に
対して前記フィールド領域を介して前記第一の側に対向
する前記第二の側から隣接する第六のアクティブ領域
と、第七のアクティブ領域と前記第七のアクティブ領域
に前記フィールド領域を介して隣接する第八のアクティ
ブ領域と、を形成し、第一のアクティブ領域に第一の電
界効果トランジスタ及び、第二のアクティブ領域に第二
の電界効果トランジスタとを形成する工程、前記第一の
電界効果トランジスタ及び前記第二の電界効果トランジ
スタを含み入力信号に基き出力信号を出力する回路を形
成する工程、を有する。 （５）半導体基板と、前記半導体基板上にメモリセル部
と前記メモリセル部とビット線を経由して電気的に連絡
してなるセンスアンプ部を備え、前記メモリセル部およ
び前記センスアンプ部には、半導体絶縁層を有するフィ
ールド領域と前記フィールド領域に囲まれた複数のアク
ティブ領域とを有し、前記アクティブ領域には複数の電
解効果型トランジスタが配置され、前記第一のアクティ
ブ領域の端部と前記アクティブ領域に形成され前記端部
から最も近い電解効果型トランジスタとの間の距離は、
前記第一のアクティブ領域に形成される第一の電解効果
型トランジスタと、前記第一のアクティブ領域に形成さ
れ前記第一の電解効果型トランジスタに最も隣接する第
二の電解効果型トランジスタとの間の距離の３倍以上あ
るように形成されていることを特徴とする。
【００３２】または、半導体主平面に形成されたアレイ
状に配置されたメモリセルと，該メモリセルとビット線
を介して接続されたセンスアンプ回路と，前記センスア
ンプ回路を構成する電界効果トランジスタが，前記半導
体主表面に埋め込まれた絶縁層を有するフィールド領域
に囲まれたアクティブ上に，前記ビット線に従って一列
に繰り返し形成された半導体装置において，前記アクテ
ィブに形成されたトランジスタ列の最端部のゲート電極
と，列の並び方向の該ゲート電極側のアクティブの端部
との間の距離が，前記トランジスタの繰り返しの周期の
３倍以上あることを特徴とする半導体装置が提供され
る。
状に配置されたメモリセルと，該メモリセルとビット線
を介して接続されたセンスアンプ回路と，前記センスア
ンプ回路を構成する電界効果トランジスタが，前記半導
体主表面に埋め込まれた絶縁層を有するフィールド領域
に囲まれたアクティブ上に，前記ビット線に従って一列
に繰り返し形成された半導体装置において，前記アクテ
ィブに形成されたトランジスタ列の最端部のゲート電極
と，列の並び方向の該ゲート電極側のアクティブの端部
との間の距離が，前記トランジスタの繰り返しの周期の
３倍以上あることを特徴とする半導体装置が提供され
る。
【００３３】または、前記のアクティブ領域の端部とは
例えば、前記アクティブ領域の短辺に相当する領域を示
すものであるとすることができる。
例えば、前記アクティブ領域の短辺に相当する領域を示
すものであるとすることができる。
【００３４】前記第一のアクティブ領域に形成される第
一の電解効果型トランジスタと、前記第一のアクティブ
領域に形成され前記第一の電解効果型トランジスタに最
も隣接する第二の電解効果型トランジスタとの間とは例
えば前記ゲート電極の間の距離に基づいて定めることが
できる。或いは、ソースドレインの領域の端部とを比較
することもできる。
一の電解効果型トランジスタと、前記第一のアクティブ
領域に形成され前記第一の電解効果型トランジスタに最
も隣接する第二の電解効果型トランジスタとの間とは例
えば前記ゲート電極の間の距離に基づいて定めることが
できる。或いは、ソースドレインの領域の端部とを比較
することもできる。
【００３５】または、前記第一のアクティブ領域の端部
と前記端部から最も近い電解効果型トランジスタとの間
の距離は、前記第一のアクティブ領域に位置する第一の
ビット線と前記第一のビット線に対して同方向に並んで
配置されるビット線のうち最も前記第一のビット線に近
い第二のビット線との間の距離よりも３倍以上大きく形
成されている。
と前記端部から最も近い電解効果型トランジスタとの間
の距離は、前記第一のアクティブ領域に位置する第一の
ビット線と前記第一のビット線に対して同方向に並んで
配置されるビット線のうち最も前記第一のビット線に近
い第二のビット線との間の距離よりも３倍以上大きく形
成されている。
【００３６】または、前記メモリセル部を構成する第一
の単位セルと前記単位セルに隣接する第二の単位セルと
の間の距離よりも３倍以上大きく形成されている。
の単位セルと前記単位セルに隣接する第二の単位セルと
の間の距離よりも３倍以上大きく形成されている。
【００３７】その他に、具体的形態として、例えば、半
導体基板と、前記半導体基板上に半導体絶縁層を有する
フィールド領域と前記フィールド領域に囲まれた複数の
アクティブ領域とを有し、第一のアクティブ領域に第一
のｎ型電解効果トランジスタ及び第二のn型電解効果ト
ランジスタが形成され、第二のアクティブ領域に第一の
ｐ型電界効果トランジスタ及び第二のｐ型電界効果トラ
ンジスタが形成され、前記第一及び第二のｎ型電界効果
トランジスタ及び第一及び第二のｐ型電界効果トランジ
スタを含む回路を有し、前記回路は少なくとも、２つの
信号が、前記第一のｎ型電界効果トランジスタ及び前記
第一のｐ型電界効果トランジスタに入力される入力部
と、前記入力された信号に基き出力信号を出力する出力
部を備え、前記第一のアクティブ領域と前記第一のアク
ティブ領域における前記第一のｎ型電解効果型トランジ
スタ側にフィールド領域を介して形成される第三のアク
ティブ領域との間の距離と、前記第一のアクティブ領域
と前記第一のアクティブ領域における前記第二のｎ型電
界効果トランジスタ側にフィールド領域を介して形成さ
れる第四のアクティブ領域との間の距離と、の差、或い
は、前記第二のアクティブ領域と前記第二のアクティブ
領域における前記第一のｐ型電解効果型トランジスタ側
にフィールド領域を介して形成される第第五のアクティ
ブ領域との間の距離と、前記第二のアクティブ領域と前
記第二のアクティブ領域における前記第二のｐ型電界効
果トランジスタ側にフィールド領域を介して形成される
第六のアクティブ領域との間の距離と、の差は、前記第
一のアクティブ領域と前記第一のアクティブ領域におけ
る前記第一のｎ型電解効果型トランジスタ側にフィール
ド領域を介して形成される第三のアクティブ領域との間
の距離と、前記第二のアクティブ領域と前記第二のアク
ティブ領域における前記第一のｐ型電解効果型トランジ
スタ側にフィールド領域を介して形成される前記第五の
アクティブ領域との間の距離と、の差より小さくなるよ
う形成されていることを特徴とする。
導体基板と、前記半導体基板上に半導体絶縁層を有する
フィールド領域と前記フィールド領域に囲まれた複数の
アクティブ領域とを有し、第一のアクティブ領域に第一
のｎ型電解効果トランジスタ及び第二のn型電解効果ト
ランジスタが形成され、第二のアクティブ領域に第一の
ｐ型電界効果トランジスタ及び第二のｐ型電界効果トラ
ンジスタが形成され、前記第一及び第二のｎ型電界効果
トランジスタ及び第一及び第二のｐ型電界効果トランジ
スタを含む回路を有し、前記回路は少なくとも、２つの
信号が、前記第一のｎ型電界効果トランジスタ及び前記
第一のｐ型電界効果トランジスタに入力される入力部
と、前記入力された信号に基き出力信号を出力する出力
部を備え、前記第一のアクティブ領域と前記第一のアク
ティブ領域における前記第一のｎ型電解効果型トランジ
スタ側にフィールド領域を介して形成される第三のアク
ティブ領域との間の距離と、前記第一のアクティブ領域
と前記第一のアクティブ領域における前記第二のｎ型電
界効果トランジスタ側にフィールド領域を介して形成さ
れる第四のアクティブ領域との間の距離と、の差、或い
は、前記第二のアクティブ領域と前記第二のアクティブ
領域における前記第一のｐ型電解効果型トランジスタ側
にフィールド領域を介して形成される第第五のアクティ
ブ領域との間の距離と、前記第二のアクティブ領域と前
記第二のアクティブ領域における前記第二のｐ型電界効
果トランジスタ側にフィールド領域を介して形成される
第六のアクティブ領域との間の距離と、の差は、前記第
一のアクティブ領域と前記第一のアクティブ領域におけ
る前記第一のｎ型電解効果型トランジスタ側にフィール
ド領域を介して形成される第三のアクティブ領域との間
の距離と、前記第二のアクティブ領域と前記第二のアク
ティブ領域における前記第一のｐ型電解効果型トランジ
スタ側にフィールド領域を介して形成される前記第五の
アクティブ領域との間の距離と、の差より小さくなるよ
う形成されていることを特徴とする。
【００３８】前記半導体装置には、前記ｎ型及びｐ型電
界効果トランジスタは、一つの単位回路を形成し、前記
単位回路が複数配置されている。
界効果トランジスタは、一つの単位回路を形成し、前記
単位回路が複数配置されている。
【００３９】なお、上記（１）から（５）の半導体装置
は、ゲート電極の最小加工寸法が0.25μm以下の半導体
装置に適用されるのが望ましい。
は、ゲート電極の最小加工寸法が0.25μm以下の半導体
装置に適用されるのが望ましい。
【００４０】また、上記に記載のバラツキの範囲内と
は、通常の加工バラツキの範囲内、好ましくは0.05μm
以下、で同じとなれば良いということである。より好ま
しくは、本実施例の半導体装置が形成されている半導体
基板において、他の回路、例えば、メモリセルや2NAND
回路におけるゲート電極のゲート長Lgの加工バラツキの
範囲内であることが望ましく、0.05μm以下、さらに好
ましくは0.03μm以下であることが望ましい。
は、通常の加工バラツキの範囲内、好ましくは0.05μm
以下、で同じとなれば良いということである。より好ま
しくは、本実施例の半導体装置が形成されている半導体
基板において、他の回路、例えば、メモリセルや2NAND
回路におけるゲート電極のゲート長Lgの加工バラツキの
範囲内であることが望ましく、0.05μm以下、さらに好
ましくは0.03μm以下であることが望ましい。
【００４１】また、例えば、前述の半導体装置は以下の
形態をとるようにすることが考えられる。
形態をとるようにすることが考えられる。
【００４２】前記第一の電解効果型トランジスタと前記
第二の電解効果型トランジスタとは、ｐ型或はｎ型のう
ち何れか一方の型の２つの電解効果型トランジスタであ
って、前記メモリセル部からの２つの信号のうち一方が
第一の電解効果型トランジスタに連絡する経路と他方が
第二の電解効果型トランジスタに連絡する経路とを有す
るものである。
第二の電解効果型トランジスタとは、ｐ型或はｎ型のう
ち何れか一方の型の２つの電解効果型トランジスタであ
って、前記メモリセル部からの２つの信号のうち一方が
第一の電解効果型トランジスタに連絡する経路と他方が
第二の電解効果型トランジスタに連絡する経路とを有す
るものである。
【００４３】前記第一の電解効果型トランジスタと前記
第二の電解効果型トランジスタは、メモリセルからの第
一の信号を第一の電解効果型トランジスタに導入され、
メモリセルからの第二の信号を第二の電解効果型トラン
ジスタに導入され、前記トランジスタに導入された信号
の差に基づいて出力を出す回路を構成するものであって
よい。
第二の電解効果型トランジスタは、メモリセルからの第
一の信号を第一の電解効果型トランジスタに導入され、
メモリセルからの第二の信号を第二の電解効果型トラン
ジスタに導入され、前記トランジスタに導入された信号
の差に基づいて出力を出す回路を構成するものであって
よい。
【００４４】または、前記第一の電界効果トランジスタ
と第二の電界効果トランジスタはメモリセル部を構成す
る第一の領域に形成されるセル群からビット線を介して
連絡されるセンスアンプ回路を構成する複数の単位回路
の一つであることができる。
と第二の電界効果トランジスタはメモリセル部を構成す
る第一の領域に形成されるセル群からビット線を介して
連絡されるセンスアンプ回路を構成する複数の単位回路
の一つであることができる。
【００４５】または、前記第一の電界効果トランジスタ
と第二の電界効果トランジスタは、例えば、複数の信号
が入力され、当該入力信号を所定値と比較し、それに基
いて出力を行う機構を有する回路を構成する。或いは更
に、前記回路はいわゆる単位回路を構成し、同様の単位
回路が複数形成されている。前記回路は例えば、センス
アンプ回路部である。
と第二の電界効果トランジスタは、例えば、複数の信号
が入力され、当該入力信号を所定値と比較し、それに基
いて出力を行う機構を有する回路を構成する。或いは更
に、前記回路はいわゆる単位回路を構成し、同様の単位
回路が複数形成されている。前記回路は例えば、センス
アンプ回路部である。
【００４６】または、前記単位回路は、メモリセルの第
一の領域に形成されるセル群にビット線を介して連絡さ
れるセンスアンプ回路部を構成する複数のセンスアンプ
回路における第一のセンスアンプ回路とすることができ
る。例えば、メモリセルの第一の領域からの第一の信号
が供給される第一の電界効果トランジスタと、前記メモ
リセルの第一の領域に対応する領域から前記第一に対応
する第二の信号が供給される第二の電界効果トランジス
タと、を備え、前記第一と前記第二の電界効果トランジ
スタに入力される信号の差に基いて当該単位回路から出
力信号が出されるものであることができる。例えば、出
力信号は前記差に基く増幅信号であることができる。ま
た、前記信号の差はしきい値に基いて差を判断するよう
にすることができる。
一の領域に形成されるセル群にビット線を介して連絡さ
れるセンスアンプ回路部を構成する複数のセンスアンプ
回路における第一のセンスアンプ回路とすることができ
る。例えば、メモリセルの第一の領域からの第一の信号
が供給される第一の電界効果トランジスタと、前記メモ
リセルの第一の領域に対応する領域から前記第一に対応
する第二の信号が供給される第二の電界効果トランジス
タと、を備え、前記第一と前記第二の電界効果トランジ
スタに入力される信号の差に基いて当該単位回路から出
力信号が出されるものであることができる。例えば、出
力信号は前記差に基く増幅信号であることができる。ま
た、前記信号の差はしきい値に基いて差を判断するよう
にすることができる。
【００４７】本発明の発明者は、浅溝素子分離はシリコ
ン基板に浅溝を形成し、酸化シリコンにより、溝内部を
埋めることにより形成される。浅溝素子分離は、Si基板
に浅溝を形成した後の酸化工程において、浅溝素子分離
に隣接するアクティブ領域に応力を発生させる、応力発
生源として知られている。本願発明者らは、1μm以下に
浅溝素子分離の溝幅が狭くなると、隣接するアクティブ
に発生する応力が急激に大きくなることを応力解析によ
り明らかにした。
ン基板に浅溝を形成し、酸化シリコンにより、溝内部を
埋めることにより形成される。浅溝素子分離は、Si基板
に浅溝を形成した後の酸化工程において、浅溝素子分離
に隣接するアクティブ領域に応力を発生させる、応力発
生源として知られている。本願発明者らは、1μm以下に
浅溝素子分離の溝幅が狭くなると、隣接するアクティブ
に発生する応力が急激に大きくなることを応力解析によ
り明らかにした。
【００４８】図3は、アクティブ部分の応力の浅溝素子
分離（STI）の溝幅依存性を有限要素法により解析した
結果である。浅溝素子分離の溝幅が十分広い場合（1μm
以上）では、アクティブの応力はほぼ一定値、約400MPa
の圧縮応力であるが、溝幅が1μmより小さくなると、急
激に応力は大きくなり、0.25μmでは約700MPaの圧縮応
力が発生することを明らかにした。
分離（STI）の溝幅依存性を有限要素法により解析した
結果である。浅溝素子分離の溝幅が十分広い場合（1μm
以上）では、アクティブの応力はほぼ一定値、約400MPa
の圧縮応力であるが、溝幅が1μmより小さくなると、急
激に応力は大きくなり、0.25μmでは約700MPaの圧縮応
力が発生することを明らかにした。
【００４９】一方、図4は電界効果トランジスタの特性
の一つであるしきい値電圧の応力依存性を、トランジス
タに対する外力負荷実験により測定した実験結果であ
る。外力の負荷方向は、トランジスタのチャネル部分を
ドレイン電流が主として流れる方向に対して、平行方向
（チャネル／／応力）と直角方向（チャネルＬ応力）で
ある。実験の結果、nチャネル型電界効果トランジスタ
および、pチャネル型電界効果トランジスタともに、応
力によりしきい値電圧の変動が生じることを明らかにし
た。
の一つであるしきい値電圧の応力依存性を、トランジス
タに対する外力負荷実験により測定した実験結果であ
る。外力の負荷方向は、トランジスタのチャネル部分を
ドレイン電流が主として流れる方向に対して、平行方向
（チャネル／／応力）と直角方向（チャネルＬ応力）で
ある。実験の結果、nチャネル型電界効果トランジスタ
および、pチャネル型電界効果トランジスタともに、応
力によりしきい値電圧の変動が生じることを明らかにし
た。
【００５０】従来の回路レイアウトでは、浅溝素子分離
の溝幅の最小加工寸法が大きく、同等な特性が必要な電
界効果トランジスタに隣接する浅溝素子分離の溝幅が各
々、違っていても、アクティブ部分の応力に対する浅溝
素子分離の溝幅の感受性は小さく、アクティブ部分に生
じる応力はほぼ等しかった。その結果、これらの電界効
果トランジスタで、特性差が生じるということはなかっ
た。
の溝幅の最小加工寸法が大きく、同等な特性が必要な電
界効果トランジスタに隣接する浅溝素子分離の溝幅が各
々、違っていても、アクティブ部分の応力に対する浅溝
素子分離の溝幅の感受性は小さく、アクティブ部分に生
じる応力はほぼ等しかった。その結果、これらの電界効
果トランジスタで、特性差が生じるということはなかっ
た。
【００５１】ところが、近年では、浅溝素子分離の溝幅
が最も狭いところで0.2μm程度にまでなっており、回路
においては、浅溝素子分離の溝幅はすべてにおいて等し
くレイアウトされていないため、本願発明者らの図3の
解析結果より、この加工寸法近傍では、わずかな浅溝素
子分離の溝幅の違いが、アクティブ部分の応力に大きな
違いをもたらすことを明らかにした。
が最も狭いところで0.2μm程度にまでなっており、回路
においては、浅溝素子分離の溝幅はすべてにおいて等し
くレイアウトされていないため、本願発明者らの図3の
解析結果より、この加工寸法近傍では、わずかな浅溝素
子分離の溝幅の違いが、アクティブ部分の応力に大きな
違いをもたらすことを明らかにした。
【００５２】したがって、隣接する浅溝素子分離の溝幅
が異なっていても、同等な特性が得られていた、従来の
電界効果トランジスタの回路レイアウトを、単純に縮小
していくと、アクティブ部分の応力差が大きくなり、し
きい値電圧の応力変動量が異なるために、特性差が生じ
る可能性があることを明らかにした。
が異なっていても、同等な特性が得られていた、従来の
電界効果トランジスタの回路レイアウトを、単純に縮小
していくと、アクティブ部分の応力差が大きくなり、し
きい値電圧の応力変動量が異なるために、特性差が生じ
る可能性があることを明らかにした。
【００５３】本発明の半導体装置は、センスアンプ回路
のように、使用するトランジスタの特性が同じであるこ
とが望ましい電気回路は、他にも、例えば、差動増幅回
路、カレントミラー回路、スイッチドキャパシタ回路、
定電流・定電圧回路等がある。
のように、使用するトランジスタの特性が同じであるこ
とが望ましい電気回路は、他にも、例えば、差動増幅回
路、カレントミラー回路、スイッチドキャパシタ回路、
定電流・定電圧回路等がある。
【００５４】一例としては、本発明の半導体装置は、ｎ
型或いはｐ型の何れかの型の電界効果型トランジスタを
複数備えた回路であって、回路外からの信号が複数の前
記電界効果型トランジスタに入力され、入力信号に基い
て出力信号を出力するものであることができる。また、
外部からの信号が入力された電界効果型トランジスタは
同じ処理を行うものであることができる。
型或いはｐ型の何れかの型の電界効果型トランジスタを
複数備えた回路であって、回路外からの信号が複数の前
記電界効果型トランジスタに入力され、入力信号に基い
て出力信号を出力するものであることができる。また、
外部からの信号が入力された電界効果型トランジスタは
同じ処理を行うものであることができる。
【００５５】具体例としては、入力された２つ以上の信
号を比較して、出力信号を出力する回路を有することが
できる。一例としては、センスアンプ回路や差動増幅回
路である。メモリセル部から導かれる少なくとも２つの
信号が導入され、ビット線により前記メモリセル部と連
絡している少なくとも２つのｎ型或いはｐ型の電界効果
型トランジスタを有するセンスアンプ回路であることが
できる。また、入力信号の電流或いは電圧の変動よりも
変動の少ない電流或いは電圧の出力を出力する回路を有
することができる。例えば、定電流回路や定電圧回路で
ある。また、前記回路はカレントミラー回路を有するも
のであることが好ましい。
号を比較して、出力信号を出力する回路を有することが
できる。一例としては、センスアンプ回路や差動増幅回
路である。メモリセル部から導かれる少なくとも２つの
信号が導入され、ビット線により前記メモリセル部と連
絡している少なくとも２つのｎ型或いはｐ型の電界効果
型トランジスタを有するセンスアンプ回路であることが
できる。また、入力信号の電流或いは電圧の変動よりも
変動の少ない電流或いは電圧の出力を出力する回路を有
することができる。例えば、定電流回路や定電圧回路で
ある。また、前記回路はカレントミラー回路を有するも
のであることが好ましい。
【００５６】本発明により、半導体特性を効果的に十分
発揮できる高性能の半導体装置を提供することができ
る。例えば、シリコン基板主平面上に形成された電界効
果トランジスタを有する半導体装置において、しきい値
電圧特性に優れた半導体装置を提供するができる。また
は、同等なトランジスタ特性であることが望ましい電界
効果トランジスタを使用する電気回路において、特性に
アンバランスのない信頼性に優れた半導体装置を提供す
ることができる。または、製造コストに優れた半導体装
置を提供することができる。
発揮できる高性能の半導体装置を提供することができ
る。例えば、シリコン基板主平面上に形成された電界効
果トランジスタを有する半導体装置において、しきい値
電圧特性に優れた半導体装置を提供するができる。また
は、同等なトランジスタ特性であることが望ましい電界
効果トランジスタを使用する電気回路において、特性に
アンバランスのない信頼性に優れた半導体装置を提供す
ることができる。または、製造コストに優れた半導体装
置を提供することができる。
【００５７】また、同等な特性が要求される複数の電界
効果トランジスタにおいて、該電界効果トランジスタに
隣接する浅溝素子分離の溝幅を、同じにすることのよ
り、隣接する浅溝素子分離によるアクティブに生じる応
力が、該トランジスタどうしでほぼ同じになり、同じ特
性のトランジスタが得られる。複数の電界効果トランジ
スタで同等な特性が得られる。
効果トランジスタにおいて、該電界効果トランジスタに
隣接する浅溝素子分離の溝幅を、同じにすることのよ
り、隣接する浅溝素子分離によるアクティブに生じる応
力が、該トランジスタどうしでほぼ同じになり、同じ特
性のトランジスタが得られる。複数の電界効果トランジ
スタで同等な特性が得られる。
【００５８】
【発明の実施の形態】以下、本発明の第１実施例を図1
から図9、および図20から図24を用いて示す。図1は本実
施例の半導体装置の平面レイアウトを表す模式図、図2
は本実施例の半導体装置の断面構造（図1のAからFまで
の断面）を表す模式図、図3はアクティブ部分の応力の
浅溝素子分離の溝幅依存性の応力解析結果、図4は電界
効果トランジスタのしきい値電圧の応力依存性の測定結
果、図5は電界効果トランジスタのドレイン電流の応力
依存性の測定結果、図6は本実施例の半導体装置を表す
電気回路図、図7は参考例の半導体装置の平面レイアウ
トを示す模式図、図8と図9は参考例の半導体装置の断面
構造を表す模式図、図20〜図24は本実施例の半導体装置
の加工バラツキの説明図（図20は電気回路図、図21は平
面レイアウトの模式図、図23〜図24は図21におけるA〜D
断面構造の模式図）である。
から図9、および図20から図24を用いて示す。図1は本実
施例の半導体装置の平面レイアウトを表す模式図、図2
は本実施例の半導体装置の断面構造（図1のAからFまで
の断面）を表す模式図、図3はアクティブ部分の応力の
浅溝素子分離の溝幅依存性の応力解析結果、図4は電界
効果トランジスタのしきい値電圧の応力依存性の測定結
果、図5は電界効果トランジスタのドレイン電流の応力
依存性の測定結果、図6は本実施例の半導体装置を表す
電気回路図、図7は参考例の半導体装置の平面レイアウ
トを示す模式図、図8と図9は参考例の半導体装置の断面
構造を表す模式図、図20〜図24は本実施例の半導体装置
の加工バラツキの説明図（図20は電気回路図、図21は平
面レイアウトの模式図、図23〜図24は図21におけるA〜D
断面構造の模式図）である。
【００５９】本実施例の半導体装置の平面レイアウトを
図1に示す。図1は、図6に示すセンスアンプ回路の一部
分であり、素子を構成する代表的な部分の配置を示した
ものである。図6の電界効果トランジスタN1、N2、P1、P
2の組み合わせが、それぞれ、図1に示す平面レイアウト
におけるゲート電極G1、G2、G3、G4により構成される電
界効果トランジスタの組み合わせに対応する。
図1に示す。図1は、図6に示すセンスアンプ回路の一部
分であり、素子を構成する代表的な部分の配置を示した
ものである。図6の電界効果トランジスタN1、N2、P1、P
2の組み合わせが、それぞれ、図1に示す平面レイアウト
におけるゲート電極G1、G2、G3、G4により構成される電
界効果トランジスタの組み合わせに対応する。
【００６０】本実施例の半導体装置は、トランジスタ特
性が同じであることが望ましい2つのnチャネル型電界効
果トランジスタN1、N2が、シリコン基板主平面上に埋め
込まれた浅溝素子分離（STI）により形成されたフィー
ルド領域により囲まれたアクティブACT1上に、電界効果
トランジスタN1（ゲート電極G1）はアクティブACT3側、
電界効果トランジスタN2（ゲート電極G2）はアクティブ
ACT2側に形成される。
性が同じであることが望ましい2つのnチャネル型電界効
果トランジスタN1、N2が、シリコン基板主平面上に埋め
込まれた浅溝素子分離（STI）により形成されたフィー
ルド領域により囲まれたアクティブACT1上に、電界効果
トランジスタN1（ゲート電極G1）はアクティブACT3側、
電界効果トランジスタN2（ゲート電極G2）はアクティブ
ACT2側に形成される。
【００６１】同様に、トランジスタ特性が同じであるこ
とが望ましい2つのpチャネル型電界効果トランジスタP
1、P2についても、アクティブACT2上に、電界効果トラ
ンジスタP1（ゲート電極G3）はアクティブACT1側、電界
効果トランジスタP2（ゲート電極G4）はアクティブACT4
側に形成される。
とが望ましい2つのpチャネル型電界効果トランジスタP
1、P2についても、アクティブACT2上に、電界効果トラ
ンジスタP1（ゲート電極G3）はアクティブACT1側、電界
効果トランジスタP2（ゲート電極G4）はアクティブACT4
側に形成される。
【００６２】センスアンプ回路は、多数のメモリセルが
アレイ上に形成されたメモリマットからの、メモリセル
に接続されたビット線信号を増幅させる回路であり、メ
モリマットに沿って形成される。つまり、ゲート電極G1
（電界効果トランジスタN1）からG4（電界効果トランジ
スタP2）の組み合わせは、メモリマットに沿って形成さ
れた、アクティブACT1、ACT2上に、中心付近Mから端部
付近Eまで、繰り返し配置される。そして、これらの電
界効果トランジスタは、コンタクトプラグCONTを介し
て、上層の配線MLに接続される。
アレイ上に形成されたメモリマットからの、メモリセル
に接続されたビット線信号を増幅させる回路であり、メ
モリマットに沿って形成される。つまり、ゲート電極G1
（電界効果トランジスタN1）からG4（電界効果トランジ
スタP2）の組み合わせは、メモリマットに沿って形成さ
れた、アクティブACT1、ACT2上に、中心付近Mから端部
付近Eまで、繰り返し配置される。そして、これらの電
界効果トランジスタは、コンタクトプラグCONTを介し
て、上層の配線MLに接続される。
【００６３】図2に本実施例の半導体装置の断面構造
（図1のAからGの断面）を表す模式図を示す。nチャネル
型電界効果トランジスタ10は、Si基板1のp型ウェル11に
形成されたn型ソース・ドレイン12、13と、ゲート絶縁
膜14、ゲート電極15（G1、G2）と、ゲート電極15の上
面、およびソース・ドレイン12、13の上面に形成される
シリサイド17、18により構成される。また、pチャネル
型電界効果トランジスタは、Si基板1のn型ウェル31（N-
WELL）に形成されたp型ソース・ドレイン32、33と、ゲ
ート絶縁膜34、ゲート電極35（G3、G4）と、ゲート電極
35の上面、およびソース・ドレイン32、33の上面に形成
されたシリサイド37、38により構成される。これらのト
ランジスタは、シリコン酸化膜（SiO2）や、窒化珪素
（SiN）のように基板より抵抗の大きい材料を有する浅
溝素子分離2によって、他の素子との絶縁がなされる。
この絶縁される領域である前記浅溝素子分離2はフィー
ルド領域ともいうことができる。
（図1のAからGの断面）を表す模式図を示す。nチャネル
型電界効果トランジスタ10は、Si基板1のp型ウェル11に
形成されたn型ソース・ドレイン12、13と、ゲート絶縁
膜14、ゲート電極15（G1、G2）と、ゲート電極15の上
面、およびソース・ドレイン12、13の上面に形成される
シリサイド17、18により構成される。また、pチャネル
型電界効果トランジスタは、Si基板1のn型ウェル31（N-
WELL）に形成されたp型ソース・ドレイン32、33と、ゲ
ート絶縁膜34、ゲート電極35（G3、G4）と、ゲート電極
35の上面、およびソース・ドレイン32、33の上面に形成
されたシリサイド37、38により構成される。これらのト
ランジスタは、シリコン酸化膜（SiO2）や、窒化珪素
（SiN）のように基板より抵抗の大きい材料を有する浅
溝素子分離2によって、他の素子との絶縁がなされる。
この絶縁される領域である前記浅溝素子分離2はフィー
ルド領域ともいうことができる。
【００６４】ゲート絶縁膜14、34は、基板よりも抵抗の
大きい膜からなり、例えばシリコン酸化膜（SiO2）、窒
化珪素膜（SiN）、酸化チタン（TiO2）、酸化ジルコニ
ウム（ZrO2）、酸化ハフニウム（HfO2）、五酸化タンタ
ル（Ta2O5）などの誘電体膜、あるいはこれらの積層構
造からなる。また、ゲート電極15、35は、例えば、多結
晶シリコン膜、あるいはタングステン（W）、白金（P
t）、ルテニウム（Ru）等の金属膜、あるいはこれらの
積層構造からなる。前記ゲート絶縁膜14、34とゲート電
極15、35、シリサイド17、18、37、38の側壁には、窒化
珪素（SiN）や、シリコン酸化膜（SiO2）からなるサイ
ドウォール16、36が形成される。なお、電界効果トラン
ジスタの構造は、本実施例に限ったものではない。
大きい膜からなり、例えばシリコン酸化膜（SiO2）、窒
化珪素膜（SiN）、酸化チタン（TiO2）、酸化ジルコニ
ウム（ZrO2）、酸化ハフニウム（HfO2）、五酸化タンタ
ル（Ta2O5）などの誘電体膜、あるいはこれらの積層構
造からなる。また、ゲート電極15、35は、例えば、多結
晶シリコン膜、あるいはタングステン（W）、白金（P
t）、ルテニウム（Ru）等の金属膜、あるいはこれらの
積層構造からなる。前記ゲート絶縁膜14、34とゲート電
極15、35、シリサイド17、18、37、38の側壁には、窒化
珪素（SiN）や、シリコン酸化膜（SiO2）からなるサイ
ドウォール16、36が形成される。なお、電界効果トラン
ジスタの構造は、本実施例に限ったものではない。
【００６５】これらのnチャネル型、pチャネル型電界効
果トランジスタ等の素子の上面には、例えば、BPSG（Bo
ron-doped Phospho Silicate Glass）膜や、SOG（Spin
On Glass）膜、あるいはTEOS(Tetra-Ethyl-Ortho-Silic
ate)膜、あるいは化学気相成長法、あるいはスパッタ法
で形成したシリコン酸化膜なる層間絶縁膜5、6で覆われ
ており、電界効果トランジスタ等の素子の電気的な接続
には、タングステン（W）や、窒化チタン（TiN）等から
なるコンタクトプラグ3（CONT）と、タングステン（W）
やアルミニウム（Al）や窒化チタン（TiN）等からなる
配線4（ML）が用いられる。
果トランジスタ等の素子の上面には、例えば、BPSG（Bo
ron-doped Phospho Silicate Glass）膜や、SOG（Spin
On Glass）膜、あるいはTEOS(Tetra-Ethyl-Ortho-Silic
ate)膜、あるいは化学気相成長法、あるいはスパッタ法
で形成したシリコン酸化膜なる層間絶縁膜5、6で覆われ
ており、電界効果トランジスタ等の素子の電気的な接続
には、タングステン（W）や、窒化チタン（TiN）等から
なるコンタクトプラグ3（CONT）と、タングステン（W）
やアルミニウム（Al）や窒化チタン（TiN）等からなる
配線4（ML）が用いられる。
【００６６】本実施例の半導体装置では、トランジスタ
特性が同じであることが望ましい2つのnチャネル型電界
効果トランジスタ（ゲート電極G1、G2）を形成するアク
ティブACT1と他のアクティブまでの距離が、ゲート電極
G1側の浅溝素子分離を挟んで隣接するアクティブACT3ま
での距離（換言すれば、浅溝素子分離2dの溝幅）と、ゲ
ート電極G2側の浅溝素子分離を挟んで隣接するアクティ
ブACT2までの距離（換言すれば、浅溝素子分離2b、2cの
溝幅）とで、バラツキの範囲内で等しいことを特徴とし
ている。同様に、pチャネル型電界効果トランジスタの
形成されるアクティブACT2についても、アクティブACT2
とアクティブACT1の間の距離（換言すれば、浅溝素子分
離2b、2cの溝幅）と、アクティブACT2とアクティブACT4
の間の距離（換言すれば、浅溝素子分離2aの溝幅）と
が、バラツキの範囲内で等しいことを特徴としている。
特性が同じであることが望ましい2つのnチャネル型電界
効果トランジスタ（ゲート電極G1、G2）を形成するアク
ティブACT1と他のアクティブまでの距離が、ゲート電極
G1側の浅溝素子分離を挟んで隣接するアクティブACT3ま
での距離（換言すれば、浅溝素子分離2dの溝幅）と、ゲ
ート電極G2側の浅溝素子分離を挟んで隣接するアクティ
ブACT2までの距離（換言すれば、浅溝素子分離2b、2cの
溝幅）とで、バラツキの範囲内で等しいことを特徴とし
ている。同様に、pチャネル型電界効果トランジスタの
形成されるアクティブACT2についても、アクティブACT2
とアクティブACT1の間の距離（換言すれば、浅溝素子分
離2b、2cの溝幅）と、アクティブACT2とアクティブACT4
の間の距離（換言すれば、浅溝素子分離2aの溝幅）と
が、バラツキの範囲内で等しいことを特徴としている。
【００６７】以下、本実施例の半導体装置の作用効果を
説明する。DRAM等のメモリ装置においては、メモリセル
に蓄えられた情報を電圧信号としてビット線を介して、
センスアンプで増幅して読み出している。センスアンプ
回路（図6）で増幅するビット線の電圧変化は微小であ
ることから、これを受けるnチャネル型電界効果トラン
ジスタN1とN2は同じ特性であることが望ましく、同様
に、pチャネル型電界効果トランジスタP1とP2について
も同じ特性であることが望ましい。
説明する。DRAM等のメモリ装置においては、メモリセル
に蓄えられた情報を電圧信号としてビット線を介して、
センスアンプで増幅して読み出している。センスアンプ
回路（図6）で増幅するビット線の電圧変化は微小であ
ることから、これを受けるnチャネル型電界効果トラン
ジスタN1とN2は同じ特性であることが望ましく、同様
に、pチャネル型電界効果トランジスタP1とP2について
も同じ特性であることが望ましい。
【００６８】参考例のセンスアンプ回路の回路レイアウ
トの概略図を図7に、その断面構造の概略図を図8、図9
に示す。図6の電気回路図上の2つのnチャネル型電界効
果トランジスタN1、N2を構成するゲート電極G1、G2は、
同じアクティブACT1上に向かい合わせに形成される。セ
ンスアンプ回路は、多数のメモリセルがアレイ状に形成
されたメモリマットからの多数のビット線を処理するの
で、この対となるゲート電極G1、G2は、これを基本単位
として、メモリマットに沿って形成されたアクティブAC
T1上の長手方向に、複数個繰り返し形成される。同じよ
うに、pチャネル型電界効果トランジスタP1、P2も対と
なるゲート電極G3、G4を基本単位として、アクティブAC
T2の長手方向に複数個繰り返し形成される。
トの概略図を図7に、その断面構造の概略図を図8、図9
に示す。図6の電気回路図上の2つのnチャネル型電界効
果トランジスタN1、N2を構成するゲート電極G1、G2は、
同じアクティブACT1上に向かい合わせに形成される。セ
ンスアンプ回路は、多数のメモリセルがアレイ状に形成
されたメモリマットからの多数のビット線を処理するの
で、この対となるゲート電極G1、G2は、これを基本単位
として、メモリマットに沿って形成されたアクティブAC
T1上の長手方向に、複数個繰り返し形成される。同じよ
うに、pチャネル型電界効果トランジスタP1、P2も対と
なるゲート電極G3、G4を基本単位として、アクティブAC
T2の長手方向に複数個繰り返し形成される。
【００６９】参考例の回路レイアウトにおいては、他の
素子に用いられるアクティブACT5とACT6の間に形成され
るnチャネル型電界効果トランジスタのアクティブACT1
は、隣接する浅溝素子分離の溝幅がゲート電極G1側（浅
溝素子分離2h）とG2側（浅溝素子分離2g）で異なる、す
なわち、アクティブACT1とACT5の間の距離と、アクティ
ブACT1とアクティブACT6との間の距離が異なっていた。
素子に用いられるアクティブACT5とACT6の間に形成され
るnチャネル型電界効果トランジスタのアクティブACT1
は、隣接する浅溝素子分離の溝幅がゲート電極G1側（浅
溝素子分離2h）とG2側（浅溝素子分離2g）で異なる、す
なわち、アクティブACT1とACT5の間の距離と、アクティ
ブACT1とアクティブACT6との間の距離が異なっていた。
【００７０】同様に、pチャネル型電界効果トランジス
タのアクティブACT2についても、アクティブACT2とアク
ティブACT6との間の距離（浅溝素子分離2f）と、アクテ
ィブACT2とアクティブACT7との間の距離（浅溝素子分離
2e）が異なっていた。
タのアクティブACT2についても、アクティブACT2とアク
ティブACT6との間の距離（浅溝素子分離2f）と、アクテ
ィブACT2とアクティブACT7との間の距離（浅溝素子分離
2e）が異なっていた。
【００７１】本願発明者らは、トランジスタを形成する
アクティブに隣接する浅溝素子分離の溝幅（隣のアクテ
ィブまでの距離）の非対称性が、同じ特性が要求される
トランジスタにおいて、特性差をもたらすことを明らか
にした。
アクティブに隣接する浅溝素子分離の溝幅（隣のアクテ
ィブまでの距離）の非対称性が、同じ特性が要求される
トランジスタにおいて、特性差をもたらすことを明らか
にした。
【００７２】図4に電界効果トランジスタのしきい値電
圧の応力依存性を、トランジスタに外力を負荷すること
により測定した結果を示す。図に示すように、電界効果
トランジスタのしきい値電圧は、nチャネル型、pチャネ
ル型ともに応力により変化することが明らかになった。
また、図5に示すように、電界効果トランジスタの重要
な特性の一つであるドレイン電流についても、nチャネ
ル型、pチャネル型ともに応力により変化することが明
らかになった。
圧の応力依存性を、トランジスタに外力を負荷すること
により測定した結果を示す。図に示すように、電界効果
トランジスタのしきい値電圧は、nチャネル型、pチャネ
ル型ともに応力により変化することが明らかになった。
また、図5に示すように、電界効果トランジスタの重要
な特性の一つであるドレイン電流についても、nチャネ
ル型、pチャネル型ともに応力により変化することが明
らかになった。
【００７３】ところで、トランジスタ等の素子を分離す
る浅溝素子分離は、シリコン基板に溝を掘って、そこに
酸化シリコンや窒化珪素などを埋め込むことにより形成
される。素子形成時の酸化工程においては、シリコン／
酸化シリコン界面で新たな酸化反応が生じて体積膨張を
起こすため、隣接するアクティブ部分に高い圧縮応力が
発生する。浅溝素子分離は、素子の微細化、高集積化と
ともに、その溝幅も狭くなっている。本願発明者らは、
応力解析により、溝幅が狭くなるとアクティブに生じる
圧縮応力が高くなることを明らかにした。図3にアクテ
ィブ部分の応力の浅溝素子分離の溝幅依存性の応力解析
結果を示す。アクティブ部分の応力は、浅溝素子分離の
溝幅が広い時にはほぼ一定値で、溝幅に依存しないが、
溝幅が1μm以下に狭くなると、急激に圧縮応力が増加
し、溝幅に依存するようになる。
る浅溝素子分離は、シリコン基板に溝を掘って、そこに
酸化シリコンや窒化珪素などを埋め込むことにより形成
される。素子形成時の酸化工程においては、シリコン／
酸化シリコン界面で新たな酸化反応が生じて体積膨張を
起こすため、隣接するアクティブ部分に高い圧縮応力が
発生する。浅溝素子分離は、素子の微細化、高集積化と
ともに、その溝幅も狭くなっている。本願発明者らは、
応力解析により、溝幅が狭くなるとアクティブに生じる
圧縮応力が高くなることを明らかにした。図3にアクテ
ィブ部分の応力の浅溝素子分離の溝幅依存性の応力解析
結果を示す。アクティブ部分の応力は、浅溝素子分離の
溝幅が広い時にはほぼ一定値で、溝幅に依存しないが、
溝幅が1μm以下に狭くなると、急激に圧縮応力が増加
し、溝幅に依存するようになる。
【００７４】したがって、浅溝素子分離の溝幅が1μm以
下となるような半導体装置において、隣接する浅溝素子
分離の溝幅が異なれば、アクティブに発生する応力が異
なり、その結果、しきい値電圧に差が生じることが明ら
かになった。
下となるような半導体装置において、隣接する浅溝素子
分離の溝幅が異なれば、アクティブに発生する応力が異
なり、その結果、しきい値電圧に差が生じることが明ら
かになった。
【００７５】従来の半導体装置では、nチャネル型電界
効果トランジスタのアクティブに隣接する浅溝素子分離
の溝幅が、ゲート電極G1側とゲート電極G2側で異なって
いたために、トランジスタにおいてドレイン電流が流れ
る部分であるゲート電極下のチャネル部分の応力が、ゲ
ート電極G1側とゲート電極G2側で違うことになり、しき
い値電圧に差が生じることが明らかになった。Pチャネ
ル型電界効果トランジスタについても同様である。
効果トランジスタのアクティブに隣接する浅溝素子分離
の溝幅が、ゲート電極G1側とゲート電極G2側で異なって
いたために、トランジスタにおいてドレイン電流が流れ
る部分であるゲート電極下のチャネル部分の応力が、ゲ
ート電極G1側とゲート電極G2側で違うことになり、しき
い値電圧に差が生じることが明らかになった。Pチャネ
ル型電界効果トランジスタについても同様である。
【００７６】本実施例の半導体装置によれば、同じ特性
であることが望ましい電界効果トランジスタN1とN2が形
成されるアクティブACT1において、トランジスタN1側の
アクティブACT1とアクティブACT3の間の距離（換言すれ
ば、浅溝素子分離2dの溝幅）と、トランジスタN2側のア
クティブACT1とアクティブACT2の間の距離（換言すれ
ば、浅溝素子分離2b、2cの溝幅）とを同じ、すなわち、
アクティブACT1の両側に隣接する浅溝素子分離の溝幅を
同じにするので、アクティブACT1に生じる応力は、ゲー
ト電極G1側とG2側で対称なものとなる。その結果、応力
によるしきい値電圧変動が、トランジスタN1とN2に生じ
たとしても、その変化幅は等しくなるので、2つのトラ
ンジスタ特性は等しく出来るという効果が得られる。p
チャネル型電界効果トランジスタについても同様であ
る。
であることが望ましい電界効果トランジスタN1とN2が形
成されるアクティブACT1において、トランジスタN1側の
アクティブACT1とアクティブACT3の間の距離（換言すれ
ば、浅溝素子分離2dの溝幅）と、トランジスタN2側のア
クティブACT1とアクティブACT2の間の距離（換言すれ
ば、浅溝素子分離2b、2cの溝幅）とを同じ、すなわち、
アクティブACT1の両側に隣接する浅溝素子分離の溝幅を
同じにするので、アクティブACT1に生じる応力は、ゲー
ト電極G1側とG2側で対称なものとなる。その結果、応力
によるしきい値電圧変動が、トランジスタN1とN2に生じ
たとしても、その変化幅は等しくなるので、2つのトラ
ンジスタ特性は等しく出来るという効果が得られる。p
チャネル型電界効果トランジスタについても同様であ
る。
【００７７】また、本実施例の半導体装置によれば、同
じ特性が得られるのは、しきい値電圧だけではない。図
5に示したようにドレイン電流も応力の影響を受ける。
したがって、電界効果トランジスタにおいて、応力の影
響を受ける特性、例えば、ドレイン電流、相互コンダク
タンスなども対となるトランジスタで等しくできるとい
う効果が得られる。
じ特性が得られるのは、しきい値電圧だけではない。図
5に示したようにドレイン電流も応力の影響を受ける。
したがって、電界効果トランジスタにおいて、応力の影
響を受ける特性、例えば、ドレイン電流、相互コンダク
タンスなども対となるトランジスタで等しくできるとい
う効果が得られる。
【００７８】また、本実施例の半導体装置は、従来の半
導体装置の回路レイアウトを変更するだけで構成でき
る。つまり、製造コストや信頼性に優れた半導体装置が
得られるという効果が得られる。
導体装置の回路レイアウトを変更するだけで構成でき
る。つまり、製造コストや信頼性に優れた半導体装置が
得られるという効果が得られる。
【００７９】なお、本実施例によれば、アクティブACT1
に隣接する浅溝素子分離の溝幅をゲート電極G1側とG2側
で等しくすることにより、アクティブACT1に発生する応
力は、G1側、G2側で対象なものとなる。浅溝素子分離に
よりアクティブに発生する応力は、浅溝素子分離からの
距離にも依存することから、浅溝素子分離2dとゲート電
極G1との距離と、浅溝素子分離2b、2cとゲート電極G2と
の距離は、同じであることが望ましい。
に隣接する浅溝素子分離の溝幅をゲート電極G1側とG2側
で等しくすることにより、アクティブACT1に発生する応
力は、G1側、G2側で対象なものとなる。浅溝素子分離に
よりアクティブに発生する応力は、浅溝素子分離からの
距離にも依存することから、浅溝素子分離2dとゲート電
極G1との距離と、浅溝素子分離2b、2cとゲート電極G2と
の距離は、同じであることが望ましい。
【００８０】なお、本実施例の半導体装置における、浅
溝素子分離の溝幅が同じ、もしくは、アクティブ間の距
離が同じとは、通常の加工バラツキの範囲内、好ましく
は0.05μm以下、で同じとなれば良いということであ
る。より好ましくは、本実施例の半導体装置が形成され
ている半導体基板において、他の回路、例えば、メモリ
セルや2NAND回路におけるゲート電極のゲート長Lgの加
工バラツキの範囲内であることが望ましく、0.05μm以
下、さらに好ましくは0.03μm以下であることが望まし
い。なお、ゲート電極のゲート長Lgとは、例えば、図20
〜図24に示す2NAND回路（図20は電気回路図、図21は平
面レイアウト、図22〜図24は図21のAからDの断面構造）
における、ゲート電極FG、（35、15）の幅Lgのことであ
る。
溝素子分離の溝幅が同じ、もしくは、アクティブ間の距
離が同じとは、通常の加工バラツキの範囲内、好ましく
は0.05μm以下、で同じとなれば良いということであ
る。より好ましくは、本実施例の半導体装置が形成され
ている半導体基板において、他の回路、例えば、メモリ
セルや2NAND回路におけるゲート電極のゲート長Lgの加
工バラツキの範囲内であることが望ましく、0.05μm以
下、さらに好ましくは0.03μm以下であることが望まし
い。なお、ゲート電極のゲート長Lgとは、例えば、図20
〜図24に示す2NAND回路（図20は電気回路図、図21は平
面レイアウト、図22〜図24は図21のAからDの断面構造）
における、ゲート電極FG、（35、15）の幅Lgのことであ
る。
【００８１】なお、他の観点からは、当該センスアンプ
回路におけるG1とG2とを比較した場合、又はG3とG4とを
比較した場合について、これらが配置されたアクティブ
とその隣接するアクティブとの間の距離との差は、図で
は詳述していないが、前記G1或いはG2、又はG3或いはG4
が配置されたアクティブとその隣接するアクティブとの
間の距離とメモリアレイ部に位置する一つのアクティブ
とフィールドを介して隣接する他のアクティブとの間の
距離との差よりも小さくなるようにすることが考えられ
る。 次に、本発明の第２実施例を図3から図11を用い
て説明する。図3はアクティブ部分の応力の浅溝素子分
離の溝幅依存性の応力解析結果、図4は電界効果トラン
ジスタのしきい値電圧の応力依存性の測定結果、図5は
電界効果トランジスタのドレイン電流の応力依存性の測
定結果、図6は本実施例の半導体装置を表す電気回路
図、図7は参考例の半導体装置の平面レイアウトを示す
模式図、図8と図9は参考例の半導体装置の断面構造を表
す模式図、図10は本実施例の半導体装置の平面レイアウ
トの模式図、図11は本実施例の半導体装置の断面模式図
（図10のEからGの断面）である。
回路におけるG1とG2とを比較した場合、又はG3とG4とを
比較した場合について、これらが配置されたアクティブ
とその隣接するアクティブとの間の距離との差は、図で
は詳述していないが、前記G1或いはG2、又はG3或いはG4
が配置されたアクティブとその隣接するアクティブとの
間の距離とメモリアレイ部に位置する一つのアクティブ
とフィールドを介して隣接する他のアクティブとの間の
距離との差よりも小さくなるようにすることが考えられ
る。 次に、本発明の第２実施例を図3から図11を用い
て説明する。図3はアクティブ部分の応力の浅溝素子分
離の溝幅依存性の応力解析結果、図4は電界効果トラン
ジスタのしきい値電圧の応力依存性の測定結果、図5は
電界効果トランジスタのドレイン電流の応力依存性の測
定結果、図6は本実施例の半導体装置を表す電気回路
図、図7は参考例の半導体装置の平面レイアウトを示す
模式図、図8と図9は参考例の半導体装置の断面構造を表
す模式図、図10は本実施例の半導体装置の平面レイアウ
トの模式図、図11は本実施例の半導体装置の断面模式図
（図10のEからGの断面）である。
【００８２】第1実施例との違いは、アクティブACT1と
アクティブACT5との間の距離（換言すれば、浅溝素子分
離2jの溝幅）、および、アクティブACT1とアクティブAC
T6との間の距離（換言すれば、浅溝素子分離2iの溝幅）
を、従来（図9における浅溝素子分離2hと2gの溝幅）に
比べて、広げたという点を特徴としている。
アクティブACT5との間の距離（換言すれば、浅溝素子分
離2jの溝幅）、および、アクティブACT1とアクティブAC
T6との間の距離（換言すれば、浅溝素子分離2iの溝幅）
を、従来（図9における浅溝素子分離2hと2gの溝幅）に
比べて、広げたという点を特徴としている。
【００８３】第1実施例に述べたように、アクティブに
は隣接する浅溝素子分離により高い圧縮応力が発生す
る。図3に示したように、浅溝素子分離による応力は、
その溝幅に強く依存し、溝幅が狭い時には依存性は大き
い（グラフの接線の傾きが大きい）が、溝幅を広くする
につれ依存性は小さくなる。特に、溝幅が1μm以上では
ほぼ一定値になる。
は隣接する浅溝素子分離により高い圧縮応力が発生す
る。図3に示したように、浅溝素子分離による応力は、
その溝幅に強く依存し、溝幅が狭い時には依存性は大き
い（グラフの接線の傾きが大きい）が、溝幅を広くする
につれ依存性は小さくなる。特に、溝幅が1μm以上では
ほぼ一定値になる。
【００８４】本実施例の半導体装置によれば、アクティ
ブACT1に隣接する浅溝素子分離の溝幅が、例え等しくな
くても、溝幅を広げることによって、形成される電界効
果トランジスタN1（ゲート電極G1）と、N2（ゲート電極
G2）のチャネル部分の応力差は小さく出来る。その結
果、応力による特性変動も抑えることができるので、ト
ランジスタN1とN2の特性差を小さく出来るという効果が
得られる。
ブACT1に隣接する浅溝素子分離の溝幅が、例え等しくな
くても、溝幅を広げることによって、形成される電界効
果トランジスタN1（ゲート電極G1）と、N2（ゲート電極
G2）のチャネル部分の応力差は小さく出来る。その結
果、応力による特性変動も抑えることができるので、ト
ランジスタN1とN2の特性差を小さく出来るという効果が
得られる。
【００８５】また、特に、本実施例においては、第1実
施例のように、アクティブACT1に対して、アクティブAC
T5が不連続になってしまう場合に有効である。すなわ
ち、アクティブACT1とアクティブACT5の間の距離と、ア
クティブACT1とアクティブACT6の間の距離とを等しく出
来ても、アクティブACT5は不連続であるために、アクテ
ィブACT5の途切れた部分では、浅溝素子分離の溝幅は、
アクティブACT1の両側で非対称になってしまう。その結
果、アクティブACT1の長辺方向の応力がアクティブACT5
側で分布を持つようになる。これにより、繰り返し形成
されるゲート電極G1、G2のペアの特性が、アクティブAC
T1の長辺方向において、差が生じる可能性がある。本実
施例によれば、このようなレイアウトに対しても、応力
そのものを低減することにより、アクティブACT1の長辺
方向の応力差を減少できるので、アクティブACT1の長辺
方向の特性差が小さく出来るという効果が得られる。
施例のように、アクティブACT1に対して、アクティブAC
T5が不連続になってしまう場合に有効である。すなわ
ち、アクティブACT1とアクティブACT5の間の距離と、ア
クティブACT1とアクティブACT6の間の距離とを等しく出
来ても、アクティブACT5は不連続であるために、アクテ
ィブACT5の途切れた部分では、浅溝素子分離の溝幅は、
アクティブACT1の両側で非対称になってしまう。その結
果、アクティブACT1の長辺方向の応力がアクティブACT5
側で分布を持つようになる。これにより、繰り返し形成
されるゲート電極G1、G2のペアの特性が、アクティブAC
T1の長辺方向において、差が生じる可能性がある。本実
施例によれば、このようなレイアウトに対しても、応力
そのものを低減することにより、アクティブACT1の長辺
方向の応力差を減少できるので、アクティブACT1の長辺
方向の特性差が小さく出来るという効果が得られる。
【００８６】また、本実施例の半導体装置においては、
浅溝素子分離の溝幅を広げることにより、応力の低減を
図っているので、応力に起因した機械的信頼性の不良、
例えば、アクティブ面での結晶欠陥なども防ぐことがで
きるという効果が得られる。
浅溝素子分離の溝幅を広げることにより、応力の低減を
図っているので、応力に起因した機械的信頼性の不良、
例えば、アクティブ面での結晶欠陥なども防ぐことがで
きるという効果が得られる。
【００８７】また、図5に示すように、nチャネル型電界
効果トランジスタは、圧縮応力によってドレイン電流が
減少する。したがって、本実施例のように、nチャネル
型電界効果トランジスタ側の浅溝素子分離の溝幅を広
げ、圧縮応力を低減させることは、ドレイン電流を増加
させることになり、トランジスタの特性が向上できると
いう効果が得られる。
効果トランジスタは、圧縮応力によってドレイン電流が
減少する。したがって、本実施例のように、nチャネル
型電界効果トランジスタ側の浅溝素子分離の溝幅を広
げ、圧縮応力を低減させることは、ドレイン電流を増加
させることになり、トランジスタの特性が向上できると
いう効果が得られる。
【００８８】また、本実施例も第１実施例と同様に、従
来の回路レイアウトを変更するだけで構成できるので、
製造コスト、信頼性に優れた半導体装置が得られるとい
う効果が得られる。
来の回路レイアウトを変更するだけで構成できるので、
製造コスト、信頼性に優れた半導体装置が得られるとい
う効果が得られる。
【００８９】次に、本発明の第３実施例を図6、図12を
用いて説明する。図6は本実施例の半導体装置を表す電
気回路図、図12は本実施例の半導体装置の平面レイアウ
トの模式図である。
用いて説明する。図6は本実施例の半導体装置を表す電
気回路図、図12は本実施例の半導体装置の平面レイアウ
トの模式図である。
【００９０】第１実施例との違いは、対をなす電界効果
トランジスタN1とN2が繰り返し形成されるアクティブAC
T1において、繰り返し形成されるトランジスタN1とN2の
最も端部の組み合わせ（ゲート電極G5、G6）のゲート電
極G5と、アクティブACT1の短辺との間の距離が、アクテ
ィブACT1の上層を横切る対となる2本のビット線（ML1、
ML2）、もしくはメモリセル、の繰り返し周期の3倍以上
離れていることを特徴としている。
トランジスタN1とN2が繰り返し形成されるアクティブAC
T1において、繰り返し形成されるトランジスタN1とN2の
最も端部の組み合わせ（ゲート電極G5、G6）のゲート電
極G5と、アクティブACT1の短辺との間の距離が、アクテ
ィブACT1の上層を横切る対となる2本のビット線（ML1、
ML2）、もしくはメモリセル、の繰り返し周期の3倍以上
離れていることを特徴としている。
【００９１】センスアンプ回路においては、対をなすト
ランジスタN1とN2（あるいは、トランジスタP1とP2）の
特性が同じであることが望ましいが、これらのトランジ
スタN1、N2、P1、P2の組み合わせが、メモリセルに対し
て複数形成されるので、それらの特性が同じであること
も重要である。
ランジスタN1とN2（あるいは、トランジスタP1とP2）の
特性が同じであることが望ましいが、これらのトランジ
スタN1、N2、P1、P2の組み合わせが、メモリセルに対し
て複数形成されるので、それらの特性が同じであること
も重要である。
【００９２】第1実施例に述べたように、アクティブに
は隣接する浅溝素子分離により高い圧縮応力が発生す
る。アクティブに生じる応力は、浅溝素子分離からの距
離が離れるに従い減少する。したがって、アクティブAC
T1の長辺方向には、短辺からみると応力分布が生じてい
る。その結果、アクティブACT1の短辺に最も近いトラン
ジスタ（ゲート電極G5やG6で構成されるトランジスタ）
と、短辺からは遠く離れたトランジスタ（ゲート電極G1
やG2で構成されるトランジスタ）とで特性が異なる可能
性がある。浅溝素子分離による応力は、浅溝素子分離か
ら離れれば緩和されて、一定値となる。つまり、短辺方
向のアクティブ部分を広くすることにより、端部付近E
に形成されるトランジスタのチャネル部分の応力を、中
央付近Mに形成されるトランジスタのチャネル部分の応
力に近づけることができる。
は隣接する浅溝素子分離により高い圧縮応力が発生す
る。アクティブに生じる応力は、浅溝素子分離からの距
離が離れるに従い減少する。したがって、アクティブAC
T1の長辺方向には、短辺からみると応力分布が生じてい
る。その結果、アクティブACT1の短辺に最も近いトラン
ジスタ（ゲート電極G5やG6で構成されるトランジスタ）
と、短辺からは遠く離れたトランジスタ（ゲート電極G1
やG2で構成されるトランジスタ）とで特性が異なる可能
性がある。浅溝素子分離による応力は、浅溝素子分離か
ら離れれば緩和されて、一定値となる。つまり、短辺方
向のアクティブ部分を広くすることにより、端部付近E
に形成されるトランジスタのチャネル部分の応力を、中
央付近Mに形成されるトランジスタのチャネル部分の応
力に近づけることができる。
【００９３】本実施例によれば、メモリセルに対して複
数形成されるセンスアンプに用いられる電界効果トラン
ジスタのチャネル部分の応力の繰り返し方向の分布をな
だらかにすることができるので、個々のセンスアンプの
特性差を無くすることが出来る。
数形成されるセンスアンプに用いられる電界効果トラン
ジスタのチャネル部分の応力の繰り返し方向の分布をな
だらかにすることができるので、個々のセンスアンプの
特性差を無くすることが出来る。
【００９４】また、通常、アクティブACT1、ACT2の短辺
方向には、アクティブを広げるだけの余裕がある場合が
多い。したがって、本実施例は、他の素子レイアウトに
影響を与えることなく、良好な特性のセンスアンプを得
ることができるという効果が得られる。
方向には、アクティブを広げるだけの余裕がある場合が
多い。したがって、本実施例は、他の素子レイアウトに
影響を与えることなく、良好な特性のセンスアンプを得
ることができるという効果が得られる。
【００９５】次に、本発明の第4実施例を図13から図19
を用いて説明する。図13は本実施例の半導体装置の電気
回路図、図14は本実施例の半導体装置の平面レイアウト
の模式図、図15は本実施例の半導体装置の断面構造（図
14のa−a'断面）、図16は本実施例の半導体装置の断面
構造（図14のb−b'断面）の模式図、図17は参考例の半
導体装置の平面レイアウトの模式図、図18は参考例の半
導体装置の断面構造（図17のa−a'断面）の模式図、図1
9は参考例の半導体装置の断面構造（図17のb−b'断面）
の模式図である。
を用いて説明する。図13は本実施例の半導体装置の電気
回路図、図14は本実施例の半導体装置の平面レイアウト
の模式図、図15は本実施例の半導体装置の断面構造（図
14のa−a'断面）、図16は本実施例の半導体装置の断面
構造（図14のb−b'断面）の模式図、図17は参考例の半
導体装置の平面レイアウトの模式図、図18は参考例の半
導体装置の断面構造（図17のa−a'断面）の模式図、図1
9は参考例の半導体装置の断面構造（図17のb−b'断面）
の模式図である。
【００９６】第1実施例との違いは、アクティブ間の距
離を同じにする方法として、素子を形成しないダミーの
アクティブを設けたという点である。
離を同じにする方法として、素子を形成しないダミーの
アクティブを設けたという点である。
【００９７】本発明を適用した増幅回路の回路図を図13
に示す。トランジスタN1に対する入力電圧VINが、一定
電圧VOUTとして出力される（他の電気回路に対して電圧
を一定に保つ）回路である。この回路においては、トラ
ンジスタN1とN2や、トランジスタP1とP2が同じ特性であ
ることが望ましい。
に示す。トランジスタN1に対する入力電圧VINが、一定
電圧VOUTとして出力される（他の電気回路に対して電圧
を一定に保つ）回路である。この回路においては、トラ
ンジスタN1とN2や、トランジスタP1とP2が同じ特性であ
ることが望ましい。
【００９８】図14に本実施例の半導体装置の回路レイア
ウトの概略図を示す。図13の電気回路図に示したトラン
ジスタN1からN5、P1からP3がそれぞれ、図14の平面レイ
アウトにおけるトランジスタN1からN5、P1からP3に対応
する。
ウトの概略図を示す。図13の電気回路図に示したトラン
ジスタN1からN5、P1からP3がそれぞれ、図14の平面レイ
アウトにおけるトランジスタN1からN5、P1からP3に対応
する。
【００９９】本実施例の半導体装置は、同じ特性である
ことが望ましいトランジスタN1とN2を、それぞれ形成す
るアクティブACT-N1と、ACT-N2において、アクティブを
貫くように上面に形成したゲート電極の両側（ソース
側、ドレイン側）に位置する、フィールド領域を介して
隣接する他のアクティブまでの距離が、アクティブACT-
N1と、ACT-N2とで、通常の加工バラツキの範囲内で同じ
になるように、ダミーのアクティブACT-DM2、ACT-DM3、
ACT-DM4、ACT-DM5を設けたことを特徴としている。
ことが望ましいトランジスタN1とN2を、それぞれ形成す
るアクティブACT-N1と、ACT-N2において、アクティブを
貫くように上面に形成したゲート電極の両側（ソース
側、ドレイン側）に位置する、フィールド領域を介して
隣接する他のアクティブまでの距離が、アクティブACT-
N1と、ACT-N2とで、通常の加工バラツキの範囲内で同じ
になるように、ダミーのアクティブACT-DM2、ACT-DM3、
ACT-DM4、ACT-DM5を設けたことを特徴としている。
【０１００】同様に、同じ特性であることが望ましいト
ランジスタP1とP2についても、トランジスタP1を形成す
るアクティブACT-P1から見た、ソース側、ドレイン側に
位置するフィールド領域を介して隣接するアクティブAC
T-P2またはACT-DM1までの距離が、トランジスタP2を形
成するアクティブACT-P2から見た、ソース側、ドレイン
側に位置するフィールド領域を介して隣接するアクティ
ブACT-P1またはACT-P3までの距離とが、通常の加工バラ
ツキの範囲内で同じであることを特徴としている。
ランジスタP1とP2についても、トランジスタP1を形成す
るアクティブACT-P1から見た、ソース側、ドレイン側に
位置するフィールド領域を介して隣接するアクティブAC
T-P2またはACT-DM1までの距離が、トランジスタP2を形
成するアクティブACT-P2から見た、ソース側、ドレイン
側に位置するフィールド領域を介して隣接するアクティ
ブACT-P1またはACT-P3までの距離とが、通常の加工バラ
ツキの範囲内で同じであることを特徴としている。
【０１０１】図15と図16に本実施例の半導体装置の断面
模式図（図14のa−a'、b−b'断面）を示す。図14の平面
レイアウト図において、a−a'断面に形成されたnチャネ
ル型電界効果トランジスタN1からN5は、Si基板101のp型
ウェル111に形成されたn型ソース・ドレイン112、113
と、ゲート絶縁膜114、ゲート電極115と、ゲート電極11
5の上面、およびソース・ドレイン112、113の上面に形
成されるシリサイド117、118により構成され、個々の素
子は、浅溝素子分離102b、102c、102d、102eの溝幅が同
じであることを特徴とする、浅溝素子分離（STI）102に
より分離される。
模式図（図14のa−a'、b−b'断面）を示す。図14の平面
レイアウト図において、a−a'断面に形成されたnチャネ
ル型電界効果トランジスタN1からN5は、Si基板101のp型
ウェル111に形成されたn型ソース・ドレイン112、113
と、ゲート絶縁膜114、ゲート電極115と、ゲート電極11
5の上面、およびソース・ドレイン112、113の上面に形
成されるシリサイド117、118により構成され、個々の素
子は、浅溝素子分離102b、102c、102d、102eの溝幅が同
じであることを特徴とする、浅溝素子分離（STI）102に
より分離される。
【０１０２】同様に、pチャネル型電界効果トランジス
タの形成される領域については、Si基板101のn型ウェル
131（N-WELL）に形成されたp型ソース・ドレイン132、1
33と、ゲート絶縁膜134、ゲート電極135と、ゲート電極
135の上面、およびソース・ドレイン132、133の上面に
形成されるシリサイド137、138により構成され、個々の
素子は、浅溝素子分離102i、102k、102lの溝幅が同じで
あることを特徴とする、浅溝素子分離（STI）102により
分離される。
タの形成される領域については、Si基板101のn型ウェル
131（N-WELL）に形成されたp型ソース・ドレイン132、1
33と、ゲート絶縁膜134、ゲート電極135と、ゲート電極
135の上面、およびソース・ドレイン132、133の上面に
形成されるシリサイド137、138により構成され、個々の
素子は、浅溝素子分離102i、102k、102lの溝幅が同じで
あることを特徴とする、浅溝素子分離（STI）102により
分離される。
【０１０３】これらのトランジスタの上面全面には、層
間絶縁膜105、106が形成され、配線104、コンタクトプ
ラグ103により、所望の回路が形成される。なお、これ
らの素子を構成する材料、および、その成膜方法は、第
1実施例で述べたものであっても良い。また、トランジ
スタの構造は本実施例に限ったものではない。
間絶縁膜105、106が形成され、配線104、コンタクトプ
ラグ103により、所望の回路が形成される。なお、これ
らの素子を構成する材料、および、その成膜方法は、第
1実施例で述べたものであっても良い。また、トランジ
スタの構造は本実施例に限ったものではない。
【０１０４】以下、本実施例の作用効果を説明する。本
実施例の増幅回路の電気回路図は図13であり、トランジ
スタN1に対する入力電圧VINを一定電圧VOUTとして出力
する回路である。この増幅回路では、トランジスタN1と
トランジスタN2の特性が等しくなければならない。ま
た、トランジスタP1とトランジスタP2についても同じ特
性であることが好ましい。
実施例の増幅回路の電気回路図は図13であり、トランジ
スタN1に対する入力電圧VINを一定電圧VOUTとして出力
する回路である。この増幅回路では、トランジスタN1と
トランジスタN2の特性が等しくなければならない。ま
た、トランジスタP1とトランジスタP2についても同じ特
性であることが好ましい。
【０１０５】第1実施例に述べたように、隣接する浅溝
素子分離の溝幅が異なれば、同じ加工寸法、加工精度、
形成プロセスで作った電界効果トランジスタであって
も、しきい値電圧や、ドレイン電流に差が生じる。本発
明を適用する前の、従来の回路レイアウトを図17に、ま
た、断面構造模式図を図18（図17のa−a'断面）、図19
（図17のb−b'断面）に示す。従来の回路レイアウトに
おいては、トランジスタN1（ゲート電極115aのトランジ
スタ）を形成すアクティブACT-N1の両側（ソース・ドレ
イン側）のフィールド領域を介して隣接する他のアクテ
ィブまでの距離（浅溝素子分離102a0の溝幅、および102
c0の溝幅）と、トランジスタN2（ゲート電極115bのトラ
ンジスタ）を形成するアクティブACT-N2の両側（ソース
・ドレイン側）のフィールド領域を介して隣接する他の
アクティブまでの距離（浅溝素子分離102d0の溝幅、お
よび102e0の溝幅）とが違っていた。
素子分離の溝幅が異なれば、同じ加工寸法、加工精度、
形成プロセスで作った電界効果トランジスタであって
も、しきい値電圧や、ドレイン電流に差が生じる。本発
明を適用する前の、従来の回路レイアウトを図17に、ま
た、断面構造模式図を図18（図17のa−a'断面）、図19
（図17のb−b'断面）に示す。従来の回路レイアウトに
おいては、トランジスタN1（ゲート電極115aのトランジ
スタ）を形成すアクティブACT-N1の両側（ソース・ドレ
イン側）のフィールド領域を介して隣接する他のアクテ
ィブまでの距離（浅溝素子分離102a0の溝幅、および102
c0の溝幅）と、トランジスタN2（ゲート電極115bのトラ
ンジスタ）を形成するアクティブACT-N2の両側（ソース
・ドレイン側）のフィールド領域を介して隣接する他の
アクティブまでの距離（浅溝素子分離102d0の溝幅、お
よび102e0の溝幅）とが違っていた。
【０１０６】また、トランジスタP1（ゲート電極135aの
トランジスタ）とP2（ゲート電極135bのトランジスタ）
についても、同様に、隣接するアクティブまでの距離
（浅溝素子分離の溝幅）の対称性が成されていなかっ
た。そのため、浅溝素子分離による応力がトランジスタ
N1とN2（あるいは、P1とP2）で異なってしまい、特性差
が生じる可能性があった。
トランジスタ）とP2（ゲート電極135bのトランジスタ）
についても、同様に、隣接するアクティブまでの距離
（浅溝素子分離の溝幅）の対称性が成されていなかっ
た。そのため、浅溝素子分離による応力がトランジスタ
N1とN2（あるいは、P1とP2）で異なってしまい、特性差
が生じる可能性があった。
【０１０７】特性のペア性が要求されるトランジスタを
用いた回路において、その特性のペア性を実現する手段
としては、第1実施例に述べたような、回路レイアウト
を変更して、他の素子のアクティブまでの距離を同じに
する（浅溝素子分離の溝幅を等しくする）といった方法
もある。しかし、実際には、他の回路との位置関係か
ら、回路レイアウトを変更できない場合も有りうる。
用いた回路において、その特性のペア性を実現する手段
としては、第1実施例に述べたような、回路レイアウト
を変更して、他の素子のアクティブまでの距離を同じに
する（浅溝素子分離の溝幅を等しくする）といった方法
もある。しかし、実際には、他の回路との位置関係か
ら、回路レイアウトを変更できない場合も有りうる。
【０１０８】本実施例の半導体装置によれば、従来の回
路レイアウトに、電気回路としては用いないダミーのア
クティブを追加することにより、同じ特性であることが
望ましいトランジスタのアクティブに隣接する浅溝素子
分離の溝幅を等しくして、特性を同じにすることができ
る。例えば、図14、図15に示す、同じ特性がであること
が望ましいトランジスタN1（ゲート電極115aのトランジ
スタ）と、N2（ゲート電極115bのトランジスタ）におい
て、隣接する浅溝素子分離の溝幅を同じにすることがで
きる。したがって、トランジスタN1とN2におけるアクテ
ィブ部分の応力は同じになるので、同じ特性のトランジ
スタが得られる。他のトランジスタも同様である。つま
り、本実施例は、ダミーのアクティブを追加するだけで
良いので、大幅な回路レイアウトの変更無しに、特性の
同じトランジスタが得られるという効果が得られる。
路レイアウトに、電気回路としては用いないダミーのア
クティブを追加することにより、同じ特性であることが
望ましいトランジスタのアクティブに隣接する浅溝素子
分離の溝幅を等しくして、特性を同じにすることができ
る。例えば、図14、図15に示す、同じ特性がであること
が望ましいトランジスタN1（ゲート電極115aのトランジ
スタ）と、N2（ゲート電極115bのトランジスタ）におい
て、隣接する浅溝素子分離の溝幅を同じにすることがで
きる。したがって、トランジスタN1とN2におけるアクテ
ィブ部分の応力は同じになるので、同じ特性のトランジ
スタが得られる。他のトランジスタも同様である。つま
り、本実施例は、ダミーのアクティブを追加するだけで
良いので、大幅な回路レイアウトの変更無しに、特性の
同じトランジスタが得られるという効果が得られる。
【０１０９】なお、本実施例においては、図14に示した
ように、アクティブダミーACT-DM2とACT-DM3は別々のも
のとした。これは、一つにまとめても構わないが、図14
において、トランジスタN1のアクティブACT-N1に隣接す
る他のアクティブACT-DM2、ACT-DM3、ACT-DM4、ACT-N3
との関係と、トランジスタN2のアクティブACT-N2に隣接
する他のアクティブACT-DM4、ACT-DM5、ACT-N3、ACT-N4
との関係とが同じになるようにすることで、トランジス
タN1とN2の特性がより同じにできるという効果が得られ
る。
ように、アクティブダミーACT-DM2とACT-DM3は別々のも
のとした。これは、一つにまとめても構わないが、図14
において、トランジスタN1のアクティブACT-N1に隣接す
る他のアクティブACT-DM2、ACT-DM3、ACT-DM4、ACT-N3
との関係と、トランジスタN2のアクティブACT-N2に隣接
する他のアクティブACT-DM4、ACT-DM5、ACT-N3、ACT-N4
との関係とが同じになるようにすることで、トランジス
タN1とN2の特性がより同じにできるという効果が得られ
る。
【０１１０】また、アクティブ領域に生じる浅溝素子分
離による応力は、浅溝素子分離からの距離に依存する。
したがって、特性が同じであることが望ましいトランジ
スタのゲート電極はアクティブの中央に配置するのが望
ましい。例えば、ゲート電極115aのアクティブ面におけ
る位置は、浅溝素子分離102bからの距離と、浅溝素子分
離102cからの距離とが同じになるようにする。これによ
り、浅溝素子分離102bから102eを同じ溝幅にした時の、
トランジスタN1（ゲート電極115a）とトランジスタN2
（ゲート電極115b）の特性差はより小さくできるという
効果が得られる。トランジスタP1、P2についても同様で
ある。
離による応力は、浅溝素子分離からの距離に依存する。
したがって、特性が同じであることが望ましいトランジ
スタのゲート電極はアクティブの中央に配置するのが望
ましい。例えば、ゲート電極115aのアクティブ面におけ
る位置は、浅溝素子分離102bからの距離と、浅溝素子分
離102cからの距離とが同じになるようにする。これによ
り、浅溝素子分離102bから102eを同じ溝幅にした時の、
トランジスタN1（ゲート電極115a）とトランジスタN2
（ゲート電極115b）の特性差はより小さくできるという
効果が得られる。トランジスタP1、P2についても同様で
ある。
【０１１１】また、本実施例を適用した増幅回路は、複
数のトランジスタの特性が同じであることが望ましいト
ランジスタを用いた回路の一例である。本実施例の適用
は他の電気回路であっても構わない。
数のトランジスタの特性が同じであることが望ましいト
ランジスタを用いた回路の一例である。本実施例の適用
は他の電気回路であっても構わない。
【０１１２】なお、本実施例における同じという表現
は、第１実施例と同様に、通常の加工バラツキの範囲内
で同じであれば良いという意味である。
は、第１実施例と同様に、通常の加工バラツキの範囲内
で同じであれば良いという意味である。
【０１１３】
【０１１４】
【発明の効果】本発明により、半導体特性を効果的に十
分発揮できる高性能の半導体装置を提供することができ
る。
分発揮できる高性能の半導体装置を提供することができ
る。
【図１】本発明の第1実施例の半導体装置の平面レイア
ウトを示す模式図である。
ウトを示す模式図である。
【図２】本発明の第1実施例の半導体装置の断面構造を
示す模式図である。
示す模式図である。
【図３】アクティブ部分の応力の浅溝素子分離の溝幅依
存性の解析結果である。
存性の解析結果である。
【図４】nチャネル型、およびpチャネル型電界効果トラ
ンジスタのしきい値電圧の応力依存性の実験結果であ
る。
ンジスタのしきい値電圧の応力依存性の実験結果であ
る。
【図５】nチャネル型、およびpチャネル型電界効果トラ
ンジスタのドレイン電流の応力依存性の実験結果であ
る。
ンジスタのドレイン電流の応力依存性の実験結果であ
る。
【図６】本発明の第1から第３実施例の半導体装置の電
気回路を示す模式図である。
気回路を示す模式図である。
【図7】本発明の第1から第３実施例の半導体装置の参考
例の平面レイアウトを示す模式図である。
例の平面レイアウトを示す模式図である。
【図8】本発明の第1から第３実施例の半導体装置の参考
例の断面構造を示す模式図である。
例の断面構造を示す模式図である。
【図9】本発明の第1から第３実施例の半導体装置の参考
例の断面構造を示す模式図である。
例の断面構造を示す模式図である。
【図10】本発明の第２実施例の半導体装置の平面レイア
ウトを示す模式図である。
ウトを示す模式図である。
【図11】本発明の第２実施例の半導体装置の断面構造を
示す模式図である。
示す模式図である。
【図12】本発明の第３実施例の半導体装置の平面レイア
ウトを示す模式図である。
ウトを示す模式図である。
【図13】本発明の第４実施例の半導体装置の電気回路を
示す模式図である。
示す模式図である。
【図14】本発明の第４実施例の半導体装置の平面レイア
ウトを示す模式図である。
ウトを示す模式図である。
【図15】本発明の第４実施例の半導体装置の断面構造を
示す模式図である。
示す模式図である。
【図16】本発明の第４実施例の半導体装置の断面構造を
示す模式図である。
示す模式図である。
【図17】本発明の第４実施例の半導体装置の参考例の平
面レイアウトを示す模式図である。
面レイアウトを示す模式図である。
【図18】本発明の第４実施例の半導体装置の参考例の断
面構造を示す模式図である。
面構造を示す模式図である。
【図19】本発明の第４実施例の半導体装置の参考例の断
面構造を示す模式図である。
面構造を示す模式図である。
【図20】本実施例の半導体装置の加工バラツキの説明す
る構造の電気回路図である。
る構造の電気回路図である。
【図21】本実施例の半導体装置の加工バラツキの説明す
る平面レイアウトを示す模式図である。
る平面レイアウトを示す模式図である。
【図22】本実施例の半導体装置の加工バラツキの説明す
る断面構造を示す模式図である。
る断面構造を示す模式図である。
【図23】本実施例の半導体装置の加工バラツキの説明す
る断面構造を示す模式図である。
る断面構造を示す模式図である。
【図24】本実施例の半導体装置の加工バラツキの説明す
る断面構造を示す模式図である。
る断面構造を示す模式図である。
1、101・・・シリコン基板
2、2a〜2j、102、102a〜102l、102a0、102c0〜102g0、1
02i、102k0、102l0・・・浅溝素子分離 3、CONT、103・・・コンタクトプラグ 4、104、ML、ML1、ML2・・・配線 5、6、105、106・・・層間絶縁膜 11、111・・・p型ウェル 31、131、N-WELL・・・n型ウェル 12、13、112、113・・・n型ソース・ドレイン 32、33、132、133・・・p型ソース・ドレイン 14、34、114、134・・・ゲート絶縁膜 15、35、115、135、115a、115b、135a、135b、G1〜G6、
FG・・・ゲート電極 16、36、116、136・・・サイドウォール 17、18、37、38、117、118、137、138・・・シリサイド ACT、ACT1〜ACT7、ACT-N1〜ACT-N6、ACT-P1〜ACT-P3、A
CT10・・・アクティブ ACT-DM1〜ACT-DM6・・・ダミーアクティブ N1、N2、N3、N4、N5、N1、N2、N3、N4、N5・・・nチャ
ネル型電界効果トランジスタ P1、P2、P3、P1、P2、P3・・・pチャネル型電界効果ト
ランジスタ
02i、102k0、102l0・・・浅溝素子分離 3、CONT、103・・・コンタクトプラグ 4、104、ML、ML1、ML2・・・配線 5、6、105、106・・・層間絶縁膜 11、111・・・p型ウェル 31、131、N-WELL・・・n型ウェル 12、13、112、113・・・n型ソース・ドレイン 32、33、132、133・・・p型ソース・ドレイン 14、34、114、134・・・ゲート絶縁膜 15、35、115、135、115a、115b、135a、135b、G1〜G6、
FG・・・ゲート電極 16、36、116、136・・・サイドウォール 17、18、37、38、117、118、137、138・・・シリサイド ACT、ACT1〜ACT7、ACT-N1〜ACT-N6、ACT-P1〜ACT-P3、A
CT10・・・アクティブ ACT-DM1〜ACT-DM6・・・ダミーアクティブ N1、N2、N3、N4、N5、N1、N2、N3、N4、N5・・・nチャ
ネル型電界効果トランジスタ P1、P2、P3、P1、P2、P3・・・pチャネル型電界効果ト
ランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 太田 裕之
茨城県土浦市神立町502番地 株式会社日
立製作所機械研究所内
(72)発明者 三島 通宏
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 中西 克之
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Ｆターム(参考） 5F032 AA34 AA44 BA02 CA03 CA17
CA20 CA23
5F048 AB01 AC03 BA01 BB05 BB08
BB09 BB11 BB12 BC06 BE03
BF06 BF16 BG01 BG03 BG13
DA25 DA27
5F083 JA36 JA38 JA39 JA40 LA03
LA12 MA06 MA19 NA01 NA08
Claims (15)
- 【請求項１】半導体基板と、前記半導体基板上に半導体
絶縁層を有するフィールド領域と前記フィールド領域に
隣接する複数のアクティブ領域とを有し、第一のアクテ
ィブ領域には入力信号に基き出力信号を出力する回路を
構成する第一の電界効果トランジスタ及び第二の電界効
果トランジスタとを備え、前記第一の電界効果トランジ
スタの配置された側の前記第一のアクティブ領域にフィ
ールド領域を介して隣接する第二のアクティブ領域と、
前記第二の電界効果トランジスタの配置された側の前記
第一のアクティブ領域にフィールド領域を介して隣接す
る第三のアクティブ領域と、第四のアクティブ領域と前
記四のアクティブ領域にフィールド領域を介して隣接す
る第五のアクティブ領域と、を備え、前記第一のアクテ
ィブ領域と前記第二のアクティブ領域との距離と前記第
一のアクティブ領域と前記第三のアクティブ領域との距
離の差は、前記第一のアクティブ領域と前記第二のアク
ティブ領域との距離と前記第四のアクティブ領域と前記
第五のアクティブ領域との距離の差よりも小さく形成さ
れてなることを有することを特徴とする半導体装置。 - 【請求項２】半導体基板と、前記半導体基板上に半導体
絶縁層を有するフィールド領域と前記フィールド領域に
囲まれた複数のアクティブ領域とを有し、第一のアクテ
ィブ領域は、入力信号が入力され、前記入力信号に対応
した出力信号を出力する回路を形成する第一の電界効果
トランジスタ及び第二の電界効果トランジスタとを備
え、前記第一の電界効果トランジスタの配置された側の
前記第一のアクティブ領域にフィールド領域を介して隣
接する第二のアクティブ領域と、前記第二の電界効果ト
ランジスタの配置された側の前記第一のアクティブ領域
にフィールド領域を介して隣接する第三のアクティブ領
域と、を有し、前記第一のアクティブ領域と前記第二の
アクティブ領域との間の距離と前記第一のアクティブ領
域と前記第二のアクティブ領域との距離とは、バラツキ
の範囲内で等しく形成されていることを特徴とする半導
体装置。 - 【請求項３】半導体基板と、前記半導体基板上に半導体
絶縁層を有するフィールド領域と前記フィールド領域に
隣接する複数のアクティブ領域とを有し、第一のアクテ
ィブ領域にはｎ型或いはｐ型の第一の電界効果トランジ
スタ及び前記第一の電界効果型トランジスタと同じ型の
第二の電界効果トランジスタを備え、前記第一の電界効
果型トランジスタと前記第二の電界効果型トランジスタ
は、メモリセル部からビット線を介して少なくとも２つ
の信号が導入されるセンスアンプ回路を構成すると共
に、前記センスアンプ部からの信号の２つが前記第一の
電界効果型トランジスタ及び第二の電界効果型トランジ
スタに導入されるよう構成され、前記第一の電界効果ト
ランジスタの配置された側の前記第一のアクティブ領域
にフィールド領域を介して隣接する第二のアクティブ領
域と、前記第二の電界効果トランジスタの配置された側
の前記第一のアクティブ領域にフィールド領域を介して
隣接する第三のアクティブ領域と、第四のアクティブ領
域と前記四のアクティブ領域にフィールド領域を介して
隣接する第五のアクティブ領域と、を備え、前記第一の
アクティブ領域と前記第二のアクティブ領域との距離と
前記第一のアクティブ領域と前記第三のアクティブ領域
との距離の差は、前記第一のアクティブ領域と前記第二
のアクティブ領域との距離と前記第四のアクティブ領域
と前記第五のアクティブ領域との距離の差よりも小さく
形成されてなることを有することを特徴とする半導体装
置。 - 【請求項４】半導体基板と、前記半導体基板上に半導体
絶縁層を有するフィールド領域と前記フィールド領域に
隣接する複数のアクティブ領域とを有し、第一のアクテ
ィブ領域と前記第一のアクティブ領域を介して隣接する
第二のアクティブ領域と、入力信号に基き出力信号が出
力される単位回路が複数配置される第三のアクティブ領
域とを有し、前記第三のアクティブ領域は前記単位回路
を構成する第一の電界効果トランジスタと第二の電界効
果トランジスタとを備え、前記第一の電界効果トランジ
スタ側の第三のアクティブ領域とフィールド領域を介し
て隣接する第四のアクティブ領域と前記第二の電界効果
トランジスタ側の第三のアクティブ領域とフィールド領
域を介して隣接する第五のアクティブ領域と、を有し、
前記第三のアクティブと前記第四のアクティブとの距離
或いは第三のアクティブと第五のアクティブとの距離の
方が前記第一のアクティブと前記第二のアクティブとの
距離よりも広く形成されていることを含むことを特徴と
する半導体装置。 - 【請求項５】半導体基板と、前記半導体基板上に半導体
絶縁層を有するフィールド領域と前記フィールド領域に
囲まれた複数のアクティブ領域とを有し、入力信号に応
じて出力信号を出力する機能を有する電気的に連絡され
た回路を構成する第一の電界効果トランジスタと第二の
電界効果トランジスタと、前記第一の電界効果トランジ
スタは第一のアクティブ領域に形成され、前記第二の電
界効果トランジスタは第二のアクティブ領域に形成さ
れ、前記第一のアクティブ領域に対して前記フィールド
領域を介して第一の側から隣接する第三のアクティブ領
域と、前記第一のアクティブ領域に対して前記フィール
ド領域を介して前記第一の側に対向する第二の側から隣
接する第四のアクティブ領域と、前記第二のアクティブ
領域に対して前記フィールド領域を介して前記第一の側
から隣接する第五のアクティブ領域と、前記第二のアク
ティブ領域に対して前記フィールド領域を介して前記第
一の側に対向する前記第二の側から隣接する第六のアク
ティブ領域と、を有し、前記第一のアクティブ領域と前
記第三のアクティブ領域との間の距離と前記第二のアク
ティブ領域と前記第五のアクティブ領域との間の距離の
差、或は前記第一のアクティブ領域と第四のアクティブ
領域との距離と第二のアクティブ領域と第六のアクティ
ブ領域との間の距離の差は、前記第一のアクティブ領域
と前記第三のアクティブ領域との間の距離と前記第一の
アクティブ領域と前記第四のアクティブ領域との間の距
離の差、或は前記第二のアクティブ領域と前記第五のア
クティブ領域との距離と前記第二のアクティブ領域と前
記第六のアクティブ領域との間の距離の差より小さく形
成されていることを含むことを特徴とする半導体装置。 - 【請求項６】半導体基板と、前記半導体基板上に半導体
絶縁層を有するフィールド領域と前記フィールド領域に
囲まれた複数のアクティブ領域とを有し、第一の機能を
有する回路を構成する第一の電界効果トランジスタと第
二の電界効果トランジスタと、前記第一の電界効果トラ
ンジスタは第一のアクティブ領域に形成され、前記第二
の電界効果トランジスタは第二のアクティブ領域に形成
され、前記第一のアクティブ領域に対して前記フィール
ド領域を介して第一の側から隣接する第三のアクティブ
領域と、前記第一のアクティブ領域に対して前記フィー
ルド領域を介して前記第一の側に対向する第二の側から
隣接する第四のアクティブ領域と、前記第二のアクティ
ブ領域に対して前記フィールド領域を介して前記第一の
側から隣接する第五のアクティブ領域と、前記第二のア
クティブ領域に対して前記フィールド領域を介して前記
第一の側に対向する前記第二の側から隣接する第六のア
クティブ領域と、第七のアクティブ領域と前記第七のア
クティブ領域に前記フィールド領域を介して隣接する第
八のアクティブ領域と、を有し、前記第一のアクティブ
領域と前記第三のアクティブ領域との間の距離と前記第
一のアクティブ領域と第四のアクティブ領域との間の距
離との差、或は前記第二のアクティブ領域と前記第五の
アクティブ領域との間の距離と前記第二のアクティブ領
域と前記第六のアクティブ領域との間の距離の差は、前
記第一のアクティブ領域と前記第三のアクティブ領域と
の間の距離と前記第七のアクティブ領域と前記第八のア
クティブ領域との間の距離の差より小さく形成されてい
ることを含むことを特徴とする半導体装置。 - 【請求項７】半導体基板と、前記半導体基板上にメモリ
セル部と前記メモリセル部とビット線を経由して電気的
に連絡してなるセンスアンプ部を備え、前記メモリセル
部および前記センスアンプ部には、半導体絶縁層を有す
るフィールド領域と前記フィールド領域に隣接した複数
のアクティブ領域とを有し、前記アクティブ領域には複
数の電解効果型トランジスタが配置され、前記第一のア
クティブ領域の端部と前記第一のアクティブ領域に形成
され前記端部から最も近い電解効果型トランジスタとの
間の距離は、前記第一のアクティブ領域に形成される第
一の電解効果型トランジスタと、前記第一のアクティブ
領域に形成され前記第一の電解効果型トランジスタに最
も近い第二の電解効果型トランジスタとの間の距離の３
倍以上あるように形成されていることを特徴とする半導
体装置。 - 【請求項８】半導体基板と、前記半導体基板上に半導体
絶縁層を有するフィールド領域と前記フィールド領域に
囲まれた複数のアクティブ領域とを有し、第一のアクテ
ィブ領域に第一のｎ型電解効果トランジスタ及び第二の
n型電解効果トランジスタが形成され、第二のアクティ
ブ領域に第一のｐ型電界効果トランジスタ及び第二のｐ
型電界効果トランジスタが形成され、前記第一及び第二
のｎ型電界効果トランジスタ及び第一及び第二のｐ型電
界効果トランジスタを含む回路を有し、前記回路はメモ
リセル部と電気的に連絡しており、少なくとも、メモリ
セル部からの第一の信号が前記第一のｎ型電界効果トラ
ンジスタ及び前記第二のｎ型電界効果トランジスタに入
力され、メモリセルからの第二の信号が前記第一のp型
電界効果トランジスタと前記第二のｐ型電界効果トラン
ジスタに入力され、前記入力信号に基き出力信号が出力
され、前記第一のアクティブ領域と前記第一のアクティ
ブ領域における前記第一のｎ型電解効果型トランジスタ
側にフィールド領域を介して形成される第三のアクティ
ブ領域との間の距離と、前記第一のアクティブ領域と前
記第一のアクティブ領域における前記第二のｎ型電界効
果トランジスタ側にフィールド領域を介して形成される
第四のアクティブ領域との間の距離と、の差、或いは、
前記第二のアクティブ領域と前記第二のアクティブ領域
における前記第一のｐ型電解効果型トランジスタ側にフ
ィールド領域を介して形成される第第五のアクティブ領
域との間の距離と、前記第二のアクティブ領域と前記第
二のアクティブ領域における前記第二のｐ型電界効果ト
ランジスタ側にフィールド領域を介して形成される第六
のアクティブ領域との間の距離と、の差は、前記第一の
アクティブ領域と前記第一のアクティブ領域における前
記第一のｎ型電解効果型トランジスタ側にフィールド領
域を介して形成される第三のアクティブ領域との間の距
離と、前記第二のアクティブ領域と前記第二のアクティ
ブ領域における前記第一のｐ型電解効果型トランジスタ
側にフィールド領域を介して形成される前記第五のアク
ティブ領域との間の距離と、の差より小さくなるよう形
成されていることを特徴とする半導体装置。 - 【請求項９】半導体基板と、前記半導体基板上に半導体
絶縁層を有するフィールド領域と前記フィールド領域に
隣接する複数のアクティブ領域とを有し、第一のアクテ
ィブ領域には入力信号に基き出力信号を出力する回路を
構成する第一の電界効果トランジスタ及び第二の電界効
果トランジスタとを備え、前記第一の電界効果トランジ
スタの配置された側の前記第一のアクティブ領域にフィ
ールド領域を介して隣接する第二のアクティブ領域と、
前記第二の電界効果トランジスタの配置された側の前記
第一のアクティブ領域にフィールド領域を介して隣接す
る第三のアクティブ領域と、を備え、前記第一の電界効
果トランジスタと前記第二の電界効果トランジスタのし
きい値の差は、前記半導体基板上に形成されたメモリセ
ルにおける一のアクティブ領域に形成された第三電界効
果トランジスタと前記第三の電界効果トランジスタに隣
接して配置される第四の電界効果トランジスタのしきい
値の差よりも小さくなるよう形成されていることを特徴
とする半導体装置。 - 【請求項１０】請求項１に記載の半導体装置において、
前記何れの電界効果トランジスタのゲート電極の幅が0.
25μm以下であることを特徴とする半導体装置。 - 【請求項１１】請求項１に記載の半導体装置において、
前記回路は、差動増幅回路、カレントミラー回路、スイ
ッチドキャパシタ回路、定電流・定電圧回路の何れかで
あることを特徴とする半導体装置。 - 【請求項１２】半導体装置の製造方法であって、半導体
基板上に半導体絶縁層を有するフィールド領域と前記フ
ィールド領域を介して隣接する少なくとも第一から第五
のアクティブ領域とを形成する工程、第一のアクティブ
領域の第二のアクティブ領域側に第一の電界効果トラン
ジスタ及び、第三のアクティブ領域側に第二の電界効果
トランジスタとを形成する工程、前記第一の電界効果ト
ランジスタ及び前記第二の電界効果トランジスタを含み
入力信号に基き出力信号を出力する回路を形成する工
程、を有し、前記第一のアクティブ領域と前記第二のア
クティブ領域との距離と前記第一のアクティブ領域と前
記第三のアクティブ領域との距離の差は、前記第一のア
クティブ領域と前記第二のアクティブ領域との距離と前
記第四のアクティブ領域と前記第五のアクティブ領域と
の距離の差よりも小さく形成されてなることを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１３】半導体装置の製造方法であって、半導体
基板上に半導体絶縁層を有するフィールド領域と前記フ
ィールド領域を介して隣接する少なくとも第一から第六
のアクティブ領域とを形成する工程、前記工程は、前記
第一のアクティブ領域に対して前記フィールド領域を介
して第一の側から隣接する第三のアクティブ領域と、前
記第一のアクティブ領域に対して前記フィールド領域を
介して前記第一の側に対向する第二の側から隣接する第
四のアクティブ領域と、前記第二のアクティブ領域に対
して前記フィールド領域を介して前記第一の側から隣接
する第五のアクティブ領域と、前記第二のアクティブ領
域に対して前記フィールド領域を介して前記第一の側に
対向する前記第二の側から隣接する第六のアクティブ領
域と、形成し第一のアクティブ領域に第一の電界効果ト
ランジスタ及び、第二のアクティブ領域に第二の電界効
果トランジスタとを形成する工程、前記第一の電界効果
トランジスタ及び前記第二の電界効果トランジスタを含
み入力信号に基き出力信号を出力する回路を形成する工
程、を有し、前記第一のアクティブ領域と前記第三のア
クティブ領域との間の距離と前記第二のアクティブ領域
と前記第五のアクティブ領域との間の距離の差、或は前
記第一のアクティブ領域と第四のアクティブ領域との距
離と第二のアクティブ領域と第六のアクティブ領域との
間の距離の差は、前記第一のアクティブ領域と前記第三
のアクティブ領域との間の距離と前記第一のアクティブ
領域と前記第四のアクティブ領域との間の距離の差、或
は前記第二のアクティブ領域と前記第五のアクティブ領
域との距離と前記第二のアクティブ領域と前記第六のア
クティブ領域との間の距離の差より小さく形成されてい
ることを有することを特徴とする半導体装置の製造方
法。 - 【請求項１４】半導体装置の製造方法であって、半導体
基板上に半導体絶縁層を有するフィールド領域と前記フ
ィールド領域を介して隣接する少なくとも第一から第八
のアクティブ領域を形成する工程、前記工程は、前記第
一のアクティブ領域に対して前記フィールド領域を介し
て第一の側から隣接する第三のアクティブ領域と、前記
第一のアクティブ領域に対して前記フィールド領域を介
して前記第一の側に対向する第二の側から隣接する第四
のアクティブ領域と、前記第二のアクティブ領域に対し
て前記フィールド領域を介して前記第一の側から隣接す
る第五のアクティブ領域と、前記第二のアクティブ領域
に対して前記フィールド領域を介して前記第一の側に対
向する前記第二の側から隣接する第六のアクティブ領域
と、第七のアクティブ領域と前記第七のアクティブ領域
に前記フィールド領域を介して隣接する第八のアクティ
ブ領域と、を形成し、第一のアクティブ領域に第一の電
界効果トランジスタ及び、第二のアクティブ領域に第二
の電界効果トランジスタとを形成する工程、前記第一の
電界効果トランジスタ及び前記第二の電界効果トランジ
スタを含み入力信号に基き出力信号を出力する回路を形
成する工程、を有し、前記第一のアクティブ領域と前記
第三のアクティブ領域との間の距離と前記第一のアクテ
ィブ領域と第四のアクティブ領域との間の距離との差、
或は前記第二のアクティブ領域と前記第五のアクティブ
領域との間の距離と前記第二のアクティブ領域と前記第
六のアクティブ領域との間の距離の差は、前記第一のア
クティブ領域と前記第三のアクティブ領域との間の距離
と前記第七のアクティブ領域と前記第八のアクティブ領
域との間の距離の差より小さく形成されていることを含
むことを特徴とする半導体装置の製造方法。 - 【請求項１５】半導体装置の製造方法であって、半導体
基板上に半導体絶縁層を有するフィールド領域と前記フ
ィールド領域に隣接した複数のアクティブ領域とを有
し、第一のアクティブ領域に複数の電解効果型トランジ
スタを形成する工程、メモリセル部及び前記第一の電界
効果トランジスタ及び前記第二の電界効果トランジスタ
を含み前記メモリセル部とビット線を経由して電気的に
連絡してなるセンスアンプ部を形成する工程、を有し、
前記第一のアクティブ領域の端部と前記第一のアクティ
ブ領域に形成され前記端部から最も近い電解効果型トラ
ンジスタとの間の距離は、前記第一のアクティブ領域に
形成される第一の電解効果型トランジスタと、前記第一
のアクティブ領域に形成され前記第一の電解効果型トラ
ンジスタに最も近い第二の電解効果型トランジスタとの
間の距離の３倍以上あるように形成されていることを特
徴とする半導体装置の製造方法。
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