JPH10135422A - 半導体記憶装置 - Google Patents
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Abstract
器の動作の安定を図った半導体記憶装置を提供する。 【解決手段】2個のスイッチングトランジスタQ1a、
Q1bに挟まれた領域内で、NMOSフリップフロップ
回路11とPMOSフリップフロップ回路12との間に
列選択回路13を配置して、NMOSフリップフロップ
回路11がPMOSフリップフロップ回路12と隣り合
わないようにする。
Description
トランジスタ(以下、MOSもしくはMOSトランジス
タ、と称す)型半導体記憶装置に係わり、特に半導体基
板上のトランジスタの配置方法に関する。
幅器として、シェアド型増幅器とよばれるものが用いら
れている。これはセンス増幅器の両側に配置した2個の
メモリセルアレイに対し、前記センス増幅器を共通に用
いることでセンス増幅器の数を減らしたものである(例
えば、ISSCC DIGEST OF TECHNI
CAL PAPERS,pp.246−247;Fe
b.,1989、または特開平5−62462号公
報)。
のセンス増幅器を表した回路図である。図5において、
センス増幅器は、1対のNチャネル絶縁ゲート電界効果
トランジスタ(以下、NMOSもしくはNMOSトラン
ジスタ、と称す)を用いたNMOSフリップフロップ回
路11と1対のPチャネル絶縁ゲート電界効果トランジ
スタ(以下、PMOSもしくはPMOSトランジスタ、
と称す)を用いたPMOSフリップフロップ回路12と
で構成されている。
アレイMCa、MCbとは、スイッチングトランジスタ
Q1a、Q1bを介して接続されている。
号Yiに従ってビット線BL、BLBとデータ入出力線
I/O、I/OBとの間のデータの伝達を制御してい
る。
は、読み出しあるいは書き込み動作終了後にビット線を
ショートさせて初期状態とするための回路が、センス増
幅器に隣接して設けられるが、本図では省略している。
セルを選択してデータの書き込み、読み出しを行う時に
は、スイッチングトランジスタQ1aを導通状態に、ス
イッチングトランジスタQ1bを非導通状態にする事
で、メモリセルアレイMCaをセンス増幅器に接続す
る。
ルを選択してデータの書き込み、読み出しを行う時に
は、スイッチングトランジスタQ1aを非導通状態に、
スイッチングトランジスタQ1bを導通状態にする事
で、メモリセルアレイMCbをセンス増幅器に接続す
る。
リセルアレイMCa、MCbに対し、1個のセンス増幅
器を共通に用いることでセンス増幅器の数を減らす事が
できるので、半導体チップの面積縮小を行うことができ
る。
クセスメモリ(以下、16MDRAM、と称す)の場
合、半導体チップ上のメモリセルアレイは多数に分割さ
れており、半導体チップ面積に影響するメモリセルアレ
イの分割数は32個に達するものがある。このため、メ
モリセルアレイの数と同数のセンス増幅器を設けるか、
あるいはその半数のセンス増幅器を設けるかでは半導体
チップ面積が大きく異なってくる。
6に示すようなものがある(例えば、ISSCC DI
GEST OF TECHNICAL PAPERS,
pp.248−249;Feb.,1989)。図6で
はセンス増幅器を構成するNMOSフリップフロップ回
路とPMOSフリップフロップ回路の内、PMOSフリ
ップフロップ回路12a、12bをスイッチングトラン
ジスタQ1a、Q1bに対し、メモリセルアレイ側に配
置している。
から読み出しデータを増幅する場合を考えると、スイッ
チング信号SWaを電源電位にした状態で、PMOSフ
リップフロップ回路より先にNMOSフリップフロップ
回路を動作させる。この時、スイッチングトランジスタ
Q1aが抵抗素子として働き、NMOSフリップフロッ
プ回路が接続されたビット線の実効的負荷容量を小さく
することができ、この事によって増幅に要する時間を短
縮しようというものである。
のがある(例えば、特開平5−62462号公報)。図
7ではセンス増幅器を構成するNMOSフリップフロッ
プ回路とPMOSフリップフロップ回路との内、NMO
Sフリップフロップ回路11a、11bをスイッチング
トランジスタQ1a、Q1bに対し、メモリセル側に配
置している。
プ回路11aを動作させるとき、スイッチングトランジ
スタQ1aを一時的に非導通状態とすることで、2つの
スイッチングトランジスタQ1a、Q1bで挟まれたビ
ット線の負荷容量分だけ切り離した状態で増幅して、高
速動作を実現しようというものである。
来例の場合、スイッチングトランジスタQ1a、Q1b
に対し、メモリセルアレイ側にフリップフロップ回路を
配置しているため、図6の従来例ではPMOSフリップ
フロップ回路の数が、また図7の従来例ではNMOSフ
リップフロップ回路の数がそれぞれ図5に示した従来例
に対して2倍になっている。そしてこのことは半導体チ
ップ面積が増大するという問題を発生させる。
大はセンス増幅器1台あたり10〜20μm程度とな
り、半導体チップの面積に換算すると、その面積は2〜
6%に達する。
に示した配置が有利である。そしてこの時ビット線負荷
容量を低減するためには、メモリセルからデータ読み出
し後に、NMOSフリップフロップ回路を動作させる際
に、スイッチングトランジスタQ1aを一時的に非導通
状態とする方法がある(例えば、ISSCC DIGE
ST OF TECHNICAL PAPERS,p
p.246−247;Feb.,1989)。
を読み出した場合の、図5の従来例における信号波形を
示す。選択されたワード線WLを立ち上げてビット線に
メモリセルのデータお読みだした後、スイッチング信号
SWaを立ち下げてスイッチングトランジスタQ1aを
非導通状態としてセンス増幅器を動作させている。この
方法によれば、NMOSフリップフロップ回路を動作さ
せる際には、メモリセルアレイ側のビット線負荷容量が
切り離されるので、図6に示した従来例に近い効果を得
ることができる。
ち、特にチップ面積縮小を考慮すると図5の従来例が有
効となる。
したセンス増幅回路が存在する(例えば、SYMPOS
IUM ON VLSI CIRCUITS,pp.1
13−114;May,1989)。
号を駆動する回路14が各フリップフロップ回路毎に設
けられている。今まで述べてきたセンス増幅器では、多
数並んだセンス増幅器に対し1個の駆動回路が、センス
増幅器列の外側の領域に設けられている(いずれの従来
例にも図示せず)。
に分割(例えば、2048に分割)して各センス増幅器
に対応して配置している(14)。
SAN、SAPは各センス増幅器に接続するため、その
信号配線は多数のセンス増幅器を貫通するように配置し
ている。しかしこのような状態で、多数のセンス増幅器
が一度に動作して、大きな充放電電流が流れたとき、セ
ンス増幅器活性化信号の配線抵抗により充放電が妨げら
れて、増幅の高速化の妨げになってしまう。このためセ
ンス増幅器活性化信号の配線は太い方が望ましいが、配
線幅を大きくすることはセンス増幅器の寸法増大をもた
らす。その結果、前記信号配線は半導体チップの面積に
影響が及ばない範囲で配線幅を大きくしているのが現状
である。図10はこの様な不都合に対処するものであ
る。
した従来例においても、センス増幅器の安定動作を考え
た場合、半導体チップの面積が増大するという問題が発
生する。
る各MOSトランジスタの実際の配置を表した平面図で
あり、図9(B)は図9(A)を切断線B−Bで切断し
矢印の方向を視た断面図である(例えば、特開平6−1
39774号公報)。なお、両図とも1層目(下層)の
金属配線(アルミ配線など)の一部と2層目(上層)の
金属配線は省略しており、1層目の金属配線と更に下層
の導電層とを接続するコンタクト孔までを図示してい
る。
体基板1に形成されソース、ドレインとなるN型不純物
領域3を有する1対のNMOSからなるNMOSフリッ
プフロップ回路11とNウエル2に形成されソース、ド
レインとなるP型不純物領域4を有する1対のPMOS
からなるPMOSフリップフロップ回路12とはX方向
に隣接して配置されている。
ット線とデータ入出力線との間のデータの伝達を制御す
る列選択回路13が配置されている。
チングトランジスタQ1a,Q1bの間の設けられてい
る。更にスイッチングトランジスタQ1a,Q1bの外
側にはそれぞれメモリセルアレイが設けられているが、
本図では省略してある。
OSトランジスタを形成しているため、PMOSフリッ
プフロップ回路12はNウエル領域2の中に形成されて
いる。この様な構造においては、ラッチアップが発生し
ないように、NMOSトランジスタの形成領域とPMO
Sトランジスタの形成領域とは、ある程度だけ離す必要
がある。実際には、NMOSトランジスタのソース、ド
レイン領域を形成するN型不純物領域3とPMOSトラ
ンジスタのソース、ドレイン領域を形成するP型不純物
領域4とは5〜10μm程度離している。
を構成するトランジスタの配置に特に制約を設けていな
いため、本従来例のようにNMOSフリップフロップ回
路11とPMOSフリップフロップ回路12とが隣り合
った場合でも、上記ラッチアップを考慮した距離を離す
だけであった。
の点からは、新たな問題を発生する。この点について以
下に説明する。
域2を形成するための熱処理や、その後の製造工程での
熱処理により、Nウエル領域2は深さ方向ばかりでなく
横方向にも拡がっていく。このためNウエル領域2に隣
接する領域では、P型半導体基板表面の不純物濃度がN
ウエル領域から離れた領域と異なってくる恐れがある。
記熱処理等の製造条件やNウエル領域2からの距離によ
り異なってくる。そして不純物濃度の変化は、MOSト
ランジスタの閾値電圧の変化となって現れてくる。
導体記憶装置の特性へ及ぼす影響はNウエル領域2に隣
接する領域に配置される回路の種類によって異なる。半
導体記憶装置においては、通常の回路ではさほど問題に
はならないが、最も微小な信号を扱うセンス増幅器の場
合は、フリップフロップ回路を構成する一対のMOSト
ランジスタの特性のバラツキが問題となる。
のピッチの縮小にMOSトランジスタの縮小が追随でき
ない結果、フリップフロップ回路を構成する1対のMO
Sトランジスタを、ビット線の延在する方向(図9
(A)でX方向)に並べて配置する様になっている。
5bがNMOSフリップフロップ回路11を構成する一
対のNMOSトランジスタのゲート電極となっている。
この様な配置の場合、隣接するNウエル領域2からの距
離が、対となる2個のNMOSトランジスタで異なって
しまう。
ジスタで閾値電圧に差が生じやすく、半導体記憶装置の
安定動作を妨げる恐れがある。更に16MDRAM以
降、動作電圧の低下に伴い、トランジスタの閾値電圧も
下げられており、小さなバラツキでも製品の特性に大き
く影響してしまう。
ためには、ラッチアップを考慮した距離に加え、センス
増幅器を構成するトランジスタの特性バラツキまで考慮
してNウエル領域からの距離を決定する必要がある。実
際には10〜20%ほど余計に間隔をとっており、寸法
的にはセンス増幅器1個あたり1〜2μmの寸法増大と
なっている。
分割して各センス増幅器に対応している図10の従来例
に於いてもNMOSフリップフロップ回路11とPMO
Sフリップフロップ回路12が隣接して配置されている
から、上記図5(図9)と同様の問題点が図10でも生
じる。
面積が小さく、しかも安定に動作する半導体記憶装置を
提供することである。
よび第2のメモリセルアレイと、前記第1および第2の
メモリセルアレイに対しそれぞれ第1および第2のスイ
ッチング用MOSトランジスタを介して接続された共通
のセンス増幅器とを有し、前記共通のセンス増幅器がN
MOSトランジスタによるNMOSフリップフロップ回
路とPMOSトランジスタによるPMOSフリップフロ
ップ回路とから構成された半導体記憶装置において、前
記NMOSフリップフロップ回路およびPMOSフリッ
プフロップ回路のいずれもが前記第1のスイッチング用
MOSトランジスタと前記第2のスイッチング用MOS
トランジスタとの間に位置し、かつ前記NMOSフリッ
プフロップ回路と前記PMOSフリップフロップ回路と
の間には他の回路が配置されている半導体記憶装置にあ
る。ここで、前記他の回路は列選択信号に従ってビット
線とデータ入出力線との間のデータの伝達を制御する列
選択回路であることが好ましい。あるいは、前記他の回
路はセンス増幅器を活性化する信号を駆動する回路であ
ることが好ましい。さらに、前記第1および第2のフリ
ップフロップ回路のうち少なくとも一方のフリップフロ
ップ回路を構成するトランジスタは基板に設けられたウ
エル領域に形成されていることができる。
して詳細に説明する。
1の実施の形態のMOS型半導体記憶装置を説明する。
図1(A)は平面図であり、図1(B)は図1(A)を
切断線A−Aで切断し矢印の方向を視た断面図である。
また図2は回路図である。
続関係を示すにすぎず、半導体チップ上の実際のトラン
ジスタや回路関係の位置関係を指定するものではない
が、先に従来例として示した図5、図6、図7及び図1
0並びにこれから第1の実施の形態として示す図2及び
第2の実施の形態として示す図4に限っては各回路の配
置まで対応づけて表した回路図、すなわち各回路の相互
の位置関係まで対応させている。
ルアレイMCa,MCbに対しそれぞれ第1および第2
のスイッチング用MOSトランジスタQ1a,Q1bを
介して共通のセンス増幅器が接続されている。この共通
のセンス増幅器は1対のNMOSトランジスタによるN
MOSフリップフロップ回路11と1対のPMOSトラ
ンジスタによるPMOSフリップフロップ回路12とか
ら構成され、NMOSフリップフロップ回路11および
PMOSフリップフロップ回路12のいずれもが第1の
スイッチング用MOSトランジスタQ1aと第2のスイ
ッチング用MOSトランジスタQ1bとの間に位置して
いるから、全体の面積は縮小することができる。
とPMOSフリップフロップ回路12との間に列選択信
号に従ってビット線BL,BLBとデータ入出力線I/
O,I/OBとの間のデータの伝達を制御する列選択回
路13が設けられておりその分だけNMOSフリップフ
ロップ回路11とNウエル領域に形成されるPMOSフ
リップフロップ回路12とが離間している。
路11を構成するために対となるNMOSトランジスタ
間の閾値電圧の、Nウエル領域による変動、アンバラン
スを抑制することができる。
SWa,SWbがそれぞれ第1および第2のスイッチン
グ用MOSトランジスタQ1a,Q1bのゲートに入力
し、センス増幅器活性化信号SAN,SAPがそれぞれ
NMOSフリップフロップ回路11およびPMOSフリ
ップフロップ回路12に入力し、データ入出力線I/
O,I/OBが列選択回路13に接続し、列選択信号Y
iが列選択回路13に入力し、ビット線BL,BLBが
上記3回路11,12,13に接続している。
にNウエル領域2が設けられ、P型基板領域には、スイ
ッチング用MOSトランジスタQ1a,Q1bのソー
ス、ドレインとなるN型拡散層3、列選択回路13およ
びNMOSフリップフロップ回路11を構成するNMO
Sトランジスタのソース、ドレインとなるN型拡散層3
がそれぞれ形成され、Nウエル領域2内にはPMOSフ
リップフロップ回路12を構成するPMOSトランジス
タ12のソース、ドレインとなるP型拡散層4およびN
ウエル領域のコンタクト用のN型拡散層3がそれぞれ形
成されている。
てスイッチング用MOSトランジスタQ1a,Q1bの
ゲート電極となり、島状のポリシリコン5(5a,5
b)がそれぞれX方向に延びて回路11,12,13を
構成するトランジスタのそれぞれのゲート電極となり、
層間絶縁膜を介して形成されたタングステンシリサイド
6やアルミ7によりビット線等のX方向を延在する電極
配線が構成され、これがコンタクト孔8を通してそれぞ
れのゲート電極や拡散層の所定箇所に接続している。
(A)、(B)ではNMOSフリップフロップ回路1
1、PMOSフリップフロップ回路12、列選択回路1
3の順にX方向に配置されているから、NMOSフリッ
プフロップ回路11とPMOSフリップフロップ回路1
2とが隣接し、NMOSフリップフロップ回路11がN
ウエル領域2と隣り合っている。。
では、図2でも説明したように、POSフリップフロッ
プ回路12、列選択回路13、NMOSフリップフロッ
プ回路11の順にX方向に配置されている。この結果、
NMOSフリップフロップ回路11とPMOSフリップ
フロップ回路12との間に列選択回路13が配置され、
NMOSフリップフロップ回路11がNウエル領域2と
隣り合わないようになっている。
a,5bをそれぞれゲート電極としNMOSフリップフ
ロップ回路11を構成する1対のNMOSトランジスタ
がNウエル領域2から離間し、このためにNウエル領域
2による表面濃度の影響を両トランジスタともに受けな
いから、対となる2個のNMOSトランジスタで閾値電
圧に差が生じることはない。したがって、センスセンス
増幅器は安定動作に動作をすることができる。
域2による表面濃度の影響に対して敏感ではない列選択
回路13を設けたから全体の集積度を向上させることも
できる。すなわち実際にNウエル領域2に隣り合ってい
るのは、列選択回路13であるが、この回路13はすで
にビット線対に十分電位差が生じた段階で動作する。こ
のため、列選択回路13のトランジスタの閾値電圧の変
化はNMOSフリップフロップ回路11のトランジスタ
の閾値電圧の変化ほど特性に影響を及ぼさない。このた
め、本実施の形態に示したトランジスタの配置でも、動
作上の問題を発生させることはない。
2の実施の形態のMOS型半導体記憶装置を説明する。
図3は平面図であり、図4はその回路図である。尚、図
3および図4のおいて図1および図2と同一もしくは類
似の箇所は同じ符号で示してあるから重複する説明は省
略する。
化信号駆動回路を多数に分割して各センス増幅器に対応
している図10の従来例に本発明を適用したものであ
る。
1とPMOSフリップフロップ回路12の間にセンス増
幅器活性化駆動信号ΦN,ΦPを入力するPMOS用お
よびNMOS用センス増幅器活性化信号駆動回路14,
14を配置することにより、センス増幅器の寸法を増大
させることなく、配線抵抗を低減でき多数のセンス増幅
器が一度に動作して大きな充放電電流が流れた場合に対
処した半導体記憶装置において、NMOSフリップフロ
ップ回路11とNウエル領域2との距離を大きくするこ
とができ、第1の実施の形態と同様の効果を得ることが
できる。
いてNウエル領域を用いた場合の半導体記憶装置につい
て述べたが、N型半導体基板を用いてPウエル領域を用
いた場合や半導体基板にNウエル領域およびPウエル領
域を用いてそれぞれのフリップフロップ回路を構成する
MOSトランジスタを形成する半導体記憶装置に関して
も、本発明を適用できることは明らかである。
ができるということである。
ップ回路と1個のPMOSフリップフロップ回路という
最小の回路でセンス増幅器が構成されているうえに、前
記NMOSフリップフロップ回路と前記PMOSフリッ
プフロップ回路とをラッチアップ防止だけを考慮した距
離まで近づけて配置する事ができるからである。
化が図れるという事である。
路とPMOSフリップフロップ回路とを隣り合わないよ
うに配置することで、PMOSフリップフロップ回路を
囲むNウエルによる半導体基板表面の不純物濃度変化の
影響がNMOSフリップフロップ回路に及ぶ事がないか
らである。
示した図であり、(A)は平面図、(B)は(A)を切
断線A−Aで切断し矢印の方向を視た断面図である。
示した回路図である。
示した平面図である。
示した回路図である。
る。
である。
である。
作を示したタイミングチャート図である。
あり、(A)は平面図、(B)は(A)を切断線B−B
で切断し矢印の方向を視た断面図である。
た回路図である。
路 13 列選択回路 14 センス増幅器活性化信号駆動回路 Mca、Mcb メモリセルアレイ Q1a、Q1b スイッチングトランジスタ
Claims (4)
- 【請求項1】 第1および第2のメモリセルアレイと、
前記第1および第2のメモリセルアレイに対しそれぞれ
第1および第2のスイッチング用絶縁ゲート電界効果ト
ランジスタを介して接続された共通のセンス増幅器とを
有し、前記共通のセンス増幅器がNチャネル絶縁ゲート
電界効果トランジスタによる第1のフリップフロップ回
路とPチャネル絶縁ゲート電界効果トランジスタによる
第2のフリップフロップ回路とから構成された半導体記
憶装置において、 前記第1および第2のフリップフロップ回路いずれもが
前記第1のスイッチング用絶縁ゲート電界効果トランジ
スタと前記第2のスイッチング用絶縁ゲート電界効果ト
ランジスタとの間に位置し、かつ前記第1のフリップフ
ロップ回路と前記第2のフリップフロップ回路との間に
は他の回路が配置されていることを特徴とする半導体記
憶装置。 - 【請求項2】 前記他の回路は列選択信号に従ってビッ
ト線とデータ入出力線との間のデータの伝達を制御する
列選択回路であることを特徴とする請求項1記載の半導
体記憶装置。 - 【請求項3】 前記他の回路はセンス増幅器を活性化す
る信号を駆動する回路であることを特徴とする請求項1
記載のMOS型半導体記憶装置。 - 【請求項4】 前記第1および第2のフリップフロップ
回路のうち少なくとも一方のフリップフロップ回路を構
成するトランジスタは基板に設けられたウエル領域に形
成されていることを特徴とする請求項1記載の半導体記
憶装置。
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