KR100301542B1 - 단일칩 메모리 시스템 - Google Patents
단일칩 메모리 시스템 Download PDFInfo
- Publication number
- KR100301542B1 KR100301542B1 KR1019970055631A KR19970055631A KR100301542B1 KR 100301542 B1 KR100301542 B1 KR 100301542B1 KR 1019970055631 A KR1019970055631 A KR 1019970055631A KR 19970055631 A KR19970055631 A KR 19970055631A KR 100301542 B1 KR100301542 B1 KR 100301542B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- sense amplifier
- memory array
- memory cell
- data
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000004913 activation Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
더 작은 메모리 시스템을 제조하기 위해서, 메모리 시스템은 제 1 메모리 셀과 제 2 메모리 셀을 가진 메모리 셀 어레이와, 제 1 메모리 셀에 접속된 제 1 스위칭 회로와, 제 2 메모리 셀에 접속된 제 2 스위칭 회로 및, 제 1 및 제 2 스위칭 회로에 접속된 감지 증폭기를 포함한다. 감지 증폭기는 제 1 메모리 셀 또는 제 2 메모리 셀로부터 데이터를 선택적으로 증폭시키기 위한 N 타입 플립플롭 회로와, 제 1 메모리 셀 또는 제 2 메모리 셀로부터 데이터를 선택적으로 증폭시키기 위한 P 타입 플립플롭 회로 및, N 타입 플립플롭 회로와 P 타입 플립플롭 회로사이에 형성된 제 1 회로를 포함한다. 제 1 메모리 셀내의 데이터가 전송될 때, 제 1 스위칭 회로는 활성화되고, 제 1 메모리 셀로부터의 데이터는 감지 증폭기로 전송되고, 데이터는 감지 증폭기에 의해 증폭된다. 제 2 메모리 셀내의 데이터가 전송될 때 제 2 스위칭 회로는 활성화되고 제 2 메모리 셀로부터의 데이터는 감지 증폭기에 전송되고, 데이터는 감지 증폭기에 의해 증폭된다.
Description
본 발명은 단일칩 메모리 시스템에 관한 것이며, 특히 고집적도를 성취하기 위한 메모리 시스템에 관한 것이다.
단일칩 반도체 다이나믹 랜덤 액세스 메모리 (DRAM) 시스템의 제조에 있어서 현재의 기술적 향상과 함께, DRAM 시스템은 매우 집적화되고 있고, DRAM 시스템의 칩크기는 작아지고 있다.
특히, 소위 "공용 감지 증폭기" 기술은 매우 고집적화된 단일칩 반도체 DRAM 시스템을 제조하기 위한 효과적인 방법중의 하나이다. 이 기술은 예를 들면 일본 특개평 제 5-62462호, 일본 특개평 제 6-139774호, ISSCC DIGEST OF TECHNICAL PAPERS (예를 들면, 246-247 및 248-249, 2월 1989년) 및 SYMPOSIUM ON VLSI CIRCUITS (예를 들면, 113-114 쪽, 5월 1989년) 에 설명되어 있다.
공용 감지 증폭 방법에 따라서, 각각의 감지 증폭기는 두 개의 메모리 셀 어레이에 연결된다. 물론, 동작시에, 각각의 감지 증폭기는 하나의 메모리 셀 어레이에만 선택적으로 접속된다. 즉, 하나의 감지 증폭기는 두 개의 메모리 셀 어레이에 의해 "공용" 되고, 그로부터 데이터를 판독하기 위해 메모리 셀 어레이중의 하나에 선택적으로 접속된다. 그러므로, DRAM 시스템의 칩크기는 감지 증폭기들의 수가 종래의 DRAM 시스템의 감지 증폭기들의 수의 절반으로 감소되기 때문에 훨씬 더 작아질 수 있다.
도 1 은 일본 특개평 제 5-62462 호에 개시된 공용 감지 증폭기를 도시한 회로도이다. 도 1에서, 감지 증폭기는 한쌍의 N 형 금속 산화물 반도체 (MOS) 트랜지스터를 가진 N 타입 플립플롭 회로 (11) 와 한쌍의 P 타입 MOS 트랜지스터를 가진 P 타입 플립플롭 회로 (12)를 포함한다.
또한, 감지 증폭기는 제 1 메모리 셀 어레이내의 메모리셀 MCa 와 제 2 메모리 셀 어레이내의 메모리셀 MCb 에 스위칭 트랜지스터 Q1a 및 Q1b를 통해 각각 연결된다.
메모리 셀 MCa 이 그로부터 데이터를 판독하기 위해 선택될 때, 스위칭 트랜지스터 Q1a 는 활성화되고 온이 되며, 스위칭 트랜지스터 Q1b 는 비활성화되어 오프된다. 그러므로, 메모리 셀 MCa 로부터의 데이터는 N 타입 플립플롭 회로 (11) 와 P 타입 플립플롭 회로 (12) 에 의해 증폭된다. 그런다음, 증폭된 데이터는 열 셀렉터 (13)를 통해 한쌍의 출력선 I/O 및 I/OB 으로 출력된다.
메모리 셀 MCb 이 그로부터의 데이터를 판독하기 위해 선택될 때, 스위칭 트랜지스터 Q1b 는 활성화되어 온이 되고, 스위칭 트랜지스터 Q1a 는 비활성화되고 오프된다. 그러므로, 메모리 셀 MCb로부터의 데이터는 N 타입 플립플롭 회로 (11) 와 P 타입 플립플롭 회로 (12) 에 의해서 증폭된다. 그후에, 증폭된 데이터는 열 셀렉터 (13)를 통해 한쌍의 출력선 I/O 과 I/OB 에 출력된다.
상기 설명된 바와 같이, 도 1 의 공용 감지 증폭기는 메모리셀 MCa 및 MCb 에 접속된다. 그러므로, DRAM 시스템의 칩크기는 작아진다.
그러나, 도 1 의 공용 감지 증폭기에는 문제가 있다. 특히, N 타입 플립플롭 회로 (11) 와 P 타입 플립플롭 회로 (12)가 칩내에 함께 접근하여 형성되면, 이러한 회로들의 "래치업" 이 발생한다. 래치업의 응용으로서, "래치업" 은 적합하게 동작하지 않는 회로 락킹업 (locking up) 으로 정의된다.
DRAM 시스템에서 래치업을 방지하기 위해, 일반적으로 N 타입 플립플롭 회로 (11) 는 P 타입 플립플롭 회로 (12) 로부터 약 5-10μm 떨어져서 형성되어야 한다. 그러나, 실제적으로, 이 거리는 공용 감지 증폭기를 정확하고 안정적으로 동작시키기 위해, 상기 언급된 거리보다 약 10-20% 더 길어야 한다. 그러므로, DRAM 칩 크기는 N 타입 및 P 타입 플립플롭 회로의 필요한 분리로 인하여 크게 된다.
도 2 는 도 1 의 구조의 상기 언급된 단점을 극복하고 데이터의 더 빠른 증폭을 위해 두단계 증폭을 제공하는 일본 특개평 제 5-62462 호에 개시된 다른 공용 감지 증폭기를 도시한 회로도이다. 도 2에서, 공용 감지 증폭기는 두 개의 N 타입 플립플롭 회로 (11a 및 11b)를 포함한다. 도 1 의 부분에서와 동일한 도 2 의 부분에는 도 1 의 참조번호와 동일한 참조번호를 붙인다. 간략하게 하기 위해, 이러한 부분의 설명은 이후에 생략한다.
메모리 셀 MCa 이 그로부터 데이터를 판독하기 위해 선택될대, 먼저, 데이터는 N 타입 플립플롭 회로 (11a) 에 출력된다. 이때, 스위칭 트랜지스터 Q1a 는 비활성화되고 턴오프된다. 그러므로, 한쌍의 비트선 BL 과 BLB 는 N 타입 플립플롭 회로 (11a)로부터 전기적으로 분리된다. 그 다음에, 데이터는 N 타입 플립플롭 회로 (11a) 에 의해 소정 전압으로 증폭된다.
그후에, 스위칭 트랜지스터 Q1a 는 활성화되고 턴온된다. 그러므로, 한쌍의 비트선 BL 과 BLB 는 N 타입 플립플롭 회로 (11a) 와 전기접속된다. 그 다음에, N 타입 플립플롭 회로 (11a) 에 의해 증폭된 데이터는 P 타입 플립플롭 회로 (12) 에 의해 또한 증폭된다.
마지막으로, 증폭된 데이터는 열 셀렉터 (13)를 통해 출력선 I/O 및 I/OB 의 쌍으로 출력된다.
메모리 셀 MCb 의 동작은 메모리 셀 MCa 의 동작과 유사하다. 그러므로, 간략히 하면, 이 동작의 설명은 생략된다.
도 2 의 공용 감지 증폭기는 기생 캐패시턴스가 비트선 BL 및 BLB 의 쌍을 N 타입 플립플롭 회로 (11a) 로부터 분리시킴으로서 감소되기 때문에, 도 1 의 공용 증폭기보다 더 빠르게 데이터를 증폭시킨다.
또한, P 타입 플립플롭 회로가 N 타입 플립플롭 회로와 비교적 접근하여 형성되더라도, 스위칭 트랜지스터 Q1a 가 P 타입 플립플롭 회로 (12) 와 N 타입 플립플롭 회로 (11a) 사이에 형성되고, 스위칭 트랜지스터 Q1b 는 P 타입 플립플롭 회로 (12) 와 N 타입 플립플롭 회로 (11b) 사이에 형성되기 때문에, 도 2 의 공용 감지 증폭기의 래치업은 방지된다.
그러나, 도 2 의 공용 감지 증폭기는 두 개의 N 타입 플립플롭 회로 (11a) 와 (11b)를 갖기 때문에, 도 2 의 공용 감지 증폭기는 도 1 의 공용 감지 증폭기보다 더 크게 된다. 이것이 문제가 된다.
그러므로, 종래의 DRAM 시스템은 작은 반도체 칩에서 고속 동작과 고 집적화 및 래치업의 방지를 동시에 성취할 수 없다.
종래의 DRAM 시스템의 전술한 문제점의 면에서, 본 발명의 목적은 개선된 단일 칩 반도체 DRAM 시스템을 제공하는 것이다.
본 발명의 또다른 목적은 DRAM 시스템을 동작시키기 위한 개선된 방법을 제공하는 것이다.
도 1 은 종래의 다이나믹 랜덤 액세스 메모리 (DRAM) 시스템의 공용 감지 증폭기의 회로도.
도 2 는 종래의 DRAM 시스템의 또다른 공용 감지 증폭기의 회로도.
도 3 은 본 발명에 따른 단일 칩 반도체 DRAM 시스템과 외부 중앙 처리 장치 (CPU) 의 도면.
도 4 는 본 발명의 실시예 1 에 따른 공용 감지 증폭기의 회로도.
도 5(a) 는 도 4 에 도시된 공용 감지 증폭기의 평면도.
도 5(b) 는 선 V-V을 따라 절단한 5(a) 에 도시된 공용 감지 증폭기의 단면도.
도 6 은 본 발명의 실시예 2 에 따른 공용 감지 증폭기의 회로도.
도 7 은 도 6 에 도시된 공용 감지 증폭기의 평면도.
도 8 은 본 발명에 따른 내부 CPU를 포함한 단일칩 반도체 DRAM 시스템의 도면.
*도면의 주요부분에 대한 부호의 설명*
3 : N 타입 확산층 4 : P 타입 확산층
11, 11a, 11b, 111 : N 타입 플립플롭 회로
12, 121 : P 타입 플립플롭 회로 13 : 열 셀렉터
100, 1000 : CPU
101, 1001 : 단일칩 반도체 DRAM 메모리 시스템
102 : 어드레스 래치 회로 103 : RAS 래치 회로
104 : CAS 래치 회로 105 :WE 래치 회로
106 : 행 디코더 107 : DRAM 셀 어레이
109 : 신호 발생기 110a : 입력 버퍼
110b : 출력 버퍼 131 : 열 셀렉터
Q1a1 : 제 1 스위칭 회로 Q1b1 : 제 2 스위칭 회로
첫 번째 양상에서, 본 발명에 따른 메모리 시스템은 제 1 메모리 셀과 제 2 메모리 셀을 가진 메모리 셀 어레이와, 제 1 메모리 셀에 접속된 제 1 스위칭 회로와, 제 2 메모리 셀에 접속된 제 2 스위칭 회로 및, 제 1 및 제 2 스위칭 회로에 접속된 감지 증폭기를 포함하며, 감지 증폭기는 제 1 메모리 셀과 제 2 메모리 셀중의 하나로부터 데이터를 선택적으로 증폭시키기 위한 N 타입 플립플롭 회로와, 제 1 메모리 셀과 제 2 메모리 셀중의 하나로부터 데이터를 선택적으로 증폭시키기 위한 P 타입 플립플롭 회로 및, N 타입 플립플롭 회로와 P 타입 플립플롭 회로사이에 형성된 제 1 회로를 포함하며, 제 1 스위칭 회로가 활성화되고 제 1 메모리 셀로부터의 데이터는 감지 증폭기에 전송되고, 데이터는 제 1 메모리 셀이 선택될 때 감지 증폭기에 의해 증폭되며, 제 2 스위칭 회로가 활성화되고 제 2 메모리 셀로부터의 데이터가 감지 증폭기에 전송되고, 제 2 메모리 셀이 선택될 때 데이터는 감지 증폭기에 의해 증폭된다.
본 발명의 특정하며 대략적인 구조에서, 제 1 회로는 N 타입 플립플롭 회로와 p 타입 플립플롭 회로사이에 형성된다. 그러므로, 단일 칩 메모리 시스템이 고집적도로 제조될 때 래치업은 방지된다. 또한, 본 발명에서, 회로의 수는 도 1 에 도시된 종래의 시스템과 동일하다. 그러므로, 단일 칩 메모리 시스템은 종래의 시스템보다 더 작게 만들어 질 수 있다.
실시예 1
이제 도면을 참조로, 특히 도 3-5(b)를 참조로, 단일칩 반도체 다이나믹 랜덤 액세스 (DRAM) 메모리 시스템 (101) 이 본 발명의 실시예 1 에 따라서 설명된다.
실시예 1에서, DRAM 시스템 (101) 은 어드레스 래치 회로 (102) 와, 로우 어드레스 스트로브 (RAS) 신호를 래치하기 위한 RAS 래치 회로 (103) 와, 열 어드레스 스트로브 (CAS) 신호를 래치하기 위한 CAS 래치 회로 (104) 와, 기록 인에이블 (WE) 신호를 래치하기 위한 WE 래치 회로 (105) 와, 행 디코더 (106) 와, 복수의 제 1 DRAM 셀을 포함하는 DRAM 셀 어레이 (107) 및, 제 1 DRAM 셀중의 하나와 제 2 DRAM 셀중의 하나에 각각 접속된 복수의 공용 감지 증폭기와, 열 디코더 (108) 와, 신호 발생기 (109) 와, 입력 버퍼 (110a) 및 출력 버퍼 (110b)를 포함한다.
또한, DRAM 시스템 (101) 은 명령을 실행하기 위해 외부 중앙 처리 장치 (CPU) 에 접속된다.
CPU (100) 는 DRAM 시스템 (101) 으로부터의 데이터를 사용하여 명령을 실행하고, 클록 신호, RAS 신호, CAS 신호, WE 신호 및 어드레스 신호를 출력한다.
CPU (100) 가 비활성 레벨 (예를 들면, "0") 로부터 활성 레벨 (예를 들면, "1") 로 클록 신호를 바꿀 때, 어드레스 래치 회로 (102) 와, RAS 래치 회로 (103) 와, CAS 래치 회로 및, WE 래치 회로 각각은 어드레스 신호와, RAS 신호와, CAS 신호 및 WE 신호를 래치하고, 래치된 신호들을 각각 출력한다.
행 디코더 (106) 는 RAS 신호가 비활성 레벨 (예를 들면 "1") 로부터 활성레벨 (예를 들면, "0") 로 바뀔 때 어드레스 신호를 디코딩하고 어드레스 신호에 해당하는 워드선을 활성화 (선택) 시킨다.
어드레스 신호가 제 1 DRAM 셀중의 하나의 어드레스를 나타낼 때, 신호 발생기 (109) 는 제 1 스위칭 신호 SWa 를 비활성 레벨 (예를 들면 "0") 로부터 활성 레벨로 바꾸며, RAS 신호는 비활성 레벨로부터 활성 레벨로 바뀐다. 어드레스 신호가 제 2 DRAM 셀중의 하나의 어드레스를 나타낼때, 신호 발생기 (109) 는 제 2 스위칭 신호 SWb를 비활성 레벨 (예를 들면, "0") 로부터 활성 레벨 (예를 들면, "1") 로 바꾸며, RAS 신호는 비활성 레벨로부터 활성레벨로 바뀐다. 소정 시간이 경과한 후에, 신호 발생기 (109) 는 활성 레벨로 바뀌는, 스위칭 신호를 비활성 레벨로 바꾼다.
그 다음에, 신호 발생기 (109) 는 RAS, CAS 및 WE 신호를 사용하여, 중간 전압 (예를 들면, 제 1 전압 (예를 들면, 0V) 와 제 2 전압 (예를 들면, Vcc) 사이의 전압) 으로부터의 제 1 활성 신호 SAN를 제 1 전압으로 바꾼다. 그후에, 신호 발생기 (109) 는 RAS, CAS 및 WE 신호를 사용하여, 제 2 활성화 신호 SAP를 중간 전압으로부터 제 2 전압으로 바꾼다.
열 디코더 (108) 는 어드레스 신호를 디코딩하고, CPU (100) 가 CAS 신호를 비활성 레벨 (예를 들면, "1") 로부터 활성 레벨 (예를 들면, "0") 로 바꿀 때, 어드레스 신호에 따라서, 열 선택 신호 Yi (예를 들면, i 는 1 보다 큰 정수)를 비활성 레벨 (예를 들면, "0") 로부터 활성 레벨 (옐를 들면, "1") 로 바꾼다.
WE 신호가 비활성 레벨 (예를 들면, "0") 로부터 활성 레벨 (예를 들면, "1") 로 바뀔 때, 입력 버퍼 (110a) 는 활성화되고, CPU (100) 로부터 메로리 셀 어레이 (107) 로 데이터를 전송한다. WE 신호가 활성 레벨로부터 비활성 레벨로 바뀔 때, 입력 버퍼 (110a) 는 활성화되지 않으며, CPU (100) 로부터 메모리 셀 어레이 (107) 로 데이터를 전송하지 않는다.
WE 신호가 활성 레벨로부터 비활성 레벨로 바뀔 때, 출력 버퍼 (110b) 는 활성화되어, 메모리 셀 어레이 (107) 로부터 CPU (100) 로 데이터를 전송한다. WE 신호가 비활성 레벨로부터 활성 레벨로 바뀔 때, 출력 버퍼 (110b) 는 활성화되고, 데이터를 메모리 셀 어레이 (107) 로부터 CPU (100) 로 전송하지 않는다.
도 4 는 메모리 셀 어레이 (107) 의 회로도를 도시한다. 도 4에서, 회로에서 복수의 공용 감지 증폭기와 복수의 제 1 및 제 2 DRAM 셀이 있더라도, 이해를 쉽게 하기 위해, 하나의 공용 감지 증폭기와, 제 1 DRAM 셀의 메모리 셀 MCa 및 제 2 DRAM 셀의 메모리 셀 MCb 만을 도시한다.
본 발명에 따라, 공용 감지 증폭기는 제 1 스위칭 회로 Q1a1 와, 제 2 스위칭 회로 Q1b1 와, N 타입 플립플롭 회로 (111) 와, P 타입 플립플롭 회로 (121) 및, N 타입 플립플롭 회로 (111) 와 P 타입 플립플롭 회로 (121) 사이에 형성되어 있는 열 셀렉터 (131)를 갖는다.
제 1 스위칭 회로 Q1a1 는 제 1 메모리 셀 MCa 의 한쌍의 데이터선중의 하나와 비트선 BL 사이의 소오스 드레인 경로를 가진 제 1 N 타입 금속 산화물 반도체 (MOS) 트랜지스터와; 제 1 N 타입 MOS 트랜지스터의 게이트에 접속된 게이트와, 제 1 메모리 셀 MCa 의 한쌍의 데이터선중의 다른 하나와 비트선 BLB 사이의 소오스 드레인 경로를 가진 제 2 N 타입 MOS 트랜지스터를 갖는다. 제 1 및 제 2 N 타입 MOS 트랜지스터의 게이트는 제 1 스위칭 신호 SWa를 수신한다.
제 2 스위칭 회로 Q1b1 는 제 2 메모리 셀 MCb 의 한쌍의 데이터선중의 하나와 비트선 BL 사이의 소오스 드레인 경로를 가진 제 3 N 타입 MOS 트랜지스터와;, 제 3 N 타입 MOS 트랜지스터의 게이트에 접속된 게이트와, 제 2 메모리 셀 MCb 의 한쌍의 데이터선중의 다른 하나와 비트선 BLB 사이의 소오스 드레인 경로를 가진 제 4 N 타입 MOS 트랜지스터를 갖는다. 제 3 및 제 4 N 타입 MOS 트랜지스터의 게이트는 제 2 스위칭 신호 SWb를 수신한다.
N 타입 플립플롭 회로 (111) 는 비트선 BLB 에 접속된 게이트와, 비트선 BL 과 제 1 활성화 신호 SAN을 수신하기위한 선사이의 소오스 드레인 경로를 가진 제 5 N 타입 MOS 트랜지스터와; 비트선 BL 에 접속된 게이트와, 비트선 BLB 와 제 1 활성화 신호 SAN를 수신하기 위한 선사이의 소오스 드레인 경로를 가진 제 6 N 타입 MOS 트랜지스터를 갖는다.
P 타입 플립플롭 회로 (121) 는 비트선 BLB 에 접속된 게이트와, 비트선 BL 과 제 2 활성화 신호 SAP를 수신하기 위한 선사이의 소오스 드레인 경로를 가진 제 1 P 타입 MOS 트랜지스터와; 비트선 BL 에 접속된 게이트와, 비트선 BLB 과 제 2 활성화 신호 SAP를 수신하기 위한 선사이의 소오스 드레인 경로를 가진 제 2 P 타입 MOS 트랜지스터를 갖는다.
열 셀렉터 (131) 는 비트선 BL 과 입력 버퍼 (110a) 및 출력 버퍼 (110b) 에 접속된 출력선 I/0 사이의 소오스 드레인 경로를 가진 제 7 N 타입 MOS 트랜지스터와, 제 7 N 타입 MOS 트랜지스터의 게이트에 접속된 게이트와, 비트선 BLB 와 입력 버퍼 (110a) 및 출력 버퍼 (110b) 에 접속된 출력선 I/OB 사이의 소오스 드레인 경로를 가진 제 8 N 타입 MOS 트랜지스터를 갖는다. 제 7 및 제 8 N 타입 MOS 트랜지스터의 게이트는 열 선택 신호 Yi를 수신한다.
메모리 셀 MCa 이 그로부터 데이터를 판독하기 위해 선택될 때, 먼저, 제 1 스위칭 신호 SWa 는 신호 발생기 (109) 에 의해 활성 레벨 (예를 들면, "1") 로 바뀐다. 이때, 제 2 스위칭 신호 SWb 는 비활성 레벨 (예를 들면, "0")을 갖는다. 그러므로, 메모리 셀 MCa 의 한쌍의 데이터는 비트선 BL 및 BLB 에 전송된다. 데이터가 비트선 BL 및 BLB 에 전송된후에, 신호 발생기 (109) 는 제 1 스위칭 신호 SWa를 활성 레벨로부터 비활성 레벨로 바꾼다. 그러므로, 비트선 BL 및 BLB 는 메모리 셀 MCa 로부터 전기적으로 분리된다.
그후에, 신호 발생기 (109) 는 제 1 활성화 신호 SAN를 중간 전압으로부터 제 1 전압 (예를 들면, 그라운드 전압) 으로 바꾼다. 그러므로, N 타입 플립플롭 회로 (111) 는 데이터를 증폭시키기 시작한다 이때, 비트선 BL 및 BLB 가 메모리셀 MCa 로부터 분리되기 때문에, 데이터가 전송되는 선의 기생 캐패시턴스는 감소된다. 그러므로, N 타입 플립플롭 회로 (111) 는 데이터를 더 빠르게 증폭시킬 수 있다.
소정 시간 (예를 들면, N 타입 플립플롭 회로 (111) 가 데이터를 증폭시키기 위해 필요한 시간)이 지나간후에, 신호 발생기 (109) 는 제 2 활성 신호 SAP를 중간 전압에서 제 2 전압 (예를 들면, Vcc) 으로 바꾼다. 그러므로, P 타입 플립플롭 회로 (121) 는 데이터를 증폭시키기 시작한다.
마지막으로, 데이터가 완전히 증폭된후에, 열 디코더 (108) 는 열 선택 신호 Yi를 비활성 레벨 (예를 들면, "0") 로부터 활성 레벨 (예를 들면, "1") 로 바꾼다. 그러므로, 증폭된 신호는 열 셀렉터 (131)를 통해 한쌍의 출력선 I/0 및 I/OB 으로 출력된다.
메모리 셀 MCb 가 데이터를 판독하기 위해 선택될 때, 먼저, 제 2 스위칭 신호 SWb 는 신호 발생기 (109) 에 의해 활성 레벨 (예를 들면, "1") 로 바뀐다. 이때, 제 1 스위칭 신호 SWa 는 비활성 레벨 (예를 들면, "0")을 갖는다. 그러므로, 메모리셀 MCb 의 한쌍의 데이터는 비트선 BL 및 BLB 에 전송된다. 데이터가 비트선 BL 및 BLB 에 전송된후에, 신호 발생기 (109) 는 제 2 스위칭 신호 SWb를 활성 레벨로부터 비활성 레벨로 바꾼다. 그러므로, 비트선 BL 및 BLB 는 메모리 셀 MCb 로부터 전기적으로 분리된다.
그 다음에, 신호 발생기 (109) 는 제 1 활성 신호 SAN를 중간 전압에서 제 1 전압 (예를 들면, 그라운드 전압) 으로 바꾼다. 그러므로, N 타입 플립플롭 회로 (111) 는 데이터를 증폭시키기 시작한다. 이때, 비트선 BL 및 BLB 가 메모리 셀 MCb 로부터 분리되기 때문에, 데이터가 전송된 선의 기생 캐패시턴스는 감소된다. 그러므로, N 타입 플립플롭 회로 (111) 는 데이터를 더 빠르게 증폭시킬 수 있다.
소정 시간 (예를 들면, N 타입 플립플롭 회로 (111) 가 데이터를 증폭시키기 위해 필요한 시간) 이 지나간후에, 신호 발생기 (109) 는 제 2 활성 신호 SAP를 중간 전압으로부터 제 2 전압 (예를 들면, Vcc) 로 바꾼다. 그러므로, P 타입 플립플롭 회로 (121) 는 데이터를 증폭시키기 시작한다.
마지막으로, 데이터가 완전히 증폭된 후에, 열 디코더 (108) 는 열 선택 신호 Yi를 비활성 레벨 (예를 들면, "0") 로부터 활성 레벨 (예를 들면, "1") 로 바꾼다. 그러므로, 증폭된 데이터는 열 셀렉터 (131)를 통해 한쌍의 출력선 I/O 및 I/OB 으로 출력된다.
도 5(a) 는 실시예 1 의 장치 구조를 설명하기 위한 평면도이며, 도 5(b) 는 도 5(a) 를 선 V-V 를 따라 절단한 도 5(a) 의 장치의 단면도이다.
P 타입 실리콘 기판 (1)에서, N 웰 영역 (2) 과, N 타입 MOS 트랜지스터의 소오스와 드레인 또는 접촉 영역으로서 N 타입 확산층 (3) 및, P 타입 MOS 트랜지스터의 소오스와 드레인으로서 P 타입 확산층 (4) 이 있다.
도 5(a) 및 5(b) 에 도시된 바와 같이, P 타입 플립플롭 회로 (121) 는 제 1 스위칭 회로 Q1a1 옆에 형성되고, 열 셀렉터 (131) 는 P 타입 플립플롭 회로 (121) 옆에 형성되고, N 타입 플립플롭 회로 (111) 는 열 셀렉터 (131) 옆에 형성되며, 제 2 스위칭 회로 Q1b1 는 N 타입 플립플롭 회로 (111) 옆에 X 방향으로 형성된다.
본 발명에 따라서, 도 4 의 MOS 트랜지스터의 수는 도 1 의 MOS 트랜지스터의 수와 동일하고 도 2 의 구조에서의 MOS 트랜지스터의 수보다는 적다. 또한, N 타입 플립플롭 회로 (111) 는 P 타입 플립플롭 회로 (121) 옆에 형성되지 않기 때문에, "래치업" 은 방지되고 동작의 안정성은 개선된다. 그러므로, N 웰 영역 (2) 의 불순물의 농도는 N 타입 플립플롭 회로 (111) 의 동작에 영향을 주지 않는다.
또한, 실시예 1 의 공용 감지 증폭기는 비트선 BL 및 BLB 가 메모리 셀로부터 분리된 후에 데이터를 증폭시키기 시작하기 때문에, 실시예 1 의 공용 감지 증폭기는 도 2 의 공용 감지 증폭기와 거의 동일한 속도로 데이터를 증폭시킨다.
실시예 2
이제 도면을 참조로, 특히 도 6 및 7을 참조로, 공용 감지 증폭기는 본 발명의 실시예 2 에 따라 설명된다. 도 6 및 7 에서 도 4-5(b) 에서와 동일한 부분에는 동일한 참조번호를 붙이고, 설명의 간략화를 위해서, 이 부분의 설명은 생략한다.
실시예 2에서, 회로는 열 셀렉터 (131) 대신에, N 타입 플립플롭 회로 (111) 와 P 타입 플립플롭 회로 (121) 사이에 위치된다. 이 배치에서, N 타입 플립플롭 회로 (111) 는 P 타입 플립플롭 회로 (121) 옆에 형성되지 않기 때문에, 실시예 1 과 거의 동일한 이점이 얻어질 수 있다.
특히, 실시예 2 의 공용 감지 증폭기는 또한, 그라운드 전압을 공급하는 그라운드선과 제 1 활성 신호 SAN를 수신하는 선사이의 소오스 드레인 경로를 가진 제 9 N 타입 MOS 트랜지스터 (14a) 와, Vcc 전압을 공급하는 선과 제 2 활성 신호 SAP를 수신하는 선사이의 소오스 드레인 경로를 가진 제 3 P 타입 MOS 트랜지스터 (14b)를 포함한다. 제 9 N 타입 MOS 트랜지스터의 게이트는 신호 ΦN 를 수신하고 제 3 P 타입 MOS 트랜지스터의 게이트는 신호 ΦP를 수신한다.
실시예 2에서, 신호 발생기 (109) 가 SAN 신호를 제 1 전압으로 바꿀때 신호 발생기 (109) 는 신호 ΦN를 비활성 레벨 (예를 들면, "0") 로부터 활성 레벨 (예를 들면, "1") 로 바꾼다. 신호 발생기 (109) 가 SAP 신호를 제 2 전압 (도면에 미도시) 으로 바꿀 때, 신호 발생기 (109) 는 신호 ΦP를 비활성 레벨 (예를 들면, "1") 로부터 활성 레벨 (예를 들면, "0") 로 바꾼다.
실시예 2 에 따라서, SAN 신호를 수신하는 선의 폭이 실시예 1에서의 폭과 같더라도, SAN 신호를 수신하는 선의 폭은 제 9 N 타입 MOS 트랜지스터 (14a) 가 턴온될 때 실제로 더 크게 된다. 유사하게, SAP 신호를 수신하는 선의 폭이 실시예 1 에서의 폭과 같더라도, SAP 신호를 수신하는 선의 폭은 제 3 P 타입 MOS 트랜지스터 (14b) 가 턴온될 때 실제로 더 크게 된다. 그러므로, 메모리 셀 어레이 (107) 내의 복수의 공용 감지 증폭기가 동시에 동작되고 활성화되더라도.제 2 증폭기내의 공용 감지 증폭기는 실시예 1 보다 더 빠르게 데이터를 증폭한다.
도 7 은 실시예 2 의 장치 구조를 설명하기 위한 평면도이다.
도 7 에 도시된 바와 같이, N 타입 플립플롭 회로 (111) 는 제 1 스위칭 회로 Q1a1 옆에 형성되고, 제 9 N 타입 MOS 트랜지스터 (14a) 와 제 3 P 타입 MOS 트랜지스터 (14b) 는 N 타입 플립플롭 회로 (111) 옆에 형성되며, P 타입 플립플롭 회로 (121) 는 제 9 N 타입 MOS 트랜지스터 (14a) 와 제 3 P 타입 MOS 트랜지스터 (14b) 옆에 형성되며, 제 2 스위칭 회로 Q1b1 은 P 타입 플립플롭 회로 (121) 옆에 형성되고, 열 셀렉터 (131) 는 X 방향으로, 제 2 스위칭 회로 Q1b1 옆에 형성된다.
도 8 은 내부 CPU (1000)를 포함하는 단일칩 반도체 DRAM 시스템 (1001)을 도시한다. 내부 CPU (1000) 는 외부 CPU (100) 와 동일하게 동작한다. 도 8에서 도 3 의 부분과 동일한 부분은 간략화를 위해 동일한 참조번호를 붙이고, 이 부분들의 설명은 생략한다.
이러한 실시예에서, 본 명세서 전반에 대한 관련 기술 분야의 당업자들에게 알려진 바와 같이, MOS 트랜지스터의 타입 (예를 들면, N 타입, P 타입) 은 DRAM 시스템의 설계에 따라 적당하게 변경될 수 있다. DRAM 어레이 (107) 가 복수의 제 1 DRAM 셀과, 복수의 제 2 DRAM 셀 및, 제 1 DRAM 셀중의 하나와 제 2 DRAM 셀중의 하나에 각각 접속된 복수의 공용 감지 증폭기를 포함하더라도, 복수의 공용 감지 증폭기는 제 1 메모리 셀을 포함하는 메모리 셀 어레이와 제 2 메모리 셀을 포함하는 메모리 셀 어레이사이에 각각 본 발명에 따라 접속된다.
본 발명이 몇몇의 바람직한 실시예에 의해 설명되었지만, 관련 기술 분야의 당업자는 본 발명이 첨부된 청구항의 이론과 범위내에서 수정되어 실행될 수 있는 것으로 이해해야 한다.
상기 설명된 바와 같이, 본 발명에 따라서, 본 발명의 MOS 트랜지스터의 수는 종래 기술의 MOS 트랜지스터의 수와 동일하거나 그보다 적다. 또한, N 타입 플립플롭 회로 (111) 는 P 타입 플립플롭 회로 (121) 옆에 형성되지 않기 때문에, "래치업" 이 방지되고 동작의 안정성은 개선된다. 그러므로, N 웰 영역 (2) 의 불순물의 농도는 N 타입 플립플롭 회로 (111) 의 동작에 영향을 주지 않는다.
또한, 본 발명의 공용 감지 증폭기는 비트선 BL 및 BLB 가 메모리 셀로부터 분리된 후에 데이터를 증폭시키기 시작하기 때문에, 본 발명의 공용 감지 증폭기는 종래 기술의 공용 감지 증폭기와 거의 동일한 속도로 데이터를 증폭시킨다.
Claims (6)
- 제 1 메모리 어레이; 제 2 메모리 어레이; 데이터 버스; 상기 제 1 메모리 어레이와 상기 제 2 메모리 어레이사이에 배치되는 감지 증폭기; 상기 제 1 메모리 어레이와 상기 감지 증폭기 사이에 배치되며 상기 제 1 메모리 어레이가 선택될 때 상기 제 1 메모리 어레이를 상기 감지 증폭기에 전기적으로 접속하기 위한 제 1 스위칭 회로; 상기 제 2 메모리 어레이와 상기 감지 증폭기 사이에 배치되며 상기 제 2 메모리 어레이가 선택될 때 상기 제 2 메모리 어레이를 상기 감지 증폭기에 전기적으로 접속하기 위한 제 2 스위칭 회로; 및 상기 감지 증폭기를 상기 데이터 버스에 동작적으로 접속하며 제 1 채널 타입의 적어도 하나의 제 1 트랜지스터를 포함하는 선택기회로를 포함하며, 상기 감지 증폭기는 상기 제 1 채널 타입의 복수의 제 2 트랜지스터와 제 2 반대 채널 타입의 복수의 제 3 트랜지스터를 포함하며, 상기 제 3 트랜지스터는 웰 영역에 형성되고, 상기 제 2 트랜지스터는 상기 선택기 회로에서의 상기 제 1 트랜지스터가 상기 제 3 트랜지스터 및 제 2 트랜지스터 사이에 접속되어 상기 웰 영역이 상기 제 2 트랜지스터로부터 떨어진 영역에 형성하도록 상기 제 3 트랜지스터로 부터 떨어져 위치하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제 1 트랜지스터는 제 1 도전형의 제 1 영역에 형성되고 상기 제 2 트랜지스터는 상기 제 1 도전형의 제 2 영역에 형성되며, 상기 웰 영역은 제 2 도전형이며, 상기 제 1 영역은 상기 제 2 영역와 상기 웰 영역을 서로 분리하기 위하여 상기 제 2 영역과 상기 웰 영역사이에 개재하는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 제 2 트랜지스터 및 상기 제 3 트랜지스터는 상기 웰영역에 포함된 불순물이 상기 제 2 트랜지스터가 형성되는 곳으로 상기 제 2 영역이 도달하는 것을 방지할 정도로 충분히 서로로부터 떨어지는 것을 특징으로 하는 반도체 장치.
- 제 1 메모리 어레이; 제 2 메모리 어레이; 데이터 버스; 상기 제 1 메모리 어레이와 상기 제 2 메모리 어레이사이에 배치되는 감지 증폭기; 상기 제 1 메모리 어레이와 상기 감지 증폭기 사이에 배치되며 상기 제 1 메모리 어레이가 선택될 때 상기 제 1 메모리 어레이를 상기 감지 증폭기에 전기적으로 접속하기 위한 제 1 스위칭 회로; 상기 제 2 메모리 어레이와 상기 감지 증폭기 사이에 배치되며 상기 제 2 메모리 어레이가 선택될 때 상기 제 2 메모리 어레이를 상기 감지 증폭기에 전기적으로 접속하기 위한 제 2 스위칭 회로; 및 상기 감지 증폭기를 상기 데이터 버스에 동작적으로 접속하며 제 1 채널 타입의 적어도 하나의 제 1 트랜지스터를 포함하는 선택기회로를 포함하며, 상기 감지 증폭기는 상기 제 1 채널 타입의 복수의 제 2 트랜지스터와 제 2 반대 채널 타입의 복수의 제 3 트랜지스터를 포함하며, 상기 제 3 트랜지스터는 웰 영역에 형성되고, 상기 제 2 트랜지스터는 상기 분리회로가 상기 웰영역을 상기 제 2 트랜지스터로부터 떨어져 있도록 상기 제 2 트랜지스터와 상기 제 3 트랜지스터 사이에 위치하도록 적어도 하나의 제 1 채널형의 트랜지스터와 적어도 하나의 제 2 채널형의 트랜지스터를 포함하는 분리회로에 의하여 상기 제 3 트랜지스터로부터 떨어져 위치하는 것을 특징으로 하는 반도체 장치.
- 제4항에 있어서, 상기 웰 영역은 제 1 도전형이고 상기 제 2 트랜지스터는 제 2 도전형의 영역에 형성되며, 상기 분리회로는 상기 영역과 상기웰 영역을 서로 분리하기 위하여 상기 영역과 상기 웰 영역사이에 개재되는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 상기 제 2 트랜지스터와 상기 제 3 트랜지스터는 상기 웰영역에 포함된 불순물이 상기 제 2 트랜지스터가 형성되는 상기 영역에 도달하는 것을 방지할 정도로 서로 떨어지는 것을 특징으로 하는 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP286607/1996 | 1996-10-29 | ||
| JP08286607A JP3130807B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980033235A KR19980033235A (ko) | 1998-07-25 |
| KR100301542B1 true KR100301542B1 (ko) | 2001-11-22 |
Family
ID=17706610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970055631A KR100301542B1 (ko) | 1996-10-29 | 1997-10-28 | 단일칩 메모리 시스템 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5930190A (ko) |
| JP (1) | JP3130807B2 (ko) |
| KR (1) | KR100301542B1 (ko) |
| TW (1) | TW365063B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205076B1 (en) * | 1998-03-27 | 2001-03-20 | Fujitsu Limited | Destructive read type memory circuit, restoring circuit for the same and sense amplifier |
| JP2000077628A (ja) * | 1998-06-19 | 2000-03-14 | Toshiba Corp | 半導体記憶装置 |
| JP2000040370A (ja) * | 1998-07-24 | 2000-02-08 | Nec Corp | 半導体記憶装置 |
| JP2003158205A (ja) * | 2001-11-26 | 2003-05-30 | Hitachi Ltd | 半導体装置及び製造方法 |
| JP5710945B2 (ja) * | 2010-11-25 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125891A (ja) * | 1990-09-17 | 1992-04-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH05159574A (ja) * | 1991-12-09 | 1993-06-25 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5566116A (en) * | 1994-06-21 | 1996-10-15 | Samsung Electronics Co., Ltd. | Bit line sense amplifier of semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0177776B1 (ko) * | 1995-08-23 | 1999-04-15 | 김광호 | 고집적 반도체 메모리 장치의 데이타 센싱회로 |
-
1996
- 1996-10-29 JP JP08286607A patent/JP3130807B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-23 US US08/956,369 patent/US5930190A/en not_active Expired - Lifetime
- 1997-10-28 TW TW086115919A patent/TW365063B/zh not_active IP Right Cessation
- 1997-10-28 KR KR1019970055631A patent/KR100301542B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125891A (ja) * | 1990-09-17 | 1992-04-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH05159574A (ja) * | 1991-12-09 | 1993-06-25 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5566116A (en) * | 1994-06-21 | 1996-10-15 | Samsung Electronics Co., Ltd. | Bit line sense amplifier of semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW365063B (en) | 1999-07-21 |
| KR19980033235A (ko) | 1998-07-25 |
| JP3130807B2 (ja) | 2001-01-31 |
| JPH10135422A (ja) | 1998-05-22 |
| US5930190A (en) | 1999-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6480407B1 (en) | Reduced area sense amplifier isolation layout in a dynamic RAM architecture | |
| KR101446345B1 (ko) | 반도체 기억장치 및 그 센스 증폭기 회로 | |
| US6985394B2 (en) | Integrated circuit devices including input/output line pairs and precharge circuits and related memory devices | |
| US7843751B2 (en) | Semiconductor memory device comprising sense amplifier having P-type sense amplifier and N-type sense amplifiers with different threshold voltages | |
| US7002826B2 (en) | Semiconductor memory device | |
| KR100734982B1 (ko) | 스태틱 메모리 셀 제조방법 | |
| US4791616A (en) | Semiconductor memory device | |
| US7236408B2 (en) | Electronic circuit having variable biasing | |
| US6496435B2 (en) | Sense amplifier control circuit of semiconductor memory device | |
| KR100201980B1 (ko) | 반도체집적회로 | |
| US20020028548A1 (en) | Circuit and method of fabricating a memory cell for a static random access memory | |
| JPH0752757B2 (ja) | 半導体記憶装置 | |
| KR100301542B1 (ko) | 단일칩 메모리 시스템 | |
| KR950010620B1 (ko) | 반도체 기억장치 | |
| KR100525526B1 (ko) | 반도체 기억 장치 | |
| US20060092719A1 (en) | Semiconductor memory device | |
| US7251149B2 (en) | Semiconductor memory device provided with a write column selection switch and a read column selection switch separately | |
| KR100191467B1 (ko) | 공유 데이터 라인 구조를 갖는 반도체 메모리 장치 | |
| JP3129459B2 (ja) | 半導体装置 | |
| KR20020071181A (ko) | 계층적 비트 라인 구조를 갖는 반도체 메모리 소자 | |
| CN114883318A (zh) | 包含半导体布局以减轻局部布局效应的设备 | |
| KR19990086386A (ko) | 계층적 비트라인 구조를 갖는 반도체 메모리장치 | |
| JPH07312548A (ja) | データの増幅および保持用回路装置 | |
| JPH0917886A (ja) | 半導体集積装置 | |
| KR20000013427A (ko) | 디램 장치의 비트 라인 프리챠지 및 등화 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120611 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130531 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20141022 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20150619 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |