JP3129459B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、例えば、コモンＩＯ線（共通データ線）と
ビット線選択用のスイッチＭＯＳＦＥＴを含むセンスア
ンプとを備えるダイナミック型ＲＡＭ（ランダムアクセ
スメモリ）等に利用して特に有効な技術に関するもので
ある。
するもので、例えば、コモンＩＯ線（共通データ線）と
ビット線選択用のスイッチＭＯＳＦＥＴを含むセンスア
ンプとを備えるダイナミック型ＲＡＭ（ランダムアクセ
スメモリ）等に利用して特に有効な技術に関するもので
ある。
【０００２】
【従来の技術】直交して配置される複数のワード線及び
相補ビット線を含むメモリアレイを基本構成とするダイ
ナミック型ＲＡＭがある。ダイナミック型ＲＡＭは、図
６に例示されるように、ライトアンプＷＡ及びリードア
ンプＲＡに結合されるコモンＩＯ線ＩＯ（ここで、非反
転コモンＩＯ線ＩＯと反転コモンＩＯ線ＩＯＢとをあわ
せてコモンＩＯ線ＩＯのように下線を付して表す。ま
た、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号又は反転信号線については、その名
称の末尾にＢを付して表す。以下同様）を備え、さらに
このコモンＩＯ線と指定された相補ビット線Ｂｐ〜Ｂｓ
等を選択的に接続する複数対のスイッチＭＯＳＦＥＴＱ
２９及びＱ３０を含むセンスアンプＳＡを備える。
相補ビット線を含むメモリアレイを基本構成とするダイ
ナミック型ＲＡＭがある。ダイナミック型ＲＡＭは、図
６に例示されるように、ライトアンプＷＡ及びリードア
ンプＲＡに結合されるコモンＩＯ線ＩＯ（ここで、非反
転コモンＩＯ線ＩＯと反転コモンＩＯ線ＩＯＢとをあわ
せてコモンＩＯ線ＩＯのように下線を付して表す。ま
た、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号又は反転信号線については、その名
称の末尾にＢを付して表す。以下同様）を備え、さらに
このコモンＩＯ線と指定された相補ビット線Ｂｐ〜Ｂｓ
等を選択的に接続する複数対のスイッチＭＯＳＦＥＴＱ
２９及びＱ３０を含むセンスアンプＳＡを備える。
【０００３】コモンＩＯ線及びセンスアンプを備えるダ
イナミック型ＲＡＭについては、例えば、特開昭６０−
１８５２９１号公報等に記載されている。
イナミック型ＲＡＭについては、例えば、特開昭６０−
１８５２９１号公報等に記載されている。
【０００４】
【発明が解決しようとする課題】上記に記載されるよう
な従来のダイナミック型ＲＡＭ等において、コモンＩＯ
線ＩＯと指定された相補ビット線Ｂｐ〜Ｂｓ等とを選択
的に接続するスイッチＭＯＳＦＥＴＱ２９及びＱ３０
は、例えば図８に示されるように、そのゲートＧｏ〜Ｇ
ｓが実質的に相補ビット線Ｂｐ〜Ｂｓと平行すべく、言
い換えるならば実質的にコモンＩＯ線ＩＯと直交する方
向にいわゆる横型配置される。このダイナミック型ＲＡ
Ｍでは、ゲートＧｏ〜Ｇｓとビット線選択信号線ＹＳｐ
〜ＹＳｓとを結合するためのコンタクトＣ６３〜Ｃ６７
ならびに隣接する２個のスイッチＭＯＳＦＥＴの拡散層
と非反転コモンＩＯ線ＩＯ又は反転コモンＩＯ線ＩＯＢ
とを結合するためのコンタクトＣ５９〜Ｃ６０及びＣ６
１〜Ｃ６２がそれぞれ共有化され、センスアンプＳＡの
所要レイアウト面積が縮小される。
な従来のダイナミック型ＲＡＭ等において、コモンＩＯ
線ＩＯと指定された相補ビット線Ｂｐ〜Ｂｓ等とを選択
的に接続するスイッチＭＯＳＦＥＴＱ２９及びＱ３０
は、例えば図８に示されるように、そのゲートＧｏ〜Ｇ
ｓが実質的に相補ビット線Ｂｐ〜Ｂｓと平行すべく、言
い換えるならば実質的にコモンＩＯ線ＩＯと直交する方
向にいわゆる横型配置される。このダイナミック型ＲＡ
Ｍでは、ゲートＧｏ〜Ｇｓとビット線選択信号線ＹＳｐ
〜ＹＳｓとを結合するためのコンタクトＣ６３〜Ｃ６７
ならびに隣接する２個のスイッチＭＯＳＦＥＴの拡散層
と非反転コモンＩＯ線ＩＯ又は反転コモンＩＯ線ＩＯＢ
とを結合するためのコンタクトＣ５９〜Ｃ６０及びＣ６
１〜Ｃ６２がそれぞれ共有化され、センスアンプＳＡの
所要レイアウト面積が縮小される。
【０００５】ところが、ダイナミック型ＲＡＭの微細化
及び高集積化が進むにしたがって、上記のようないわゆ
る横型配置には次のような問題点が生じることが、本願
発明者等によって明らかとなった。すなわち、図８のダ
イナミック型ＲＡＭでは、例えば非反転ビット線Ｂｑが
結合されるコンタクトＣ５３と反転ビット線ＢｑＢが結
合されるコンタクトＣ５４が、対応するゲートＧｑをは
さんで反転側に配置される。このため、ダイナミック型
ＲＡＭの製造工程においてゲートＧｑ等を形成するため
の製造マスクにあわせズレが生じた場合、例えば非反転
ビット線Ｂｑ側で拡散層面積が増えその寄生容量が増加
すると、反転ビット線ＢｑＢ側では拡散層面積が逆に縮
小しその寄生容量は減少してしまう。その結果、非反転
ビット線Ｂｑ及び反転ビット線ＢｑＢの読み出し信号量
のバランスが崩れ、ダイナミック型ＲＡＭの読み出し動
作が不安定なものとなる。
及び高集積化が進むにしたがって、上記のようないわゆ
る横型配置には次のような問題点が生じることが、本願
発明者等によって明らかとなった。すなわち、図８のダ
イナミック型ＲＡＭでは、例えば非反転ビット線Ｂｑが
結合されるコンタクトＣ５３と反転ビット線ＢｑＢが結
合されるコンタクトＣ５４が、対応するゲートＧｑをは
さんで反転側に配置される。このため、ダイナミック型
ＲＡＭの製造工程においてゲートＧｑ等を形成するため
の製造マスクにあわせズレが生じた場合、例えば非反転
ビット線Ｂｑ側で拡散層面積が増えその寄生容量が増加
すると、反転ビット線ＢｑＢ側では拡散層面積が逆に縮
小しその寄生容量は減少してしまう。その結果、非反転
ビット線Ｂｑ及び反転ビット線ＢｑＢの読み出し信号量
のバランスが崩れ、ダイナミック型ＲＡＭの読み出し動
作が不安定なものとなる。
【０００６】この発明の目的は、コモンＩＯ線と相補ビ
ット線を選択的に接続するスイッチＭＯＳＦＥＴのゲー
ト形成時におけるマスクズレによって相補ビット線の非
反転及び反転信号線の寄生容量にアンバランスを生じさ
せないレイアウト方式を提供することにある。この発明
の他の目的は、相補ビット線の非反転及び反転信号線の
読み出し信号量をバランス化し、ダイナミック型ＲＡＭ
等の読み出し動作を安定化することにある。
ット線を選択的に接続するスイッチＭＯＳＦＥＴのゲー
ト形成時におけるマスクズレによって相補ビット線の非
反転及び反転信号線の寄生容量にアンバランスを生じさ
せないレイアウト方式を提供することにある。この発明
の他の目的は、相補ビット線の非反転及び反転信号線の
読み出し信号量をバランス化し、ダイナミック型ＲＡＭ
等の読み出し動作を安定化することにある。
【０００７】
【課題を解決するための手段】コモンＩＯ線と指定され
た相補ビット線を選択的に接続するスイッチＭＯＳＦＥ
Ｔのゲートを、実質的にコモンＩＯ線と平行すべくいわ
ゆる縦型配置し、これらのスイッチＭＯＳＦＥＴの拡散
層と対応する相補ビット線の非反転及び反転信号線を結
合するコンタクトを、対応するゲートの同一方向に配置
する。
た相補ビット線を選択的に接続するスイッチＭＯＳＦＥ
Ｔのゲートを、実質的にコモンＩＯ線と平行すべくいわ
ゆる縦型配置し、これらのスイッチＭＯＳＦＥＴの拡散
層と対応する相補ビット線の非反転及び反転信号線を結
合するコンタクトを、対応するゲートの同一方向に配置
する。
【０００８】
【作用】上記手段によれば、スイッチＭＯＳＦＥＴのゲ
ート形成時においてマスクズレが生じた場合でも、相補
ビット線の非反転及び反転信号線の寄生容量を同様に変
化させ、そのアンバランス化を防ぐことができる。その
結果、相補ビット線の非反転及び反転信号線の読み出し
信号量をバランス化し、ダイナミック型ＲＡＭ等の読み
出し動作を安定化することができる。
ート形成時においてマスクズレが生じた場合でも、相補
ビット線の非反転及び反転信号線の寄生容量を同様に変
化させ、そのアンバランス化を防ぐことができる。その
結果、相補ビット線の非反転及び反転信号線の読み出し
信号量をバランス化し、ダイナミック型ＲＡＭ等の読み
出し動作を安定化することができる。
【０００９】
【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のダイナミック型ＲＡＭに含まれる
センスアンプＳＡの一実施例の回路図が示され、図３に
は、その部分的な配置図が示されている。これらの図を
もとに、この実施例のダイナミック型ＲＡＭの構成と動
作の概要ならびにその特徴について説明する。なお、図
２の回路素子ならびに図１の各ブロックを構成する回路
素子は、特に制限されないが、単結晶シリコンのような
１個の半導体基板上に形成される。以下の回路図におい
て、チャンネル（バックゲート）部に矢印が付されるＭ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）はＰチャンネル型
であって、矢印が付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。
ク型ＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のダイナミック型ＲＡＭに含まれる
センスアンプＳＡの一実施例の回路図が示され、図３に
は、その部分的な配置図が示されている。これらの図を
もとに、この実施例のダイナミック型ＲＡＭの構成と動
作の概要ならびにその特徴について説明する。なお、図
２の回路素子ならびに図１の各ブロックを構成する回路
素子は、特に制限されないが、単結晶シリコンのような
１個の半導体基板上に形成される。以下の回路図におい
て、チャンネル（バックゲート）部に矢印が付されるＭ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）はＰチャンネル型
であって、矢印が付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。
【００１０】図１において、ダイナミック型ＲＡＭは、
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成とする。メモリアレイＭＡＲＹ
は、同図の垂直方向に平行して配置される複数のワード
線と、水平方向に平行して配置される複数の相補ビット
線ならびにこれらのワード線及び相補ビット線の交点に
格子状に配置される複数のダイナミック型メモリセルと
を含む。
半導体基板面の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成とする。メモリアレイＭＡＲＹ
は、同図の垂直方向に平行して配置される複数のワード
線と、水平方向に平行して配置される複数の相補ビット
線ならびにこれらのワード線及び相補ビット線の交点に
格子状に配置される複数のダイナミック型メモリセルと
を含む。
【００１１】メモリアレイＭＡＲＹを構成するワード線
は、ＸアドレスデコーダＸＡＤに結合され、択一的に選
択状態とされる。ＸアドレスデコーダＸＡＤには、特に
制限されないが、ＸアドレスバッファＸＡＢからｉ＋１
ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、タイ
ミング発生回路ＴＧから内部制御信号ＸＤＧが供給され
る。また、ＸアドレスバッファＸＡＢには、外部端子Ａ
Ｘ０〜ＡＸｉを介してｉ＋１ビットのＸアドレス信号Ａ
Ｘ０〜ＡＸｉが供給され、タイミング発生回路ＴＧから
内部制御信号ＡＬが供給される。
は、ＸアドレスデコーダＸＡＤに結合され、択一的に選
択状態とされる。ＸアドレスデコーダＸＡＤには、特に
制限されないが、ＸアドレスバッファＸＡＢからｉ＋１
ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、タイ
ミング発生回路ＴＧから内部制御信号ＸＤＧが供給され
る。また、ＸアドレスバッファＸＡＢには、外部端子Ａ
Ｘ０〜ＡＸｉを介してｉ＋１ビットのＸアドレス信号Ａ
Ｘ０〜ＡＸｉが供給され、タイミング発生回路ＴＧから
内部制御信号ＡＬが供給される。
【００１２】ＸアドレスデコーダＸＡＤは、特に制限さ
れないが、内部制御信号ＸＤＧがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、ＸアドレスデコーダＸＡＤは、内部アドレス信号Ｘ
０〜Ｘｉをデコードし、メモリアレイＭＡＲＹの対応す
るワード線を択一的にハイレベルの選択状態とする。Ｘ
アドレスバッファＸＡＢは、外部端子ＡＸ０〜ＡＸｉを
介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部
制御信号ＡＬに従って取り込み、保持するとともに、こ
れらのＸアドレス信号をもとに相補内部アドレス信号Ｘ
０〜Ｘｉを形成し、ＸアドレスデコーダＸＡＤに供給す
る。
れないが、内部制御信号ＸＤＧがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、ＸアドレスデコーダＸＡＤは、内部アドレス信号Ｘ
０〜Ｘｉをデコードし、メモリアレイＭＡＲＹの対応す
るワード線を択一的にハイレベルの選択状態とする。Ｘ
アドレスバッファＸＡＢは、外部端子ＡＸ０〜ＡＸｉを
介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部
制御信号ＡＬに従って取り込み、保持するとともに、こ
れらのＸアドレス信号をもとに相補内部アドレス信号Ｘ
０〜Ｘｉを形成し、ＸアドレスデコーダＸＡＤに供給す
る。
【００１３】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、センスアンプＳＡの対応する単位回路に
結合される。センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる複数の単位回
路を含む。センスアンプＳＡには、タイミング発生回路
ＴＧから内部制御信号ＰＣ及びＰＡが供給される。セン
スアンプＳＡは、特に制限されないが、２組の書き込み
用コモンＩＯ線ＷＩＯ０及びＷＩＯ１を介してライトア
ンプＷＡに結合され、２組の読み出し用コモンＩＯ線Ｒ
ＩＯ０及びＲＩＯ１を介してリードアンプＲＡに結合さ
れる。
補ビット線は、センスアンプＳＡの対応する単位回路に
結合される。センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる複数の単位回
路を含む。センスアンプＳＡには、タイミング発生回路
ＴＧから内部制御信号ＰＣ及びＰＡが供給される。セン
スアンプＳＡは、特に制限されないが、２組の書き込み
用コモンＩＯ線ＷＩＯ０及びＷＩＯ１を介してライトア
ンプＷＡに結合され、２組の読み出し用コモンＩＯ線Ｒ
ＩＯ０及びＲＩＯ１を介してリードアンプＲＡに結合さ
れる。
【００１４】ここで、センスアンプＳＡを構成する単位
回路のそれぞれは、特に制限されないが、図２に例示さ
れるように、ＰチャンネルＭＯＳＦＥＴＱ２及びＮチャ
ンネルＭＯＳＦＥＴＱ１２ならびにＰチャンネルＭＯＳ
ＦＥＴＱ３及びＮチャンネルＭＯＳＦＥＴＱ１３からな
る一対のＣＭＯＳ（相補型ＭＯＳ）インバータ回路が交
差接続されてなる単位増幅回路と、直並列形態とされる
３個のＮチャンネルＭＯＳＦＥＴＱ１４〜Ｑ１６からな
るビット線プリチャージ回路とを含む。また、メモリア
レイＭＡＲＹの各相補ビット線つまりは上記単位増幅回
路に対応して設けられＮチャンネルＭＯＳＦＥＴＱ１７
及びＱ１８あるいはＮチャンネルＭＯＳＦＥＴＱ１９及
びＱ２０からなる書き込み用のスイッチＭＯＳＦＥＴ
と、ＮチャンネルＭＯＳＦＥＴＱ２１及びＱ２２ならび
にＱ２５及びＱ２６あるいはＮチャンネルＭＯＳＦＥＴ
Ｑ２３及びＱ２４ならびにＱ２７及びＱ２８からなる読
み出し用のスイッチＭＯＳＦＥＴとを含む。
回路のそれぞれは、特に制限されないが、図２に例示さ
れるように、ＰチャンネルＭＯＳＦＥＴＱ２及びＮチャ
ンネルＭＯＳＦＥＴＱ１２ならびにＰチャンネルＭＯＳ
ＦＥＴＱ３及びＮチャンネルＭＯＳＦＥＴＱ１３からな
る一対のＣＭＯＳ（相補型ＭＯＳ）インバータ回路が交
差接続されてなる単位増幅回路と、直並列形態とされる
３個のＮチャンネルＭＯＳＦＥＴＱ１４〜Ｑ１６からな
るビット線プリチャージ回路とを含む。また、メモリア
レイＭＡＲＹの各相補ビット線つまりは上記単位増幅回
路に対応して設けられＮチャンネルＭＯＳＦＥＴＱ１７
及びＱ１８あるいはＮチャンネルＭＯＳＦＥＴＱ１９及
びＱ２０からなる書き込み用のスイッチＭＯＳＦＥＴ
と、ＮチャンネルＭＯＳＦＥＴＱ２１及びＱ２２ならび
にＱ２５及びＱ２６あるいはＮチャンネルＭＯＳＦＥＴ
Ｑ２３及びＱ２４ならびにＱ２７及びＱ２８からなる読
み出し用のスイッチＭＯＳＦＥＴとを含む。
【００１５】このうち、センスアンプＳＡの各単位増幅
回路を構成するＭＯＳＦＥＴＱ２及びＱ１２の共通結合
されたドレインすなわちＭＯＳＦＥＴＱ３及びＱ１３の
共通結合されたゲートは、各単位増幅回路の非反転入出
力ノードとされ、対応する相補ビット線の非反転信号線
Ｂｑ０又はＢｑ１等にそれぞれ結合される。また、ＭＯ
ＳＦＥＴＱ３及びＱ１３の共通結合されたドレインすな
わちＭＯＳＦＥＴＱ２及びＱ１２の共通結合されたゲー
トは、各単位増幅回路の反転入出力ノードとされ、対応
する相補ビット線の反転信号線Ｂｑ０Ｂ又はＢｑ１Ｂ等
にそれぞれ結合される。ＰチャンネルＭＯＳＦＥＴＱ２
及びＱ３のソースは、特に制限されないが、コモンソー
ス線ＣＳＰに共通結合され、さらにＰチャンネル型の駆
動ＭＯＳＦＥＴＱ１を介して回路の電源電圧に結合され
る。同様に、ＮチャンネルＭＯＳＦＥＴＱ１２及びＱ１
３の共通結合されたソースは、コモンソース線ＣＳＮに
共通結合され、さらにＮチャンネル型の駆動ＭＯＳＦＥ
ＴＱ１１を介して回路の接地電位に結合される。駆動Ｍ
ＯＳＦＥＴＱ１１のゲートには、上記内部制御信号ＰＡ
が供給され、駆動ＭＯＳＦＥＴＱ１のゲートには、内部
制御信号ＰＡのインバータ回路Ｎ１による反転信号が供
給される。これにより、駆動ＭＯＳＦＥＴＱ１及びＱ１
１は、内部制御信号ＰＡがハイレベルとされることで選
択的にオン状態となり、センスアンプＳＡのすべての単
位増幅回路を一斉に動作状態とする。この動作状態にお
いて、センスアンプＳＡの各単位増幅回路は、メモリア
レイＭＡＲＹの選択されたワード線に結合される複数の
メモリセルから対応する相補ビット線を介して出力され
る微小読み出し信号を増幅し、ハイレベル又はロウレベ
ルの２値読み出し信号とする。
回路を構成するＭＯＳＦＥＴＱ２及びＱ１２の共通結合
されたドレインすなわちＭＯＳＦＥＴＱ３及びＱ１３の
共通結合されたゲートは、各単位増幅回路の非反転入出
力ノードとされ、対応する相補ビット線の非反転信号線
Ｂｑ０又はＢｑ１等にそれぞれ結合される。また、ＭＯ
ＳＦＥＴＱ３及びＱ１３の共通結合されたドレインすな
わちＭＯＳＦＥＴＱ２及びＱ１２の共通結合されたゲー
トは、各単位増幅回路の反転入出力ノードとされ、対応
する相補ビット線の反転信号線Ｂｑ０Ｂ又はＢｑ１Ｂ等
にそれぞれ結合される。ＰチャンネルＭＯＳＦＥＴＱ２
及びＱ３のソースは、特に制限されないが、コモンソー
ス線ＣＳＰに共通結合され、さらにＰチャンネル型の駆
動ＭＯＳＦＥＴＱ１を介して回路の電源電圧に結合され
る。同様に、ＮチャンネルＭＯＳＦＥＴＱ１２及びＱ１
３の共通結合されたソースは、コモンソース線ＣＳＮに
共通結合され、さらにＮチャンネル型の駆動ＭＯＳＦＥ
ＴＱ１１を介して回路の接地電位に結合される。駆動Ｍ
ＯＳＦＥＴＱ１１のゲートには、上記内部制御信号ＰＡ
が供給され、駆動ＭＯＳＦＥＴＱ１のゲートには、内部
制御信号ＰＡのインバータ回路Ｎ１による反転信号が供
給される。これにより、駆動ＭＯＳＦＥＴＱ１及びＱ１
１は、内部制御信号ＰＡがハイレベルとされることで選
択的にオン状態となり、センスアンプＳＡのすべての単
位増幅回路を一斉に動作状態とする。この動作状態にお
いて、センスアンプＳＡの各単位増幅回路は、メモリア
レイＭＡＲＹの選択されたワード線に結合される複数の
メモリセルから対応する相補ビット線を介して出力され
る微小読み出し信号を増幅し、ハイレベル又はロウレベ
ルの２値読み出し信号とする。
【００１６】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するＭＯＳＦＥＴＱ１４〜Ｑ１
６のゲートには、内部制御信号ＰＣが共通に供給され
る。また、ＭＯＳＦＥＴＱ１５及びＱ１６の共通結合さ
れたソースには、ダイナミック型ＲＡＭの図示されない
定電圧発生回路から、所定のプリチャージ電圧ＨＶＣが
共通に供給される。ここで、プリチャージ電圧ＨＶＣ
は、特に制限されないが、回路の電源電圧及び接地電位
間のほぼ中間電位とされる。これにより、ビット線プリ
チャージ回路を構成するＭＯＳＦＥＴＱ１４〜Ｑ１６
は、内部制御信号ＰＣがハイレベルとされることで選択
的にオン状態となり、対応する相補ビット線Ｂｑ０及び
Ｂｑ１等の非反転及び反転信号線をプリチャージ電圧Ｈ
ＶＣのようなハーフプリチャージレベルとする。
プリチャージ回路を構成するＭＯＳＦＥＴＱ１４〜Ｑ１
６のゲートには、内部制御信号ＰＣが共通に供給され
る。また、ＭＯＳＦＥＴＱ１５及びＱ１６の共通結合さ
れたソースには、ダイナミック型ＲＡＭの図示されない
定電圧発生回路から、所定のプリチャージ電圧ＨＶＣが
共通に供給される。ここで、プリチャージ電圧ＨＶＣ
は、特に制限されないが、回路の電源電圧及び接地電位
間のほぼ中間電位とされる。これにより、ビット線プリ
チャージ回路を構成するＭＯＳＦＥＴＱ１４〜Ｑ１６
は、内部制御信号ＰＣがハイレベルとされることで選択
的にオン状態となり、対応する相補ビット線Ｂｑ０及び
Ｂｑ１等の非反転及び反転信号線をプリチャージ電圧Ｈ
ＶＣのようなハーフプリチャージレベルとする。
【００１７】一方、センスアンプＳＡの各単位回路に設
けられる書き込み用のスイッチＭＯＳＦＥＴＱ１７及び
Ｑ１８ならびにＱ１９及びＱ２０の一方は、対応する相
補ビット線Ｂｑ０又はＢｑ１等の非反転又は反転信号線
にそれぞれ結合され、その他方は、特に制限されない
が、書き込み用コモンＩＯ線ＷＩＯ０又はＷＩＯ１の非
反転又は反転信号線に順次共通結合される。これらのス
イッチＭＯＳＦＥＴのゲートは、２組ずつ共通結合さ
れ、ＹアドレスデコーダＹＡＤから対応するビット線選
択信号ＹＷｑ等が供給される。これにより、スイッチＭ
ＯＳＦＥＴＱ１７及びＱ１８ならびにＱ１９及びＱ２０
は、対応するビット線選択信号ＹＷｑ等がハイレベルと
されることで選択的にオン状態となり、対応する単位増
幅回路つまりは対応する相補ビット線Ｂｑ０又はＢｑ１
等と書き込み用コモンＩＯ線ＷＩＯ０又はＷＩＯ１とを
選択的に接続状態とする。つまり、この実施例のダイナ
ミック型ＲＡＭでは、メモリアレイＭＡＲＹを構成する
相補ビット線が２組ずつグループ化され、各ビット線グ
ループを構成する２組の相補ビット線を単位として、書
き込み用コモンＩＯ線ＷＩＯ０及びＷＩＯ１あるいは後
述する読み出し用コモンＩＯ線ＲＩＯ０及びＲＩＯ１と
の間の接続が選択的に実現される。
けられる書き込み用のスイッチＭＯＳＦＥＴＱ１７及び
Ｑ１８ならびにＱ１９及びＱ２０の一方は、対応する相
補ビット線Ｂｑ０又はＢｑ１等の非反転又は反転信号線
にそれぞれ結合され、その他方は、特に制限されない
が、書き込み用コモンＩＯ線ＷＩＯ０又はＷＩＯ１の非
反転又は反転信号線に順次共通結合される。これらのス
イッチＭＯＳＦＥＴのゲートは、２組ずつ共通結合さ
れ、ＹアドレスデコーダＹＡＤから対応するビット線選
択信号ＹＷｑ等が供給される。これにより、スイッチＭ
ＯＳＦＥＴＱ１７及びＱ１８ならびにＱ１９及びＱ２０
は、対応するビット線選択信号ＹＷｑ等がハイレベルと
されることで選択的にオン状態となり、対応する単位増
幅回路つまりは対応する相補ビット線Ｂｑ０又はＢｑ１
等と書き込み用コモンＩＯ線ＷＩＯ０又はＷＩＯ１とを
選択的に接続状態とする。つまり、この実施例のダイナ
ミック型ＲＡＭでは、メモリアレイＭＡＲＹを構成する
相補ビット線が２組ずつグループ化され、各ビット線グ
ループを構成する２組の相補ビット線を単位として、書
き込み用コモンＩＯ線ＷＩＯ０及びＷＩＯ１あるいは後
述する読み出し用コモンＩＯ線ＲＩＯ０及びＲＩＯ１と
の間の接続が選択的に実現される。
【００１８】センスアンプＳＡの各単位回路に設けられ
る読み出し用のスイッチＭＯＳＦＥＴＱ２１及びＱ２２
ならびにＱ２３及びＱ２４のゲートは、対応する相補ビ
ット線Ｂｑ０又はＢｑ１等の非反転又は反転信号線にそ
れぞれ結合され、その共通結合されたソースは回路の接
地電位に結合される。また、これらのスイッチＭＯＳＦ
ＥＴのドレインは、対応するもう１組のスイッチＭＯＳ
ＦＥＴＱ２５及びＱ２６あるいはＱ２７及びＱ２８を介
して、読み出し用コモンＩＯ線ＲＩＯ０又はＲＩＯ１の
非反転又は反転信号線に順次結合される。ＭＯＳＦＥＴ
Ｑ２５及びＱ２６ならびにＱ２７及びＱ２８のゲート
は、２組ずつ順次共通結合され、ＹアドレスデコーダＹ
ＡＤから対応するビット線選択信号ＹＲｑ等が供給され
る。これにより、スイッチＭＯＳＦＥＴＱ２５及びＱ２
６ならびにＱ２７及びＱ２８は、対応するビット線選択
信号ＹＲｑ等がハイレベルとされることで選択的にオン
状態となり、対応する相補ビット線Ｂｑ０又はＢｑ１等
と読み出し用コモンＩＯ線ＲＩＯ０又はＲＩＯ１とを選
択的に接続状態とする。このとき、ＭＯＳＦＥＴＱ２１
及びＱ２２ならびにＱ２３及びＱ２４はいわゆるセンス
ＭＯＳＦＥＴとして作用し、対応する相補ビット線Ｂｑ
０及びＢｑ１において電圧信号として確立された２値読
み出し信号を、電流信号として読み出し用コモンＩＯ線
ＲＩＯ０及びＲＩＯ１に伝達する。その結果、比較的大
きな寄生容量が結合される読み出しコモンＩＯ線ＲＩＯ
０及びＲＩＯ１の電圧振幅が圧縮され、ダイナミック型
ＲＡＭの読み出し動作が高速化される。
る読み出し用のスイッチＭＯＳＦＥＴＱ２１及びＱ２２
ならびにＱ２３及びＱ２４のゲートは、対応する相補ビ
ット線Ｂｑ０又はＢｑ１等の非反転又は反転信号線にそ
れぞれ結合され、その共通結合されたソースは回路の接
地電位に結合される。また、これらのスイッチＭＯＳＦ
ＥＴのドレインは、対応するもう１組のスイッチＭＯＳ
ＦＥＴＱ２５及びＱ２６あるいはＱ２７及びＱ２８を介
して、読み出し用コモンＩＯ線ＲＩＯ０又はＲＩＯ１の
非反転又は反転信号線に順次結合される。ＭＯＳＦＥＴ
Ｑ２５及びＱ２６ならびにＱ２７及びＱ２８のゲート
は、２組ずつ順次共通結合され、ＹアドレスデコーダＹ
ＡＤから対応するビット線選択信号ＹＲｑ等が供給され
る。これにより、スイッチＭＯＳＦＥＴＱ２５及びＱ２
６ならびにＱ２７及びＱ２８は、対応するビット線選択
信号ＹＲｑ等がハイレベルとされることで選択的にオン
状態となり、対応する相補ビット線Ｂｑ０又はＢｑ１等
と読み出し用コモンＩＯ線ＲＩＯ０又はＲＩＯ１とを選
択的に接続状態とする。このとき、ＭＯＳＦＥＴＱ２１
及びＱ２２ならびにＱ２３及びＱ２４はいわゆるセンス
ＭＯＳＦＥＴとして作用し、対応する相補ビット線Ｂｑ
０及びＢｑ１において電圧信号として確立された２値読
み出し信号を、電流信号として読み出し用コモンＩＯ線
ＲＩＯ０及びＲＩＯ１に伝達する。その結果、比較的大
きな寄生容量が結合される読み出しコモンＩＯ線ＲＩＯ
０及びＲＩＯ１の電圧振幅が圧縮され、ダイナミック型
ＲＡＭの読み出し動作が高速化される。
【００１９】ところで、この実施例のダイナミック型Ｒ
ＡＭでは、図３に示されるように、書き込み用コモンＩ
Ｏ線ＷＩＯ０及びＷＩＯ１の非反転信号線すなわちＷＩ
Ｏ０とＷＩＯ１ならびに反転信号線すなわちＷＩＯ０Ｂ
とＷＩＯ１Ｂがそれぞれ隣接して配置され、メモリアレ
イＭＡＲＹを構成する相補ビット線は、各ビット線グル
ープを構成する２組の相補ビット線のうち一方の書き込
み用コモンＩＯ線ＷＩＯ０又はＷＩＯ１に接続される相
補ビット線Ｂｐ０とＢｑ０あるいはＢｑ１とＢｒ１等が
隣り合うように配置される。また、センスアンプＳＡの
同時にオン状態とされる２対の書き込み用のスイッチＭ
ＯＳＦＥＴＱ１７及びＱ１８ならびにＱ１９及びＱ２０
は、相補ビット線の延長方向に対して千鳥状に配置さ
れ、これらのスイッチＭＯＳＦＥＴが形成されるＮ型拡
散層Ｎ１〜Ｎ４内には、隣接する相補ビット線Ｂｐ０又
はＢｒ１に対応して設けられる書き込み用スイッチＭＯ
ＳＦＥＴ（Ｑ１７）及び（Ｑ１８）ならびに（Ｑ１９）
及び（Ｑ２０）がそれぞれ形成される。各スイッチＭＯ
ＳＦＥＴのゲートは、特に制限されないが、ポリシリコ
ンにより形成され、図３に斜線で示されるように、実質
的に書き込み用コモンＩＯ線ＷＩＯ０及びＷＩＯ１と平
行していわゆる縦型配置されるとともに、対応する２対
のスイッチＭＯＳＦＥＴを１群として千鳥状に共通結合
された後、コンタクトＣ１３〜Ｃ１５を介して対応する
ビット線選択信号線ＹＷｐ〜ＹＷｒ等に結合される。さ
らに、この実施例では、対をなす２個のスイッチＭＯＳ
ＦＥＴＱ１７及びＱ１８あるいはＱ１９及びＱ２０と対
応する相補ビット線Ｂｑ０又はＢｑ１等の非反転又は反
転信号線とを結合するためのコンタクトＣ３及びＣ４あ
るいはＣ５及びＣ６が、ともに対応するゲートの左側あ
るいは右側、つまりは対応するゲートの同一方向に配置
される。なお、各相補ビット線が、さらに図５の左側す
なわち図示されない読み出し用のセンスＭＯＳＦＥＴＱ
２１〜Ｑ２４のゲートまで延長されることは言うまでも
ない。
ＡＭでは、図３に示されるように、書き込み用コモンＩ
Ｏ線ＷＩＯ０及びＷＩＯ１の非反転信号線すなわちＷＩ
Ｏ０とＷＩＯ１ならびに反転信号線すなわちＷＩＯ０Ｂ
とＷＩＯ１Ｂがそれぞれ隣接して配置され、メモリアレ
イＭＡＲＹを構成する相補ビット線は、各ビット線グル
ープを構成する２組の相補ビット線のうち一方の書き込
み用コモンＩＯ線ＷＩＯ０又はＷＩＯ１に接続される相
補ビット線Ｂｐ０とＢｑ０あるいはＢｑ１とＢｒ１等が
隣り合うように配置される。また、センスアンプＳＡの
同時にオン状態とされる２対の書き込み用のスイッチＭ
ＯＳＦＥＴＱ１７及びＱ１８ならびにＱ１９及びＱ２０
は、相補ビット線の延長方向に対して千鳥状に配置さ
れ、これらのスイッチＭＯＳＦＥＴが形成されるＮ型拡
散層Ｎ１〜Ｎ４内には、隣接する相補ビット線Ｂｐ０又
はＢｒ１に対応して設けられる書き込み用スイッチＭＯ
ＳＦＥＴ（Ｑ１７）及び（Ｑ１８）ならびに（Ｑ１９）
及び（Ｑ２０）がそれぞれ形成される。各スイッチＭＯ
ＳＦＥＴのゲートは、特に制限されないが、ポリシリコ
ンにより形成され、図３に斜線で示されるように、実質
的に書き込み用コモンＩＯ線ＷＩＯ０及びＷＩＯ１と平
行していわゆる縦型配置されるとともに、対応する２対
のスイッチＭＯＳＦＥＴを１群として千鳥状に共通結合
された後、コンタクトＣ１３〜Ｃ１５を介して対応する
ビット線選択信号線ＹＷｐ〜ＹＷｒ等に結合される。さ
らに、この実施例では、対をなす２個のスイッチＭＯＳ
ＦＥＴＱ１７及びＱ１８あるいはＱ１９及びＱ２０と対
応する相補ビット線Ｂｑ０又はＢｑ１等の非反転又は反
転信号線とを結合するためのコンタクトＣ３及びＣ４あ
るいはＣ５及びＣ６が、ともに対応するゲートの左側あ
るいは右側、つまりは対応するゲートの同一方向に配置
される。なお、各相補ビット線が、さらに図５の左側す
なわち図示されない読み出し用のセンスＭＯＳＦＥＴＱ
２１〜Ｑ２４のゲートまで延長されることは言うまでも
ない。
【００２０】これらの結果、この実施例のダイナミック
型ＲＡＭでは、その製造過程において、例えばセンスア
ンプＳＡの書き込み用スイッチＭＯＳＦＥＴのゲートを
形成するためのマスクに合わせズレが生じてしまった場
合でも、対をなすスイッチＭＯＳＦＥＴＱ１７及びＱ１
８あるいはＱ１９及びＱ２０の拡散層面積は同様に増加
又は減少し、対応する相補ビット線の非反転及び反転信
号線に結合される寄生容量のバランスが損なわれること
はない。その結果、各相補ビット線の非反転及び反転信
号線の読み出し信号量のバランスを保つことができ、こ
れによってダイナミック型ＲＡＭの読み出し動作を安定
化することができる。また、図３から明らかなように、
対応する２対のスイッチＭＯＳＦＥＴＱ１７及びＱ１８
ならびにＱ１９及びＱ２０のゲートが共通結合され、対
応するビット線選択信号線とのコンタクトが共有化され
るとともに、書き込み用コモンＩＯ線ＷＩＯ０及びＷＩ
Ｏ１の非反転又は反転信号線と隣接する２組の相補ビッ
ト線の拡散層とを結合するためのコンタクトＣ９〜Ｃ１
２等が同様に共有化され、これによってセンスアンプＳ
Ａの所要レイアウト面積が縮小されるものとなる。
型ＲＡＭでは、その製造過程において、例えばセンスア
ンプＳＡの書き込み用スイッチＭＯＳＦＥＴのゲートを
形成するためのマスクに合わせズレが生じてしまった場
合でも、対をなすスイッチＭＯＳＦＥＴＱ１７及びＱ１
８あるいはＱ１９及びＱ２０の拡散層面積は同様に増加
又は減少し、対応する相補ビット線の非反転及び反転信
号線に結合される寄生容量のバランスが損なわれること
はない。その結果、各相補ビット線の非反転及び反転信
号線の読み出し信号量のバランスを保つことができ、こ
れによってダイナミック型ＲＡＭの読み出し動作を安定
化することができる。また、図３から明らかなように、
対応する２対のスイッチＭＯＳＦＥＴＱ１７及びＱ１８
ならびにＱ１９及びＱ２０のゲートが共通結合され、対
応するビット線選択信号線とのコンタクトが共有化され
るとともに、書き込み用コモンＩＯ線ＷＩＯ０及びＷＩ
Ｏ１の非反転又は反転信号線と隣接する２組の相補ビッ
ト線の拡散層とを結合するためのコンタクトＣ９〜Ｃ１
２等が同様に共有化され、これによってセンスアンプＳ
Ａの所要レイアウト面積が縮小されるものとなる。
【００２１】図１の説明に戻ろう。Ｙアドレスデコーダ
ＹＡＤには、特に制限されないが、Ｙアドレスバッファ
ＹＡＢからｊビットの内部アドレス信号Ｙ１〜Ｙｊが供
給され、タイミング発生回路ＴＧから内部制御信号ＹＤ
Ｇが供給される。また、ＹアドレスバッファＹＡＢに
は、外部端子ＡＹ０〜ＡＹｊを介してｊ＋１ビットのＹ
アドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング発
生回路ＴＧから内部制御信号ＡＬが供給される。
ＹＡＤには、特に制限されないが、Ｙアドレスバッファ
ＹＡＢからｊビットの内部アドレス信号Ｙ１〜Ｙｊが供
給され、タイミング発生回路ＴＧから内部制御信号ＹＤ
Ｇが供給される。また、ＹアドレスバッファＹＡＢに
は、外部端子ＡＹ０〜ＡＹｊを介してｊ＋１ビットのＹ
アドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング発
生回路ＴＧから内部制御信号ＡＬが供給される。
【００２２】ＹアドレスデコーダＹＡＤは、特に制限さ
れないが、内部制御信号ＹＤＧがハイレベルとされるこ
とで選択的に動作状態とされる。この動作状態におい
て、ＹアドレスデコーダＹＡＤは、内部アドレス信号Ｙ
１〜Ｙｊをデコードし、対応する上記ビット線選択信号
ＹＷｑあるいはＹＲｑ等を択一的にハイレベルとする。
これらのビット線選択信号は、前述のように、センスア
ンプＳＡの対応する２対の書き込み用スイッチＭＯＳＦ
ＥＴ又は読み出し用スイッチＭＯＳＦＥＴにそれぞれ供
給される。ＹアドレスバッファＹＡＢは、外部端子ＡＹ
０〜ＡＹｊを介して供給されるＹアドレス信号ＡＹ０〜
ＡＹｊを、内部制御信号ＡＬに従って取り込み、保持す
るとともに、これらのＹアドレス信号をもとに、内部ア
ドレス信号Ｙ０〜Ｙｊを形成する。このうち、特に制限
されないが、最下位ビットの内部アドレス信号Ｙ０はラ
イトアンプＷＡ及びリードアンプＲＡに供給され、残り
の内部アドレス信号Ｙ１〜ＹｊはＹアドレスデコーダＹ
ＡＤに供給される。
れないが、内部制御信号ＹＤＧがハイレベルとされるこ
とで選択的に動作状態とされる。この動作状態におい
て、ＹアドレスデコーダＹＡＤは、内部アドレス信号Ｙ
１〜Ｙｊをデコードし、対応する上記ビット線選択信号
ＹＷｑあるいはＹＲｑ等を択一的にハイレベルとする。
これらのビット線選択信号は、前述のように、センスア
ンプＳＡの対応する２対の書き込み用スイッチＭＯＳＦ
ＥＴ又は読み出し用スイッチＭＯＳＦＥＴにそれぞれ供
給される。ＹアドレスバッファＹＡＢは、外部端子ＡＹ
０〜ＡＹｊを介して供給されるＹアドレス信号ＡＹ０〜
ＡＹｊを、内部制御信号ＡＬに従って取り込み、保持す
るとともに、これらのＹアドレス信号をもとに、内部ア
ドレス信号Ｙ０〜Ｙｊを形成する。このうち、特に制限
されないが、最下位ビットの内部アドレス信号Ｙ０はラ
イトアンプＷＡ及びリードアンプＲＡに供給され、残り
の内部アドレス信号Ｙ１〜ＹｊはＹアドレスデコーダＹ
ＡＤに供給される。
【００２３】次に、メモリアレイＭＡＲＹの指定された
２組の相補ビット線が選択的に接続される書き込み用コ
モンＩＯ線ＷＩＯ０及びＷＩＯ１ならびに読み出し用コ
モンＩＯ線ＲＩＯ０及びＲＩＯ１は、特に制限されない
が、ライトアンプＷＡならびにリードアンプＲＡの対応
する単位回路にそれぞれ結合される。ここで、ライトア
ンプＷＡは、特に制限されないが、書き込み用コモンＩ
Ｏ線ＷＩＯ０及びＷＩＯ１に対応して設けられ最下位ビ
ットの内部アドレス信号Ｙ０に従って択一的に指定され
る２個の単位回路を備える。これらの単位回路には、タ
イミング発生回路ＴＧから内部制御信号ＷＥが共通に供
給され、その入力端子は、データ入力バッファＤＩＢを
介してデータ入出力端子Ｄｉｎに結合される。同様に、
リードアンプＲＡは、特に制限されないが、読み出し用
コモンＩＯ線ＲＩＯ０及びＲＩＯ１に対応して設けられ
上記内部アドレス信号Ｙ０に従って択一的に指定される
２個の単位回路を備える。これらの単位回路には、タイ
ミング発生回路ＴＧから内部制御信号ＲＥが共通に供給
され、その出力端子は、データ出力バッファＤＯＢを介
してデータ出力端子Ｄｏｕｔに結合される。
２組の相補ビット線が選択的に接続される書き込み用コ
モンＩＯ線ＷＩＯ０及びＷＩＯ１ならびに読み出し用コ
モンＩＯ線ＲＩＯ０及びＲＩＯ１は、特に制限されない
が、ライトアンプＷＡならびにリードアンプＲＡの対応
する単位回路にそれぞれ結合される。ここで、ライトア
ンプＷＡは、特に制限されないが、書き込み用コモンＩ
Ｏ線ＷＩＯ０及びＷＩＯ１に対応して設けられ最下位ビ
ットの内部アドレス信号Ｙ０に従って択一的に指定され
る２個の単位回路を備える。これらの単位回路には、タ
イミング発生回路ＴＧから内部制御信号ＷＥが共通に供
給され、その入力端子は、データ入力バッファＤＩＢを
介してデータ入出力端子Ｄｉｎに結合される。同様に、
リードアンプＲＡは、特に制限されないが、読み出し用
コモンＩＯ線ＲＩＯ０及びＲＩＯ１に対応して設けられ
上記内部アドレス信号Ｙ０に従って択一的に指定される
２個の単位回路を備える。これらの単位回路には、タイ
ミング発生回路ＴＧから内部制御信号ＲＥが共通に供給
され、その出力端子は、データ出力バッファＤＯＢを介
してデータ出力端子Ｄｏｕｔに結合される。
【００２４】ライトアンプＷＡを構成する２個の単位回
路は、内部制御信号ＷＥがハイレベルとされかつ内部ア
ドレス信号Ｙ０がハイレベル又はロウレベルとされるこ
とで択一的に動作状態とされる。この動作状態におい
て、ライトアンプＷＡの各単位回路は、データ入出力端
子Ｄｉｎからデータ入力バッファＤＩＢを介して入力さ
れる書き込みデータをもとに所定の書き込み信号を形成
し、対応する書き込み用コモンＩＯ線ＷＩＯ０又はＷＩ
Ｏ１を介してメモリアレイＭＡＲＹの選択された２個の
メモリセルに書き込む。同様に、リードアンプＲＡを構
成する２個の単位回路は、内部制御信号ＲＥがハイレベ
ルとされかつ内部アドレス信号Ｙ０がハイレベル又はロ
ウレベルとされることで択一的に動作状態とされる。こ
の動作状態において、リードアンプＲＡの各単位回路
は、メモリアレイＭＡＲＹの選択された２個のメモリセ
ルから対応する読み出し用コモンＩＯ線ＲＩＯ０又はＲ
ＩＯ１を介して出力される読み出し信号をさらに増幅
し、データ出力バッファＤＯＢからデータ出力端子Ｄｏ
ｕｔを介して送出する。
路は、内部制御信号ＷＥがハイレベルとされかつ内部ア
ドレス信号Ｙ０がハイレベル又はロウレベルとされるこ
とで択一的に動作状態とされる。この動作状態におい
て、ライトアンプＷＡの各単位回路は、データ入出力端
子Ｄｉｎからデータ入力バッファＤＩＢを介して入力さ
れる書き込みデータをもとに所定の書き込み信号を形成
し、対応する書き込み用コモンＩＯ線ＷＩＯ０又はＷＩ
Ｏ１を介してメモリアレイＭＡＲＹの選択された２個の
メモリセルに書き込む。同様に、リードアンプＲＡを構
成する２個の単位回路は、内部制御信号ＲＥがハイレベ
ルとされかつ内部アドレス信号Ｙ０がハイレベル又はロ
ウレベルとされることで択一的に動作状態とされる。こ
の動作状態において、リードアンプＲＡの各単位回路
は、メモリアレイＭＡＲＹの選択された２個のメモリセ
ルから対応する読み出し用コモンＩＯ線ＲＩＯ０又はＲ
ＩＯ１を介して出力される読み出し信号をさらに増幅
し、データ出力バッファＤＯＢからデータ出力端子Ｄｏ
ｕｔを介して送出する。
【００２５】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、上記各種
の内部制御信号を形成し、ダイナミック型ＲＡＭの各部
に供給する。
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、上記各種
の内部制御信号を形成し、ダイナミック型ＲＡＭの各部
に供給する。
【００２６】図４には、この発明が適用されたダイナミ
ック型ＲＡＭに含まれるセンスアンプの第２の実施例の
部分的な回路図が示され、図５には、その一実施例の部
分的な配置図が示されている。なお、この実施例は、上
記図２及び図３の実施例を基本的に踏襲するものである
ため、これと異なる部分について説明を追加する。
ック型ＲＡＭに含まれるセンスアンプの第２の実施例の
部分的な回路図が示され、図５には、その一実施例の部
分的な配置図が示されている。なお、この実施例は、上
記図２及び図３の実施例を基本的に踏襲するものである
ため、これと異なる部分について説明を追加する。
【００２７】図４において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、書き込み用及び読み
出し用として兼用される２組のコモンＩＯ線ＩＯ０及び
ＩＯ１を備える。これらのコモンＩＯ線は、ビット線選
択信号ＹＳｑ等に従って選択的にオン状態とされる２対
のスイッチＭＯＳＦＥＴＱ２９及びＱ３０ならびにＱ３
１及びＱ３２を介して、指定される２組の相補ビット線
Ｂｑ０及びＢｑ１等と選択的に接続される。この実施例
において、コモンＩＯ線ＩＯ０及びＩＯ１の非反転信号
線すなわちＩＯ０とＩＯ１ならびに反転信号線すなわち
ＩＯ０ＢとＩＯ１Ｂは、図５に例示されるように、それ
ぞれ隣接して配置され、メモリアレイＭＡＲＹを構成す
る相補ビット線は、各ビット線グループを構成する２組
の相補ビット線のうち一方のコモンＩＯ線ＩＯ０又はＩ
Ｏ１に接続される相補ビット線Ｂｐ０とＢｑ０等あるい
はＢｑ１とＢｒ１等が隣り合うように配置される。ま
た、センスアンプＳＡの対応する２対のスイッチＭＯＳ
ＦＥＴＱ２９及びＱ３０ならびにＱ３１及びＱ３２は、
相補ビット線の延長方向に対して千鳥状に配置され、こ
れらのスイッチＭＯＳＦＥＴが形成されるＮ型拡散層Ｎ
５〜Ｎ８内には、隣接する相補ビット線Ｂｐ０又はＢｒ
１等に対応して設けられる書き込み用スイッチＭＯＳＦ
ＥＴ（Ｑ２９）及び（Ｑ３０）ならびに（Ｑ３１）及び
（Ｑ３２）がそれぞれ形成される。各スイッチＭＯＳＦ
ＥＴのゲートは、図５に斜線で示されるように、実質的
にコモンＩＯ線ＩＯ０及びＩＯ１と平行していわゆる縦
型配置されるとともに、対応する２対のスイッチＭＯＳ
ＦＥＴを１群として千鳥状に共通結合された後、コンタ
クトＣ２８〜Ｃ３０を介して対応するビット線選択信号
線ＹＳｐ〜ＹＳｒ等に結合される。さらに、対をなす２
個のスイッチＭＯＳＦＥＴＱ２９及びＱ３０あるいはＱ
３１及びＱ３２と対応する相補ビット線Ｂｑ０又はＢｑ
１等の非反転又は反転信号線とを結合するコンタクトＣ
１８及びＣ１９あるいはＣ２０及びＣ２１は、ともに対
応するゲートの同一方向に配置される。これにより、コ
モンＩＯ線が書き込み用及び読み出し用として共有化さ
れるダイナミック型ＲＡＭにおいても、上記図２及び図
３の実施例と同様な効果を得ることができるものであ
る。
型ＲＡＭは、特に制限されないが、書き込み用及び読み
出し用として兼用される２組のコモンＩＯ線ＩＯ０及び
ＩＯ１を備える。これらのコモンＩＯ線は、ビット線選
択信号ＹＳｑ等に従って選択的にオン状態とされる２対
のスイッチＭＯＳＦＥＴＱ２９及びＱ３０ならびにＱ３
１及びＱ３２を介して、指定される２組の相補ビット線
Ｂｑ０及びＢｑ１等と選択的に接続される。この実施例
において、コモンＩＯ線ＩＯ０及びＩＯ１の非反転信号
線すなわちＩＯ０とＩＯ１ならびに反転信号線すなわち
ＩＯ０ＢとＩＯ１Ｂは、図５に例示されるように、それ
ぞれ隣接して配置され、メモリアレイＭＡＲＹを構成す
る相補ビット線は、各ビット線グループを構成する２組
の相補ビット線のうち一方のコモンＩＯ線ＩＯ０又はＩ
Ｏ１に接続される相補ビット線Ｂｐ０とＢｑ０等あるい
はＢｑ１とＢｒ１等が隣り合うように配置される。ま
た、センスアンプＳＡの対応する２対のスイッチＭＯＳ
ＦＥＴＱ２９及びＱ３０ならびにＱ３１及びＱ３２は、
相補ビット線の延長方向に対して千鳥状に配置され、こ
れらのスイッチＭＯＳＦＥＴが形成されるＮ型拡散層Ｎ
５〜Ｎ８内には、隣接する相補ビット線Ｂｐ０又はＢｒ
１等に対応して設けられる書き込み用スイッチＭＯＳＦ
ＥＴ（Ｑ２９）及び（Ｑ３０）ならびに（Ｑ３１）及び
（Ｑ３２）がそれぞれ形成される。各スイッチＭＯＳＦ
ＥＴのゲートは、図５に斜線で示されるように、実質的
にコモンＩＯ線ＩＯ０及びＩＯ１と平行していわゆる縦
型配置されるとともに、対応する２対のスイッチＭＯＳ
ＦＥＴを１群として千鳥状に共通結合された後、コンタ
クトＣ２８〜Ｃ３０を介して対応するビット線選択信号
線ＹＳｐ〜ＹＳｒ等に結合される。さらに、対をなす２
個のスイッチＭＯＳＦＥＴＱ２９及びＱ３０あるいはＱ
３１及びＱ３２と対応する相補ビット線Ｂｑ０又はＢｑ
１等の非反転又は反転信号線とを結合するコンタクトＣ
１８及びＣ１９あるいはＣ２０及びＣ２１は、ともに対
応するゲートの同一方向に配置される。これにより、コ
モンＩＯ線が書き込み用及び読み出し用として共有化さ
れるダイナミック型ＲＡＭにおいても、上記図２及び図
３の実施例と同様な効果を得ることができるものであ
る。
【００２８】ところで、この実施例のセンスアンプＳＡ
は読み出し用のスイッチＭＯＳＦＥＴを備えず、各相補
ビット線の非反転及び反転信号線は、対応するコンタク
トＣ１８〜Ｃ２１等において切断することが可能であ
る。しかし、この実施例では、すべての相補ビット線の
非反転及び反転信号線が、ほぼ同長となるべく、遠端の
コンタクトＣ１８及びＣ２２等に近接する位置まで延長
される。これにより、各相補ビット線の非反転及び反転
信号線の寄生容量がさらにバランス化され、ダイナミッ
ク型ＲＡＭの読み出し動作がさらに安定化される。
は読み出し用のスイッチＭＯＳＦＥＴを備えず、各相補
ビット線の非反転及び反転信号線は、対応するコンタク
トＣ１８〜Ｃ２１等において切断することが可能であ
る。しかし、この実施例では、すべての相補ビット線の
非反転及び反転信号線が、ほぼ同長となるべく、遠端の
コンタクトＣ１８及びＣ２２等に近接する位置まで延長
される。これにより、各相補ビット線の非反転及び反転
信号線の寄生容量がさらにバランス化され、ダイナミッ
ク型ＲＡＭの読み出し動作がさらに安定化される。
【００２９】図６には、この発明が適用されたダイナミ
ック型ＲＡＭに含まれるセンスアンプの第３の実施例の
部分的な回路図が示され、図７には、その一実施例の部
分的な配置図が示されている。以下、上記図２ないし図
６の実施例と異なる部分について、説明を追加する。
ック型ＲＡＭに含まれるセンスアンプの第３の実施例の
部分的な回路図が示され、図７には、その一実施例の部
分的な配置図が示されている。以下、上記図２ないし図
６の実施例と異なる部分について、説明を追加する。
【００３０】図６において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、書き込み用及び読み
出し用として兼用される１組のコモンＩＯ線ＩＯを備え
る。このコモンＩＯ線ＩＯは、対応するビット線選択信
号ＹＳｑ等がハイレベルとされることで選択的にオン状
態とされるスイッチＭＯＳＦＥＴＱ２９及びＱ３０を介
して、指定された相補ビット線Ｂｑ等に選択的に接続さ
れる。この実施例において、対をなす２個のスイッチＭ
ＯＳＦＥＴＱ２９及びＱ３０のゲートは、図７に斜線で
示されるように、実質的にコモンＩＯ線ＩＯと平行して
いわゆる縦型配置され、コンタクトＣ４３〜Ｃ４８を介
して対応するビット線選択信号線ＹＳｐ〜ＹＳｒ等に結
合される。また、対をなす２個のスイッチＭＯＳＦＥＴ
Ｑ２９及びＱ３０の拡散層と対応する相補ビット線Ｂｑ
等の非反転又は反転信号線とを結合するためのコンタク
トＣ３３及びＣ３４は、ともに対応するゲートの同一方
向に配置される。そして、すべての相補ビット線の非反
転及び反転信号線は、ほぼ同長となるべく、遠端のコン
タクトＣ３２，Ｃ３４，Ｃ３６及びＣ３８等に近接する
位置まで延長される。これらの結果、１組のコモンＩＯ
線を備えるダイナミック型ＲＡＭにおいても、上記図２
〜図５の実施例と同様な効果を得ることができるもので
ある。
型ＲＡＭは、特に制限されないが、書き込み用及び読み
出し用として兼用される１組のコモンＩＯ線ＩＯを備え
る。このコモンＩＯ線ＩＯは、対応するビット線選択信
号ＹＳｑ等がハイレベルとされることで選択的にオン状
態とされるスイッチＭＯＳＦＥＴＱ２９及びＱ３０を介
して、指定された相補ビット線Ｂｑ等に選択的に接続さ
れる。この実施例において、対をなす２個のスイッチＭ
ＯＳＦＥＴＱ２９及びＱ３０のゲートは、図７に斜線で
示されるように、実質的にコモンＩＯ線ＩＯと平行して
いわゆる縦型配置され、コンタクトＣ４３〜Ｃ４８を介
して対応するビット線選択信号線ＹＳｐ〜ＹＳｒ等に結
合される。また、対をなす２個のスイッチＭＯＳＦＥＴ
Ｑ２９及びＱ３０の拡散層と対応する相補ビット線Ｂｑ
等の非反転又は反転信号線とを結合するためのコンタク
トＣ３３及びＣ３４は、ともに対応するゲートの同一方
向に配置される。そして、すべての相補ビット線の非反
転及び反転信号線は、ほぼ同長となるべく、遠端のコン
タクトＣ３２，Ｃ３４，Ｃ３６及びＣ３８等に近接する
位置まで延長される。これらの結果、１組のコモンＩＯ
線を備えるダイナミック型ＲＡＭにおいても、上記図２
〜図５の実施例と同様な効果を得ることができるもので
ある。
【００３１】以上の本実施例に示されるように、この発
明をコモンＩＯ線及びセンスアンプを備えるダイナミッ
ク型ＲＡＭ等の半導体記憶装置に適用することで、次の
ような作用効果が得られる。すなわち、 （１）コモンＩＯ線と指定された相補ビット線を選択的
に接続するスイッチＭＯＳＦＥＴのゲートを、実質的に
コモンＩＯ線と平行していわゆる縦型配置し、これらの
スイッチＭＯＳＦＥＴの拡散層と対応する相補ビット線
の非反転及び反転信号線を結合するコンタクトを、対応
するゲートの同一方向に配置することで、スイッチＭＯ
ＳＦＥＴのゲート形成時においてマスクズレが生じた場
合でも、相補ビット線の非反転及び反転信号線に対応す
る拡散層面積を同様に変化させ、その寄生容量のアンバ
ランス化を防ぐことができるという効果が得られる。 （２）上記（１）項により、相補ビット線の非反転及び
反転信号線の読み出し信号量をバランス化し、ダイナミ
ック型ＲＡＭ等の読み出し動作を安定化することができ
るという効果が得られる。 （３）上記（１）項及び（２）項において、ダイナミッ
ク型ＲＡＭ等に複数対のコモンＩＯ線が設けられる場
合、対応する２組のコモンＩＯ線の非反転信号線ならび
に反転信号線をそれぞれ隣接して配置し、同一のコモン
ＩＯ線に接続される２組の相補ビット線を隣り合うよう
に配置するとともに、同時にオン状態とされる２対のス
イッチＭＯＳＦＥＴを相補ビット線の延長方向に対して
千鳥状に配置することで、同時にオン状態とされる２対
のスイッチＭＯＳＦＥＴのゲートと対応するビット線選
択信号線とを結合するコンタクトを共有化し、各コモン
ＩＯ線の非反転又は反転信号線と隣接する２組のスイッ
チＭＯＳＦＥＴの拡散層とを結合するためのコンタクト
を共有化できるという効果が得られる。 （４）上記（３）項により、センスアンプの所要レイア
ウト面積を縮小し、ダイナミック型ＲＡＭのチップ面積
を縮小できるという効果が得られる。 （５）上記（１）項〜（４）項において、コモンＩＯ線
が書き込み用及び読み出し用コモンＩＯ線として兼用さ
れる場合、すべての相補ビット線の非反転及び反転信号
線を、ほぼ同長となるべく、遠端のコンタクトに近接す
る位置まで延長することで、各相補ビット線の非反転及
び反転信号線の寄生容量をさらにバランス化し、ダイナ
ミック型ＲＡＭの読み出し動作をさらに安定化すること
ができるという効果が得られる。
明をコモンＩＯ線及びセンスアンプを備えるダイナミッ
ク型ＲＡＭ等の半導体記憶装置に適用することで、次の
ような作用効果が得られる。すなわち、 （１）コモンＩＯ線と指定された相補ビット線を選択的
に接続するスイッチＭＯＳＦＥＴのゲートを、実質的に
コモンＩＯ線と平行していわゆる縦型配置し、これらの
スイッチＭＯＳＦＥＴの拡散層と対応する相補ビット線
の非反転及び反転信号線を結合するコンタクトを、対応
するゲートの同一方向に配置することで、スイッチＭＯ
ＳＦＥＴのゲート形成時においてマスクズレが生じた場
合でも、相補ビット線の非反転及び反転信号線に対応す
る拡散層面積を同様に変化させ、その寄生容量のアンバ
ランス化を防ぐことができるという効果が得られる。 （２）上記（１）項により、相補ビット線の非反転及び
反転信号線の読み出し信号量をバランス化し、ダイナミ
ック型ＲＡＭ等の読み出し動作を安定化することができ
るという効果が得られる。 （３）上記（１）項及び（２）項において、ダイナミッ
ク型ＲＡＭ等に複数対のコモンＩＯ線が設けられる場
合、対応する２組のコモンＩＯ線の非反転信号線ならび
に反転信号線をそれぞれ隣接して配置し、同一のコモン
ＩＯ線に接続される２組の相補ビット線を隣り合うよう
に配置するとともに、同時にオン状態とされる２対のス
イッチＭＯＳＦＥＴを相補ビット線の延長方向に対して
千鳥状に配置することで、同時にオン状態とされる２対
のスイッチＭＯＳＦＥＴのゲートと対応するビット線選
択信号線とを結合するコンタクトを共有化し、各コモン
ＩＯ線の非反転又は反転信号線と隣接する２組のスイッ
チＭＯＳＦＥＴの拡散層とを結合するためのコンタクト
を共有化できるという効果が得られる。 （４）上記（３）項により、センスアンプの所要レイア
ウト面積を縮小し、ダイナミック型ＲＡＭのチップ面積
を縮小できるという効果が得られる。 （５）上記（１）項〜（４）項において、コモンＩＯ線
が書き込み用及び読み出し用コモンＩＯ線として兼用さ
れる場合、すべての相補ビット線の非反転及び反転信号
線を、ほぼ同長となるべく、遠端のコンタクトに近接す
る位置まで延長することで、各相補ビット線の非反転及
び反転信号線の寄生容量をさらにバランス化し、ダイナ
ミック型ＲＡＭの読み出し動作をさらに安定化すること
ができるという効果が得られる。
【００３２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イ及びその周辺回路は、複数のメモリマットからなるも
のであってもよい。また、ダイナミック型ＲＡＭは、複
数ビットの記憶データを同時に入出力するいわゆる多ビ
ット構成を採ることができるし、いわゆるアドレスマル
チプレクス方式を採ることもできる。ダイナミック型Ｒ
ＡＭには、例えば４組のコモンＩＯ線を設けることがで
きるし、そのブロック構成はこの実施例による制約を受
けない。図２及び図４ならびに図６において、ダイナミ
ック型ＲＡＭは、いわゆるシェアドセンス方式を採るこ
とができる。この場合、センスアンプＳＡの各スイッチ
ＭＯＳＦＥＴは、コモンＩＯ線と指定された相補ビット
線に対応する単位増幅回路の相補入出力ノードとを選択
的に接続するためのものとなる。図３及び図５ならびに
図７において、コモンＩＯ線と各スイッチＭＯＳＦＥＴ
のレイアウトは、上記いくつかの制約を満たすことを条
件に、任意の配置方法を採ることができる。さらに、図
２及び図４ならびに図６に示されるセンスアンプＳＡの
具体的な回路構成や電源電圧の極性及びＭＯＳＦＥＴの
導電型等は、種々の実施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イ及びその周辺回路は、複数のメモリマットからなるも
のであってもよい。また、ダイナミック型ＲＡＭは、複
数ビットの記憶データを同時に入出力するいわゆる多ビ
ット構成を採ることができるし、いわゆるアドレスマル
チプレクス方式を採ることもできる。ダイナミック型Ｒ
ＡＭには、例えば４組のコモンＩＯ線を設けることがで
きるし、そのブロック構成はこの実施例による制約を受
けない。図２及び図４ならびに図６において、ダイナミ
ック型ＲＡＭは、いわゆるシェアドセンス方式を採るこ
とができる。この場合、センスアンプＳＡの各スイッチ
ＭＯＳＦＥＴは、コモンＩＯ線と指定された相補ビット
線に対応する単位増幅回路の相補入出力ノードとを選択
的に接続するためのものとなる。図３及び図５ならびに
図７において、コモンＩＯ線と各スイッチＭＯＳＦＥＴ
のレイアウトは、上記いくつかの制約を満たすことを条
件に、任意の配置方法を採ることができる。さらに、図
２及び図４ならびに図６に示されるセンスアンプＳＡの
具体的な回路構成や電源電圧の極性及びＭＯＳＦＥＴの
導電型等は、種々の実施形態を採りうる。
【００３３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭやマルチポートＲＡＭ等のよう
な各種半導体記憶装置にも適用できる。この発明は、少
なくともコモンＩＯ線とビット線選択用のスイッチＭＯ
ＳＦＥＴを含むセンスアンプとを備える半導体記憶装置
ならびにこのような半導体記憶装置を内蔵するディジタ
ル集積回路装置に広く適用できる。
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭやマルチポートＲＡＭ等のよう
な各種半導体記憶装置にも適用できる。この発明は、少
なくともコモンＩＯ線とビット線選択用のスイッチＭＯ
ＳＦＥＴを含むセンスアンプとを備える半導体記憶装置
ならびにこのような半導体記憶装置を内蔵するディジタ
ル集積回路装置に広く適用できる。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コモンＩＯ線と指定された
相補ビット線を選択的に接続するスイッチＭＯＳＦＥＴ
のゲートを、実質的にコモンＩＯ線と平行していわゆる
縦型配置し、これらのスイッチＭＯＳＦＥＴの拡散層と
対応する相補ビット線の非反転及び反転信号線を結合す
るコンタクトを、対応するゲートの同一方向に配置する
ことで、スイッチＭＯＳＦＥＴのゲート形成時において
マスクズレが生じた場合でも、相補ビット線の非反転及
び反転信号線の寄生容量を同様に変化させ、そのアンバ
ランス化を防ぐことができる。その結果、相補ビット線
の非反転及び反転信号線の読み出し信号量をバランス化
し、ダイナミック型ＲＡＭ等の読み出し動作を安定化す
ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コモンＩＯ線と指定された
相補ビット線を選択的に接続するスイッチＭＯＳＦＥＴ
のゲートを、実質的にコモンＩＯ線と平行していわゆる
縦型配置し、これらのスイッチＭＯＳＦＥＴの拡散層と
対応する相補ビット線の非反転及び反転信号線を結合す
るコンタクトを、対応するゲートの同一方向に配置する
ことで、スイッチＭＯＳＦＥＴのゲート形成時において
マスクズレが生じた場合でも、相補ビット線の非反転及
び反転信号線の寄生容量を同様に変化させ、そのアンバ
ランス化を防ぐことができる。その結果、相補ビット線
の非反転及び反転信号線の読み出し信号量をバランス化
し、ダイナミック型ＲＡＭ等の読み出し動作を安定化す
ることができる。
【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭに含まれるセンス
アンプの第１の実施例を示す部分的な回路図である。
アンプの第１の実施例を示す部分的な回路図である。
【図３】図２のセンスアンプの一実施例を示す部分的な
配置図である。
配置図である。
【図４】この発明が適用されたダイナミック型ＲＡＭに
含まれるセンスアンプの第２の実施例を示す部分的な回
路図である。
含まれるセンスアンプの第２の実施例を示す部分的な回
路図である。
【図５】図４のセンスアンプの一実施例を示す部分的な
配置図である。
配置図である。
【図６】この発明が適用されたダイナミック型ＲＡＭに
含まれるセンスアンプの第３の実施例を示す部分的な回
路図である。
含まれるセンスアンプの第３の実施例を示す部分的な回
路図である。
【図７】図６のセンスアンプの一実施例を示す部分的な
配置図である。
配置図である。
【図８】従来のダイナミック型ＲＡＭに含まれるセンス
アンプの一例を示す部分的な配置図である。
アンプの一例を示す部分的な配置図である。
ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＡＤ・・・Ｘアドレスデコーダ、ＹＡＤ・・・Ｙ
アドレスデコーダ、ＸＡＢ・・・Ｘアドレスバッファ、
ＹＡＢ・・・Ｙアドレスバッファ、ＷＡ・・・ライトア
ンプ、ＲＡ・・・リードアンプ、ＤＩＢ・・・データ入
力バッファ、ＤＯＢ・・・データ出力バッファ、ＴＧ・
・・タイミング発生回路。Ｑ１〜Ｑ３・・・Ｎチャンネ
ルＭＯＳＦＥＴ、Ｑ１１〜Ｑ３２・・・ＮチャンネルＭ
ＯＳＦＥＴ、Ｎ１・・・インバータ回路。ＷＩＯ０〜Ｗ
ＩＯ１，ＲＩＯ０〜ＲＩＯ１，ＩＯ０〜ＩＯ１，ＩＯ・
・・コモンＩＯ線、Ｂｏ〜Ｂｓ，Ｂｐ０〜Ｂｐ１，Ｂｑ
０〜Ｂｑ１，Ｂｒ０〜Ｂｒ１・・・相補ビット線、ＹＷ
ｐ〜ＹＷｒ，ＹＲｑ，ＹＳｏ〜ＹＳｓ・・・ビット線選
択信号線、Ｎ１〜Ｎ１４・・・Ｎ型拡散層、Ｇｏ〜Ｇｓ
・・・ゲート、Ｃ１〜Ｃ６７・・・コンタクト。
プ、ＸＡＤ・・・Ｘアドレスデコーダ、ＹＡＤ・・・Ｙ
アドレスデコーダ、ＸＡＢ・・・Ｘアドレスバッファ、
ＹＡＢ・・・Ｙアドレスバッファ、ＷＡ・・・ライトア
ンプ、ＲＡ・・・リードアンプ、ＤＩＢ・・・データ入
力バッファ、ＤＯＢ・・・データ出力バッファ、ＴＧ・
・・タイミング発生回路。Ｑ１〜Ｑ３・・・Ｎチャンネ
ルＭＯＳＦＥＴ、Ｑ１１〜Ｑ３２・・・ＮチャンネルＭ
ＯＳＦＥＴ、Ｎ１・・・インバータ回路。ＷＩＯ０〜Ｗ
ＩＯ１，ＲＩＯ０〜ＲＩＯ１，ＩＯ０〜ＩＯ１，ＩＯ・
・・コモンＩＯ線、Ｂｏ〜Ｂｓ，Ｂｐ０〜Ｂｐ１，Ｂｑ
０〜Ｂｑ１，Ｂｒ０〜Ｂｒ１・・・相補ビット線、ＹＷ
ｐ〜ＹＷｒ，ＹＲｑ，ＹＳｏ〜ＹＳｓ・・・ビット線選
択信号線、Ｎ１〜Ｎ１４・・・Ｎ型拡散層、Ｇｏ〜Ｇｓ
・・・ゲート、Ｃ１〜Ｃ６７・・・コンタクト。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−310964（ＪＰ，Ａ) 特開 平２−304798（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/401 H01L 21/8242
Claims (11)
- 【請求項１】 複数のワード線と複数の相補ビット線の
所定の交点に設けられた複数のメモリセルと、 前記複数の相補ビット線のそれぞれに対応して設けら
れ、選択された前記相補ビット線を相補コモンＩＯ線に
接続する第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの複数対
から構成されるスイッチＭＯＳＦＥＴと、前記複数対のスイッチＭＯＳＦＥＴを構成する第１ＭＯ
ＳＦＥＴの第１拡散層は対応する前記相補ビット線の一
方に接続され、前記第１ＭＯＳＦＥＴの第２拡散層は前
記相補コモンＩＯ線の一方に接続され、 前記複数対のスイッチＭＯＳＦＥＴを構成する第２ＭＯ
ＳＦＥＴの第１拡散層は対応する前記相補ビット線の他
方に接続され、前記第２ＭＯＳＦＥＴの第２拡散層は前
記相補コモンＩＯ線の他方に接続され、 前記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴの第１拡散
層は、ゲート電極に対して それぞれ同じ側に設けられる
ことを特徴とする半導体装置。 - 【請求項２】 請求項１において、半導体装置は更に、 前記複数対のスイッチＭＯＳＦＥＴのゲート電極の延在
方向は、前記相補コモンＩＯ線の延在方向と実質的に平
行であることを特徴とする半導体装置。 - 【請求項３】 複数のワード線と複数の相補ビット線の
所定の交点に設けられた複数のメモリセルと、 前記複数の相補ビット線のそれぞれに対応して設けら
れ、選択された前記相補ビット線を相補コモンＩＯ線に
接続する複数対のスイッチＭＯＳＦＥＴとを備え、 前記複数対のスイッチＭＯＳＦＥＴのゲート電極の延在
方向は、前記相補コモンＩＯ線の延在方向と実質的に平
行であることを特徴とする半導体装置。 - 【請求項４】 請求項１から請求項３のいずれかにお
いて、 前記一対のスイッチＭＯＳＦＥＴの一方と他方は、前記
ビット線の延在方向に並べて配置され、 前記一対のスイッチＭＯＳＦＥＴのゲート電極の延在方
向は、前記相補ビット線の延在方向と実質的に直交し、 前記一対のスイッチＭＯＳＦＥＴと前記相補ビット線の
接続領域において、前記相補ビット線の一方と他方は、
それぞれが同長とされるべく延長される部分を有するこ
とを特徴とする半導体装置。 - 【請求項５】 請求項１から請求項４のいずれかにおい
て、 前記複数の相補ビット線の延在方向は、前記相補コモン
ＩＯ線の延在方向と実質的に直交することを特徴とする
半導体装置。 - 【請求項６】 複数のワード線と第１及び第２相補ビッ
ト線の所定の交点に設けられた複数のメモリセルと、 前記第１相補ビット線を第１相補コモンＩＯ線に接続す
る第１スイッチＭＯＳＦＥＴ対と、 前記第２相補ビット線を第２相補コモンＩＯ線に接続す
る第２スイッチＭＯＳＦＥＴ対と、 前記第１及び第２スイッチＭＯＳＦＥＴ対のゲート電極
に共通に接続されるビット線選択信号線とを備え、 前記第１及び第２相補ビット線は第１の方向に延在し、 前記第１及び第２相補コモンＩＯ線は前記第１の方向と
は実質的に直交する第２の方向に延在するとともに、前
記第１相補コモンＩＯ線の一方、前記第２相補コモンＩ
Ｏ線の一方、前記第１相補コモンＩＯ線の他方、前記第
２相補コモンＩＯ線の他方の順で配置され、 前記第１スイッチＭＯＳＦＥＴ対の一方と他方は、前記
第１相補コモンＩＯ線の一方と他方にそれぞれ近接する
ように配置され、 前記第２スイッチＭＯＳＦＥＴ対の一方と他方は、前記
第２相補コモンＩＯ線の一方と他方にそれぞれ近接する
ように配置されることを特徴とする半導体装置。 - 【請求項７】 請求項６において、 前記第１スイッチＭＯＳＦＥＴ対は、第１ＭＯＳＦＥＴ
と第２ＭＯＳＦＥＴから構成され、 前記第２スイッチＭＯＳＦＥＴ対は、第３ＭＯＳＦＥＴ
と第４ＭＯＳＦＥＴから構成され、 前記第１スイッチＭＯＳＦＥＴ対を構成する第１ＭＯＳ
ＦＥＴの第１拡散層は対応する前記第１相補ビット線の
一方に接続され、前記第１ＭＯＳＦＥＴの第２拡散層は
前記第１相補コモンＩＯ線の一方に接続され、 前記第１スイッチＭＯＳＦＥＴ対を構成する第２ＭＯＳ
ＦＥＴの第１拡散層は対応する前記第１相補ビット線の
他方に接続され、前記第２ＭＯＳＦＥＴの第２拡散層は
前記第１相補コモンＩＯ線の他方に接続され、 前記第２スイッチＭＯＳＦＥＴ対を構成する第３ＭＯＳ
ＦＥＴの第１拡散層は対応する前記第２相補ビット線の
一方に接続され、前記第３ＭＯＳＦＥＴの第２拡散層は
前記第２相補コモンＩＯ線の一方に接続され、 前記第２スイッチＭＯＳＦＥＴ対を構成する第４ＭＯＳ
ＦＥＴの第１拡散層は対応する前記第２相補ビット線の
他方に接続され、前記第４ＭＯＳＦＥＴの第２拡散層は
前記第２相補コモンＩＯ線の他方に接続され、 前記第１から第４ＭＯＳＦＥＴの第１拡散層は、 前記第
１及び第２スイッチＭＯＳＦＥＴ対のゲート電極に対し
てそれぞれ同じ側に設けられることを特徴とする半導体
装置。 - 【請求項８】 請求項６又は請求項７において、 前記第１及び第２スイッチＭＯＳＦＥＴ対のゲート電極
は、前記第２の方向に延在する部分を有することを特徴
とする半導体装置。 - 【請求項９】 請求項６から請求項８のいずれかにおい
て、 前記第１スイッチＭＯＳＦＥＴ対の一方と他方は、並ん
で前記第１の方向に配置され、 前記第２スイッチＭＯＳＦＥＴ対の一方と他方は、並ん
で前記第１方向に配置され、前記第１スイッチＭＯＳＦＥＴ対と前記第２スイッチＭ
ＯＳＦＥＴ対は、対向して配置される ことを特徴とする
半導体装置。 - 【請求項１０】 請求項６から請求項９のいずれかにお
いて、 前記第１及び第２相補ビット線は、前記第１及び第２ス
イッチＭＯＳＦＥＴ対との接続領域において、それぞれ
ほぼ同長とされるべく延長される部分を有することを特
徴とする半導体装置。 - 【請求項１１】 請求項１から請求項１０のいずれかに
おいて、前記半導体装置は、ダイナミック型ＲＡＭであ
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03046098A JP3129459B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03046098A JP3129459B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264769A JPH04264769A (ja) | 1992-09-21 |
| JP3129459B2 true JP3129459B2 (ja) | 2001-01-29 |
Family
ID=12737520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03046098A Expired - Fee Related JP3129459B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3129459B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103116A (ja) | 2002-09-10 | 2004-04-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP5736224B2 (ja) * | 2011-04-12 | 2015-06-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
1991
- 1991-02-19 JP JP03046098A patent/JP3129459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264769A (ja) | 1992-09-21 |
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