JP5736224B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に係り、特に、ダイナミック型の半導体記憶装置に係る。
ダイナミック型半導体記憶装置において、回路面積の削減は重要な課題である。その方法として、折り返し型ビット線方式のセンスアンプから出力される信号をカラム選択するスイッチが形成される接続先拡散層を、アレイ構造の繰り返しによって共有する技術が知られている。
図１は、一般的な半導体メモリ装置におけるオープンビット型のセンスアンプの半導体レイアウトを示す配置図である。図１のセンスアンプの半導体レイアウトについて説明する。
図１の配置図には、第１〜第４のセンスアンプＳＡ１〜ＳＡ４と、第１〜第４のビット線ＢＬ１〜ＢＬ４と、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４と、第１および第２のワード線ＷＬ１およびＷＬ２と、第１および第２のダミーワード線ＤＷＬ１およびＤＷＬ２と、第１〜第８のメモリセルＭＣ１〜ＭＣ８と、第１〜第８のダミーセルＤＣ１〜ＤＣ８とが描かれている。
図１の横方向において、第１〜第４のビット線ＢＬ１〜ＢＬ４および第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４が、平行に配置されている。ここで、第１のダミービット線ＤＢＬ１は、第１のビット線ＢＬ１の延長線上に配置されている。同様に、第２〜第４のダミービット線ＤＢＬ２〜ＤＢＬ４は、第２〜第４のビット線ＢＬ２〜ＢＬ４の延長線上にそれぞれ配置されている。
第１〜第４のビット線ＢＬ１〜ＢＬ４および第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４に直行する方向に、すなわち図１の縦方向において、第１および第２のワード線ＷＬ１およびＷＬ２ならびに第１および第２のダミーワード線ＤＷＬ１およびＤＷＬ２が、平行に配置されている。
第１および第２のワード線ＷＬ１およびＷＬ２と、第１および第２のダミーワード線ＤＷＬ１およびＤＷＬ２の間に、第１〜第４のセンスアンプＳＡ１〜ＳＡ４がマトリックス状に配置されている。すなわち、第１および第２のセンスアンプＳＡ１およびＳＡ２は、第１および第２のビット線ＢＬ１およびＢＬ２ならびに第１および第２のダミービット線ＤＢＬ１およびＤＢＬ２の延長線上に、この方向に隣接して配置されている。同様に、第３および第４のセンスアンプＳＡ３およびＳＡ４は、第３および第４のビット線ＢＬ３およびＢＬ４ならびに第３および第４のダミービット線ＤＢＬ３およびＤＢＬ４の延長線上に、この方向に隣接して配置されている。なお、第１および第３のセンスアンプＳＡ１およびＳＡ３は、第１および第２のワード線ＷＬ１およびＷＬ２などの方向に隣接して配置されている。同様に、第２および第４のセンスアンプＳＡ２およびＳＡ４も、第１および第２のワード線ＷＬ１およびＷＬ２などの方向に隣接して配置されている。
第１〜第４のビット線ＢＬ１〜ＢＬ４と、第１および第２のワード線ＷＬ１およびＷＬ２との交差部に、第１〜第８のメモリセルＭＣ１〜ＭＣ８が、マトリックス状に配置されている。ここで、第１のワード線ＷＬ１上の、第１〜第４のビット線ＢＬ１〜ＢＬ４との交差部に、第１〜第４のメモリセルＭＣ１〜ＭＣ４がそれぞれ配置されている。また、第２のワード線ＷＬ２上の、第１〜第４のビット線ＢＬ１〜ＢＬ４との交差部に、第５〜第８のメモリセルＭＣ５〜ＭＣ８がそれぞれ配置されている。
同様に、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４と、第１および第２のダミーワード線ＤＷＬ１およびＤＷＬ２との交差部に、第１〜第８のダミーセルＤＣ１〜ＤＣ８が、マトリックス状に配置されている。ここで、第１のダミーワード線ＤＷＬ１上の、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４との交差部に、第１〜第４のダミーセルＤＣ１〜ＤＣ４がそれぞれ配置されている。また、第２のダミーワード線ＤＷＬ２上の、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４との交差部に、第５〜第８のダミーセルＤＣ５〜ＤＣ８がそれぞれ配置されている。
第１のセンスアンプＳＡ１は、一方では第１のビット線ＢＬ１に接続されていて、他方では第１のダミービット線ＤＢＬ１に接続されている。同様に、第２〜第４のセンスアンプＳＡ２〜ＳＡ４は、一方では第２〜第４のビット線ＢＬ２〜ＢＬ４にそれぞれ接続されていて、他方では第２〜第４のダミービット線ＤＢＬ２〜ＤＢＬ４にそれぞれ接続されている。
第１のワード線ＷＬ１は、第１〜第４のメモリセルＭＣ１〜ＭＣ４に接続されている。第２のワード線ＷＬ２は、第５〜第８のメモリセルＭＣ５〜ＭＣ８に接続されている。同様に、第１のダミーワード線ＤＷＬ１は、第１〜第４のダミーセルＤＣ１〜ＤＣ４に接続されている。第２のダミーワード線ＤＷＬ２は、第５〜第８のダミーセルＭＣ５〜ＭＣ８に接続されている。
第１のビット線ＢＬ１は、第１および第５のメモリセルＭＣ１およびＭＣ５に接続されている。第２のビット線ＢＬ２は、第２および第６のメモリセルＭＣ２およびＭＣ６に接続されている。第３のビット線ＢＬ３は、第３および第７のメモリセルＭＣ３およびＭＣ７に接続されている。第４のビット線ＢＬ４は、第４および第８のメモリセルＭＣ４およびＭＣ８に接続されている。
同様に、第１のダミービット線ＤＢＬ１は、第１および第５のダミーセルＤＣ１およびＤＣ５に接続されている。第２のダミービット線ＤＢＬ２は、第２および第６のダミーセルＤＣ２およびＤＣ６に接続されている。第３のダミービット線ＤＢＬ３は、第３および第７のダミーセルＤＣ３およびＤＣ７に接続されている。第４のダミービット線ＤＢＬ４は、第４および第８のダミーセルＤＣ４およびＤＣ８に接続されている。
第１〜第４のビット線ＢＬ１〜ＢＬ４は、第１〜第８のメモリセルＭＣ１〜ＭＣ８と情報電荷のやりとりを行う。同様に、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４は、第１〜第８のダミーセルＤＣ１〜ＤＣ８と情報電荷のやりとりを行う。
第１または第２のワード線ＷＬ１またはＷＬ２のいずれかが選択されることによって、第１〜第８のメモリセルＭＣ１〜ＭＣ８の選択が行われる。このとき、第１または第２のダミーワード線ＷＬ１またはＷＬ２のいずれかも同様に選択されて、第１〜第８のダミーセルＤＣ１〜ＤＣ８の選択も行われる。
ここで、第１〜第４のビット線ＢＬ１〜ＢＬ４と、第１および第２のワード線ＷＬ１およびＷＬ２との交差部の全てに、いずれかのメモリセルが配置されている。同様に、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４と、第１および第２のダミーワード線ＤＷＬ１およびＤＷＬ２との交差部の全てに、いずれかのダミーセルが配置されている。すなわち、セルアレイに対応したビット線の構成は、開放型である。
第１〜第８のメモリセルＭＣ１〜ＭＣ８のそれぞれは、１つのトランジスタおよび１つのキャパシタによって構成される。これらのメモリセルは、キャパシタの充放電状態として１ビットのバイナリデータを記憶し、２つの端子に接続されたビット線およびワード線が選択されたトランジスタを介してこのデータの入出力を行う。
図２は、図１の配置図を簡略化した上で、センスアンプにおけるＢＵＳ信号、ダミーバス信号およびカラム選択信号に係る配線を示すブロック図である。図２のブロック図は、第１のメモリセルアレイＭＣＡ１と、第２のメモリセルアレイＭＣＡ２と、第１のセンスアンプ回路ＳＡ１と、第２のセンスアンプ回路ＳＡ２と、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、第１のダミービット線ＤＢＬ１と、第２のダミービット線ＤＢＬ２と、第１のカラム選択信号線ＹＳＷ１と、第２のカラム選択信号線ＹＳＷ２と、バス線ＢＵＳ１と、ダミーバス線ＤＢＵＳ１とを示している。
図２のブロック図において、第１のメモリセルアレイＭＣＡ１は、図１における第１、第２、第５および第６のメモリセルＭＣ１、ＭＣ２、ＭＣ５およびＭＣ６に対応する。第２のメモリセルアレイＭＣＡ２は、図１における第１、第２、第５および第６のダミーセルＤＣ１、ＤＣ２、ＤＣ５およびＤＣ６に対応する。第１のセンスアンプ回路ＳＡ１、第２のセンスアンプ回路ＳＡ２、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第１のダミービット線ＤＢＬ１および第２のダミービット線ＤＢＬ２については、図１および図２で同じ符号が用いられている。
第１のカラム選択信号線ＹＳＷ１は、第１のセンスアンプ回路ＳＡ１に接続されている。第２のカラム選択信号線ＹＳＷ２は、第２のセンスアンプ回路ＳＡ２に接続されている。第１のビット線ＢＬ１および第１のダミービット線ＤＢＬ１は、第１のセンスアンプ回路ＳＡ１に接続されている。第２のビット線ＢＬ２および第２のダミービット線ＤＢＬ２は、第２のセンスアンプ回路ＳＡ２に接続されている。
図３は、図２における第１のセンスアンプ回路ＳＡ１の内部構成を概略的に示すブロック回路図である。図３において、センスアンプ回路ＳＡ１は、センスアンプＳＡと、イコライズ回路ＥＱと、転送回路ＤＱとを具備している。転送回路ＤＱは、第１のトランジスタＤＱＴ１と、第２のトランジスタＤＱＴ２とを具備している。
図３のセンスアンプ回路ＳＡ１において、第１のビット線ＢＬ１は、センスアップＳＡにおける一方の端部と、イコライズ回路ＥＱにおける一方の端部と、転送回路ＤＱにおける第１のトランジスタＤＱＴ１におけるソースまたはドレインの一方とに共通接続されている。第１のダミービット線ＤＢＬ１は、センスアップＳＡにおける他方の端部と、イコライズ回路ＥＱにおける他方の端部と、転送回路ＤＱにおける第２のトランジスタＤＱＴ２におけるソースまたはドレインの一方とに共通接続されている。バス線ＢＵＳ１は、転送回路ＤＱにおける第１のトランジスタＤＱＴ１におけるソースまたはドレインの他方に接続されている。ダミーバス線ＤＢＵＳ１は、転送回路ＤＱにおける第２のトランジスタＤＱＴ２におけるソースまたはドレインの他方に接続されている。第１のカラム選択信号線ＹＳＷ１は、転送回路ＤＱにおける第１および第２のトランジスタＤＱＴ１およびＤＱＴ２におけるゲートに共通接続されている。
図２および図３を参照して、従来技術によるセンスアンプ回路の動作について説明する。まず、センスアンプＳＡが、第１のビット線ＢＬ１および第１のダミービット線ＤＢＬ１が伝達する各信号の値を決定する。次に、カラム選択信号線ＹＳＷ１が、第１のビット線ＢＬ１および第１のダミービット線ＤＢＬ１で確定した各信号を、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１を介して、外部回路へ向けて送る。その後、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１を伝達する信号は、次段の回路で増幅される。したがって、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１における信号容量の差を、極力小さくする必要がある。これは、信号容量の差が大きいと、次段回路において誤動作や速度遅れなどが発生する原因となるからである。
図４Ａは、図１の半導体メモリ装置から、第１〜第４のセンスアンプ回路ＳＡ１〜ＳＡ４における第１〜第４の転送回路ＤＱ１〜ＤＱ４に係る部分を抜き出した回路図である。図４Ａの回路図は、第１〜第４の転送回路ＤＱ１〜ＤＱ４と、第１〜第４のカラム選択信号線ＹＳＷ１〜ＹＳＷ４と、第１〜第４のビット線ＢＬ１〜ＢＬ４と、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４と、バス線ＢＵＳ１と、ダミーバス線ＤＢＵＳ１とを示している。第１の転送回路ＤＱ１は、第１のトランジスタＤＱ１Ｔ１と、第２のトランジスタＤＱ１Ｔ２とを具備している。第２の転送回路ＤＱ１は、第１のトランジスタＤＱ２Ｔ１と、第２のトランジスタＤＱ２Ｔ２とを具備している。第３の転送回路ＤＱ１は、第１のトランジスタＤＱ３Ｔ１と、第２のトランジスタＤＱ３Ｔ２とを具備している。第４の転送回路ＤＱ１は、第１のトランジスタＤＱ４Ｔ１と、第２のトランジスタＤＱ４Ｔ２とを具備している。
第１のカラム選択信号線ＹＳＷ１は、第１の転送回路ＤＱ１における第１および第２のトランジスタＤＱ１Ｔ１およびＤＱ１Ｔ２のそれぞれにおけるゲートに共通接続されている。第１のビット線ＢＬ１は、第１の転送回路ＤＱ１における第１のトランジスタＤＱ１Ｔ１におけるソースまたはドレインの一方に接続されている。第１のダミービット線ＤＢＬ１は、第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２におけるソースまたはドレインの一方に接続されている。
同様に、添え字ｉを２〜４の整数のいずれかとして一般化すると、第ｉのカラム選択信号線ＹＳＷｉは、第ｉの転送回路ＤＱｉにおける第１および第２のトランジスタＤＱｉＴ１およびＤＱｉＴ２のそれぞれにおけるゲートに共通接続されている。第ｉのビット線ＢＬｉは、第ｉの転送回路ＤＱｉにおける第１のトランジスタＤＱｉＴ１におけるソースまたはドレインの一方に接続されている。第ｉのダミービット線ＤＢＬｉは、第ｉの転送回路ＤＱｉにおける第２のトランジスタＤＱｉＴ２におけるソースまたはドレインの一方に接続されている。
バス線ＢＵＳ１は、第１〜第４の転送回路ＤＱ１〜ＤＱ４のそれぞれにおける第１のトランジスタＤＱ１Ｔ１〜ＤＱ４Ｔ１のそれぞれにおけるソースまたはドレインの他方に共通接続されている。ダミーバス線ＤＢＵＳ１は、第１〜第４の転送回路ＤＱ１〜ＤＱ４のそれぞれにおける第２のトランジスタＤＱ１Ｔ２〜ＤＱ４Ｔ２のそれぞれにおけるソースまたはドレインの他方に共通接続されている。
図４Ｂは、図４Ａの回路図に係る半導体レイアウトを示す平面図である。第１〜第４の転送回路ＤＱ１〜ＤＱ４のそれぞれにおける第１および第２のトランジスタＤＱ１Ｔ１〜ＤＱ４Ｔ１およびＤＱ１Ｔ２〜ＤＱ４Ｔ２のそれぞれは、拡散層と、拡散層上に形成されたゲートとして描かれている。ここで、書くトランジスタにおける拡散層の、ゲートの両側の部分は、ソースおよびドレインとして動作する。また、第１〜第４のカラム選択信号線ＹＳＷ１〜ＹＳＷ４は、２つのトランジスタにおけるゲートを接続する配線として描かれている。
図４Ｃは、図４Ｂの半導体レイアウトに、一部のトランジスタの拡散層を共有化する改良を加えた半導体レイアウトを示す平面図である。図４Ｃの半導体レイアウトは、図４Ｂの半導体レイアウトに、以下の変更を加えたものに等しい。すなわち、まず、第１の転送回路ＤＱ１における第１および第２のトランジスタＤＱ１Ｔ１およびＤＱ１Ｔ２の位置関係を、左右反転する。さらに、第１の転送回路ＤＱ１における第１および第２のトランジスタＤＱ１Ｔ１およびＤＱ１Ｔ２のそれぞれについて、ソースおよびドレインの位置関係を左右反転する。次に、第１の転送回路ＤＱ１における第１のトランジスタＤＱ１Ｔ１におけるソースまたはドレインのうち、バス線ＢＵＳ１が接続された方の拡散層と、第２の転送回路ＤＱ２における第１のトランジスタＤＱ２Ｔ１におけるソースまたはドレインのうち、バス線ＢＵＳ１が接続された方の拡散層とを、一体化する。その結果、第１の転送回路ＤＱ１における第１のトランジスタＤＱ１Ｔ１および第２の転送回路ＤＱ２における第１のトランジスタＤＱ２Ｔ１は、１つの拡散層に２つのゲートが形成された形状になる。
同様に、まず、第３の転送回路ＤＱ３における第１および第２のトランジスタＤＱ３Ｔ１およびＤＱ３Ｔ２の位置関係を、左右反転する。さらに、第３の転送回路ＤＱ３における第１および第２のトランジスタＤＱ３Ｔ１およびＤＱ３Ｔ２のそれぞれについて、ソースおよびドレインの位置関係を左右反転する。次に、第３の転送回路ＤＱ３における第１のトランジスタＤＱ３Ｔ１におけるソースまたはドレインのうち、バス線ＢＵＳ１が接続された方の拡散層と、第４の転送回路ＤＱ４における第１のトランジスタＤＱ４Ｔ１におけるソースまたはドレインのうち、バス線ＢＵＳ１が接続された方の拡散層とを、一体化する。その結果、第３の転送回路ＤＱ３における第１のトランジスタＤＱ３Ｔ１および第４の転送回路ＤＱ４における第１のトランジスタＤＱ４Ｔ１は、１つの拡散層に２つのゲートが形成された形状になる。
図４Ｂの半導体レイアウトに以上の改良を加えることで得られる図４Ｃの半導体レイアウトは、図の横方向における寸法が短縮されて、回路面積が節約できる。その一方で、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１の容量は、それぞれの線が接続された拡散層の総面積と同様に、その差が開いてしまう、という問題がある。
上記に関連して、特許文献１（特開平７−２５４６５０号公報）には、ダイナミック型半導体記憶装置に係る記載が開示されている。特許文献１のダイナミック型半導体記憶装置は、複数個のダイナミック型メモリセルと、複数本のビット線と、複数本のワード線と、センスアンプブロックとを備えている。ここで、複数個のダイナミック型メモリセルは、２次元状に配置されている。複数本のビット線は、これらのメモリセルと情報のやり取りを行う。複数本のワード線は、これらのビット線と交差して配置され、ビット線に情報を取り出すメモリセルの選択を行う。センスアンプブロックには、ビット線に取り出されたメモリセルの情報を検知増幅するためにビット線に接続されたセンスアンプ及びビット線をイコライズするイコライズ回路等が配設されている。このダイナミック型半導体記憶装置において、ビット線方向に複数個のセンスアンプブロックが隣接配置されている。接続すべき所定のセンスアンプブロックとの間に別のセンスアンプブロックが存在するビット線には該ビット線を構成する配線層とは異なる配線層が接続されている。この配線層は、別のセンスアンプブロックを通過させて所定のセンスアンプブロックに接続されている。
また、特許文献２（特許第３００４１７７号公報）には、半導体集積回路装置に係る記載が開示されている。特許文献２の半導体集積回路装置は、第１の回路要素を含むカラムゲートと、第２の回路要素を含むセンス回路とを具備している。ここで、第１、第２の回路要素は互いに、同じパターンに集積されている。この半導体集積回路装置において、カラムゲートは、第１の回路要素として少なくとも、半導体基体の素子領域に設けられた第１のトランジスタを含む。センス回路は、第２の回路要素として少なくとも、素子領域に設けられた第１のトランジスタとの共通ノードを持つ第２のトランジスタを含む。
また、特許文献３（特開２００４−３４８９３４号公報）には、メモリセルに係る記載が開示されている。特許文献３のメモリセルは、第１トランジスタと、磁気抵抗素子とを具備している。ここで、第１トランジスタは、第１ゲートと、第１ゲート以外の一方の端子としての第１端子と、他方の端子としての第２端子とを含む。磁気抵抗素子は、記憶されるデータに応じて磁化方向が反転される自発磁化を有し、一方の端子としての第３端子と、他方の端子としての第４端子とを含む。第１端子は、第１ビット線に接続されている。第２端子は、第２ビット線に接続されている。第１ゲートは、第１ワード線に接続されている。第３端子は、第２ワード線に接続されている。第４端子は、第２端子に接続されている。
特開平７−２５４６５０号公報 特許第３００４１７７号公報 特開２００４−３４８９３４号公報
従来技術によってバス線へのセンスアンプからの取り出すカラム選択トランジシタの拡散層を共有すると、バス線Ｔ／Ｂ（Ｔｒｕｅ／Ｂａｒ）に結合するカラム選択トランジスタの拡散層容量差に依存して、相補のバス線間の容量にアンバランスが発生してしまう。その結果、メモリセルの情報を読み出すリード動作時に、このビット線からのバス駆動は小振幅のアナログ動作となるので、このバス線を増幅する際に、前述した容量のアンバランスにより、その増幅動作が誤動作を発生する可能性がある。この問題を回避するためには、相補のバス線に寄生する選択トランジスタの拡散層容量を均等化する必要がある。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による半導体集積回路装置は、配線対（ＢＵＳ１、ＤＢＵＳ１）と、第１のトランジスタ群（ＤＱｉＴ１）と、第２のトランジスタ群（ＤＱｉＴ２）と、第１の拡散層群と、第２の拡散層群とを具備する。ここで、第１のトランジスタ群（ＤＱｉＴ１）は、配線対の一方（ＢＵＳ１）にソースまたはドレインが接続されている。第２のトランジスタ群（ＤＱｉＴ２）は、配線対の他方（ＤＢＵＳ１）にソースまたはドレインが接続されている。第１の拡散層群は、第１のトランジスタ群（ＤＱｉＴ１）が形成されている。第２の拡散層群は、第２のトランジスタ群（ＤＱｉＴ２）が形成されている。第１の拡散層群は、第１の共有型拡散層群を具備する。ここで、第１の共有型拡散層群には、第１のトランジスタ群（ＤＱｉＴ１）に含まれて、かつ、ソースまたはドレインを共有する複数のトランジスタ（ＤＱｉＴ１）が形成されている。第２の拡散層群は、第２の共有型拡散層群を具備する。ここで、第２の共有型拡散層群には、第２のトランジスタ群（ＤＱｉＴ２）に含まれて、かつ、ソースまたはドレインを共有する複数のトランジスタ（ＤＱｉＴ２）が形成されている。配線対の前記一方（ＢＵＳ１）における第１の容量負荷と、配線対の前記他方（ＤＢＵＳ１）における第２の容量負荷とのバランスが取れている。
本発明による半導体記憶装置は、配線対（ＢＵＳ１、ＤＢＵＳ１）と、第１ブロック（例：ＤＱ１Ｔ１〜ＤＱ４Ｔ１およびＤＱ１Ｔ２〜ＤＱ４Ｔ２、など）と、第２ブロック（例：ＤＱ５Ｔ１〜ＤＱ８Ｔ１およびＤＱ５Ｔ２〜ＤＱ８Ｔ２、など）とを有する。ここで、第１ブロック（例：ＤＱ１Ｔ１〜ＤＱ４Ｔ１およびＤＱ１Ｔ２〜ＤＱ４Ｔ２、など）は、配線対（ＢＵＳ１、ＤＢＵＳ１）のいずれか（例：ＢＵＳ１）に第１配線を介して結合する複数の素子（例：ＤＱ１Ｔ１およびＤＱ２Ｔ１）を備える。第２ブロック（例：ＤＱ５Ｔ１〜ＤＱ８Ｔ１およびＤＱ５Ｔ２〜ＤＱ８Ｔ２、など）は、配線対（ＢＵＳ１、ＤＢＵＳ１）のいずれかに第２配線を介して結合する複数の素子を備え、第１ブロックに隣接して配置される。第２ブロックにおける複数の素子は、第１ブロックにおける複数の素子と同様である。配線対の一方に結合する第１配線と、前記第２配線とは、本数が異なる。
本発明の半導体記憶装置によれば、カラム選択スイッチに接続されたバス線の対（Ｔ／Ｂ）の接続先となる拡散層群が交互に、または互い違いに配置されている。その結果、カラム選択された信号の増幅時において拡散層容量のバス線対における分布が平坦になる。したがって、カラム選択された信号の安定した増幅動作が実現出来る。
図１は、一般的な半導体メモリ装置におけるオープンビット型のセンスアンプの半導体レイアウトを示す配置図である。 図２は、図１の配置図を簡略化した上で、センスアンプにおけるＢＵＳ信号、ダミーバス信号およびカラム選択信号に係る配線を示すブロック図である。 図３は、図２における第１のセンスアンプ回路の内部構成を概略的に示すブロック回路図である。 図４Ａは、図１の半導体メモリ装置から、第１〜第４のセンスアンプ回路における第１〜第４の転送回路に係る部分を抜き出した回路図である。 図４Ｂは、図４Ａの回路図に係る半導体レイアウトを示す平面図である。 図４Ｃは、図４Ｂの半導体レイアウトに、一部のトランジスタの拡散層を共有化する改良を加えた半導体レイアウトを示す平面図である。 図５Ａは、本発明の第１の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。 図５Ｂは、図５Ａの半導体レイアウトで実現される回路の構成を示す回路図である。 図６は、本発明の第２の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。 図７は、本発明の第３の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。 図８は、本発明の第４の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。 図９は、本発明の第５の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。 図１０は、本発明の第６の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。
添付図面を参照して、本発明による半導体集積回路装置を実施するための形態を以下に説明する。
（第１の実施形態）
図５Ａは、本発明の第１の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図５Ｂは、図５Ａの半導体レイアウトで実現される回路の構成を示す回路図である。まず、図５Ｂの回路図について説明する。
図５Ｂの回路図は、従来技術として説明した図４Ａの回路図を２つ組み合わせたものに等しい。図５Ｂの回路図の構成要素について説明する。図５Ｂの回路は、第１〜第８の転送回路ＤＱ１〜ＤＱ８と、第１〜第８のカラム選択信号線ＹＳＷ１〜ＹＳＷ８と、バス線ＢＵＳ１と、ダミーバス線ＤＢＵＳ１と、第１〜第４のビット線ＢＬ１〜ＢＬ４と、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４とを具備している。
第１の転送回路ＤＱ１は、第１のトランジスタＤＱ１Ｔ１と、第２のトランジスタＤＱ１Ｔ２とを具備している。同様に、第２〜第８の転送回路ＤＱ２〜ＤＱ８も、第１のトランジスタＤＱ２Ｔ１〜ＤＱ８Ｔ１と、第２のトランジスタＤＱ８Ｔ１〜ＤＱ８Ｔ２とをそれぞれ具備している。
図５Ｂの回路の構成要素の接続関係について説明する。第１のカラム選択信号線ＹＳＷ１は、第１の転送回路ＤＱ１における第１および第２のトランジスタＤＱ１Ｔ１およびＤＱ１Ｔ２のゲートに共通接続されている。第１の転送回路ＤＱ１における第１のトランジスタＤＱ１Ｔ１のソースまたはドレインの一方は、第１のビット線ＢＬ１に接続さている。第１の転送回路ＤＱ１における第１のトランジスタＤＱ１Ｔ１のソースまたはドレインの他方は、第１のバス線ＢＵＳ１に接続さている。第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２のソースまたはドレインの一方は、第１のダミービット線ＤＢＬ１に接続されている。第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２のソースまたはドレインの他方は、第１のダミーバス線ＤＢＵＳ１に接続されている。
同様に、第２〜第８のカラム選択信号線ＹＳＷ２〜ＹＳＷ８は、第２〜第８の転送回路ＤＱ２〜ＤＱ８のそれぞれにおける第１および第２のトランジスタＤＱ２Ｔ１〜ＤＱ８Ｔ１およびＤＱ２Ｔ２〜ＤＱ８Ｔ２のゲートにそれぞれ共通接続されている。第２〜第８の転送回路ＤＱ１のそれぞれにおける第１のトランジスタＤＱ２Ｔ１〜ＤＱ８Ｔ１のソースまたはドレインの一方は、第２〜第８のビット線ＢＬ２〜ＢＬ８にそれぞれ接続されている。第２〜第８の転送回路ＤＱ１のそれぞれにおける第１のトランジスタＤＱ２Ｔ１〜ＤＱ８Ｔ１のソースまたはドレインの他方は、第２〜第８のバス線ＢＵＳ２〜ＢＬ８にそれぞれ接続されている。第２〜第８の転送回路ＤＱ１のそれぞれにおける第２のトランジスタＤＱ２Ｔ２〜ＤＱ８Ｔ２のソースまたはドレインの一方は、第２〜第８のダミービット線ＤＢＬ２〜ＤＢＬ８にそれぞれ接続されている。第２〜第８の転送回路ＤＱ１のそれぞれにおける第２のトランジスタＤＱ２Ｔ２〜ＤＱ８Ｔ２のソースまたはドレインの他方は、第２〜第８のダミーバス線ＤＢＵＳ２〜ＤＢＬ８にそれぞれ接続されている。
次に、図５Ａの平面図について説明する。図５Ａの平面図は、図５Ｂの回路に対応する半導体レイアウトを示し、さらに、第１〜第４のメモリセルアレイＭＣＡ１〜ＭＣＡ４をも示している。
図５Ａに示される、図５Ｂの回路に対応する半導体レイアウトの構成要素について説明する。図５Ａの半導体レイアウトは、第１〜第８の拡散層ＤＬ１〜ＤＬ８と、第１〜第４の共有型拡散層ＣＤＬ１〜ＣＤＬ４と、第１〜第８のカラム選択信号線ＹＳＷ１〜ＹＳＷ８と、バス線ＢＵＳ１と、ダミーバス線ＤＢＵＳ１と、第１〜第４のビット線ＢＬ１〜ＢＬ４と、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４とが示されている。
第１の拡散層ＤＬ１には、第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２が形成されている。図５Ａでは、第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２として、そのゲート部分を指し示している。このゲート部分の両側に広がる、第１の拡散層ＤＬ１における左端および右端の領域は、第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２のソースおよびドレインとして機能する。
同様に、第２〜第４の拡散層ＤＬ２〜ＤＬ４には、第２〜第４の転送回路ＤＱ２〜ＤＱ４における第２のトランジスタＤＱ２Ｔ２〜ＤＱ４Ｔ２がそれぞれ形成されている。図５Ａでは、第２〜第４のＤＱ２〜ＤＱ４における第２のトランジスタＤＱ２Ｔ２〜ＤＱ２Ｔ４として、それらのゲート部分をそれぞれ指し示している。これらのゲート部分の両側に広がる、第２〜第４の拡散層ＤＬ２〜ＤＬ４のそれぞれにおける左端および右端の領域は、第２〜第４の転送回路ＤＱ２〜ＤＱ４における第２のトランジスタＤＱ２Ｔ２〜ＤＱ４Ｔ２のソースおよびドレインとしてそれぞれ機能する。
また、第５の拡散層ＤＬ５には、第５の転送回路ＤＱ５における第１のトランジスタＤＱ５Ｔ１が形成されている。図５Ａでは、第５の転送回路ＤＱ５における第１のトランジスタＤＱ５Ｔ１として、そのゲート部分を指し示している。このゲート部分の両側に広がる、第５の拡散層ＤＬ５における左端および右端の領域は、第５の転送回路ＤＱ５における第１のトランジスタＤＱ５Ｔ１のソースおよびドレインとして機能する。
同様に、第６〜第８の拡散層ＤＬ６〜ＤＬ８には、第６〜第８の転送回路ＤＱ６〜ＤＱ８における第１のトランジスタＤＱ６Ｔ１〜ＤＱ８Ｔ１がそれぞれ形成されている。図５Ａでは、第６〜第８のＤＱ６〜ＤＱ８における第１のトランジスタＤＱ６Ｔ１〜ＤＱ８Ｔ１として、それらのゲート部分をそれぞれ指し示している。これらのゲート部分の両側に広がる、第６〜第８の拡散層ＤＬ６〜ＤＬ８のそれぞれにおける左端および右端の領域は、第６〜第８の転送回路ＤＱ６〜ＤＱ８における第１のトランジスタＤＱ６Ｔ１〜ＤＱ８Ｔ１のソースおよびドレインとしてそれぞれ機能する。
第１の共有型拡散層ＣＤＬ１の左側および右側には、第１および第２の転送回路ＤＱ１およびＤＱ２における第１のトランジスタＤＱ１Ｔ１およびＤＱ２Ｔ１がそれぞれ形成されている。図５Ａでは、第１および第２の転送回路ＤＱ１およびＤＱ２における第１のトランジスタＤＱ１Ｔ１およびＤＱ２Ｔ１として、左右に形成されたそれぞれのゲート部分を指し示している。これら左右のゲート部分によって、第１の共有型拡散層ＣＤＬ１は、３つの領域に分けられている。図５Ａに向かって左端の領域は、第１のビット線ＢＬ１が接続されており、この領域は、図５Ｂで説明したところの、第１の転送回路ＤＱ１における第１のトランジスタＤＱ１Ｔ１のソースまたはドレインの一方である。図５Ａに向かって右端の領域は、第２のビット線ＢＬ２が接続されており、この領域は、図５Ｂで説明したところの、第２の転送回路ＤＱ２における第１のトランジスタＤＱ２Ｔ１のソースまたはドレインの一方である。２つのゲート部分の間にはさまれた中央領域は、第１のバス線ＢＵＳ１が接続されており、この領域は、図５Ｂで説明したところの、第１の転送回路ＤＱ１における第１のトランジスタＤＱ１Ｔ１のソースまたはドレインの他方として機能すると同時に、第２の転送回路ＤＱ２における第１のトランジスタＤＱ２Ｔ１のソースまたはドレインの他方としても機能する。すなわち、２つのゲート部分の間にはさまれたこの中央領域は、第１および第２の転送回路ＤＱ１およびＤＱ２における第１のトランジスタＤＱ１Ｔ１およびＤＱ２Ｔ１が共有するソースまたはドレインである。
同様に、第２の共有型拡散層ＣＤＬ２の左側および右側には、第３および第４の転送回路ＤＱ３およびＤＱ４における第１のトランジスタＤＱ３Ｔ１およびＤＱ４Ｔ１がそれぞれ形成されている。図５Ａでは、第３および第４の転送回路ＤＱ３およびＤＱ４における第１のトランジスタＤＱ３Ｔ１およびＤＱ４Ｔ１として、左右に形成されたそれぞれのゲート部分を指し示している。これら左右のゲート部分によって、第２の共有型拡散層ＣＤＬ２は、３つの領域に分けられている。図５Ａに向かって左端の領域は、第３のビット線ＢＬ３が接続されており、この領域は、図５Ｂで説明したところの、第３の転送回路ＤＱ３における第１のトランジスタＤＱ３Ｔ１のソースまたはドレインの一方である。図５Ａに向かって右端の領域は、第４のビット線ＢＬ４が接続されており、この領域は、図５Ｂで説明したところの、第４の転送回路ＤＱ４における第１のトランジスタＤＱ４Ｔ１のソースまたはドレインの一方である。２つのゲート部分の間にはさまれた中央領域は、バス線ＢＵＳ１が接続されており、この領域は、図５Ｂで説明したところの、第３の転送回路ＤＱ３における第１のトランジスタＤＱ３Ｔ１のソースまたはドレインの他方として機能すると同時に、第４の転送回路ＤＱ４における第１のトランジスタＤＱ４Ｔ１のソースまたはドレインの他方としても機能する。すなわち、２つのゲート部分の間にはさまれたこの中央領域は、第３および第４の転送回路ＤＱ３およびＤＱ４における第１のトランジスタＤＱ３Ｔ１およびＤＱ４Ｔ１が共有するソースまたはドレインである。
また、第３の共有型拡散層ＣＤＬ３の左側および右側には、第５および第６の転送回路ＤＱ５およびＤＱ６における第２のトランジスタＤＱ５Ｔ２およびＤＱ６Ｔ２がそれぞれ形成されている。図５Ａでは、第５および第６の転送回路ＤＱ５およびＤＱ６における第２のトランジスタＤＱ５Ｔ２およびＤＱ６Ｔ２として、左右に形成されたそれぞれのゲート部分を指し示している。これら左右のゲート部分によって、第３の共有型拡散層ＣＤＬ３は、３つの領域に分けられている。図５Ａに向かって左端の領域は、第１のダミービット線ＤＢＬ１が接続されており、この領域は、図５Ｂで説明したところの、第５の転送回路ＤＱ５における第２のトランジスタＤＱ５Ｔ２のソースまたはドレインの一方である。図５Ａに向かって右端の領域は、第２のダミービット線ＤＢＬ２が接続されており、この領域は、図５Ｂで説明したところの、第６の転送回路ＤＱ６における第２のトランジスタＤＱ６Ｔ２のソースまたはドレインの一方である。２つのゲート部分の間にはさまれた中央領域は、ダミーバス線ＤＢＵＳ１が接続されており、この領域は、図５Ｂで説明したところの、第５の転送回路ＤＱ５における第２のトランジスタＤＱ５Ｔ２のソースまたはドレインの他方として機能すると同時に、第６の転送回路ＤＱ６における第２のトランジスタＤＱ６Ｔ２のソースまたはドレインの他方としても機能する。すなわち、２つのゲート部分の間にはさまれたこの中央領域は、第５および第６の転送回路ＤＱ５およびＤＱ６における第２のトランジスタＤＱ５Ｔ２およびＤＱ６Ｔ２が共有するソースまたはドレインである。
同様に、第４の共有型拡散層ＣＤＬ４の左側および右側には、第７および第８の転送回路ＤＱ７およびＤＱ８における第２のトランジスタＤＱ７Ｔ２およびＤＱ８Ｔ２がそれぞれ形成されている。図５Ａでは、第７および第７の転送回路ＤＱ７およびＤＱ８における第２のトランジスタＤＱ７Ｔ２およびＤＱ８Ｔ２として、左右に形成されたそれぞれのゲート部分を指し示している。これら左右のゲート部分によって、第４の共有型拡散層ＣＤＬ４は、３つの領域に分けられている。図５Ａに向かって左端の領域は、第３のダミービット線ＤＢＬ３が接続されており、この領域は、図５Ｂで説明したところの、第７の転送回路ＤＱ７における第２のトランジスタＤＱ７Ｔ２のソースまたはドレインの一方である。図５Ａに向かって右端の領域は、第４のダミービット線ＤＢＬ４が接続されており、この領域は、図５Ｂで説明したところの、第８の転送回路ＤＱ８における第２のトランジスタＤＱ８Ｔ２のソースまたはドレインの一方である。２つのゲート部分の間にはさまれた中央領域は、ダミーバス線ＤＢＵＳ１が接続されており、この領域は、図５Ｂで説明したところの、第７の転送回路ＤＱ７における第２のトランジスタＤＱ７Ｔ２のソースまたはドレインの他方として機能すると同時に、第８の転送回路ＤＱ８における第２のトランジスタＤＱ８Ｔ２のソースまたはドレインの他方としても機能する。すなわち、２つのゲート部分の間にはさまれたこの中央領域は、第７および第８の転送回路ＤＱ７およびＤＱ８における第２のトランジスタＤＱ７Ｔ２およびＤＱ８Ｔ２が共有するソースまたはドレインである。
このように、図４Ｂに示した従来技術で用いた２つの拡散層の代わりに、図５Ａのような共有拡散層を用いることで、回路面積の節約が可能となっている。すなわち、図５Ａの例では、転送回路におけるトランジスタのソースまたはドレインの幅が２つ分と、拡散層の間に設けるべき間隔の幅が２つ分の、回路面積における節約が可能となっている。
図５Ａの半導体レイアウトにおける構成要素の位置関係および接続関係について説明する。第１の共有型拡散層ＣＤＬ１は、図５Ａにおける横方向において、第１および第２の拡散層ＤＬ１およびＤＬ２の間に配置されている。同様に、第２の共有型拡散層ＣＤＬ２は、図５Ａにおける横方向において、第３および第４の拡散層ＤＬ３およびＤＬ４の間に配置されている。第１の拡散層ＤＬ１、第１の共有型拡散層ＣＤＬ１および第２の拡散層ＤＬ２からなる第１のブロックと、第１の拡散層ＤＬ１、第１の共有型拡散層ＣＤＬ１および第２の拡散層ＤＬ２からなる第２のブロックとは、図５Ａにおける縦方向に並んで配置されている。第１のブロックおよび第２のブロックは、図５Ａにおける横方向において、第１および第２のメモリセルアレイＭＣＡ１およびＭＣＡ２の間に配置されている。
第３の共有型拡散層ＣＤＬ３は、図５Ａにおける横方向において、第５および第６の拡散層ＤＬ５およびＤＬ６の間に配置されている。同様に、第４の共有型拡散層ＣＤＬ４は、図５Ａにおける横方向において、第７および第８の拡散層ＤＬ７およびＤＬ８の間に配置されている。第５の拡散層ＤＬ５、第３の共有型拡散層ＣＤＬ３および第６の拡散層ＤＬ６からなる第３のブロックと、第７の拡散層ＤＬ７、第４の共有型拡散層ＣＤＬ４および第８の拡散層ＤＬ８からなる第４のブロックとは、図５Ａにおける縦方向に並んで配置されている。第３のブロックおよび第４のブロックは、図５Ａにおける横方向において、第３および第４のメモリセルアレイＭＣＡ３およびＭＣＡ４の間に配置されている。
言い換えれば、第１および第３の共有型拡散層ＣＤＬ１およびＣＤＬ３に注目するとき、第１のメモリセルアレイＭＣＡ１、第１の拡散層ＤＬ１、第１の共有型拡散層ＣＤＬ１、第２の拡散層ＤＬ２、第２のメモリセルアレイＭＣＡ２、第３のメモリセルアレイＭＣＡ３、第５の拡散層ＤＬ５、第３の共有型拡散層ＣＤＬ３、第６の拡散層ＤＬ６および第４のメモリセルアレイＭＣＡ４は、この順番に、一方向に並んで配置されている。同様に、第２および第４の共有型拡散層ＣＤＬ２およびＣＤＬ４に注目するとき、第１のメモリセルアレイＭＣＡ１、第３の拡散層ＤＬ３、第２の共有型拡散層ＣＤＬ２、第４の拡散層ＤＬ４、第２のメモリセルアレイＭＣＡ２、第３のメモリセルアレイＭＣＡ３、第７の拡散層ＤＬ７、第４の共有型拡散層ＣＤＬ４、第８の拡散層ＤＬ８および第４のメモリセルアレイＭＣＡ４は、この順番に、一方向に並んで配置されている。
第１のカラム選択信号線ＹＳＷ１は、第１の拡散層ＤＬ１におけるゲート部分と、第１の共有型拡散層ＣＤＬ１における左側のゲート部分とに接続されている。第２のカラム選択信号線ＹＳＷ２は、第２の拡散層ＤＬ２におけるゲート部分と、第１の共有型拡散層ＣＤＬ１における右側のゲート部分とに接続されている。第３のカラム選択信号線ＹＳＷ３は、第３の拡散層ＤＬ３におけるゲート部分と、第２の共有型拡散層ＣＤＬ２における左側のゲート部分とに接続されている。第４のカラム選択信号線ＹＳＷ４は、第４の拡散層ＤＬ４におけるゲート部分と、第２の共有型拡散層ＣＤＬ２における右側のゲート部分とに接続されている。第５のカラム選択信号線ＹＳＷ５は、第５の拡散層ＤＬ５におけるゲート部分と、第３の共有型拡散層ＣＤＬ３における左側のゲート部分とに接続されている。第６のカラム選択信号線ＹＳＷ６は、第６の拡散層ＤＬ６におけるゲート部分と、第３の共有型拡散層ＣＤＬ３における右側のゲート部分とに接続されている。第７のカラム選択信号線ＹＳＷ７は、第７の拡散層ＤＬ７におけるゲート部分と、第４の共有型拡散層ＣＤＬ４における左側のゲート部分とに接続されている。第８のカラム選択信号線ＹＳＷ８は、第８の拡散層ＤＬ８におけるゲート部分と、第４の共有型拡散層ＣＤＬ４における右側のゲート部分とに接続されている。
バス線ＢＵＳ１は、上記で説明した第１および第２の共有型拡散層ＣＤＬ１およびＣＤＬ２のそれぞれにおける中央領域に加えて、第５および第７の拡散層ＤＬ５およびＤＬ７のそれぞれにおける左端領域と、第６および第８の拡散層ＤＬ６およびＤＬ８のそれぞれにおける右端領域とにも接続されている。ダミーバス線ＤＢＵＳ１は、上記で説明した第３および第４の共有型拡散層ＣＤＬ３およびＣＤＬ４のそれぞれにおける中央領域に加えて、第１および第３の拡散層ＤＬ１およびＤＬ３のそれぞれにおける左端領域と、第２および第４の拡散層ＤＬ２およびＤＬ４のそれぞれにおける右端領域とにも接続されている。
第１のビット線ＢＬ１は、上記で説明した第１の共有型拡散層ＣＤＬ１における左端領域に加えて、第５の拡散層ＤＬ５における右端領域と、第１および第３のメモリセルアレイＭＣＡ１およびＭＣＡ３とにも接続されている。第２のビット線ＢＬ２は、上記で説明した第１の共有型拡散層ＣＤＬ１における右端領域に加えて、第６の拡散層ＤＬ６における左端領域と、第１および第３のメモリセルアレイＭＣＡ１およびＭＣＡ３とにも接続されている。第３のビット線ＢＬ３は、上記で説明した第２の共有型拡散層ＣＤＬ２における左端領域に加えて、第７の拡散層ＤＬ７における右端領域と、第１および第３のメモリセルアレイＭＣＡ１およびＭＣＡ３とにも接続されている。第４のビット線ＢＬ４は、上記で説明した第２の共有型拡散層ＣＤＬ２における右端領域に加えて、第８の拡散層ＤＬ８における左端領域と、第１および第３のメモリセルアレイＭＣＡ１およびＭＣＡ３とにも接続されている。
第１のダミービット線ＤＢＬ１は、上記で説明した第３の共有型拡散層ＣＤＬ３における左端領域に加えて、第１の拡散層ＤＬ１における右端領域と、第２および第４のメモリセルアレイＭＣＡ２およびＭＣＡ４とにも接続されている。第２のダミービット線ＤＢＬ２は、上記で説明した第３の共有型拡散層ＣＤＬ１における右端領域に加えて、第２の拡散層ＤＬ２における左端領域と、第２および第４のメモリセルアレイＭＣＡ２およびＭＣＡ４とにも接続されている。第３のダミービット線ＤＢＬ３は、上記で説明した第４の共有型拡散層ＣＤＬ４における左端領域に加えて、第３の拡散層ＤＬ３における右端領域と、第２および第４のメモリセルアレイＭＣＡ２およびＭＣＡ４とにも接続されている。第４のダミービット線ＤＢＬ４は、上記で説明した第４の共有型拡散層ＣＤＬ４における右端領域に加えて、第４の拡散層ＤＬ４における左端領域と、第２および第４のメモリセルアレイＭＣＡ２およびＭＣＡ４とにも接続されている。
図５Ａおよび図５Ｂに示した、本発明の第１の実施形態による半導体集積回路装置の動作について説明する。半導体レイアウトを、図４Ａに示した従来技術のものから図５Ａに示した本実施形態のものに変更しても、ダイナミック型半導体記憶装置としての機能は変わらない。
その上で、本実施形態による効果として、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１に接続される各種拡散層の面積の総和は等しくなっている。したがって、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１は、それぞれにかかる容量負荷において、バランスが取れている。このように、本実施形態によれば、回路面積の節約およびその結果としての製造コストの節約と、対となる配線における容量不可のバランスとを、両立することが可能となる。
ここで、図５Ａに示した半導体レイアウトにおける反対称性に注目する。図５Ａに示した半導体レイアウトのうち、第１および第２のメモリセルアレイＭＣＡ１およびＭＣＡ２に係る部分を第１ブロックと呼ぶ。同様に、図５Ａに示した半導体レイアウトのうち、第３および第４のメモリセルアレイＭＣＡ３およびＭＣＡ４に係る部分を第２ブロックと呼ぶ。すなわち、第１ブロックは、第１および第２のメモリセルアレイＭＣＡ１およびＭＣＡ２と、第１〜第４の転送回路ＤＱ１〜ＤＱ４と、第１〜第４のカラム選択信号線ＹＳＷ１〜ＹＳＷ４と、８個のトランジスタＤＱ１Ｔ１、ＤＱ１Ｔ２、ＤＱ２Ｔ１、ＤＱ２Ｔ２、ＤＱ３Ｔ１、ＤＱ３Ｔ２、ＤＱ４Ｔ１およびＤＱ４Ｔ２と、これらを接続する各配線とを含む。同様に、第２ブロックは、第３および第４のメモリセルアレイＭＣＡ３およびＭＣＡ４と、第５〜第８の転送回路ＤＱ５〜ＤＱ８と、第５〜第８のカラム選択信号線ＹＳＷ５〜ＹＳＷ８と、８個のトランジスタＤＱ５Ｔ１、ＤＱ５Ｔ２、ＤＱ６Ｔ１、ＤＱ６Ｔ２、ＤＱ７Ｔ１、ＤＱ７Ｔ２、ＤＱ８Ｔ１およびＤＱ８Ｔ２と、これらを接続する各配線とを含む。
このとき、バス線ＢＵＳ１と、第１ブロックとを接続する配線を、第１配線と呼ぶ。同様に、バス線ＢＵＳ１と、第２ブロックとを接続する配線を、第２配線と呼ぶ。第１配線は、バス線ＢＵＳ１と、４つのトランジスタＤＱ１Ｔ１、ＤＱ２Ｔ１、ＤＱ３Ｔ１およびＤＱ４Ｔ１とを接続している。これら４つのトランジスタは、２つの共有型拡散層ＣＤＬ１およびＣＤＬ２に形成されているので、第１配線の総数は２本である。第２配線は、バス線ＢＵＳ１と、４つのトランジスタＤＱ５Ｔ１、ＤＱ６Ｔ１、ＤＱ７Ｔ１およびＤＱ８Ｔ１とを接続している。これら４つのトランジスタは、４つの拡散層ＤＬ５〜ＤＬ８にそれぞれ形成されているので、第２配線の総数は４本である。このように、第１配線と、第２配線とでは、その本数が異なっている。
また、ダミーバス線ＤＢＵＳ１と、第１ブロックとを接続する配線を、第３配線と呼ぶ。同様に、バス線ＢＵＳ１と、第２ブロックとを接続する配線を、第４配線と呼ぶ。第３配線は、ダミーバス線ＤＢＵＳ１と、４つのトランジスタＤＱ１Ｔ２、ＤＱ２Ｔ２、ＤＱ３Ｔ２およびＤＱ４Ｔ２とを接続している。これら４つのトランジスタは、４つの拡散層ＤＬ１〜ＤＬ４にそれぞれ形成されているので、第３配線の総数は４本である。第４配線は、ダミーバス線ＤＢＵＳ１と、４つのトランジスタＤＱ５Ｔ２、ＤＱ６Ｔ２、ＤＱ７Ｔ２およびＤＱ８Ｔ２とを接続している。これら４つのトランジスタは、２つの共有型拡散層ＣＤＬ３およびＣＤＬ４に形成されているので、第４配線の総数は２本である。このように、第３配線と、第４配線とでも、その本数が異なっている。
このように、図５Ａに示した本実施形態による半導体レイアウトでは、第１ブロックおよび第２ブロックと、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１とを接続する第１〜第４配線の総数が、反対称の関係にある。言い換えれば、本実施形態による半導体集積回路装置は、反対称の関係にある配線を有する２つのブロックを組み合わせて１つの構成単位とすることで、相補バス線間の容量アンバランスを解消している。このとき、この構成単位を無数に組み合わせることで大容量な記憶装置を形成することが可能である。
（第２の実施形態）
図６は、本発明の第２の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図６の半導体レイアウトが実現する回路については、図５Ｂに示した本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。図６の半導体レイアウトは、図５Ａに示した本発明の第１の実施形態の半導体レイアウトに、以下の変更を加えたものに等しい。すなわち、第３〜第６の転送回路ＤＱ３〜ＤＱ６のそれぞれにおける第１および第２のトランジスタＤＱ３Ｔ１〜ＤＱ６Ｔ１およびＤＱ３Ｔ２〜ＤＱ６Ｔ２の位置を交換する。
例として、第３の転送回路ＤＱ３における第１および第２のトランジスタＤＱ３Ｔ１およびＤＱ３Ｔ２の位置交換について、より詳細に説明する。第３の転送回路ＤＱ３における第１のトランジスタＤＱ３Ｔ１は、第１の実施形態では第２の共有型拡散層ＣＤＬ２の左側に形成されている。同じく、第３の転送回路ＤＱ３における第２のトランジスタＤＱ３Ｔ２は、第１の実施形態では第３の拡散層ＤＬ３に形成されている。しかし、本実施形態では、第３の転送回路ＤＱ３における第１のトランジスタＤＱ３Ｔ１が第３の拡散層ＤＬ３に形成されており、同じく第２のトランジスタＤＱ３Ｔ２が第２の共有型拡散層ＣＤＬ２の左側に形成されている。
この変更に伴い、本実施形態では、本発明の第１の実施形態の場合と比べて、第３の転送回路ＤＱ３における第１のトランジスタＤＱ３Ｔ１におけるソースまたはドレインの一方と、第３のビット線ＢＬ３との接続も変更されている。すなわち、第１の実施形態では第２の共有拡散層ＣＤＬ２の左端に接続されていた第３のビット線ＢＬ３が、本実施形態では第３の拡散層ＤＬ３の右側に接続されている。
同様に、第３の転送回路ＤＱ３における第２のトランジスタＤＱ３Ｔ２におけるソースまたはドレインの一方と、第３のダミービット線ＤＢＬ３との接続も変更されている。すなわち、第１の実施形態では第３の拡散層ＤＬ３の右側に接続されていた第３のダミービット線ＤＢＬ３が、本実施形態では第２の共有型拡散層の左端に接続されている。
さらに、これらの変更に伴い、本実施形態では、本発明の第１の実施形態の場合と比べて、第３の転送回路ＤＱ３と、バス線ＢＵＳ１との接続も変更されている。すなわち、本発明の第１の実施形態では第２の共有型拡散層ＣＤＬ２の中央部分に接続されていたバス線ＢＵＳ１が、本実施形態では第３の拡散層ＤＬ３の左側に接続されている。
同様に、これらの変更に伴い、本実施形態では、本発明の第１の実施形態の場合と比べて、第３の転送回路ＤＱ３と、ダミーバス線ＤＢＵＳ１との接続も変更されている。すなわち、本発明の第１の実施形態では第３の拡散層ＤＬ３の左側に接続されていたダミーバス線ＤＢＵＳ１が、本実施形態では第２の共有型拡散層ＣＤＬ２の中央部分に接続されている。
なお、第３のカラム選択信号線ＹＳＷ３については、両端の接続先を交換しても、形状や配置に変更は現れない。
以上に説明した第３の転送回路ＤＱ３の場合と同様に、本実施形態では、本発明の第１の実施形態の場合と比べて、第４〜第６の転送回路ＤＱ４〜ＤＱ６のそれぞれにおける第１および第２のトランジスタＤＱ４Ｔ１〜ＤＱ６Ｔ１およびＤＱ４Ｔ２〜ＤＱ６Ｔ２の位置が変更されている。また、この変更に伴い、本実施形態では、本発明の第１の実施形態の場合と比べて、第４〜第６のビット線ＢＬ４〜ＢＬ６、第４〜第６のダミービット線ＤＢＬ４〜ＤＢＬ６、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１の接続位置も変更されている。
本実施形態による半導体集積回路装置の、その他の構成要素、接続関係および動作については、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
本実施形態によれば、本発明の第１の実施形態の場合に得られる効果に加えて、以下の効果が得られる。図６において、第１および第２のメモリセルアレイＭＣＡ１およびＭＣＡ２、第１〜第４の転送回路ＤＱ１〜ＤＱ４ならびにこれらの構成要素に係る配線を、第１の構成単位と呼ぶ。同様に、第３および第４のメモリセルアレイＭＣＡ３およびＭＣＡ４、第５〜第８の転送回路ＤＱ５〜ＤＱ８ならびにこれらの構成要素に係る配線を、第２の構成単位と呼ぶ。このとき、第１および第２の構成単位は、全く同じ構成になっている。したがって、本実施形態の半導体レイアウトは、第１または第２の構成単位の一つだけを複数組み合わせるだけで、いかなるサイズにも拡張可能となっている。
ただし、見方を変えれば、本実施形態による半導体集積回路装置も、本発明の第１の実施形態と同様の反対称性を有している。すなわち、第１の構成単位のうち、４つのトランジスタＤＱ１Ｔ１、ＤＱ１Ｔ２、ＤＱ２Ｔ１およびＤＱ２Ｔ２に関係する部分を第１ブロックと捉える。また、４つのトランジスタＤＱ３Ｔ１、ＤＱ３Ｔ２、ＤＱ４Ｔ１およびＤＱ４Ｔ２に関係する部分を第２ブロックと捉える。
この場合、バス線ＢＵＳ１と、第１ブロックとを接続する第１配線としては、１つの共有型拡散層ＣＤＬ１に接続されている配線が１本あるだけである。また、バス線ＢＵＳ１と、第２ブロックとを接続する第２配線としては、２つの拡散層ＤＬ１およびＤＬ２に接続されている配線が２本ある。このように、第１配線と、第２配線とでは、その本数が異なっている。
同様に、ダミーバス線ＤＢＵＳ１と、第１ブロックとを接続する第３配線としては、２つの拡散層ＤＬ３およびＤＬ４に接続されている配線が２本ある。また、ダミーバス線ＤＢＵＳ１と、第２ブロックとを接続する第４配線としては、１つの共有型拡散層ＣＤＬ２に接続されている配線が１本あるだけである。このように、第３配線と、第４配線とでも、その本数が異なっている。
このように、図６に示した半導体レイアウトでも、第１ブロックおよび第２ブロックと、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１とを接続する第１〜第４配線の総数が、反対称の関係にある。したがって、本実施形態でも、本発明の第１の実施形態の場合と同じ効果が得られる。
（第３の実施形態）
図７は、本発明の第３の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図７の半導体レイアウトが実現する回路については、図５Ｂに示した本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。図７の半導体レイアウトは、図５Ａに示した本発明の第１の実施形態の半導体レイアウトに、以下の変更を加えたものに等しい。すなわち、図５Ａにおいて、第１および第３の拡散層ＤＬ１およびＤＬ３、または、第２および第４の拡散層ＤＬ２およびＤＬ４のように、縦方向に並んだ２つの拡散層を共有化して１つの共有型拡散層に変更する。また、図５Ａにおいて、第１および第２の共有型拡散層ＣＤＬ１およびＣＤＬ２のように縦方向に並んだ２つの共有型拡散層についても、さらなる共有化を行って１つの共有型拡散層に変更する。
第１の例として、図５Ａにおける第１および第４の拡散層ＤＬ１およびＤＬ４の共有化して得られる、図７における第１の共有型拡散層ＣＤＬ１について詳細に説明する。図５Ａにおいて第１の拡散層ＤＬ１に形成されていた第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２は、図７における第１の共有型拡散層ＣＤＬ１に形成されている。さらに、図５Ａにいて第３の拡散層ＤＬ３に形成されていた第３の転送回路ＤＱ３における第２のトランジスタＤＱ３Ｔ２も、図７における第１の共有型拡散層ＣＤＬ１に形成されている。
ここで、第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２のゲート部分は、Ｌ字型に形成されている。このＬ字型ゲート部分において、一方の端部は、第１の共有型拡散層ＣＤＬ１から、図７における上方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、第１の共有型拡散層ＣＤＬ１から、図７における右方向に突き出している。
その結果、第１の共有型拡散層ＣＤＬ１の、図７における右上方向の領域が、このＬ字型ゲート部分によって隔離されている。この右上領域は、第１の転送回路ＤＱ１の第２のトランジスタＤＱ１Ｔ２におけるソースまたはドレインの一方として動作し、第１のダミービット線ＤＢＬ１が接続されている。
同様に、第３の転送回路ＤＱ３における第２のトランジスタＤＱ３Ｔ２のゲート部分も、Ｌ字型に形成されている。このＬ字型ゲート部分において、一方の端部は、第１の共有型拡散層ＣＤＬ１から、図７における下方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、第１の共有型拡散層ＣＤＬ１から、図７における右方向に突き出している。
その結果、第１の共有型拡散層ＣＤＬ１の、図７における右下方向の領域が、このＬ字型ゲート部分によって隔離されている。この右下領域は、第３の転送回路ＤＱ３の第２のトランジスタＤＱ３Ｔ２におけるソースまたはドレインの一方として動作し、第３のダミービット線ＤＢＬ３が接続されている。
第１の共有型拡散層ＣＤＬ１におけるその他の領域は、第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２におけるソースまたはドレインの他方として動作する。第１の共有型拡散層ＣＤＬ１におけるその他の領域は、同時に、第３の転送回路ＤＱ３における第２のトランジスタＤＱ３Ｔ２におけるソースまたはドレインの他方としても動作する。この領域を、共有領域と呼ぶ。この共有領域には、ダミーバス線ＤＢＵＳ１が接続されている。
上記に説明した第１の例と同様に、図５Ａにおける第２および第４の拡散層ＤＬ２およびＤＬ４を共有化して、図７における第３の共有型拡散層ＣＤＬ３が得られ、図５Ａにおける第５および第７の拡散層ＤＬ５およびＤＬ７を共有化して、図７における第４の共有型拡散層ＣＤＬ４が得られ、図５Ａにおける第６および第８の拡散層ＤＬ６およびＤＬ８を共有化して、図７における第６の共有型拡散層ＣＤＬ６が得られる。
なお、第３の共有型拡散層ＣＤＬ３の共有領域には、第１の共有型拡散層ＣＤＬ１の場合と同様に、ダミーバス線ＤＢＵＳ１が接続されている。その一方で、第４および第６の共有型拡散層ＣＤＬ４およびＣＤＬ６のそれぞれにおける共有領域には、バス線ＢＵＳ１が接続されている。
第２の例として、図５Ａにおける第１および第２の共有型拡散層ＣＤＬ１およびＣＤＬ２を共有化して得られる、図７における第２の共有型拡散層ＣＤＬ２について詳細に説明する。図５Ａにおいて第１の共有型拡散層ＣＤＬ１に形成されていた第１および第２の転送回路ＤＱ１およびＤＱ２のそれぞれにおける第１のトランジスタＤＱ１Ｔ１およびＤＱ２Ｔ１は、図７における第２の共有型拡散層ＣＤＬ２に形成されている。さらに、図５Ａにおいて第２の共有型拡散層ＣＤＬ２に形成されていた第３および第４の転送回路ＤＱ３およびＤＱ４のそれぞれにおける第１のトランジスタＤＱ３Ｔ１およびＤＱ４Ｔ１も、図７における第２の共有型拡散層ＣＤＬ２に形成されている。
ここで、第１の転送回路ＤＱ１における第１のトランジスタＤＱ１Ｔ１のゲート部分は、Ｌ字型に形成されている。このＬ字型ゲート部分において、一方の端部は、第２の共有型拡散層ＣＤＬ２から、図７における上方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、第２の共有型拡散層ＣＤＬ２から、図７における左方向に突き出している。
その結果、第２の共有型拡散層ＣＤＬ２の、図７における左上方向の領域が、このＬ字型ゲート部分によって隔離されている。この左上領域は、第１の転送回路ＤＱ１の第１のトランジスタＤＱ１Ｔ１におけるソースまたはドレインの一方として動作し、第１のビット線ＢＬ１が接続されている。
同様に、第２の転送回路ＤＱ２における第１のトランジスタＤＱ２Ｔ１のゲート部分も、Ｌ字型に形成されている。このＬ字型ゲート部分において、一方の端部は、第２の共有型拡散層ＣＤＬ２から、図７における上方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、第２の共有型拡散層ＣＤＬ２から、図７における右方向に突き出している。
その結果、第２の共有型拡散層ＣＤＬ２の、図７における右上方向の領域が、このＬ字型ゲート部分によって隔離されている。この右上領域は、第２の転送回路ＤＱ２の第１のトランジスタＤＱ２Ｔ１におけるソースまたはドレインの一方として動作し、第２のビット線ＢＬ２が接続されている。
同様に、第３の転送回路ＤＱ３における第１のトランジスタＤＱ３Ｔ１のゲート部分も、Ｌ字型に形成されている。このＬ字型ゲート部分において、一方の端部は、第２の共有型拡散層ＣＤＬ２から、図７における下方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、第２の共有型拡散層ＣＤＬ２から、図７における左方向に突き出している。
その結果、第２の共有型拡散層ＣＤＬ２の、図７における左下方向の領域が、このＬ字型ゲート部分によって隔離されている。この左下領域は、第３の転送回路ＤＱ３の第１のトランジスタＤＱ３Ｔ１におけるソースまたはドレインの一方として動作し、第３のビット線ＢＬ３が接続されている。
同様に、第４の転送回路ＤＱ４における第１のトランジスタＤＱ４Ｔ１のゲート部分も、Ｌ字型に形成されている。このＬ字型ゲート部分において、一方の端部は、第２の共有型拡散層ＣＤＬ２から、図７における下方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、第２の共有型拡散層ＣＤＬ２から、図７における右方向に突き出している。
その結果、第２の共有型拡散層ＣＤＬ２の、図７における右下方向の領域が、このＬ字型ゲート部分によって隔離されている。この右下領域は、第４の転送回路ＤＱ４の第１のトランジスタＤＱ４Ｔ１におけるソースまたはドレインの一方として動作し、第４のビット線ＢＬ４が接続されている。
第２の共有拡散層ＣＤＬ２におけるその他の領域は、第１の転送回路ＤＱ１におけるソースまたはドレインの他方として動作する。この領域は、同時に、第２〜第４の転送回路ＤＱ２〜ＤＱ４のそれぞれにおけるソースまたはドレインの他方としても動作する。この領域を、共有領域と呼ぶ。この共有領域には、バス線ＢＵＳ１が接続されている。
上記に説明した第２の例と同様に、図５Ａにおける第３および第４の共有型拡散層ＣＤＬ３およびＣＤＬ４を共有化して、図７における第５の共有型拡散層ＣＤＬ５が得られる。ただし、第５の共有型拡散層ＣＤＬ５の共有領域には、第２の共有型拡散層ＣＤＬ２の共有領域に接続されていたバス線ＢＵＳ１の代わりに、ダミーバス線ＤＢＵＳ１が接続されている。
本実施形態による半導体集積回路装置の、その他の構成要素、接続関係および動作については、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
本実施形態によれば、本発明の第１の実施形態の場合に得られる効果に加えて、以下の効果が得られる。すなわち、図５Ａまたは図７における横方向のみならず、縦方向にも拡散層の共有化を行うことによって、回路面積のさらなる削減が可能となる。このとき、Ｌ字型のトランジスタを導入することによって、回路としての動作は確保されている。
本実施形態による半導体集積回路装置も、本発明の第１の実施形態の場合と同様に、反対称性を有している。ここで、本実施形態においても、第１ブロックおよび第２ブロックを、本発明の第１の実施形態の場合と同様に定義するものとする。ただし、バス線ＢＵＳ１と、第１ブロックとを接続する第１配線は、１つの共有型拡散層ＣＤＬ２に接続された一本だけである。また、バス線ＢＵＳ１と、第２ブロックとを接続する第２配線は、２つの共有型拡散層ＣＤＬ４およびＣＤＬ６に接続された２本だけである。さらに、ダミーバス線ＤＢＵＳ１と、第１ブロックとを接続する第３配線は、２つの共有型拡散層ＣＤＬ１およびＣＤＬ３に接続された２本だけである。また、ダミーバス線ＤＢＵＳ１と、第２ブロックとを接続する第４配線は、１つの共有型拡散層ＣＤＬ５に接続された一本だけである。
このように、第１配線と、第２配線とでは、その本数が異なる。同様に、第３配線と、第４配線とでも、その本数が異なる。すなわち、図７で示した本実施形態による半導体レイアウトでは、第１ブロックおよび第２ブロックと、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１とを接続する第１〜第４配線の総数が、反対称の関係にある。したがって、本実施形態でも、本発明の第１の実施形態の場合と同じ効果が得られる。
（第４の実施形態）
図８は、本発明の第４の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図８の半導体レイアウトが実現する回路については、図５Ｂに示した本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。本発明の第１〜第３の実施形態では、いわゆるオーブンビット線方式のセンスアンプを扱ったが、本実施形態では、いわゆる折り返し型ビット線方式のセンスアンプを扱う。したがって、本発明の第１〜第３の実施形態では１つのメモリセルアレイに最大で合計２本のビット線またはダミービット線が接続されていたが、本実施形態では１つのメモリセルアレイに最大で合計４本のビット線またはダミービット線が接続されている。また、本発明の第１〜第３の実施形態では隣接する２つのメモリセルアレイが２つの拡散層または２つの共有型拡散層の間に配置されていたが、本実施形態では、２つの共有型拡散層の間に配置されたメモリセルアレイの数は１つである。
図８に示す本実施形態による半導体レイアウトは、図７に示した本発明の第２の実施形態による半導体レイアウトに、以下の変更を加えたものに等しい。すなわち、まず、上記のとおり、図７では隣接していた第２および第３のメモリセルアレイＭＣＡ２およびＭＣＡ３を、図８では１つのメモリセルアレイＭＣＡ２に置き換える。この変更に伴い、図７における第４のメモリセルアレイＭＣＡ４を、図８では第３のメモリセルアレイＭＣＡ３とする。さらに、第１〜第４のビット線ＢＬ１〜ＢＬ４および第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４の、各メモリセルアレイとの接続を変更する。このとき、第１〜第４のビット線ＢＬ１〜ＢＬ４、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４、バス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１の、各共有型拡散層との接続関係は、図７に示した本発明の第３の実施形態の場合と同じである。
第１の例として、第１〜第３の共有型拡散層ＣＤＬ１〜ＣＤＬ３に一方の端部が接続された各配線における他方の端部の接続先について詳細に説明する。第２の共有型拡散層ＣＤＬ２における左上領域に一方の端部が接続された第１のビット線ＢＬ１の他方の端部は、第１のメモリセルアレイＭＣＡ１に接続されている。第２の共有型拡散層ＣＤＬ２における右上領域に一方の端部が接続された第２のビット線ＢＬ２の他方の端部は、第２のメモリセルアレイＭＣＡ２に接続されている。第２の共有型拡散層ＣＤＬ２における左下領域に一方の端部が接続された第３のビット線ＢＬ３の他方の端部は、第１のメモリセルアレイＭＣＡ１に接続されている。第２の共有型拡散層ＣＤＬ２における右下領域に一方の端部が接続された第４のビット線ＢＬ４の他方の端部は、第２のメモリセルアレイＭＣＡ２に接続されている。
第１の共有型拡散層ＣＤＬ１における右上領域に一方の端部が接続された第１のダミービット線ＤＢＬ１の他方の端部は、第１のメモリセルアレイＭＣＡ１に接続されている。第３の共有型拡散層ＣＤＬ３における左上領域に一方の端部が接続された第２のダミービット線ＤＢＬ２の他方の端部は、第２のメモリセルアレイＭＣＡ２に接続されている。第１の共有型拡散層ＣＤＬ１における右下領域に一方の端部が接続された第３のダミービット線ＤＢＬ３の他方の端部は、第１のメモリセルアレイＭＣＡ１に接続されている。第３の共有型拡散層ＣＤＬ３における左下領域に一方の端部が接続された第４のダミービット線ＤＢＬ４の他方の端部は、第２のメモリセルアレイＭＣＡ２に接続されている。
第２の共有型拡散層ＣＤＬ２における共有領域には、バス線ＢＵＳ１が接続されている。第１および第３の共有型拡散層ＣＤＬ１およびＣＤＬ３のそれぞれにおける共有領域には、ダミーバス線ＤＢＵＳ１が接続されている。
第２の例として、第４〜第６の共有型拡散層ＣＤＬ４〜ＣＤＬ６に一方の端部が接続された各配線における他方の端部の接続先について詳細に説明する。第５の共有型拡散層ＣＤＬ５における左上領域に一方の端部が接続された第１のダミービット線ＤＢＬ１の他方の端部は、第２のメモリセルアレイＭＣＡ２に接続されている。第５の共有型拡散層ＣＤＬ５における右上領域に一方の端部が接続された第２のダミービット線ＤＢＬ２の他方の端部は、第３のメモリセルアレイＭＣＡ３に接続されている。第５の共有型拡散層ＣＤＬ５における左下領域に一方の端部が接続された第３のダミービット線ＤＢＬ３の他方の端部は、第２のメモリセルアレイＭＣＡ２に接続されている。第５の共有型拡散層ＣＤＬ５における右下領域に一方の端部が接続された第４のダミービット線ＤＢＬ４の他方の端部は、第３のメモリセルアレイＭＣＡ３に接続されている。
第４の共有型拡散層ＣＤＬ４における右上領域に一方の端部が接続された第１のビット線ＢＬ１の他方の端部は、第２のメモリセルアレイＭＣＡ２に接続されている。第６の共有型拡散層ＣＤＬ６における左上領域に一方の端部が接続された第２のビット線ＢＬ２の他方の端部は、第３のメモリセルアレイＭＣＡ３に接続されている。第４の共有型拡散層ＣＤＬ４における右下領域に一方の端部が接続された第３のビット線ＢＬ３の他方の端部は、第２のメモリセルアレイＭＣＡ２に接続されている。第６の共有型拡散層ＣＤＬ６における左下領域に一方の端部が接続された第４のビット線ＢＬ４の他方の端部は、第３のメモリセルアレイＭＣＡ３に接続されている。
第５の共有型拡散層ＣＤＬ５における共有領域には、ダミーバス線ＤＢＵＳ１が接続されている。第４および第６の共有型拡散層ＣＤＬ４およびＣＤＬ６のそれぞれにおける共有領域には、バス線ＢＵＳ１が接続されている。
なお、図８では、第１のメモリセルアレイＭＣＡ１において、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４との接続関係が省略されている。しかし、これはあくまでも、半導体レイアウトの端部における例であって、本発明を限定するものではない。
本実施形態による半導体集積回路装置における、その他の構成要素、接続関係および動作については、本発明の第３の実施形態と同様であるので、さらなる詳細な説明を省略する。
本実施形態による半導体レイアウトにおいて、第２のメモリセルアレイＭＣＡ２および第１〜第３の共有型拡散層ＣＤＬ１〜ＣＤＬ３を、第１の構成単位と呼ぶ。また、第３のメモリセルアレイＭＣＡ３および第４〜第６の共有型拡散層ＣＤＬ４〜ＣＤＬ６を、第２の構成単位と呼ぶ。これら第１および第２の構成単位を、図８における横方向に交互に配置することで、配線対であるバス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１における容量負荷のバランスが取れる。
本実施形態によれば、本発明の第１〜第３の実施形態にようにオープンビット線方式のセンスアンプを用いる場合のみならず、折り返し型ビット線方式のセンスアンプを用いる場合でも、回路面積の削減と、配線対間の容量負荷のバランスとが両立可能となる。
本実施形態による半導体集積回路装置も、本発明の第３の実施形態の場合と同様に、反対称性を有している。ただし、本実施形態では、第１ブロックに含まれるメモリセルアレイが、第１のメモリセルアレイＭＣＡ１と、第２のメモリセルアレイＭＣＡ２の一部とであることと、第２ブロックに含まれるメモリセルアレイが、第２のメモリセルアレイＭＣＡ２の一部と、第３のメモリセルアレイＭＣＡ３とであることとが、本発明の第３の実施形態とは異なる。本実施形態による半導体集積回路装置における反対称性に係るその他の特徴および効果については、本発明の第３の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
（第５の実施形態）
図９は、本発明の第４の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図９の半導体レイアウトが実現する回路については、図５Ｂに示した本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。図９の半導体レイアウトは、本発明の第４の実施形態では図８の横方向に並べられている第１および第２の構成単位を、縦方向に並べ替えたものに等しい。すなわち、図９に示す本実施形態による第１および第２のメモリセルアレイＭＣＡ１およびＭＣＡ２は、図８に示した本発明の第４の実施形態による第１および第２のメモリセルアレイＭＣＡ１およびＭＣＡ２に等しい。また、図９に示す本実施形態による第１〜第３の共有型拡散層は、図８に示した本発明の第４の実施形態による第１〜第３の共有型拡散層に等しい。同様に、図９における第３および第４のメモリセルアレイＭＣＡ３およびＭＣＡ４は、図８に示した本発明の第４の実施形態による第２および第３のメモリセルアレイＭＣＡ２およびＭＣＡ３に等しい。図９に示す本実施形態による第４〜第６の共有型拡散層は、図８に示した本発明の第４の実施形態による第４〜第６の共有型拡散層に等しい。さらに、図９に示す本実施形態によるバス線ＢＵＳ１も、図８に示した本発明の第４の実施形態と同様に、第２、第４および第６の共有型拡散層ＣＤＬ２、ＣＤＬ４およびＣＤＬ６に接続されている。また、図９に示す本実施形態によるダミーバス線ＤＢＵＳ１も、図８に示した本発明の第４の実施形態と同様に、第１、第３および第５の共有型拡散層ＣＤＬ１、ＣＤＬ３およびＣＤＬ５に接続されている。
なお、図９では、第１および第３のメモリセルアレイＭＣＡ１およびＭＣＡ３において、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４との接続関係が省略されている。しかし、これはあくまでも、半導体レイアウトの端部における例であって、本発明を限定するものではない。
本実施形態による半導体集積回路装置における、その他の構成要素、接続関係および動作については、本発明の第４の実施形態と同様であるので、さらなる詳細な説明を省略する。
本実施形態によれば、本発明の第４の実施形態の場合と同様の効果が得られる。ただし、本発明の第４の実施形態では第１および第２の構成単位を図８における横方向に交互に配置するところを、本実施形態では図９の縦方向に交互に配置する。
したがって、本実施形態による半導体集積回路装置も、本発明の第４の実施形態と同様に、反対称性を有している。ただし、本実施形態では、第１ブロックに含まれるメモリセルアレイが、第１のメモリセルアレイＭＣＡ１と、第２のメモリセルアレイＭＣＡ２の一部とであることと、第２ブロックに含まれるメモリセルアレイが、第３のメモリセルアレイＭＣＡ３と、第４のメモリセルアレイＭＣＡ４の一部とであることとが、本発明の第４の実施形態とは異なる。本実施形態による半導体集積回路装置における反対称性に係るその他の特徴および効果については、本発明の第４の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
（第６の実施形態）
図１０は、本発明の第４の実施形態による半導体集積回路装置の半導体レイアウトを示す平面図である。図１０の半導体レイアウトが実現する回路については、図５Ｂに示した本発明の第１の実施形態の左側半分、すなわち第１〜第４の転送回路ＤＱ１〜ＤＱ４に係る部分と同じであるので、さらなる詳細な説明を省略する。
図１０の半導体レイアウトは、第１および第２のメモリセルアレイＭＣＡ１およびＭＣＡ２と、第１および第２の共有型拡散層ＣＤＬ１およびＣＤＬ２と、第１〜第４のビット線ＢＬ１〜ＢＬ４と、第１〜第４のダミービット線ＤＢＬ１〜ＤＢＬ４と、第１〜第４のカラム選択信号線ＹＳＷ１〜ＹＳＷ４と、バス線ＢＵＳ１と、ダミーバス線とＤＢＵＳ１とを具備している。
第１の共有型拡散層ＣＤＬ１には、第１〜第４の転送回路ＤＱ１〜ＤＱ４のそれぞれにおける第１のトランジスタＤＱ１Ｔ１〜ＤＱ４Ｔ１が形成されている。ここで、第１〜第４の転送回路ＤＱ１〜ＤＱ４のそれぞれにおける第１のトランジスタＤＱ１Ｔ１〜ＤＱ４Ｔ１における各ゲート部分は、Ｌ字型に形成されている。
第１の転送回路ＤＱ１における第１のトランジスタＤＱ１Ｔ１のＬ字型ゲート部分において、一方の端部は、第１の共有型拡散層ＣＤＬ１から、図１０における上方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、同じく左方向に突き出している。その結果、第１の共有型拡散層ＣＤＬ１の、図１０における左上方向の領域が、このＬ字型ゲート部分によって隔離されている。この左上領域は、第１の転送回路ＤＱ１の第１のトランジスタＤＱ１Ｔ１におけるソースまたはドレインの一方として動作し、第１のビット線ＢＬ１が接続されている。第１のビット線ＢＬ１は、第１のメモリセルアレイＭＣＡ１にも接続されている。
第２の転送回路ＤＱ２における第１のトランジスタＤＱ２Ｔ１のＬ字型ゲート部分において、一方の端部は、第１の共有型拡散層ＣＤＬ１から、図１０における上方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、同じく右方向に突き出している。その結果、第１の共有型拡散層ＣＤＬ１の、図１０における右上方向の領域が、このＬ字型ゲート部分によって隔離されている。この右上領域は、第２の転送回路ＤＱ２の第１のトランジスタＤＱ２Ｔ１におけるソースまたはドレインの一方として動作し、第２のビット線ＢＬ２が接続されている。第２のビット線ＢＬ２は、第２のメモリセルアレイＭＣＡ２にも接続されている。
第３の転送回路ＤＱ３における第１のトランジスタＤＱ３Ｔ１のＬ字型ゲート部分において、一方の端部は、第１の共有型拡散層ＣＤＬ１から、図１０における下方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、同じく左方向に突き出している。その結果、第１の共有型拡散層ＣＤＬ１の、図１０における左下方向の領域が、このＬ字型ゲート部分によって隔離されている。この左下領域は、第３の転送回路ＤＱ３の第１のトランジスタＤＱ３Ｔ１におけるソースまたはドレインの一方として動作し、第３のビット線ＢＬ３が接続されている。第３のビット線ＢＬ３は、第１のメモリセルアレイＭＣＡ１にも接続されている。
第４の転送回路ＤＱ４における第１のトランジスタＤＱ４Ｔ１のＬ字型ゲート部分において、一方の端部は、第１の共有型拡散層ＣＤＬ１から、図１０における下方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、同じく右方向に突き出している。その結果、第１の共有型拡散層ＣＤＬ１の、図１０における右下方向の領域が、このＬ字型ゲート部分によって隔離されている。この右下領域は、第４の転送回路ＤＱ４の第１のトランジスタＤＱ４Ｔ１におけるソースまたはドレインの一方として動作し、第４のビット線ＢＬ４が接続されている。第４のビット線ＢＬ４は、第２のメモリセルアレイＭＣＡ２にも接続されている。
第１の共有型拡散層ＣＤＬ１におけるその他の領域は、第１〜第４の転送回路ＤＱ１〜ＤＱ４のそれぞれにおける第１のトランジスタＤＱ１Ｔ１〜ＤＱ４Ｔ１のそれぞれにおけるソースまたはドレインの他方として共有されて動作する。この領域を、共有領域と呼ぶ。この共有領域には、バス線ＢＵＳ１が接続されている。
同様に、第１の転送回路ＤＱ１における第２のトランジスタＤＱ１Ｔ２のＬ字型ゲート部分において、一方の端部は、第２の共有型拡散層ＣＤＬ２から、図１０における上方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、同じく右方向に突き出している。その結果、第２の共有型拡散層ＣＤＬ２の、図１０における右上方向の領域が、このＬ字型ゲート部分によって隔離されている。この右上領域は、第１の転送回路ＤＱ１の第２のトランジスタＤＱ１Ｔ２におけるソースまたはドレインの一方として動作し、第１のダミービット線ＤＢＬ１が接続されている。第１のダミービット線ＤＢＬ１は、第１のメモリセルアレイＭＣＡ１にも接続されている。
第２の転送回路ＤＱ２における第２のトランジスタＤＱ２Ｔ２のＬ字型ゲート部分において、一方の端部は、第２の共有型拡散層ＣＤＬ２から、図１０における上方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、同じく左方向に突き出している。その結果、第２の共有型拡散層ＣＤＬ２の、図１０における左上方向の領域が、このＬ字型ゲート部分によって隔離されている。この左上領域は、第２の転送回路ＤＱ２の第２のトランジスタＤＱ２Ｔ２におけるソースまたはドレインの一方として動作し、第２のダミービット線ＤＢＬ２が接続されている。第２のダミービット線ＤＢＬ２は、第２のメモリセルアレイＭＣＡ２にも接続されている。
第３の転送回路ＤＱ３における第２のトランジスタＤＱ３Ｔ２のＬ字型ゲート部分において、一方の端部は、第２の共有型拡散層ＣＤＬ２から、図１０における下方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、同じく右方向に突き出している。その結果、第２の共有型拡散層ＣＤＬ２の、図１０における右下方向の領域が、このＬ字型ゲート部分によって隔離されている。この右下領域は、第３の転送回路ＤＱ３の第２のトランジスタＤＱ３Ｔ２におけるソースまたはドレインの一方として動作し、第３のダミービット線ＤＢＬ３が接続されている。第３のダミービット線ＤＢＬ３は、第１のメモリセルアレイＭＣＡ１にも接続されている。
第４の転送回路ＤＱ４における第２のトランジスタＤＱ４Ｔ２のＬ字型ゲート部分において、一方の端部は、第２の共有型拡散層ＣＤＬ２から、図１０における下方向に突き出している。また、このＬ字型ゲート部分において、他方の端部は、同じく左方向に突き出している。その結果、第２の共有型拡散層ＣＤＬ２の、図１０における左下方向の領域が、このＬ字型ゲート部分によって隔離されている。この左下領域は、第４の転送回路ＤＱ４の第２のトランジスタＤＱ４Ｔ２におけるソースまたはドレインの一方として動作し、第４のダミービット線ＤＢＬ４が接続されている。第４のダミービット線ＤＢＬ４は、第２のメモリセルアレイＭＣＡ２にも接続されている。
第２の共有型拡散層ＣＤＬ２におけるその他の領域は、第１〜第４の転送回路ＤＱ１〜ＤＱ４のそれぞれにおける第２のトランジスタＤＱ１Ｔ２〜ＤＱ４Ｔ２のそれぞれにおけるソースまたはドレインの他方として共有されて動作する。この領域を、共有領域と呼ぶ。この共有領域には、ダミーバス線ＤＢＵＳ１が接続されている。
第１のカラム選択信号線ＹＳＷ１は、第１の転送回路ＤＱ１における第１および第２のトランジスタＤＱ１Ｔ１およびＤＱ１Ｔ２のそれぞれにおける、Ｌ字型ゲート部分の上方向の突き出し部分を接続している。第２のカラム選択信号線ＹＳＷ２は、第２の転送回路ＤＱ２における第１および第２のトランジスタＤＱ２Ｔ１およびＤＱ２Ｔ２のそれぞれにおける、Ｌ字型ゲート部分の上方向の突き出し部分を接続している。第３のカラム選択信号線ＹＳＷ３は、第３の転送回路ＤＱ３における第１および第２のトランジスタＤＱ３Ｔ１およびＤＱ３Ｔ２のそれぞれにおける、Ｌ字型ゲート部分の下方向の突き出し部分を接続している。第４のカラム選択信号線ＹＳＷ４は、第４の転送回路ＤＱ４における第１および第２のトランジスタＤＱ４Ｔ１およびＤＱ４Ｔ２のそれぞれにおける、Ｌ字型ゲート部分の下方向の突き出し部分を接続している。
なお、図１０において、第１のメモリセルアレイＭＣＡ１には、第２のビット線ＢＬ２、第２のダミービット線ＤＢＬ２、第４のビット線ＢＬ４および第４のダミービット線ＤＢＬ４が接続されていない。これはあくまでも第１のメモリセルアレイＭＣＡ１が端部に配置された場合の例であって、本発明を限定するものではない。
本実施形態の半導体レイアウトによれば、本発明の第１〜第５の実施形態よりさらに、回路面積の削減が可能である。さらに、本実施形態の半導体レイアウトによれば、半導体集積回路装置の対象構成単位が、本発明の第１〜第５の実施形態の半分で済む。すなわち、第１および第２の共有型拡散層ＣＤＬ１およびＣＤＬ２ならびに第１または第２のメモリセルアレイＭＣＡ１またはＭＣＡ２の一方を構成単位とする。この構成単位を図１０における横方向に並べるだけで、配線対であるバス線ＢＵＳ１およびダミーバス線ＤＢＵＳ１の容量負荷のバランスが取れる。
その一方で、本実施形態では、本発明の第１〜第５の実施形態と比べて、各ビット線および各ダミービット線の長さにおけるばらつきが目立つ。しかし、各メモリセルアレイの、図１０における横方向のサイズは、実際には各共有型拡散層よりもずっと大きいので、これらのばらつきは誤差範囲に収まる。
なお、本発明の各実施形態による半導体レイアウトは、技術的に矛盾しない範囲において自由に組み合わせることが可能である。
ＢＬ１〜ＢＬ８ ビット線
ＢＵＳ１ バス線
ＣＤＬ１〜ＣＤＬ６ 共有型拡散層
ＤＢＬ１〜ＤＢＬ８ ダミービット線
ＤＢＵＳ１ ダミーバス線
ＤＣ１〜ＤＣ８ ダミーセル
ＤＬ１〜ＤＬ８ 拡散層
ＤＱ 転送回路
ＤＱ１〜ＤＱ８ 転送回路
ＤＱＴ１、ＤＱＴ２ トランジスタ
ＤＱ１Ｔ１〜ＤＱ８Ｔ１ トランジスタ
ＤＱ１Ｔ２〜ＤＱ８Ｔ２ トランジスタ
ＤＷＬ１、ＤＷＬ２ ダミーワード線
ＥＱ イコライザ回路
ＭＣ１〜ＭＣ８ メモリセル
ＭＣＡ１〜ＭＣＡ４ メモリセルアレイ
ＳＡ センスアンプ回路
ＳＡ１〜ＳＡ４ センスアンプ
ＷＬ１、ＷＬ２ ワード線
ＹＳＷ１〜ＹＳＷ８ カラム選択信号線

Claims (14)

  1. 配線対と、
    前記配線対の一方にソースまたはドレインが接続された第１のトランジスタ群と、
    前記配線対の他方にソースまたはドレインが接続された第２のトランジスタ群と、
    前記第１のトランジスタ群が形成された第１の拡散層群と、
    前記第２のトランジスタ群が形成された第２の拡散層群と
    を具備し、
    前記第１の拡散層群は、
    第１および第２の拡散層と、
    前記第１のトランジスタ群に含まれて、かつ、ソースまたはドレインを共有する少なくとも２つのトランジスタが形成された第１の共有型拡散層と
    を具備し、
    前記第２の拡散層群は、
    第３および第４の拡散層と、
    前記第２のトランジスタ群に含まれて、かつ、ソースまたはドレインを共有する少なくとも２つのトランジスタが形成された第２の共有型拡散層と
    を具備し、
    前記第１の拡散層と、前記第２の共有型拡散層と、前記第２の拡散層とが第１の方向に、かつ、この順番に配置されており、
    前記第３の拡散層と、前記第１の共有型拡散層と、前記第４の拡散層とが前記第１の方向に、かつ、この順番に配置されている
    半導体集積回路装置。
  2. 前記配線対の前記一方における第１の容量負荷と、前記配線対の前記他方における第２の容量負荷とはほぼ等しい請求項１に記載の半導体集積回路装置。
  3. 請求項１に記載の半導体集積回路装置において、
    前記第１の方向にこの順番に配置された第１〜第４のメモリセルアレイを有する複数のメモリセルアレイ
    を具備し、
    前記第１のメモリセルアレイと、前記第１の拡散層と、前記第２の共有型拡散層と、前記第２の拡散層と、前記第２のメモリセルアレイと、前記第３のメモリセルアレイと、前記第３の拡散層と、前記第１の共有型拡散層と、前記第４の拡散層と前記第４のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されている
    半導体集積回路装置。
  4. 請求項１に記載の半導体集積回路装置において、
    前記第１の方向にこの順番に配置された第１および第２のメモリセルアレイを有する複数のメモリセルアレイ
    を具備し、
    前記第１のメモリセルアレイと、前記第１の拡散層と、前記第２の共有型拡散層と、前記第２の拡散層と、前記第２のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されていて、
    前記第１のメモリセルアレイと、前記第３の拡散層と、前記第１の共有型拡散層と、前記第４の拡散層と前記第２のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されている
    半導体集積回路装置。
  5. 配線対と、
    前記配線対の一方にソースまたはドレインが接続された第１のトランジスタ群と、
    前記配線対の他方にソースまたはドレインが接続された第２のトランジスタ群と、
    前記第１のトランジスタ群が形成された第１の拡散層群と、
    前記第２のトランジスタ群が形成された第２の拡散層群と
    を具備し、
    前記第１の拡散層群は、
    前記第１のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する２つのトランジスタが形成された第１および第２の２トランジスタ共有型拡散層と、
    前記第１のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する４つのトランジスタが形成された第１の４トランジスタ共有型拡散層と
    を具備し、
    前記第２の拡散層群は、
    前記第２のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する２つのトランジスタが形成された第３および第４の２トランジスタ共有型拡散層と、
    前記第２のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する４つのトランジスタが形成された第２の４トランジスタ共有型拡散層と
    を具備し、
    第１の方向にこの順番に配置された第１および第２のメモリセルアレイと、
    前記第１の方向にこの順番に配置された第３および第４のメモリセルアレイとを有する複数のメモリセルアレイ
    を具備し、
    前記第１のメモリセルアレイと、前記第１の２トランジスタ共有型拡散層と、前記第２の４トランジスタ共有型拡散層と、前記第２の２トランジスタ共有型拡散層と、前記第２のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されており、
    前記第３のメモリセルアレイと、前記第３の２トランジスタ共有型拡散層と、前記第１の４トランジスタ共有型拡散層と、前記第４の２トランジスタ共有型拡散層と、前記第４のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されている
    半導体集積回路装置。
  6. 請求項５に記載の半導体集積回路装置において、
    前記第１のメモリセルアレイと、前記第１の２トランジスタ共有型拡散層と、前記第２の４トランジスタ共有型拡散層と、前記第２の２トランジスタ共有型拡散層と、前記第２のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されている第１の構成単位であって、
    前記第３のメモリセルアレイと、前記第３の２トランジスタ共有型拡散層と、前記第１の４トランジスタ共有型拡散層と、前記第４の２トランジスタ共有型拡散層と、前記第４のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されている第２の構成単位であって、
    前記第１および前記第２の構成単位は、前記第１の方向に配置されている
    半導体集積回路装置。
  7. 請求項５に記載の半導体集積回路装置において、
    前記第１のメモリセルアレイと、前記第１の２トランジスタ共有型拡散層と、前記第２の４トランジスタ共有型拡散層と、前記第２の２トランジスタ共有型拡散層と、前記第２のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されている第１の構成単位であって、
    前記第３のメモリセルアレイと、前記第３の２トランジスタ共有型拡散層と、前記第１の４トランジスタ共有型拡散層と、前記第４の２トランジスタ共有型拡散層と、前記第４のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されている第２の構成単位であって、
    前記第１および前記第２の構成単位は、前記第１の方向とは異なる第２の方向に配置されている
    半導体集積回路装置。
  8. 配線対と、
    前記配線対の一方にソースまたはドレインが接続された第１のトランジスタ群と、
    前記配線対の他方にソースまたはドレインが接続された第２のトランジスタ群と、
    前記第１のトランジスタ群が形成された第１の拡散層群と、
    前記第２のトランジスタ群が形成された第２の拡散層群と
    を具備し、
    前記第１の拡散層群は、
    前記第１のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する２つのトランジスタが形成された第１および第２の２トランジスタ共有型拡散層と、
    前記第１のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する４つのトランジスタが形成された第１の４トランジスタ共有型拡散層と
    を具備し、
    前記第２の拡散層群は、
    前記第２のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する２つのトランジスタが形成された第３および第４の２トランジスタ共有型拡散層と、
    前記第２のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する４つのトランジスタが形成された第２の４トランジスタ共有型拡散層と
    を具備し、
    前記第１の方向にこの順番に配置された第１〜第３のメモリセルアレイを有する複数のメモリセルアレイ
    を具備し、
    前記第１のメモリセルアレイと、前記第１の２トランジスタ共有型拡散層と、前記第２の４トランジスタ共有型拡散層と、前記第２の２トランジスタ共有型拡散層と、前記第２のメモリセルアレイと、前記第３の２トランジスタ共有型拡散層と、前記第１の４トランジスタ共有型拡散層と、前記第４の２トランジスタ共有型拡散層と、前記第３のメモリセルアレイとが、前記第１の方向に、かつ、この順番に配置されている
    半導体集積回路装置。
  9. 請求項１に記載の半導体集積回路装置において、
    前記第１の共有型拡散層は、
    前記第１のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する４つのトランジスタが形成された第１の４トランジスタ共有型拡散層
    を具備し、
    前記第２の共有型拡散層は、
    前記第２のトランジスタ群に含まれて、前記ソースまたは前記ドレインを共有する４つのトランジスタが形成された第２の４トランジスタ共有型拡散層
    を具備し、
    前記第１の方向にこの順番に配置された第１および第２のメモリセルアレイを有する複数のメモリセルアレイ
    を具備し、
    前記第１のメモリセルアレイと、前記第１の４トランジスタ共有型拡散層と、前記第２の４トランジスタ共有型拡散層と、前記第２のメモリセルアレイとは、前記第１の方向に、かつ、この順番に配置されている
    半導体集積回路装置。
  10. 請求項３〜９のいずれかに記載の半導体集積回路装置と、
    前記複数のメモリセルアレイに接続された複数のビット線と、
    前記複数のメモリセルアレイに接続された複数のワード線と
    前記配線対を含む複数のバス線と、
    前記第１および前記第２のトランジスタ群を含む複数のカラム選択回路と、
    前記複数のカラム選択回路を含む複数のセンスアンプ回路と
    を具備する
    半導体記憶装置。
  11. 配線対と、
    第１および第２トランジスタと、ソースまたはドレインを共有する第３および第４トランジスタとをそれぞれ有する複数のユニットと
    を具備し、
    前記複数のユニットは隣接する第１および第２のユニットを有し、
    前記第１のユニットに含まれる前記第１および第２トランジスタのそれぞれのソースまたはドレインの一方は前記配線対の一方に接続され、
    前記第１ユニットに含まれる第３および第４のトランジスタの共有するソースまたはドレインは前記配線対の他方に接続され、
    前記第２ユニットに含まれる前記第１および第２のトランジスタのそれぞれのソースまたはドレインの一方は前記配線対の他方に接続され、
    前記第２ユニットに含まれる第３および第４のトランジスタの共有するソースまたはドレインは前記配線対の一方に接続される
    半導体集積回路装置。
  12. 前記複数のユニットのそれぞれは、第５乃至第８トランジスタをさらに有し、
    前記第５トランジスタのソースまたはドレインの一方は前記第１トランジスタのソースまたはドレインの一方と共有し、
    前記第６トランジスタのソースまたはドレインの一方は前記第２トランジスタのソースまたはドレインの一方を共有し、
    前記第７および第８トランジスタのソースまたはドレインは前記第３および第４トランジスタとソースまたはドレインを共有する
    請求項１１に記載の半導体集積回路装置。
  13. 第１および第２のビット線対をさらに有し、
    前記第１のビット線対の一方は前記第１のトランジスタのソースまたはドレインの他方に接続され、
    前記第１のビット線対の他方は前記第３のトランジスタの前記第４のトランジスタと共有していないソースまたはドレインと接続され、
    前記第２のビット線対の一方は前記第２のトランジスタのソースまたはドレインの他方に接続され、
    前記第２のビット線対の他方は前記第４のトランジスタの前記第３のトランジスタと共有していないソースまたはドレインと接続され、
    前記第１および前記第３のトランジスタのゲートは共通接続され、
    前記第２および前記第４のトランジスタのゲートは共通接続される
    請求項１１に記載の半導体集積回路装置。
  14. 前記第１のユニットと前記配線対の一方を接続する第１配線と、前記第２のユニットと前記配線対の一方を接続する第２配線とは本数が異なる請求項１１に記載の半導体集積回路装置。
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