JP3212795B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP3212795B2 JP3212795B2 JP04388394A JP4388394A JP3212795B2 JP 3212795 B2 JP3212795 B2 JP 3212795B2 JP 04388394 A JP04388394 A JP 04388394A JP 4388394 A JP4388394 A JP 4388394A JP 3212795 B2 JP3212795 B2 JP 3212795B2
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- wiring
- bit lines
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、例えば６４Ｍビット以
降におけるセンスアンプ配置の工夫をはかった超高密度
ＤＲＡＭに関する。
記憶装置（ＤＲＡＭ）に係わり、例えば６４Ｍビット以
降におけるセンスアンプ配置の工夫をはかった超高密度
ＤＲＡＭに関する。
【０００２】
【従来の技術】１トランジスタ／１キャパシタのダイナ
ミック型メモリセルをマトリックス状に配置形成したＤ
ＲＡＭにおいて、メモリセル及びセンスアンプブロック
の配置方法は、ＤＲＡＭの面積或いは性能を左右する重
要な設計項目である。これまでに提案されているメモリ
セル及びセンスアンプブロックを含めたセルアレイの構
成方法を、以下に簡単に説明する。
ミック型メモリセルをマトリックス状に配置形成したＤ
ＲＡＭにおいて、メモリセル及びセンスアンプブロック
の配置方法は、ＤＲＡＭの面積或いは性能を左右する重
要な設計項目である。これまでに提案されているメモリ
セル及びセンスアンプブロックを含めたセルアレイの構
成方法を、以下に簡単に説明する。
【０００３】図１４（ａ）は開放型ビット線（オープン
ＢＬ）方式と呼ばれる構成法であり、任意のワード線Ｗ
Ｌとビット線ＢＬが交差する全ての交点にメモリセルＭ
Ｃが配置され、最もメモリセルの密度が大きくなり、小
面積のチップを得るために適した構成法である。この方
式においては、その設計最小寸法をＦとした場合、セル
面積は理想的には４Ｆ2 にすることができる。
ＢＬ）方式と呼ばれる構成法であり、任意のワード線Ｗ
Ｌとビット線ＢＬが交差する全ての交点にメモリセルＭ
Ｃが配置され、最もメモリセルの密度が大きくなり、小
面積のチップを得るために適した構成法である。この方
式においては、その設計最小寸法をＦとした場合、セル
面積は理想的には４Ｆ2 にすることができる。
【０００４】しかし、センスアンプブロックのレイアウ
ト設計においては、図から明らかなように１ＢＬのピッ
チにセンスアンプブロックＳＡを１セット置く必要があ
り、センスアンプブロックＳＡの設計ルールが非常に厳
しくなる。また、ビット線対が異なるセルアレイにある
ため、１つのセルアレイで発生したノイズはビット線対
の一方にしか乗らず、これをキャンセルすることは難し
く、従ってノイズに対して弱い欠点がある。
ト設計においては、図から明らかなように１ＢＬのピッ
チにセンスアンプブロックＳＡを１セット置く必要があ
り、センスアンプブロックＳＡの設計ルールが非常に厳
しくなる。また、ビット線対が異なるセルアレイにある
ため、１つのセルアレイで発生したノイズはビット線対
の一方にしか乗らず、これをキャンセルすることは難し
く、従ってノイズに対して弱い欠点がある。
【０００５】図１４（ｂ）は、リラックスオープンＢＬ
方式と呼ばれる構成法である。この方式では、メモリセ
ルＭＣは全てのワード線ＷＬとビット線ＢＬの交点に配
置されており、センスアンプブロックＳＡは２ＢＬ内に
１セット配置される。解放型ビット線方式よりは、セン
スアンプブロックＳＡのレイアウト設計が容易である
が、十分とは言えない。また、解放型ビット線方式と同
様にノイズに対して弱い欠点がある。
方式と呼ばれる構成法である。この方式では、メモリセ
ルＭＣは全てのワード線ＷＬとビット線ＢＬの交点に配
置されており、センスアンプブロックＳＡは２ＢＬ内に
１セット配置される。解放型ビット線方式よりは、セン
スアンプブロックＳＡのレイアウト設計が容易である
が、十分とは言えない。また、解放型ビット線方式と同
様にノイズに対して弱い欠点がある。
【０００６】図１４（ｃ）は、折り返し型ビット線（フ
ォールデッドＢＬ）方式と呼ばれる構成法である。この
方式においては、センスアンプブロックのレイアウト設
計において、４ＢＬピッチに１つのセンスアンプブロッ
クＳＡを配置すればよく、開放型ビット線方式に比べ比
較的容易に設計できる。また、１つのセルアレイ内でビ
ット線対を構成することから、アレイ内で発生したノイ
ズはビット線対の両方に乗るため、ノイズに強い特長が
ある。
ォールデッドＢＬ）方式と呼ばれる構成法である。この
方式においては、センスアンプブロックのレイアウト設
計において、４ＢＬピッチに１つのセンスアンプブロッ
クＳＡを配置すればよく、開放型ビット線方式に比べ比
較的容易に設計できる。また、１つのセルアレイ内でビ
ット線対を構成することから、アレイ内で発生したノイ
ズはビット線対の両方に乗るため、ノイズに強い特長が
ある。
【０００７】しかし、メモリセルの面積は、最小寸法を
Ｆとすると８Ｆ2 となり、前述の開放型ビット線方式に
比べメモリセルの面積は２倍となり、チップ面積の増大
を招く。
Ｆとすると８Ｆ2 となり、前述の開放型ビット線方式に
比べメモリセルの面積は２倍となり、チップ面積の増大
を招く。
【０００８】
【発明が解決しようとする課題】このように従来、オー
プンＢＬ→リラックスオープンＢＬ→フォールデッドＢ
Ｌの順にセンスアンプブロックの設計ルールは緩くなる
が、これに伴いチップ面積の増大を招く。つまり、セン
ス方式を変えてセンスアンプブロックの設計ルールを緩
くすると、チップ面積の増大を招くという問題があっ
た。
プンＢＬ→リラックスオープンＢＬ→フォールデッドＢ
Ｌの順にセンスアンプブロックの設計ルールは緩くなる
が、これに伴いチップ面積の増大を招く。つまり、セン
ス方式を変えてセンスアンプブロックの設計ルールを緩
くすると、チップ面積の増大を招くという問題があっ
た。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、センス方式を変えるこ
となくセンスアンプブロック設計ルールの緩和をはかる
ことができ、センスアンプブロック設計ルールの緩和に
起因するチップ面積の増大を防止し得るダイナミック型
半導体記憶装置を提供することにある。
ので、その目的とするところは、センス方式を変えるこ
となくセンスアンプブロック設計ルールの緩和をはかる
ことができ、センスアンプブロック設計ルールの緩和に
起因するチップ面積の増大を防止し得るダイナミック型
半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の骨子は、センス
アンプブロック内でトランジスタの拡散層やゲート電極
の配線に用いられる配線層を増やすことで、従来１つの
セルアレイ内でワード線方向に一列でしか配置できなか
ったセンスアンプブロックを複数列に配置し、１つのセ
ンスアンプブロックをレイアウト設計する際のワード線
方向のピッチを緩和することにある。
アンプブロック内でトランジスタの拡散層やゲート電極
の配線に用いられる配線層を増やすことで、従来１つの
セルアレイ内でワード線方向に一列でしか配置できなか
ったセンスアンプブロックを複数列に配置し、１つのセ
ンスアンプブロックをレイアウト設計する際のワード線
方向のピッチを緩和することにある。
【００１１】即ち本発明は、２次元状に配置された複数
個のダイナミック型メモリセルと、これらのメモリセル
と情報のやり取りを行う複数本のビット線と、これらの
ビット線と交差して配置され、ビット線に情報を取り出
すメモリセルの選択を行う複数本のワード線と、ビット
線に取り出されたメモリセルの情報を検知増幅するため
にビット線に接続されたセンスアンプ及びビット線をイ
コライズするイコライズ回路が配設されるセンスアンプ
ブロックとを備えた折り返しビット線方式のダイナミッ
ク型半導体記憶装置において、前記ビット線が２層の配
線層により構成され、この２層配線層には一定間隔で接
続切り換え点が設けられ、該切り換え点で上層側と下層
側がクロスされており、上層側にはメモリセルは接続さ
れず下層側にメモリセルが接続され、２層配線層の上層
側をセンスアンプブロック上の通過配線とし、下層側を
センスアンプブロック内の配線層として用い、複数個の
センスアンプブロックをビット線方向に隣接配置してな
ることを特徴とする。
個のダイナミック型メモリセルと、これらのメモリセル
と情報のやり取りを行う複数本のビット線と、これらの
ビット線と交差して配置され、ビット線に情報を取り出
すメモリセルの選択を行う複数本のワード線と、ビット
線に取り出されたメモリセルの情報を検知増幅するため
にビット線に接続されたセンスアンプ及びビット線をイ
コライズするイコライズ回路が配設されるセンスアンプ
ブロックとを備えた折り返しビット線方式のダイナミッ
ク型半導体記憶装置において、前記ビット線が２層の配
線層により構成され、この２層配線層には一定間隔で接
続切り換え点が設けられ、該切り換え点で上層側と下層
側がクロスされており、上層側にはメモリセルは接続さ
れず下層側にメモリセルが接続され、２層配線層の上層
側をセンスアンプブロック上の通過配線とし、下層側を
センスアンプブロック内の配線層として用い、複数個の
センスアンプブロックをビット線方向に隣接配置してな
ることを特徴とする。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭのセルアレイ部の構成を示す図である。複数のメ
モリセルＭＣ（ＭＣ１，ＭＣ２…）がマトリックス状に
配置され、これらと情報電荷のやり取りを行う複数本の
ビット線ＢＬ（ＢＬ１，ＢＬ２…）が平行に配置されて
いる。また、ビット線ＢＬと直交する方向に、メモリセ
ルの選択を行う複数本のワード線ＷＬ（ＷＬ１，ＷＬ２
…）が平行に配置されている。
する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭのセルアレイ部の構成を示す図である。複数のメ
モリセルＭＣ（ＭＣ１，ＭＣ２…）がマトリックス状に
配置され、これらと情報電荷のやり取りを行う複数本の
ビット線ＢＬ（ＢＬ１，ＢＬ２…）が平行に配置されて
いる。また、ビット線ＢＬと直交する方向に、メモリセ
ルの選択を行う複数本のワード線ＷＬ（ＷＬ１，ＷＬ２
…）が平行に配置されている。
【００１７】メモリセルＭＣは、良く知られているよう
な１トランジスタ／１キャパシタ構造のものであり、セ
ルアレイに対応したビット線構成は開放型になってい
る。即ち、ビット線ＢＬとワード線ＷＬの交差部の全て
にメモリセルＭＣが配置されている。
な１トランジスタ／１キャパシタ構造のものであり、セ
ルアレイに対応したビット線構成は開放型になってい
る。即ち、ビット線ＢＬとワード線ＷＬの交差部の全て
にメモリセルＭＣが配置されている。
【００１８】ワード線ＷＬ（ＷＬ１，ＷＬ２…）が選択
される際、同様に選択されるダミーワード線ＤＷＬ（Ｄ
ＷＬ１，ＤＷＬ２…）、及びダミーセルＤＣ（ＤＣ１，
ＤＣ２…）はセンスアンプブロックＳＡを中心にして反
対側のセルアレイに配置され、各々のダミーセルＤＣは
ダミービット線ＤＢＬ（ＤＢＬ１，ＤＢＬ２…）と電荷
のやり取りを行うものとなっている。
される際、同様に選択されるダミーワード線ＤＷＬ（Ｄ
ＷＬ１，ＤＷＬ２…）、及びダミーセルＤＣ（ＤＣ１，
ＤＣ２…）はセンスアンプブロックＳＡを中心にして反
対側のセルアレイに配置され、各々のダミーセルＤＣは
ダミービット線ＤＢＬ（ＤＢＬ１，ＤＢＬ２…）と電荷
のやり取りを行うものとなっている。
【００１９】センスアンプブロックＳＡの配置は、ＢＬ
１，ＤＢＬ１に対応するＳＡ１とＢＬ２，ＤＢＬ２に対
応するＳＡ２が、ビット線方向に隣接して配置されてい
る。そして、ＢＬ２はＳＡ１内で用いられない他の配線
層ＴＬに接続され、ＳＡ１を通過してＳＡ２に接続され
ている。同様に、ＤＢＬ１はＳＡ２内で用いられない他
の配線層ＴＬに接続され、ＳＡ２を通過してＳＡ１に接
続されている。
１，ＤＢＬ１に対応するＳＡ１とＢＬ２，ＤＢＬ２に対
応するＳＡ２が、ビット線方向に隣接して配置されてい
る。そして、ＢＬ２はＳＡ１内で用いられない他の配線
層ＴＬに接続され、ＳＡ１を通過してＳＡ２に接続され
ている。同様に、ＤＢＬ１はＳＡ２内で用いられない他
の配線層ＴＬに接続され、ＳＡ２を通過してＳＡ１に接
続されている。
【００２０】なお、通過配線ＴＬとしてはＢＬ，ＤＢＬ
とは異なる層に形成されたものであればよく、例えばセ
ンスアンプブロック内でトランジスタの拡散層或いはゲ
ート電極の配線に用いられる配線層を増やすことで形成
すればよい。また、本来のビット線よりも上に新たな配
線層を形成し、これをＴＬとして用いてもよい。
とは異なる層に形成されたものであればよく、例えばセ
ンスアンプブロック内でトランジスタの拡散層或いはゲ
ート電極の配線に用いられる配線層を増やすことで形成
すればよい。また、本来のビット線よりも上に新たな配
線層を形成し、これをＴＬとして用いてもよい。
【００２１】このように本実施例では、ビット線ＢＬと
は異なる層の通過配線ＴＬを用いることにより、センス
アンプブロックＳＡをビット線方向に隣接配置すること
ができ、この状態で通常の解放型ビット線方式と同様に
センス動作を行うことができる。そしてこの場合、ワー
ド線方向に関しては、２ＢＬのピッチにセンスアンプブ
ロックＳＡを１セット配置すればよいので、従来の解放
型ビット線方式に比して、センスアンプブロックＳＡの
ワード線方向のピッチを２倍にすることができ、センス
アンプ設計の自由度を大幅に増すことができる。 （実施例２）図２は、本発明の第２の実施例に係わるＤ
ＲＡＭのセルアレイ部の構成を示す図である。この実施
例は、前記図１４（ｂ）に示すリラックスオープンＢＬ
方式のセルアレイに本発明を適用した例である。
は異なる層の通過配線ＴＬを用いることにより、センス
アンプブロックＳＡをビット線方向に隣接配置すること
ができ、この状態で通常の解放型ビット線方式と同様に
センス動作を行うことができる。そしてこの場合、ワー
ド線方向に関しては、２ＢＬのピッチにセンスアンプブ
ロックＳＡを１セット配置すればよいので、従来の解放
型ビット線方式に比して、センスアンプブロックＳＡの
ワード線方向のピッチを２倍にすることができ、センス
アンプ設計の自由度を大幅に増すことができる。 （実施例２）図２は、本発明の第２の実施例に係わるＤ
ＲＡＭのセルアレイ部の構成を示す図である。この実施
例は、前記図１４（ｂ）に示すリラックスオープンＢＬ
方式のセルアレイに本発明を適用した例である。
【００２２】本実施例では、第１の実施例と同様にセン
スアンプブロックＳＡのピッチを従来の２倍にして、４
ＢＬピッチでのレイアウト設計を可能にしている。従っ
て、従来のリラックスオープンＢＬ方式に比して、セン
スアンプ設計ルールの緩和をはかることができる。 （実施例３）図３は、本発明の第３の実施例に係わるＤ
ＲＡＭのセルアレイ部の構成を示す図である。この実施
例は、前記図１４（ｃ）に示す折り返し型ビット線方式
のセルアレイに本発明を適用した例である。
スアンプブロックＳＡのピッチを従来の２倍にして、４
ＢＬピッチでのレイアウト設計を可能にしている。従っ
て、従来のリラックスオープンＢＬ方式に比して、セン
スアンプ設計ルールの緩和をはかることができる。 （実施例３）図３は、本発明の第３の実施例に係わるＤ
ＲＡＭのセルアレイ部の構成を示す図である。この実施
例は、前記図１４（ｃ）に示す折り返し型ビット線方式
のセルアレイに本発明を適用した例である。
【００２３】本実施例では、セルアレイに対して両側に
それぞれビット線方向に２つのセンスアンプブロックＳ
Ａ（ＳＡ１〜ＳＡ４）が隣接配置されている。左側のセ
ンスアンプ配置について説明すると、セルアレイに近い
方のセンスアンプブロックＳＡ１は、ビット線対ＢＬ
１，／ＢＬ１に直接接続されている。セルアレイに遠い
方のセンスアンプブロックＳＡ３は、ＳＡ１を通過する
配線ＴＬを介してビット線対ＢＬ３，／ＢＬ３に接続さ
れている。右側のセンスアンプ配置も実質的に同様であ
る。メモリセルの配置は通常の折り返しビット線方式と
同様であり、同一ワード線に対し対をなすビット線の一
方のみにＭＣが設けられている。
それぞれビット線方向に２つのセンスアンプブロックＳ
Ａ（ＳＡ１〜ＳＡ４）が隣接配置されている。左側のセ
ンスアンプ配置について説明すると、セルアレイに近い
方のセンスアンプブロックＳＡ１は、ビット線対ＢＬ
１，／ＢＬ１に直接接続されている。セルアレイに遠い
方のセンスアンプブロックＳＡ３は、ＳＡ１を通過する
配線ＴＬを介してビット線対ＢＬ３，／ＢＬ３に接続さ
れている。右側のセンスアンプ配置も実質的に同様であ
る。メモリセルの配置は通常の折り返しビット線方式と
同様であり、同一ワード線に対し対をなすビット線の一
方のみにＭＣが設けられている。
【００２４】本実施例では、第１の実施例と同様に、セ
ンスアンプブロックＳＡのピッチを従来の２倍にして、
８ＢＬピッチでのレイアウト設計を可能にしている。従
って、従来の折り返しビット線方式に比して、センスア
ンプ設計ルールの緩和をはかることができる。 （実施例４）図４は、本発明の第４の実施例に係わるＤ
ＲＡＭのセルアレイ部の構成を示す図である。この実施
例は、ビット線を２層とした折り返し型ビット線方式の
セルアレイ（例えば特願平５−２３５０１６号）に本発
明を適用した例である。
ンスアンプブロックＳＡのピッチを従来の２倍にして、
８ＢＬピッチでのレイアウト設計を可能にしている。従
って、従来の折り返しビット線方式に比して、センスア
ンプ設計ルールの緩和をはかることができる。 （実施例４）図４は、本発明の第４の実施例に係わるＤ
ＲＡＭのセルアレイ部の構成を示す図である。この実施
例は、ビット線を２層とした折り返し型ビット線方式の
セルアレイ（例えば特願平５−２３５０１６号）に本発
明を適用した例である。
【００２５】上述した実施例においてはセンスアンプ部
のみ新しい配線層を用いていたが、本実施例において
は、セルアレイ内においても、層の異なる２種類のＢＬ
を用いることを特徴とする。図５にセンスアンプ部の断
面を示す。１対のＢＬの上に他方のＢＬが通過してい
る。
のみ新しい配線層を用いていたが、本実施例において
は、セルアレイ内においても、層の異なる２種類のＢＬ
を用いることを特徴とする。図５にセンスアンプ部の断
面を示す。１対のＢＬの上に他方のＢＬが通過してい
る。
【００２６】本実施例では、図４中に実線で示すＢＬを
下層配線、破線で示す／ＢＬを上層配線とし、下層配線
側にメモリセルＭＣを接続している。そして、上層及び
下層配線の一対でビット線対を構成して折り返しビット
線方式を形成している。また、上層及び下層配線には一
定の間隔で接続切り換え点を設け、この部分で上層配線
と下層配線とをクロスさせている。これは、折り返しビ
ット線方式におけるビット線間のカップリングノイズを
低減するためである。
下層配線、破線で示す／ＢＬを上層配線とし、下層配線
側にメモリセルＭＣを接続している。そして、上層及び
下層配線の一対でビット線対を構成して折り返しビット
線方式を形成している。また、上層及び下層配線には一
定の間隔で接続切り換え点を設け、この部分で上層配線
と下層配線とをクロスさせている。これは、折り返しビ
ット線方式におけるビット線間のカップリングノイズを
低減するためである。
【００２７】本実施例の構成においては、メモリセルの
面積を４Ｆ2 にすることが可能であり、またビット線を
２層構造にすることで、折り返し型ビット線方式とする
ことができる。センスアンプブロックＳＡの配置に関し
ては第３の実施例と同様にして図５に示すように配置さ
れる。
面積を４Ｆ2 にすることが可能であり、またビット線を
２層構造にすることで、折り返し型ビット線方式とする
ことができる。センスアンプブロックＳＡの配置に関し
ては第３の実施例と同様にして図５に示すように配置さ
れる。
【００２８】また本実施例では、１層のビット線で構成
する折り返しビット線方式とは異なり、例えば図４で上
側のビット線を除いてみるとワード線と下側のビット線
の交点全てにメモリセルＭＣが配置されているため、メ
モリセルサイズを折り返しビット線方式の半分、即ち解
放型ビット線方式と同等にできる。従って、センスアン
プ設計ルールの緩和と共に、チップ面積の縮小化をはか
ることができる。
する折り返しビット線方式とは異なり、例えば図４で上
側のビット線を除いてみるとワード線と下側のビット線
の交点全てにメモリセルＭＣが配置されているため、メ
モリセルサイズを折り返しビット線方式の半分、即ち解
放型ビット線方式と同等にできる。従って、センスアン
プ設計ルールの緩和と共に、チップ面積の縮小化をはか
ることができる。
【００２９】図６は第４の実施例におけるセンスアンプ
部の構成例を示し、図７はビット線層等のレイアウト例
を示したものである。一般に、ＤＲＡＭのセンスアンプ
ブロックは、ＢＬと／ＢＬをイコライズして一定の電位
にプリチャージするためのイコライズ回路ＥＱ、センス
アンプを接続するメモリセルアレイを選択するためのト
ランスファゲートＰＴ、ビット線に出てきたメモリセル
の情報を検知・増幅するセンスアンプ回路ＳＡ、センス
アンプで増幅された信号をセルアレイ外部へ転送するた
めのデータ転送回路ＤＱ等からなる。
部の構成例を示し、図７はビット線層等のレイアウト例
を示したものである。一般に、ＤＲＡＭのセンスアンプ
ブロックは、ＢＬと／ＢＬをイコライズして一定の電位
にプリチャージするためのイコライズ回路ＥＱ、センス
アンプを接続するメモリセルアレイを選択するためのト
ランスファゲートＰＴ、ビット線に出てきたメモリセル
の情報を検知・増幅するセンスアンプ回路ＳＡ、センス
アンプで増幅された信号をセルアレイ外部へ転送するた
めのデータ転送回路ＤＱ等からなる。
【００３０】一つのセンスアンプブロックＳＡＧは、一
般的な折り返しＢＬ方式のＤＲＡＭに用いられる回路構
成であり、図７はそれを並べて配置し、必要に応じて第
１のビット線層と第２のビット線層のつなぎ変えを行っ
た例である。図８及び図９にビット線のつなぎ変えをし
ている領域６１，６２のパターンレイアウトの例を示
す。
般的な折り返しＢＬ方式のＤＲＡＭに用いられる回路構
成であり、図７はそれを並べて配置し、必要に応じて第
１のビット線層と第２のビット線層のつなぎ変えを行っ
た例である。図８及び図９にビット線のつなぎ変えをし
ている領域６１，６２のパターンレイアウトの例を示
す。
【００３１】図１０は第４の実施例におけるセンスアン
プ部の他の構成例を示し、図１１はビット線層等のレイ
アウト例を示したものである。図６、図７と比較する
と、イコライズ回路ＥＱ、トランスファゲートＰＴがセ
ルアレイ側に配置され、センスアンプ中央でセンスアン
プ回路ＦＦが隣接して配置されている。通常、センスア
ンプブロックＳＡＧを構成する回路群において、ｐＭＯ
Ｓトランジスタが必要になるのはセンスアンプ回路ＳＡ
であり、本実施例においてはそれらを隣接配置すること
により、ｐＭＯＳトランジスタを配設するためのｎウェ
ル領域を一つにまとめ、通常かなりの面積が必要とされ
るウェル分離領域を減らすことができ、チップ面積の低
減をはかることができる。
プ部の他の構成例を示し、図１１はビット線層等のレイ
アウト例を示したものである。図６、図７と比較する
と、イコライズ回路ＥＱ、トランスファゲートＰＴがセ
ルアレイ側に配置され、センスアンプ中央でセンスアン
プ回路ＦＦが隣接して配置されている。通常、センスア
ンプブロックＳＡＧを構成する回路群において、ｐＭＯ
Ｓトランジスタが必要になるのはセンスアンプ回路ＳＡ
であり、本実施例においてはそれらを隣接配置すること
により、ｐＭＯＳトランジスタを配設するためのｎウェ
ル領域を一つにまとめ、通常かなりの面積が必要とされ
るウェル分離領域を減らすことができ、チップ面積の低
減をはかることができる。
【００３２】図１２及び図１３に本実施例でビット線の
つなぎ変えをしている領域８１，８２のパターンレイア
ウトの例を示す。図８、９及び図１２、１３で示したレ
イアウト例においては、第１と第２のビット線を直接接
続しているが、必ずしも直接接続する必要はなく、製造
工程の簡略化のために例えば、更に上層の配線層を介し
て接続することも可能である。
つなぎ変えをしている領域８１，８２のパターンレイア
ウトの例を示す。図８、９及び図１２、１３で示したレ
イアウト例においては、第１と第２のビット線を直接接
続しているが、必ずしも直接接続する必要はなく、製造
工程の簡略化のために例えば、更に上層の配線層を介し
て接続することも可能である。
【００３３】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では２個のセンスアンプブロ
ックをビット線方向に隣接配置したが、３個以上のセン
スアンプブロックを隣接配置するようにしてもよい。ま
た、メモリセル構造は必ずしも１トランジスタ／１キャ
パシタに限るものではなく、仕様に応じて適宜変更可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
れるものではない。実施例では２個のセンスアンプブロ
ックをビット線方向に隣接配置したが、３個以上のセン
スアンプブロックを隣接配置するようにしてもよい。ま
た、メモリセル構造は必ずしも１トランジスタ／１キャ
パシタに限るものではなく、仕様に応じて適宜変更可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
【００３４】
【発明の効果】以上詳述したように本発明によれば、セ
ンスアンプブロック内でトランジスタの拡散層やゲート
電極の配線に用いられる配線層を増やすことで、従来１
つのセルアレイ内でワード線方向に一列でしか配置でき
なかったセンスアンプブロックを複数列に配置すること
で、１つのセンスアンプブロックをレイアウト設計する
際のワード線方向のピッチを緩和することができる。従
って、センス方式を変えることなくセンスアンプ設計ル
ールの緩和をはかることができ、センスアンプ設計ルー
ルの緩和に起因するチップ面積の増大を最小限に抑える
ダイナミック型半導体記憶装置を実現することが可能と
なる。
ンスアンプブロック内でトランジスタの拡散層やゲート
電極の配線に用いられる配線層を増やすことで、従来１
つのセルアレイ内でワード線方向に一列でしか配置でき
なかったセンスアンプブロックを複数列に配置すること
で、１つのセンスアンプブロックをレイアウト設計する
際のワード線方向のピッチを緩和することができる。従
って、センス方式を変えることなくセンスアンプ設計ル
ールの緩和をはかることができ、センスアンプ設計ルー
ルの緩和に起因するチップ面積の増大を最小限に抑える
ダイナミック型半導体記憶装置を実現することが可能と
なる。
【図１】第１の実施例に係わるＤＲＡＭのセルアレイ部
の構成を示す図。
の構成を示す図。
【図２】第２の実施例に係わるＤＲＡＭのセルアレイ部
の構成を示す図。
の構成を示す図。
【図３】第３の実施例に係わるＤＲＡＭのセルアレイ部
の構成を示す図。
の構成を示す図。
【図４】第４の実施例に係わるＤＲＡＭのセルアレイ部
の構成を示す図。
の構成を示す図。
【図５】第４の実施例に用いたセンスアンプ部の断面を
示す図。
示す図。
【図６】第４の実施例に用いたセンスアンプ部の構成例
を示す図。
を示す図。
【図７】第４の実施例におけるビット線層等のレイアウ
ト例を示す図。
ト例を示す図。
【図８】図７のセンスアンプ部におけるビット線をつな
ぎ変えている領域のレイアウトを示す図。
ぎ変えている領域のレイアウトを示す図。
【図９】図７のセンスアンプ部におけるビット線をつな
ぎ変えている領域のレイアウトを示す図。
ぎ変えている領域のレイアウトを示す図。
【図１０】第４の実施例に用いたセンスアンプ部の他の
構成例を示す図。
構成例を示す図。
【図１１】第４の実施例におけるビット線層等のレイア
ウト例を示す図。
ウト例を示す図。
【図１２】図１１のセンスアンプ部におけるビット線を
つなぎ変えている領域のレイアウトを示す図。
つなぎ変えている領域のレイアウトを示す図。
【図１３】図１１のセンスアンプ部におけるビット線を
つなぎ変えている領域のレイアウトを示す図。
つなぎ変えている領域のレイアウトを示す図。
【図１４】従来のＤＲＡＭのセルアレイ部の構成を示す
図。
図。
ＭＣ…メモリセル ＤＣ…ダミーセル ＢＬ…ビット線 ＷＬ…ワード線 ＤＢＬ…ダミービット線 ＤＷＬ…ダミーワード線 ＳＡ…センスアンプ ＴＬ…通過配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−108764（ＪＰ，Ａ) 特開 平４−302463（ＪＰ，Ａ) 特開 平４−12946（ＪＰ，Ａ) 特開 平２−166690（ＪＰ，Ａ) 特開 平６−84349（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/401 H01L 21/8242
Claims (1)
- 【請求項１】２次元状に配置された複数個のダイナミッ
ク型メモリセルと、これらのメモリセルと情報のやり取
りを行う複数本のビット線と、これらのビット線と交差
して配置され、前記ビット線に情報を取り出すメモリセ
ルの選択を行う複数本のワード線と、前記ビット線に取
り出されたメモリセルの情報を検知増幅するために前記
ビット線に接続されたセンスアンプ及びビット線をイコ
ライズするイコライズ回路が配設されるセンスアンプブ
ロックと、を備えた折り返しビット線方式のダイナミッ
ク型半導体記憶装置において、 前記ビット線が２層の配線層により構成され、この２層
配線層には一定間隔で接続切り換え点が設けられ、該切
り換え点で上層側と下層側がクロスされており、上層側
にはメモリセルは接続されず下層側にメモリセルが接続
され、２層配線層の上層側をセンスアンプブロック上の
通過配線とし、下層側をセンスアンプブロック内の配線
層として用い、複数個のセンスアンプブロックをビット
線方向に隣接配置してなることを特徴とするダイナミッ
ク型半導体記憶装置。
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|---|---|---|---|
| JP04388394A JP3212795B2 (ja) | 1994-03-15 | 1994-03-15 | ダイナミック型半導体記憶装置 |
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| JP04388394A JP3212795B2 (ja) | 1994-03-15 | 1994-03-15 | ダイナミック型半導体記憶装置 |
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-
1994
- 1994-03-15 JP JP04388394A patent/JP3212795B2/ja not_active Expired - Lifetime
Also Published As
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