JP2002217385A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2002217385A
JP2002217385A JP2001010787A JP2001010787A JP2002217385A JP 2002217385 A JP2002217385 A JP 2002217385A JP 2001010787 A JP2001010787 A JP 2001010787A JP 2001010787 A JP2001010787 A JP 2001010787A JP 2002217385 A JP2002217385 A JP 2002217385A
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wiring
data line
region
sense amplifier
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Kiyoshi Nakai
潔 中井
Hidetoshi Iwai
秀俊 岩井
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 微細化されたメモリセルのビット線に対応で
き、センスアンプ形成領域の占有面積の縮小化を図る。 【解決手段】 第１のビット線ＢＬ（例えば、ＢＬ２
ａ）と接続される配線（例えばＭ２ａ）をビット線ＢＬ
が形成される層と異なる第２の層に第２層配線Ｍ２とし
て形成し、メモリセル形成領域２とセンスアンプ領域と
の間の接続領域２において接続する。また、第２のビッ
ト線ＢＬ（例えば、ＢＬ１ｃ）と接続される配線（例え
ばＭ２ｃ）をビット線ＢＬが形成される層と異なる第２
の層に第２層配線Ｍ２として形成し、メモリセル形成領
域１とセンスアンプ領域との間の接続領域１において接
続する。この結果、これらのビット線にそれぞれ接続さ
れる第２層配線Ｍ２のピッチを縮小することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）のセンスアンプ部に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）は、メモリセルが複数形成されたメモリセル形成領
域と、これらメモリセルへの情報の書き込みや、メモリ
セルからの情報の読み出しに必要な回路、例えば、セン
スアンプ等が形成される周辺回路領域とを有する。この
メモリセルは、コンデンサＣとその一端がコンデンサＣ
に直列接続された情報転送用ＭＩＳＦＥＴＱｓとからな
り、情報転送用ＭＩＳＦＥＴＱｓのゲート電極からなる
ワード線ＷＬと、情報転送用ＭＩＳＦＥＴＱｓのソー
ス、ドレイン領域の一方が接続されるビット線（データ
線）ＢＬとの交点に形成される。
【０００３】一方、センスアンプＳＡは、ビット線ＢＬ
間の電位差を増幅するための回路であり、ビット線間に
接続される。
【０００４】メモリセルの微細化に伴い、このビット線
間の間隔が狭くなり、センスアンプＳＡとビット線との
接続方法やセンスアンプＳＡのレイアウト方法について
の工夫が必要となってきている。
【０００５】例えば、特開平１０−３０３３８７号公報
には、センスアンプＳＡ０とメインビット線対ＭＢＬ
０、／ＭＢＬ０との接続に、ワード線が延びる方向と同
じ方向に延びるサブビット線対ＳＢＬ０、／ＳＢＬ０を
用いることによって、センスアンプ回路が形成される領
域の平面面積を小さくする技術が記載されている。
【０００６】また、特開平７−２５４６５０号公報に
は、センスアンプブロック内でトランジスタの拡散層や
ゲート電極の配線に用いられる配線層を増やすことで、
従来１つのセルアレイ内でワード線方向に一列でしか配
置できなかったセンスアンプブロックを複数列に配置
し、１つのセンスアンプブロックをレイアウト設計する
際のワード線方向のピッチを緩和する技術が記載されて
いる。
【０００７】
【発明が解決しようとする課題】このようなビット線間
の縮小化に伴う対策として、本発明者らが関係する研究
・開発部門においては、次のような技術が検討されてい
る。
【０００８】図１に示すように、ワード線とビット線の
すべての交点にメモリセルを形成する場合には、メモリ
セルの面積の小面積化が図れ、ビット線間のピッチを小
さくすることができる。例えば、追って詳細に説明する
図３３および図３４に示すメモリセル構造の場合には、
６Ｆ2（Ｆは、最小加工寸法）の領域にメモリセルを形
成することが可能である。
【０００９】一方、センスアンプ回路は、前述した通り
ビット線間に接続されるが、センスアンプＳＡをロウレ
ベルやハイレベルに駆動するための共通配線（コモンソ
ース線）とも接続される。また、周辺回路形成領域に
は、プリチャージ回路やＹスイッチ回路が形成され、こ
れらの回路には、プリチャージ電位を供給するための配
線や、入出力線が接続される。
【００１０】そこで、これらの配線とのコンタクトのた
めの領域（配線ｂ１）を、ビット線間に確保するため、
ビット線４本分の間隔（ａ）に、５本の配線（ｂ）を形
成している（図３２参照）。
【００１１】しかしながら、追って詳細に説明するが、
１つのＭＩＳＦＥＴの占有面積内にメモリセルが形成さ
れるような場合（図３および図４参照）、即ち、メモリ
セルの面積が４Ｆ2となるような場合には、ビット線間
の間隔がＦとなり、前述のような技術の適用には限界が
ある。
【００１２】また、メモリセル形成領域のビット線を、
ラインアンドスペースのレベルソンマスクを用いて形成
する場合には、ビット線は、交互に異なる位相で形成さ
れる。従って、前述のように、ビット線４本分の間隔
に、５本の配線を形成する場合には、この５本の配線に
ついても、交互に異なる位相で形成する必要があるた
め、配線のレイアウト上の制限が生ずる。
【００１３】本発明の目的は、微細化されたメモリセル
のビット線に対応することができるセンスアンプ形成領
域のレイアウトを提供することである。
【００１４】また、本発明の他の目的は、センスアンプ
形成領域の占有面積の縮小化を図ることである。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】本発明の半導体集積回路装置は、第１の層
と異なる第２の層に形成される第１配線と、第１の層に
形成される第１データ線とを、第１メモリアレイ領域と
センスアンプ領域との間の第１接続領域において接続
し、また、第１の層と異なる第２の層に形成される第２
配線と、第１の層に形成される第２データ線とを、第２
メモリアレイ領域とセンスアンプ領域との間の第２接続
領域において接続する。
【００１８】このような手段によれば、第１、第２のデ
ータ線にそれぞれ接続される第１、第２配線のピッチを
縮小することができる。
【００１９】また、第１の層に、データ伝送線（Ｉ
Ｏ）、プリチャージ配線（ＶＢＬＲ）、電源配線（ＣＳ
Ｎ）および接地配線（ＣＳＰ）等の配線を第１の層すれ
ば、これらの配線間は、比較的ピッチを大きくすること
ができるため、第２の層に形成された第１、第２の配線
と、第１の層より下に形成されたＭＩＳＦＥＴ等（素
子）との間の接続部を容易に形成することができる。
【００２０】また、データ伝送線（ＩＯ）を第２の層に
形成すれば、配線厚さを確保することができ、配線抵抗
の増大による信号遅延を回避することができる。特に、
データ伝送線（ＩＯ）等が接続されるスイッチ領域を第
１、第２のメモリセルとセンスアンプ領域との間に配置
すれば、スイッチ領域上に配線レイアウト上のゆとりが
でき、ここにデータ伝送線を形成することができる。
【００２１】また、第１、第２配線を第１、第２データ
線と異なる層で形成したので、第１、第２のデータ線を
形成する際の位相に制限されることなく、第１、第２配
線を形成することができるため、第１、第２配線のピッ
チを縮小することができる。
【００２２】
【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態を図面に基づいて詳細に説明する。なお、実
施の形態を説明するための全図において同一機能を有す
るものは同一の符号を付し、その繰り返しの説明は省略
する。
【００２３】図１は、本発明の実施の形態であるＤＲＡ
Ｍ（Dynamic Random Access Memory）の構成の概略を示
す図である。図１に示すように、メモリセル形成領域
（メモリアレイ領域）１とメモリセル形成領域２との間
には、センスアンプ回路等が形成される周辺回路領域３
が配置されている。メモリセル形成領域１および２に
は、ビット線（データ線）ＢＬ１ａ〜ＢＬ１ｐ、ビット
線ＢＬ２ａ〜ＢＬ２ｐとワード線ＷＬの交点にメモリセ
ルＭＣ（図１中の○部）がマトリックス状に配置されて
いる。
【００２４】このメモリセルＭＣは、図２に示すよう
に、ビット線ＢＬ（ＢＬ１ａ〜ＢＬ１ｐ、ビット線ＢＬ
２ａ〜ＢＬ２ｐ等）と接地電位との間に直列に接続され
た情報転送用縦型ＭＩＳＦＥＴＱｓとコンデンサＣを有
している。また、この情報転送用ＭＩＳＦＥＴＱｓのゲ
ート電極は、ワード線ＷＬに接続されている。
【００２５】図３は、メモリセルＭＣ形成領域の断面図
の一例である。図４は、メモリセル形成領域の平面図の
一例であり、図３は、ａ−ａ断面図に対応する。
【００２６】図３および図４に示すように、メモリセル
ＭＣは、半導体基板１上に形成された情報転送用縦型Ｍ
ＩＳＦＥＴＱｓとこれに直列に接続され、半導体基板１
中に形成されたコンデンサＣとで構成される。
【００２７】このコンデンサＣは、半導体基板１中の溝
内に形成された容量絶縁膜４９およびその内部に埋め込
まれた上部電極５０および半導体基板１中の不純物領域
から成る下部電極４８で構成される。この上部電極５０
は、不純物が注入された半導体部材からなる。
【００２８】このコンデンサＣ上には、情報転送用の縦
型ＭＩＳＦＥＴＱｓが配置されている。このＭＩＳＦＥ
ＴＱｓは、上部電極５０上に形成された半導体領域１ａ
と、この半導体領域１ａ上に形成され、不純物が注入さ
れた半導体部材９を有している。この不純物が注入され
た半導体部材９と上部電極５０が、縦型ＭＩＳＦＥＴＱ
ｓのソース、ドレイン領域となる。
【００２９】また、半導体領域１ａの側壁には、ゲート
絶縁膜を介してゲート電極Ｇが形成されている。従っ
て、半導体領域１ａ中にチャネルが形成される。このゲ
ート電極Ｇは、ワード線（ＷＬ）に接続されている。半
導体部材９上には、ビット線ＢＬが形成されている。こ
のビット線ＢＬ上には、層間絶縁膜を介して前述のワー
ド線ＷＬが形成されている。このビット線ＢＬは、ワー
ド線ＷＬと直交する方向に延在している（図４）。
【００３０】また、個々のメモリセルＭＣは、素子分離
２によって分離され、半導体基板１中には下部電極４８
と接続されるｎ+型プレートＮＰが形成されている。こ
のｎ+型プレートは、プラグＰを介して第１層配線Ｍ１
と接続されている。
【００３１】このような構成によれば、４Ｆ2の領域に
メモリセルＭＣを形成することが可能である。この場
合、ビット線ＢＬおよびワード線ＷＬの幅とその間隔
は、最小加工寸法Ｆとなる。
【００３２】次に、周辺回路領域３について説明する。
図１の周辺回路領域３には、図５に示すように、プリチ
ャージ回路ＰＣ、Ｙスイッチ回路ＹＳ、およびセンスア
ンプ回路ＳＡＮ、ＳＡＰが形成されている。このＳＡＮ
とＳＡＰとで一つのセンスアンプ回路ＳＡが構成され
る。
【００３３】プリチャージ回路ＰＣは、メモリセルの動
作前にビット線ＢＬをあらかじめ定められた電位に設定
する回路であり、ビット線間（例えば、ＢＬ２ａとＢＬ
１ｃとの間）に直列に接続された２つのＭＩＳＦＥＴＰ
Ｔ１、ＰＴ３と、同じビット線間に接続されたＭＩＳＦ
ＥＴＰＴ２とから成る。これらのＭＩＳＦＥＴＰＴ１、
ＰＴ２、ＰＴ３のゲート電極はＢＬＥＱＢ線に接続さ
れ、また、２つのＭＩＳＦＥＴＰＴ１およびＰＴ３の接
続ノードは、ＶＢＬＲ線に接続されている。ＶＢＬＲ線
とは、ビット線にプリチャージ電圧を与えるための配線
である。
【００３４】Ｙスイッチ回路（列選択回路）ＹＳは、ビ
ット線と入出力線ＩＯ（ＩＯ０、ＩＯ０Ｂ、ＩＯ１、Ｉ
Ｏ１Ｂ）との間（例えばＢＬ２ａとＩＯ０との間）に接
続されたＭＩＳＦＥＴＹＴから成り、ビット線を介して
メモリセルへの情報の書き込みもしくはメモリセルから
の情報の読み出しを制御する。このＭＩＳＦＥＴＹＴの
ゲート電極は、列選択信号線ＹＳ（ＹＳ０、ＹＳ１）に
接続されている。
【００３５】センスアンプ回路ＳＡは、ビット線間の電
位差を増幅するための回路であり、センスアンプ回路Ｓ
Ａは、２つのｎチャネル型ＭＩＳＦＥＴからなるＳＡＮ
と２つのｐチャネル型ＭＩＳＦＥＴからなるＳＡＰとで
構成される。
【００３６】センスアンプ回路を構成する２つのｎチャ
ネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２は、ビット線間（例
えば、ＢＬ２ａとＢＬ１ｃとの間）に直列に接続され、
センスアンプ回路を構成する２つのｐチャネル型ＭＩＳ
ＦＥＴＳＴ３、ＳＴ４も、同一ビット線間に直列に接続
される。また、ｎチャネル型ＭＩＳＦＥＴＳＴ１の一端
とｐチャネル型ＭＩＳＦＥＴＳＴ３の一端は、一のビッ
ト線（例えば、ＢＬ２ａ）に接続され、これらゲート電
極は、他のビット線（例えば、ＢＬ１ｃ）を介して接続
されている。また、ｎチャネル型ＭＩＳＦＥＴＳＴ２の
一端とｐチャネル型ＭＩＳＦＥＴＳＴ４の一端は、他の
ビット線（例えば、ＢＬ１ｃ）に接続され、これらゲー
ト電極は、一のビット線（例えば、ＢＬ２ａ）を介して
接続されている。即ち、ｎチャネル型ＭＩＳＦＥＴＳＴ
１、ＳＴ２のゲート電極と、ｐチャネル型ＭＩＳＦＥＴ
ＳＴ３、ＳＴ４のゲート電極とは、交差接続されてい
る。
【００３７】また、ｎチャネル型ＭＩＳＦＥＴＳＴ１と
ＳＴ２の接続ノードは、ＣＳＮ線に接続されている。こ
のＣＳＮ線は、センスアンプＳＡをロウレベルに駆動す
るための共通配線（コモンソース線）である。
【００３８】また、ｐチャネル型ＭＩＳＦＥＴＳＴ３と
ＳＴ４の接続ノードは、ＣＳＰ線に接続されている。こ
のＣＳＰ線とは、センスアンプＳＡをハイレベルに駆動
するための共通配線（コモンソース線）である。
【００３９】図６〜図１９は、センスアンプ形成領域の
回路配置を示す図である。
【００４０】図６に示すように、センスアンプ形成領域
には、ｐ型ウエル領域Ａｐ１〜Ａｐ５、ｎ型ウエル領域
Ａｎ１、Ａｎ２およびｐ型ウエル領域Ａｐ７〜Ａｐ９
が、ビット線延在方向（紙面横方向）に順次配置されて
いる。また、これらｐ型ウエル領域Ａｐ１〜Ａｐ５、ｎ
型ウエル領域Ａｎ１、Ａｎ２およびｐ型ウエル領域Ａｐ
７〜Ａｐ９は、素子分離で囲まれている。
【００４１】図７、図８および図９に示すように、ｐ型
ウエル領域Ａｐ１、Ａｐ２、Ａｐ８およびＡｐ９の主表
面には、Ｙスイッチ回路ＹＳを構成するＭＩＳＦＥＴＹ
Ｔが形成されている。
【００４２】また、ｐ型ウエル領域Ａｐ３およびＡｐ７
の主表面には、プリチャージ回路ＰＣを構成するＭＩＳ
ＦＥＴＰＴ１、ＰＴ２、ＰＴ３が形成されている。
【００４３】また、ｐ型ウエル領域Ａｐ４およびＡｐ５
の主表面には、センスアンプ回路ＳＡを構成するｎチャ
ネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２（ＳＡＮ）が形成さ
れている。また、ｎ型ウエル領域Ａｎ１およびＡｎ２に
は、センスアンプ回路ＳＡを構成するｐチャネル型ＭＩ
ＳＦＥＴＳＴ３、ＳＴ４（ＳＡＰ）が形成されている。
【００４４】これらのＭＩＳＦＥＴ（ＹＴ、ＰＴ１〜Ｐ
Ｔ３およびＳＴ１〜ＳＴ４）のゲート電極およびソー
ス、ドレイン領域上には、コンタクト部（図８および図
９中の四角部）が形成される。
【００４５】図８および図９は、ＭＩＳＦＥＴ（ＹＴ、
ＰＴ１〜ＰＴ３およびＳＴ１〜ＳＴ４）のゲート電極も
しくはソース、ドレイン領域上のコンタクト部を示した
図である。図８は、図７の左側（Ｌ）に対応し、図９
は、図７の右側（Ｒ）に対応する。図８および図９中の
四角部のうち、黒四角部は、第１層配線Ｍ１とのコンタ
クト部を示す。
【００４６】図１０および図１１は、図８および図９に
示すコンタクト部上に第１層配線Ｍ１（ＩＯ０、ＩＯ０
Ｂ、ＢＬＥＱＢ、ＶＢＬＲ、ＣＳＮ、ＣＳＰおよびＩＯ
１、ＩＯ１Ｂ）を形成した場合の回路配置図である。こ
の第１層配線Ｍ１は、図３および図４で説明したメモリ
セル形成領域１、２上のビット線（ＢＬ１ａ〜ＢＬ１
ｐ、ＢＬ２ａ〜ＢＬ２ｐ）と同一の層で形成されてい
る。また、第１層配線Ｍ１は、ビット線と垂直方向（紙
面縦方向）に延在している。
【００４７】図１０および図１１に示すように、プリチ
ャージ回路ＰＣを構成するＭＩＳＦＥＴＰＴ１およびＰ
Ｔ３の接続ノード上には、ＶＢＬＲ線が形成されてい
る。また、プリチャージ回路ＰＣを構成するＭＩＳＦＥ
ＴＰＴ１、ＰＴ２、ＰＴ３のゲート電極上には、ＢＬＥ
ＱＢ線が形成され、図示しない領域で接続されている。
【００４８】また、Ｙスイッチ回路ＹＳを構成するＭＩ
ＳＦＥＴＹＴの一方のソース、ドレイン領域上には、入
出力線（データ伝送線）ＩＯ（ＩＯ０、ＩＯ０Ｂ、ＩＯ
１、ＩＯ１Ｂ）が形成されている。
【００４９】また、センスアンプ回路ＳＡを構成するｎ
チャネル型ＳＴ１とＳＴ２の共通のソース、ドレイン領
域上には、ＣＳＮ線が形成されている。また、ｐチャネ
ル型ＭＩＳＦＥＴＳＴ３とＳＴ４の共通のソース、ドレ
イン領域上には、ＣＳＰ線が形成されている。
【００５０】ここで、センスアンプ回路ＳＡを構成する
ｎチャネル型ＳＴ１およびＳＴ２の他のソース、ドレイ
ン領域上にも、第１層配線Ｍ１ａが形成されている。こ
の配線Ｍ１ａおよび後述する第２層配線Ｍ２を介して、
前記ソース、ドレイン領域が、ビット線と接続される。
また、センスアンプ回路ＳＡを構成するｐチャネル型Ｓ
Ｔ３およびＳＴ４の他のソース、ドレイン領域上にも、
第１層配線Ｍ１ｂ（導電部）が形成されている。この配
線Ｍ１ｂおよび後述する第２層配線Ｍ２を介して、前記
ソース、ドレイン領域が、ビット線と接続される。
【００５１】図１２および図１３は、図１０および図１
１に示す第１層配線Ｍ１（ＩＯ０、ＩＯ０Ｂ、ＢＬＥＱ
Ｂ、ＶＢＬＲ、ＣＳＮ、ＣＳＰおよびＩＯ１、ＩＯ１
Ｂ）およびビット線上のコンタクト部（黒四角部）を示
した図である。図１２および図１３に示したコンタクト
部（黒四角部）を介して第２層配線Ｍ２（Ｍ２ａ〜Ｍ２
ｐ）とＭＩＳＦＥＴ（ＹＴ、ＰＴ１〜ＰＴ３およびＳＴ
１〜ＳＴ４）のゲート電極もしくはソース、ドレイン領
域とが接続される。
【００５２】図１４および図１５は、図１２および図１
３に示すコンタクト部（黒四角部）上に第２層配線Ｍ２
ａ〜Ｍ２ｐ等を形成した場合の回路配置図である。な
お、図を明確にするために、第１層配線Ｍ１および第１
層配線Ｍ１下のコンタクト部を省略している。
【００５３】図１４および図１５に示すように、プリチ
ャージ回路ＰＣを構成するＭＩＳＦＥＴＰＴ１のソー
ス、ドレイン領域は、第２層配線間（例えば、Ｍ２ａお
よびＭ２ｃとの間）に接続されている。
【００５４】また、Ｙスイッチ回路ＹＳを構成するＭＩ
ＳＦＥＴＹＴのソース、ドレイン領域は、第２層配線
（例えば、Ｍ２ａ）と接続されている。
【００５５】また、センスアンプ回路ＳＡを構成するｎ
チャネル型ＭＩＳＦＥＴＳＴ２のソース、ドレイン領域
は、第１層配線Ｍ１ａを介してビット線（例えば、ＢＬ
２ａ）に接続されている。また、このビット線（例え
ば、ＢＬ２ａ）には、ＭＩＳＦＥＴＳＴ１のゲート電極
が接続される。
【００５６】また、センスアンプ回路ＳＡを構成するｎ
チャネル型ＭＩＳＦＥＴＳＴ１のソース、ドレイン領域
は、第１層配線Ｍ１ａを介してビット線（例えば、ＢＬ
１ｃ）に接続されている。また、このビット線（例え
ば、ＢＬ１ｃ）には、ＭＩＳＦＥＴＳＴ２のゲート電極
が接続される。
【００５７】また、センスアンプ回路ＳＡを構成するｐ
チャネル型ＭＩＳＦＥＴＳＴ４のソース、ドレイン領域
は、第１層配線Ｍ１ｂを介してビット線（例えば、ＢＬ
２ａ）に接続されている。また、このビット線（例え
ば、ＢＬ２ａ）には、ＭＩＳＦＥＴＳＴ３のゲート電極
が接続される。
【００５８】また、センスアンプ回路ＳＡを構成するｐ
チャネル型ＭＩＳＦＥＴＳＴ３のソース、ドレイン領域
は、第１層配線Ｍ１ｂを介してビット線（例えば、ＢＬ
１ｃ）に接続されている。また、このビット線（例え
ば、ＢＬ１ｃ）には、ＭＩＳＦＥＴＳＴ４のゲート電極
が接続される。
【００５９】一方、この第２層配線Ｍ２ｃ、Ｍ２ｄ、Ｍ
２ｇ、Ｍ２ｈ、Ｍ２ｋ、Ｍ２ｌ、Ｍ２ｏおよびＭ２ｐ
は、それぞれビット線ＢＬ２ｃ、ＢＬ２ｄ、ＢＬ１ｇ、
ＢＬ１ｈ、ＢＬ２ｋ、ＢＬ２ｌ、ＢＬ１ｏおよびＢＬ１
ｐと、ｐ型ウエル領域Ａｐ１の近傍（第１接続領域）で
接続されている（図１２参照）。これらの第２層配線と
ビット線とは、図１２中のｐ型ウエル領域Ａｐ１の近傍
（第１接続領域）のコンタクト部（黒四角部）を介して
接続される。
【００６０】また、この第２層配線Ｍ２ａ、Ｍ２ｂ、Ｍ
２ｅ、Ｍ２ｆ、Ｍ２ｉ。Ｍ２ｊ、Ｍ２ｍおよびＭ２ｎ
は、それぞれビット線ＢＬ２ａ、ＢＬ２ｂ、ＢＬ２ｅ、
ＢＬ２ｆ、ＢＬ２ｉ、ＢＬ２ｊ、ＢＬ２ｍおよびＢＬ２
ｎと、ｐ型ウエル領域Ａｐ９の近傍（第２接続領域）で
接続されている（図１３参照）。これらの第２層配線と
ビット線とは、図１３中のｐ型ウエル領域Ａｐ９の近傍
（第２接続領域）のコンタクト部（黒四角部）を介して
接続される。
【００６１】このように、本実施の形態においては、セ
ンスアンプ回路ＳＡ、プリチャージ回路ＰＣおよびＹス
イッチ回路ＹＳとビット線ＢＬとを、第２層配線Ｍ２ａ
〜Ｍ２ｐを介して接続したので、センスアンプ回路等が
形成される周辺回路領域上の第２層配線Ｍ２のピッチを
小さくすることができる。
【００６２】特に、第２層配線Ｍ２を最小加工寸法Ｆで
配置することができ、図３および図４に示したように、
ビット線ＢＬおよびワード線ＷＬの幅とその間隔が最小
加工寸法（Ｆ）であるような場合であっても、周辺回路
領域を大きくすることなく、センスアンプ回路等をレイ
アウトすることができる。
【００６３】また、本実施の形態にいては、センスアン
プ回路等の周辺回路を駆動するために必要な信号線（Ｉ
Ｏ０、ＩＯ０Ｂ、ＢＬＥＱＢ、ＶＢＬＲ、ＣＳＮ、ＣＳ
ＰおよびＩＯ１、ＩＯ１Ｂ）を第１層配線Ｍ１とした。
これらの信号線は、配線ピッチが大きいため、第２層配
線Ｍ２と周辺回路（センスアンプ回路ＳＡ、プリチャー
ジ回路ＰＣおよびＹスイッチ回路ＹＳ）を構成するＭＩ
ＳＦＥＴ（ＹＴ、ＰＴ１〜ＰＴ３、ＳＴ１〜ＳＴ４）の
ソース、ドレイン領域もしくはゲート電極とのコンタク
ト領域を、第１層配線Ｍ１の隙間を介して容易に確保す
ることができる。
【００６４】また、ビット線（第１層）と異なる層（第
２層）で配線Ｍ２ａ〜Ｍ２ｐを形成したので、ビット線
の位相とは無関係に、第２層配線Ｍ２ａ〜Ｍ２ｐを形成
することができる。即ち、メモリセル形成領域のビット
線ＢＬを、ラインアンドスペースのレベルソンマスクを
用いて形成する場合には、ビット線は、交互に異なる位
相で形成される。従って、メモリセル形成領域のビット
線と同じ層（第１層）で、センスアンプ形成領域上の配
線を形成する場合、ビット線とセンスアンプ形成領域上
の配線とを接続する際には、同じ位相の配線同士を接続
しなければならない。その結果、近接するビット線とセ
ンスアンプ形成領域上の配線を接続することができなく
なるといった、配線のレイアウト上の制限が生ずる。
【００６５】これに対し、本発明においては、ビット線
と（第１層）と異なる層（第２層）で配線Ｍ２ａ〜Ｍ２
ｐを形成したので、前述のような不都合がない。
【００６６】また、本実施の形態においては、プリチャ
ージ回路ＰＣおよびＹスイッチ回路ＹＳを周辺回路領域
の両端に分割して配置したので、ビット線対（例えばＢ
Ｌ２ｂとＢＬ１ｄ）と接続される第２層配線対（例え
ば、Ｍ２ｂとＭ２ｄ）は、周辺回路領域の両端に存在す
るプリチャージ回路およびＹスイッチ回路ＹＳのいずれ
か一方に接続される。その結果、第２層配線対のうちい
ずれか一方は、センスアンプ形成領域の途中まで延在す
ればよく、第２層配線が接続しないプリチャージ回路お
よびＹスイッチ回路形成領域上をビット線と接続される
第２層配線Ｍ２ａ〜Ｍ２ｐ以外の配線（Ｍ２ｘ）領域と
することができる。図１６および図１７に、ビット線と
接続される第２層配線Ｍ２ａ〜Ｍ２ｐと、前述の配線
（Ｍ２ｘ）を示す。
【００６７】これらの第２層配線（Ｍ２ａ〜Ｍ２ｐおよ
びＭ２ｘ）は、ビット線延在方向（紙面横方向）に延在
しているが、第２層配線としてビット線延在方向と垂直
な方向に延在する配線Ｍ２ｙも形成される。これらの配
線は、第１層配線Ｍ１（ＣＳＮ、ＣＳＰ）や、後述する
第３層配線Ｍ３（ＹＳ０、ＹＳ１、ＹＳ２、ＹＳ３）と
接続される配線（導電部）である。
【００６８】図１８および図１９は、図１６および図１
７に示す第２層配線（Ｍ２ａ〜Ｍ２ｐ、Ｍ２ｘ等）上に
第３層配線Ｍ３（ＹＳ０〜ＹＳ３等）を形成した場合の
回路配置図である。図１８および図１９に示すように、
第２層配線（Ｍ２ａ等）と同一方向に第３層配線Ｍ３が
延在している。第３層配線のうち、ＹＳ０〜ＹＳ３（列
選択信号線）は、Ｙスイッチ回路ＹＳを構成するｎチャ
ネル型ＭＩＳＦＥＴＹＴのゲート電極と接続される。第
１層配線Ｍ１のうちＣＳＮ線とＣＳＰ線は、前述の第２
層配線を介して第３層配線Ｍ３ｘと接続されている。
【００６９】（実施の形態２）実施の形態１において
は、周辺回路領域の両端（ｐ型ウエル領域Ａｐ１および
Ａｐ９近傍）に乗り換え領域（接続領域）を設けたが、
プリチャージ回路ＰＣの両端に乗り換え領域を設け、入
出力線ＩＯ（ＩＯ０、ＩＯ０Ｂ、ＩＯ１、ＩＯ１Ｂ）を
第２層配線Ｍ２としてもよい。プリチャージ回路ＰＣ、
Ｙスイッチ回路ＹＳ、およびセンスアンプ回路ＳＡの回
路構成やこれらの接続関係は、図５を参照しながら説明
した実施の形態１の場合と同様であるため、その説明を
省略する。
【００７０】図２０〜図３１は、本実施の形態のセンス
アンプ形成領域の回路配置を示す図である。
【００７１】実施の形態１の場合と同様に、センスアン
プ形成領域には、ｐ型ウエル領域Ａｐ１〜Ａｐ５、ｎ型
ウエル領域Ａｎ１、Ａｎ２およびｐ型ウエル領域Ａｐ７
〜Ａｐ９が、ビット線延在方向（紙面横方向）に順次配
置されている。また、これらｐ型ウエル領域Ａｐ１〜Ａ
ｐ５、ｎ型ウエル領域Ａｎ１、Ａｎ２およびｐ型ウエル
領域Ａｐ７〜Ａｐ９は、素子分離で囲まれている。
【００７２】また、ｐ型ウエル領域Ａｐ１、Ａｐ２、Ａ
ｐ８およびＡｐ９の主表面には、Ｙスイッチ回路ＹＳを
構成するＭＩＳＦＥＴＹＴが形成されている。
【００７３】また、ｐ型ウエル領域Ａｐ３およびＡｐ７
の主表面には、プリチャージ回路ＰＣを構成するＭＩＳ
ＦＥＴＰＴ１、ＰＴ２、ＰＴ３が形成されている。
【００７４】また、ｐ型ウエル領域Ａｐ４およびＡｐ５
の主表面には、センスアンプ回路ＳＡを構成するｎチャ
ネル型ＭＩＳＦＥＴＳＴ１、ＳＴ２（ＳＡＮ）が形成さ
れている。また、ｎ型ウエル領域Ａｎ１およびＡｎ２に
は、センスアンプ回路ＳＡを構成するｐチャネル型ＭＩ
ＳＦＥＴＳＴ３、ＳＴ４（ＳＡＰ）が形成されている。
【００７５】これらのＭＩＳＦＥＴ（ＹＴ、ＰＴ１〜Ｐ
Ｔ３およびＳＴ１〜ＳＴ４）のゲート電極およびソー
ス、ドレイン領域上には、コンタクト部（図２０および
図２１中の四角部）が形成される。
【００７６】図２０および図２１は、ＭＩＳＦＥＴ（Ｙ
Ｔ、ＰＴ１〜ＰＴ３およびＳＴ１〜ＳＴ４）のゲート電
極もしくはソース、ドレイン領域上のコンタクト部を示
した図である。図２０および図２１中の四角部のうち、
黒四角部は、第１層配線Ｍ１とのコンタクト部を示す。
【００７７】図２２および図２３は、図２０および図２
１に示すコンタクト部上に第１層配線Ｍ１（ＢＬＥＱ
Ｂ、ＶＢＬＲ、ＣＳＮおよびＣＳＰおよび）を形成した
場合の回路配置図である。この第１層配線Ｍ１は、図３
および図４で説明したメモリセル形成領域１、２上のビ
ット線（ＢＬ１ａ〜ＢＬ１ｐ、ビット線ＢＬ２ａ〜ＢＬ
２ｐ）と同一の層で形成されている。また、第１層配線
Ｍ１は、ビット線と垂直方向（紙面縦方向）に延在して
いる。
【００７８】図２２および図２３に示すように、プリチ
ャージ回路ＰＣを構成するＭＩＳＦＥＴＰＴ１およびＰ
Ｔ３の共通のソース、ドレイン領域上には、ＶＢＬＲ線
が形成されている。また、プリチャージ回路ＰＣを構成
するＭＩＳＦＥＴＰＴ１、ＰＴ２、ＰＴ３のゲート電極
上には、ＢＬＥＱＢ線が形成され、図示しない領域で接
続されている。
【００７９】また、センスアンプ回路ＳＡを構成するｎ
チャネル型ＳＴ１とＳＴ２の共通のソース、ドレイン領
域上には、ＣＳＮ線が形成されている。また、ｐチャネ
ル型ＭＩＳＦＥＴＳＴ３とＳＴ４の共通のソース、ドレ
イン領域上には、ＣＳＰ線が形成されている。
【００８０】ここで、センスアンプ回路ＳＡを構成する
ｎチャネル型ＳＴ１およびＳＴ２の他のソース、ドレイ
ン領域上にも、第１層配線Ｍ１ａが形成されている。こ
の配線Ｍ１ａおよび後述する第２層配線Ｍ２を介して、
前記ソース、ドレイン領域が、ビット線と接続される。
また、センスアンプ回路ＳＡを構成するｐチャネル型Ｓ
Ｔ３およびＳＴ４の他のソース、ドレイン領域上にも、
第１層配線Ｍ１ｂ（導電部）が形成されている。この配
線Ｍ１ｂおよび後述する第２層配線Ｍ２を介して、前記
ソース、ドレイン領域が、ビット線と接続される。
【００８１】図２４および図２５は、図２２および図２
３に示す第１層配線Ｍ１（ＢＬＥＱＢ、ＶＢＬＲ、ＣＳ
ＮおよびＣＳＰ）およびビット線上のコンタクト部（黒
四角部）を示した図である。図２４および図２５に示し
たコンタクト部（黒四角部）を介して第２層配線Ｍ２
（Ｍ２ａ〜Ｍ２ｐ）とＭＩＳＦＥＴ（ＰＴ１〜ＰＴ３お
よびＳＴ１〜ＳＴ４）のゲート電極もしくはソース、ド
レイン領域とが接続される。
【００８２】図２６および図２７は、図２４および図２
５に示すコンタクト部（黒四角部）上に第２層配線Ｍ２
ａ〜Ｍ２ｐ等を形成した場合の回路配置図である。な
お、図を明確にするために、第１層配線Ｍ１および第１
層配線Ｍ１下のコンタクト部を省略している。
【００８３】図２６および図２７に示すように、プリチ
ャージ回路ＰＣを構成するＭＩＳＦＥＴＰＴ１のソー
ス、ドレイン領域は、第２層配線間（例えば、Ｍ２ａお
よびＭ２ｃとの間）に接続されている。
【００８４】また、Ｙスイッチ回路ＹＳを構成するＭＩ
ＳＦＥＴＹＴのソース、ドレイン領域上は、第２層配線
（例えば、Ｍ２ａ）と接続されている。
【００８５】また、センスアンプ回路ＳＡを構成するｎ
チャネル型ＭＩＳＦＥＴＳＴ２のソース、ドレイン領域
は、第１層配線Ｍ１ａを介してビット線（例えば、ＢＬ
２ａ）に接続されている。また、このビット線（例え
ば、ＢＬ２ａ）には、ＭＩＳＦＥＴＳＴ１のゲート電極
が接続される。
【００８６】また、センスアンプ回路ＳＡを構成するｎ
チャネル型ＭＩＳＦＥＴＳＴ１のソース、ドレイン領域
は、第１層配線Ｍ１ａを介してビット線（例えば、ＢＬ
１ｃ）に接続されている。また、このビット線（例え
ば、ＢＬ１ｃ）には、ＭＩＳＦＥＴＳＴ２のゲート電極
が接続される。
【００８７】また、センスアンプ回路ＳＡを構成するｐ
チャネル型ＭＩＳＦＥＴＳＴ４のソース、ドレイン領域
は、第１層配線Ｍ１ｂを介してビット線（例えば、ＢＬ
２ａ）に接続されている。また、このビット線（例え
ば、ＢＬ２ａ）には、ＭＩＳＦＥＴＳＴ３のゲート電極
が接続される。
【００８８】また、センスアンプ回路ＳＡを構成するｐ
チャネル型ＭＩＳＦＥＴＳＴ３のソース、ドレイン領域
は、第１層配線Ｍ１ｂを介してビット線（例えば、ＢＬ
１ｃ）に接続されている。また、このビット線（例え
ば、ＢＬ１ｃ）には、ＭＩＳＦＥＴＳＴ４のゲート電極
が接続される。
【００８９】一方、この第２層配線Ｍ２ｃ、Ｍ２ｄ、Ｍ
２ｇ、Ｍ２ｈ、Ｍ２ｋ、Ｍ２ｌ、Ｍ２ｏおよびＭ２ｐ
は、それぞれビット線ＢＬ２ｃ、ＢＬ２ｄ、ＢＬ１ｇ、
ＢＬ１ｈ、ＢＬ２ｋ、ＢＬ２ｌ、ＢＬ１ｏおよびＢＬ１
ｐと、ｐ型ウエル領域Ａｐ２とＡｐ３との境界近傍（第
１接続領域）で接続されている（図２６参照）。これら
の第２層配線とビット線とは、図２６中のｐ型ウエル領
域Ａｐ２とＡｐ３との境界近傍（第１接続領域）のコン
タクト部（黒四角部）を介して接続される。
【００９０】また、この第２層配線Ｍ２ａ、Ｍ２ｂ、Ｍ
２ｅ、Ｍ２ｆ、Ｍ２ｉ。Ｍ２ｊ、Ｍ２ｍおよびＭ２ｎ
は、それぞれビット線ＢＬ２ａ、ＢＬ２ｂ、ＢＬ２ｅ、
ＢＬ２ｆ、ＢＬ２ｉ、ＢＬ２ｊ、ＢＬ２ｍおよびＢＬ２
ｎと、ｐ型ウエル領域Ａｐ７とＡｐ８との境界近傍（第
２接続領域）で接続されている（図２７参照）。これら
の第２層配線とビット線とは、図２７中のｐ型ウエル領
域Ａｐ７とＡｐ８との境界近傍（第２接続領域）のコン
タクト部（黒四角部）を介して接続される。
【００９１】また、Ｙスイッチ回路ＹＳを構成するＭＩ
ＳＦＥＴＹＴの一方のソース、ドレイン領域上には、入
出力線ＩＯ（ＩＯ０、ＩＯ０Ｂ、ＩＯ１、ＩＯ１Ｂ）が
第２層配線として形成されている。
【００９２】このように、本実施の形態においては、セ
ンスアンプ回路ＳＡ、プリチャージ回路ＰＣおよびＹス
イッチ回路ＹＳとビット線ＢＬとを、第２層配線Ｍ２ａ
〜Ｍ２ｐを介して接続したので、実施の形態１の場合と
同様の効果を得ることができる。
【００９３】また、本実施の形態においては、これらの
第２層配線とビット線との接続領域を、ｐ型ウエル領域
Ａｐ２とＡｐ３との境界近傍（第１接続領域）もしくは
ｐ型ウエル領域Ａｐ７とＡｐ８との境界近傍（第２接続
領域）に設けたので、Ｙスイッチ回路ＹＳ上に、入出力
線ＩＯ（ＩＯ０、ＩＯ０Ｂ、ＩＯ１、ＩＯ１Ｂ）を第２
層配線として形成することができる。
【００９４】従って、入出力線ＩＯを低抵抗化すること
ができる。即ち、第１層配線Ｍ１を構成する導電材料
は、その膜厚をあまり大きくすることができないため、
配線が高抵抗となる。その結果、信号伝達に遅延が生
じ、高速動作が損なわれる恐れがある。そこで、本実施
の形態においては、配線遅延が特に問題となる入出力線
ＩＯを第２層配線として形成することにより、かかる問
題を解消している。
【００９５】なお、実施の形態１の場合と同様に、第２
層配線が接続しないプリチャージ回路上をビット線と接
続される第２層配線Ｍ２ａ〜Ｍ２ｐ以外の配線（Ｍ２
ｘ）領域とすることができる（図２８および図２９）。
【００９６】図３０および図３１は、図２８および図２
９に示す第２層配線（Ｍ２ａ〜Ｍ２ｐ、Ｍ２ｘ等）上に
第３層配線Ｍ３（ＹＳ０〜ＹＳ３等）を形成した場合の
回路配置図である。これらの配線は、実施の形態１の場
合と同様に接続されているため、その詳細な説明を省略
する。
【００９７】（実施の形態３）特に、本発明において
は、例えば、図３および図４を参照しながら説明した４
Ｆ2の領域に形成することが可能なメモリセルを例に説
明したが、本発明を、６Ｆ2もしくは８Ｆ2のメモリセル
に適用することも可能である。
【００９８】図３３および図３４に、６Ｆ2のメモリセ
ルの一例を示し、その構成について説明する。
【００９９】このメモリセルＭＣも、図２に示したよう
に、ビット線ＢＬと接地電位との間に直列に接続された
情報転送用ＭＩＳＦＥＴＱｓとコンデンサＣを有してい
る。また、この情報転送用ＭＩＳＦＥＴＱｓのゲート電
極は、ワード線ＷＬに接続されている。
【０１００】図３３は、メモリセルＭＣ形成領域の断面
図である。図３４は、メモリセル形成領域の平面図であ
り、図３３は、ａ−ａ断面図に対応する。
【０１０１】図３３および図３４に示すように、メモリ
セルＭＣは、半導体基板１の主表面に形成された情報転
送用ＭＩＳＦＥＴＱｓとこれに直列に接続されたコンデ
ンサＣとで構成される。
【０１０２】この情報転送用ＭＩＳＦＥＴＱｓは、素子
分離２で囲まれた半導体基板１中のｐ型ウエル３上にゲ
ート酸化膜６を介して形成されたゲート電極７と、この
ゲート電極７の両側のＬＤＤ構造のソース、ドレイン領
域９を有する。このゲート電極７は、低抵抗多結晶シリ
コン膜７ａ、ＷＮ膜（図示せず）およびＷ膜７ｂの積層
膜から成り、その上部および側部が窒化シリコン膜１１
および１５で覆われている。なお、メモリセル形成領域
に形成されたゲート電極７は、ワード線ＷＬとして機能
する。
【０１０３】また、コンデンサＣは、多結晶シリコン膜
で構成される下部電極４８、酸化タンタル膜等で構成さ
れる容量絶縁膜４９およびＴｉＮ膜で構成される上部電
極５０から成り、酸化シリコン膜４６および窒化シリコ
ン膜４５中に形成された溝４７上に形成されている。
【０１０４】また、情報転送用ＭＩＳＦＥＴＱｓとコン
デンサＣとは、ソース、ドレイン領域９上に形成された
プラグ１８およびこのプラグ１８上に形成されたプラグ
４４を介して接続される。また、ソース、ドレイン領域
９上に形成されたプラグ１９上には、プラグ２２を介し
てビット線ＢＬが形成されている。なお、プラグ１８
は、酸化シリコン膜１５および窒化シリコン膜１１中に
形成されたコンタクトホール１７内に形成され、プラグ
１９は、酸化シリコン膜１５および窒化シリコン膜１１
中に形成されたコンタクトホール１６内に形成される。
また、プラグ２２は、酸化シリコン膜２０中に形成され
たコンタクトホール２１内に形成され、プラグ４４は、
酸化シリコン膜４０および２０中に形成されたコンタク
トホール４３内に形成されている。
【０１０５】さらに、コンデンサＣ上には、酸化シリコ
ン膜５１が形成され、図示はしないが、酸化シリコン膜
５１上には第２層配線Ｍ２が形成される。さらに、第２
層配線Ｍ２上には、層間絶縁膜を介して第３層配線が形
成される。
【０１０６】このようなメモリセル（６Ｆ2）に、本発
明を適用した場合にも、センスアンプ回路等が形成され
る周辺回路領域上の第２層配線Ｍ２のピッチを小さくす
ることができる。
【０１０７】特に、ビット線（第１層）と異なる層（第
２層）で配線を形成したので、ビット線の位相とは無関
係に、第２層配線を形成することができ、配線のレイア
ウト上の制限を緩和することができる。その結果、配線
やＭＩＳＦＥＴ等の素子の規則性が良くなり、メモリセ
ルや周辺回路の信頼性テストが容易になる。
【０１０８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０９】特に、本発明においては、４Ｆ2の領域に
形成することが可能なメモリセルとして、図３および図
４に示すＤＲＡＭ構成のメモリセルについて説明した
が、不揮発性メモリ等の他の微細な半導体集積回路装置
についても広く適用可能である。
【０１１０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１１１】本発明によれば、第１の層に形成されるビ
ット線（データ線）ＢＬ（例えば、ＢＬ２ａ）と第１の
層と異なる第２の層に形成される第２層配線Ｍ２（Ｍ２
ａ）と、第１メモリセル形成領域とセンスアンプ領域と
の間の第１接続領域において接続し、また、第１の層に
形成されるビット線ＢＬ（例えば、ＢＬ１ｃ）と第１の
層と異なる第２の層に形成される第２層配線Ｍ２（Ｍ２
ｃ）と、第２メモリセル形成領域とセンスアンプ領域と
の間の第２接続領域において接続したので、これらのビ
ット線にそれぞれ接続される第２層配線のピッチを縮小
することができる。
【０１１２】また、第１の層に、データ伝送線（ＩＯ
線）、プリチャージ配線（ＶＢＬＲ線）、電源配線（Ｃ
ＳＮ線）および接地配線（ＣＳＰ線）等の配線を形成す
れば、これらの配線間は、比較的ピッチの大きくするこ
とができるため、第２層配線と、第１層配線より下に形
成されたＭＩＳＦＥＴ等（素子）との間の接続部を容易
に形成することができる。
【０１１３】また、データ伝送線（ＩＯ線）を第２層配
線とすれば、配線の厚さを確保することができ、配線抵
抗の増大による信号遅延を回避することができる。特
に、データ伝送線（ＩＯ線）等が接続されるＹスイッチ
回路領域を第１、第２のメモリセル形成領域とセンスア
ンプ領域との間に配置すれば、Ｙスイッチ回路領域上に
配線レイアウト上のゆとりができ、ここに、データ伝送
線（ＩＯ線）を形成することができる。
【０１１４】また、ビット線ＢＬと接続される第２層配
線Ｍ２を、ビット線ＢＬ（第１層）と異なる層で形成し
たので、ビット線を形成する際の位相に制限されること
なく、前記第２層配線を形成することができるため、第
２層配線のピッチを縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の構成の概略を示す図である。
【図２】本発明の実施の形態１である半導体集積回路装
置のメモリセル形成領域の回路構成を示す図である。
【図３】本発明の実施の形態１である半導体集積回路装
置のメモリセル形成領域を示す基板の要部断面図であ
る。
【図４】本発明の実施の形態１である半導体集積回路装
置のメモリセル形成領域を示す基板の要部平面図であ
る。
【図５】本発明の実施の形態１である半導体集積回路装
置の周辺回路領域の回路構成を示す図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の周辺回路領域の回路配置を示す図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の周辺回路領域の回路配置を示す図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の周辺回路領域の回路配置を示す図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の周辺回路領域の回路配置を示す図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図１８】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図１９】本発明の実施の形態１である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２０】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２１】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２２】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２３】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２４】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２５】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２６】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２７】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２８】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図２９】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図３０】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図３１】本発明の実施の形態２である半導体集積回路
装置の周辺回路領域の回路配置を示す図である。
【図３２】本発明の課題を説明するための図である。
【図３３】本発明の実施の形態３である半導体集積回路
装置のメモリセルを示す基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路
装置のメモリセルを示す基板の要部平面図である。
【符号の説明】
１ 半導体基板 １ａ 半導体領域 ２ 素子分離 ３ ｐ型ウエル ５ 酸化シリコン膜 ６ ゲート酸化膜 ７ａ 多結晶シリコン膜 ７ｂ Ｗ膜 ７ ゲート電極 ８ 窒化シリコン膜 ９ ソース、ドレイン領域 １１ 窒化シリコン膜 １５ 酸化シリコン膜 １６、１７ コンタクトホール １８、１９ プラグ ２０ 酸化シリコン膜 ２１ コンタクトホール ２２ プラグ ４０ 酸化シリコン膜 ４３ コンタクトホール ４４ プラグ ４５ 窒化シリコン膜 ４６ 酸化シリコン膜 ４７ 溝 ４８ 下部電極 ４９ 容量絶縁膜 ５０ 上部電極 ５１ 酸化シリコン膜 Ａｐ１〜Ａｐ５、Ａｐ７〜Ａｐ９ ｐ型ウエル領域 Ａｎ１、Ａｎ２ ｎ型ウエル領域 ＢＬ、ＢＬ１ａ〜ＢＬ１ｐ、ＢＬ２ａ〜ＢＬ２ｐ ビッ
ト線 Ｍ１ 第１層配線 ＩＯ０、ＩＯ０Ｂ、ＩＯ１、ＩＯ１Ｂ 入出力線 ＣＳＮ コモンソース線 ＣＳＰ コモンソース線 ＶＢＬＲ プリチャージ配線 Ｍ１ａ、Ｍ１ｂ 第１層配線 Ｍ２ａ〜Ｍ２ｐ、Ｍ２ｘ、Ｍ２ｙ 第２層配線 Ｍ３、Ｍ３ｘ 第３層配線 ＹＳ０〜ＹＳ３ 列選択信号線 Ｐ プラグ ＮＰ ｎ+型プレート ＭＣ メモリセル Ｃ コンデンサ Ｑｓ 情報転送用ＭＩＳＦＥＴ ＷＬ ワード線 ＢＬ ビット線 ＰＣ プリチャージ回路 ＹＳ Ｙスイッチ回路 ＳＡ センスアンプ回路 ＳＡＮ センスアンプ回路を構成するｎチャネル型ＭＩ
ＳＦＥＴ ＳＡＰ センスアンプ回路を構成するｐチャネル型ＭＩ
ＳＦＥＴ ＰＴ１〜ＰＴ３ プリチャージ回路を構成するＭＩＳＦ
ＥＴ ＹＴ Ｙスイッチ回路を構成するＭＩＳＦＥＴ ＳＴ１、ＳＴ２ センスアンプ回路を構成するｎチャネ
ル型ＭＩＳＦＥＴ ＳＴ３、ＳＴ４ センスアンプ回路を構成するｐチャネ
ル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA07 BA07 BA09 BA15 BA29 CA05 CA21 5F083 AD24 AD48 AD49 GA01 GA09 KA06 LA03 LA14 MA06 MA17

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）複数の第１メモリセルと、この複
    数のメモリセルが接続され、第１の層に形成される第１
    データ線とを含む第１メモリアレイ領域と、 （ｂ）複数の第２メモリセルと、この複数の第２のメモ
    リセルが接続され、前記第１の層に形成される第２デー
    タ線とを含む第２メモリアレイ領域と、 （ｃ）センスアンプ回路を含むセンスアンプ領域と、 （ｄ）前記第１メモリアレイ領域と前記センスアンプ領
    域との間の第１接続領域と、 （ｅ）前記第２メモリアレイ領域と前記センスアンプ領
    域との間の第２接続領域と、を含む半導体集積回路装置
    であって、 前記半導体集積回路装置は、 （ｆ）前記第１の層と異なる第２の層に形成され、前記
    第１接続領域で前記第１データ線と接続される第１配線
    と、 （ｇ）前記第２の層に形成され、前記第２接続領域で前
    記第２データ線と接続される第２配線とを含み、 前記センスアンプは、 （ｈ）前記第１配線及び前記第２配線に接続され、前記
    第１配線と前記第２配線との電位差を増幅することを特
    徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１メモリアレイ領域、前記第１接
    続領域、前記センスアンプ領域、前記第２接続領域およ
    び前記第２メモリアレイ領域は、この順番で、前記第１
    および第２のデータ線が延在する方向に並んで配置され
    ることを特徴とする請求項１記載の半導体集積回路装
    置。
  3. 【請求項３】 前記第１メモリアレイ領域、前記第１接
    続領域、前記センスアンプ領域、前記第２接続領域およ
    び前記第２メモリアレイ領域のそれぞれは、略四角形の
    領域であり、 前記半導体集積回路装置は、 前記第１メモリアレイ領域と前記第１接続領域との間に
    配置されるスイッチ形成領域を更に含み、 前記スイッチ形成領域は、データ伝送線（ＩＯ）と、前
    記第１データ線と前記データ伝送線との間に接続された
    信号伝送経路を有するスイッチ回路を有し、 前記データ伝送線は、前記第２の層に形成され、前記第
    １データ線と交差する方向に延在することを特徴とする
    請求項１記載の半導体集積回路装置。
  4. 【請求項４】 前記第１配線及び前記第２配線は、前記
    センスアンプ領域の上に配置されることを特徴とする請
    求項２記載の半導体集積回路装置。
  5. 【請求項５】 前記第１配線及び前記第２配線の少なく
    とも一部は、前記センスアンプ領域の上に配置されるこ
    とを特徴とする請求項２記載の半導体集積回路装置。
  6. 【請求項６】 前記第２の層は、前記第１の層よりも上
    層であることを特徴とする請求項２記載の半導体集積回
    路装置。
  7. 【請求項７】 前記第１配線および前記第２配線は、前
    記第１および第２データ線が延在する方向に延びている
    ことを特徴とする請求項２記載の半導体集積回路装置。
  8. 【請求項８】 前記メモリセルは、情報転送用ＭＩＳＦ
    ＥＴおよびコンデンサから成り、 前記半導体集積回路装置は、 前記情報転送用ＭＩＳＦＥＴのゲート電極に接続される
    ワード線であって、前記第１および第２データ線と直交
    する複数のワード線を有し、 前記第１および第２データ線とワード線のすべての交点
    に形成された前記メモリセルを有することを特徴とする
    請求項１記載の半導体集積回路装置。
  9. 【請求項９】 前記半導体集積回路装置は、第１配線、
    前記第２配線、第１データ線および第２データ線を複数
    有し、これらの配線は、ラインアンドスペース状のマス
    クであって、交互に位相が異なるシフタで覆われたレベ
    ルソン型マスクで形成されていることを特徴とする請求
    項１記載の半導体集積回路装置。
  10. 【請求項１０】 前記半導体集積回路装置は、第１デー
    タ線および第２データ線を複数有し、これらの配線の間
    隔は、ほぼ等しいことを特徴とする請求項１記載の半導
    体集積回路装置。
  11. 【請求項１１】 前記第１配線、前記第２配線、第１デ
    ータ線および第２データ線を複数有し、これらの配線の
    間隔は、最小加工寸法であることを特徴とする請求項１
    記載の半導体集積回路装置。
  12. 【請求項１２】 前記メモリセルは、４Ｆ2（Ｆ：最小
    加工寸法）の領域に形成されていることを特徴とする請
    求項１記載の半導体集積回路装置。
  13. 【請求項１３】 （ａ）複数の第１メモリセルが接続さ
    れ、第１の層に形成され、第１方向に延びる１データ線
    と、 （ｂ）複数の第２メモリセルが接続され、前記第１の層
    に形成され、前記第１方向に延びる第２データ線と （ｃ）前記第１の層と異なる第２の層に形成され、前記
    第１データ線に接続され、前記第１方向に延びる直線形
    状の第１配線と、 （ｄ）前記第２の層に形成され、前記第２データ線に接
    続され、前記第１方向に延びる直線形状の第２配線と、 （ｅ）前記第１配線および前記第２配線に接続され、前
    記第１配線と前記第２配線との電位差を増幅するセンス
    アンプと、 を含むことを特徴とする半導体集積回路装置。
  14. 【請求項１４】 前記メモリセルは、情報転送用ＭＩＳ
    ＦＥＴおよびコンデンサから成り、 前記半導体集積回路装置は、 前記情報転送用ＭＩＳＦＥＴのゲート電極に接続される
    ワード線であって、前記第１および第２データ線と直交
    する複数のワード線を有し、 前記第１および第２データ線とワード線のすべての交点
    に形成された前記メモリセルを有することを特徴とする
    請求項１３記載の半導体集積回路装置。
  15. 【請求項１５】 前記半導体集積回路装置は、前記第１
    配線、前記第２配線、前記第１データ線および第２デー
    タ線を複数有し、これらの配線は、ラインアンドスペー
    ス状のマスクであって、交互に位相が異なるシフタで覆
    われたレベルソン型マスクで形成されていることを特徴
    とする請求項１３記載の半導体集積回路装置。
  16. 【請求項１６】 前記半導体集積回路装置は、前記第１
    データ線および第２データ線を複数有し、これらの配線
    の間隔は、ほぼ等しいことを特徴とする請求項１３記載
    の半導体集積回路装置。
  17. 【請求項１７】 前記第１配線、前記第２配線、前記第
    １データ線および第２データ線を複数有し、これらの配
    線の間隔は、最小加工寸法であることを特徴とする請求
    項１３記載の半導体集積回路装置。
  18. 【請求項１８】 前記メモリセルは、４Ｆ2（Ｆ：最小
    加工寸法）の領域に形成されていることを特徴とする請
    求項１３記載の半導体集積回路装置。
  19. 【請求項１９】 （ａ）複数の第１メモリセルが接続さ
    れ、第１の層に形成され、第１方向に延びる１データ線
    と、 （ｂ）複数の第２メモリセルが接続され、前記第１の層
    に形成され、前記第１方向に延びる第２データ線と （ｃ）前記第１の層と異なる第２の層に形成され、前記
    第１データ線に接続され、前記第１方向にのみ延びる直
    線形状の第１配線と、 （ｄ）前記第２の層に形成され、前記第２データ線に接
    続され、前記第１方向にのみ延びる直線形状の第２配線
    と、 （ｅ）前記第１配線および前記第２配線に接続され、前
    記第１配線と前記第２配線との電位差を増幅するセンス
    アンプと、を含み、 （ｆ）前記第１配線および第２配線は、前記センスアン
    プの上に配置されることを特徴とする半導体集積回路装
    置。
  20. 【請求項２０】 （ａ）複数の第１メモリセルが接続さ
    れ、第１の層に形成され、第１方向に延びる１データ線
    と、 （ｂ）複数の第２メモリセルが接続され、前記第１の層
    に形成され、前記第１方向に延びる第２データ線と （ｃ）前記第１データ線と前記第２データ線との電位差
    を増幅するセンスアンプと、 （ｄ）前記第１データ線と前記センスアンプとの間に接
    続され、前記第１の層より上層の第２の層に形成され、
    前記第１方向に延びる第１配線と、 （ｅ）前記第２データ線と前記センスアンプとの間に接
    続され、前記第２の層に形成され、前記第１方向に延び
    る第２配線と、 （ｆ）前記第１および第２データ線のプリチャージ電圧
    を与えるプリチャージ配線（ＶＢＬＲ）と、を含み、 前記プリチャージ配線は、前記第１の層に形成され、前
    記第１の方向に垂直な第２の方向に延びることを特徴と
    する半導体集積回路装置。
  21. 【請求項２１】 （ａ）複数の第１メモリセルが接続さ
    れ、第１の層に形成され、第１方向に延びる１データ線
    と、 （ｂ）複数の第２メモリセルが接続され、前記第１の層
    に形成され、前記第１方向に延びる第２データ線と （ｃ）前記第１データ線と前記第２データ線との電位差
    を増幅するセンスアンプと、 （ｄ）前記第１データ線と前記センスアンプとの間に接
    続され、前記第１の層より上層の第２の層に形成され、
    前記第１方向に延びる第１配線と、 （ｅ）前記第２データ線と前記センスアンプとの間に接
    続され、前記第２の層に形成され、前記第１方向に延び
    る第２配線と、 （ｆ）前記第センスアンプの電源電圧を与える電源配線
    （ＣＳＮ）と、を含み、 前記電源配線は、前記第１の層に形成され、前記第１の
    方向に垂直な第２の方向に延びることを特徴とする半導
    体集積回路装置。
  22. 【請求項２２】 （ａ）複数の第１メモリセルが接続さ
    れ、第１の層に形成され、第１方向に延びる１データ線
    と、 （ｂ）複数の第２メモリセルが接続され、前記第１の層
    に形成され、前記第１方向に延びる第２データ線と （ｃ）前記第１データ線と前記第２データ線との電位差
    を増幅するセンスアンプと、 （ｄ）前記第１データ線と前記センスアンプとの間に接
    続され、前記第１の層より上層の第２の層に形成され、
    前記第１方向に延びる第１配線と、 （ｅ）前記第２データ線と前記センスアンプとの間に接
    続され、前記第２の層に形成され、前記第１方向に延び
    る第２配線と、 （ｆ）前記第センスアンプの電源電圧を与える接地配線
    （ＣＳＰ）と、を含み、 前記接地配線は、前記第１の層に形成され、前記第１の
    方向に垂直な第２の方向に延びることを特徴とする半導
    体集積回路装置。
  23. 【請求項２３】 （ａ）複数の第１メモリセルが接続さ
    れ、第１の層に形成される１データ線と、 （ｂ）複数の第２メモリセルが接続され、前記第１の層
    に形成される第２データ線と （ｃ）前記第１データ線と前記第２データ線との電位差
    を増幅するセンスアンプと、 （ｄ）前記第１データ線と前記センスアンプとの間に接
    続され、前記第１の層より上層の第２の層に形成される
    第１配線と、 （ｅ）前記第２データ線と前記センスアンプとの間に接
    続され、前記第２の層に形成される第２配線と、 （ｆ）前記第センスアンプが用いる電圧を与える電圧配
    線（ＣＳＰ、ＣＳＮ）と、を含み、 前記電圧配線は、前記第１の層に形成され、前記第１配
    線と交差する方向に延びることを特徴とする半導体集積
    回路装置。
  24. 【請求項２４】 （ａ）複数の第１メモリセルと、この
    複数のメモリセルが接続され、第１の層に形成される第
    １データ線とを含む第１メモリアレイ領域と、 （ｂ）複数の第２メモリセルと、この複数の第２のメモ
    リセルが接続され、前記第１の層に形成される第２デー
    タ線とを含む第２メモリアレイ領域と、 （ｃ）センスアンプ回路を含むセンスアンプ領域と、 （ｄ）前記第１メモリアレイ領域と前記センスアンプ領
    域との間の第１接続領域と、 （ｅ）前記第２メモリアレイ領域と前記センスアンプ領
    域との間の第２接続領域と、 （ｆ）前記第１メモリアレイ領域と前記第１接続領域と
    の間に配置されるスイッチ形成領域を含む半導体集積回
    路装置であって、 前記半導体集積回路装置は、 （ｇ）前記第１の層と異なる第２の層に形成され、前記
    第１接続領域で前記第１データ線と接続される第１配線
    と、 （ｈ）前記第２の層に形成され、前記第２接続領域で前
    記第２データ線と接続される第２配線とを含み、 （ｉ）前記スイッチ形成領域は、データ伝送線（ＩＯ）
    と、前記第１データ線と 前記データ伝送線との間に接
    続された信号伝送経路を有するスイッチ回路を有し、 前記データ伝送線は、前記第１の層に形成され、前記第
    １配線と交差する方向に延びることを特徴とする半導体
    集積回路装置。
  25. 【請求項２５】 （ａ）複数の第１メモリセルと、この
    複数のメモリセルが接続され、第１の層に形成される第
    １データ線とを含む第１メモリアレイ領域と、 （ｂ）複数の第２メモリセルと、この複数の第２のメモ
    リセルが接続され、前記第１の層に形成される第２デー
    タ線とを含む第２メモリアレイ領域と、 （ｃ）センスアンプ回路を含むセンスアンプ領域と、 （ｄ）前記第１メモリアレイ領域と前記センスアンプ領
    域との間の第１接続領域と、 （ｅ）前記第２メモリアレイ領域と前記センスアンプ領
    域との間の第２接続領域と、 （ｆ）前記第１データ線とデータ伝送線との間に接続さ
    れるスイッチ回路を含むスイッチ形成領域と、を含む半
    導体集積回路装置であって、 前記半導体集積回路装置は、 （ｇ）前記第１の層と異なる第２の層に形成され、前記
    第１接続領域で前記第１データ線と接続される第１配線
    と、 （ｈ）前記第２の層に形成され、前記第２接続領域で前
    記第２データ線と接続される第２配線とを含み、 （ｉ）前記スイッチ形成領域は、前記センスアンプ領域
    と前記第１接続領域との間に形成され、前記スイッチ形
    成領域上には、前記第２の層に形成され、前記第１およ
    び第２配線と異なる配線が形成されることを特徴とする
    半導体集積回路装置。
  26. 【請求項２６】 （ａ）複数の第１メモリセルと、この
    複数のメモリセルが接続され、第１の層に形成される第
    １データ線とを含む第１メモリアレイ領域と、 （ｂ）複数の第２メモリセルと、この複数の第２のメモ
    リセルが接続され、前記第１の層に形成される第２デー
    タ線とを含む第２メモリアレイ領域と、 （ｃ）センスアンプ回路を含むセンスアンプ領域と、 （ｄ）前記第１メモリアレイ領域と前記センスアンプ領
    域との間の第１接続領域と、 （ｅ）前記第２メモリアレイ領域と前記センスアンプ領
    域との間の第２接続領域と、 （ｆ）前記第１データ線とデータ伝送線との間に接続さ
    れるスイッチ回路を含むスイッチ形成領域と、 （ｇ）前記第１および第２データ線間に接続されるプリ
    チャージ回路を含むプリチャージ回路形成領域と、を含
    み、 前記半導体集積回路装置は、 （ｈ）前記第１の層と異なる第２の層に形成され、前記
    第１接続領域で前記第１データ線と接続される第１配線
    と、 （ｉ）前記第２の層に形成され、前記第２接続領域で前
    記第２データ線と接続される第２配線とを含み、 （ｊ）前記スイッチ形成領域およびプリチャージ回路形
    成領域は、前記センスアンプ領域と前記第１接続領域と
    の間に形成され、前記スイッチ形成領域およびプリチャ
    ージ回路形成領域上には、前記第２の層に形成され、前
    記第１および第２配線と異なる配線が形成されることを
    特徴とする半導体集積回路装置。
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