JPH04348071A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04348071A JPH04348071A JP3149846A JP14984691A JPH04348071A JP H04348071 A JPH04348071 A JP H04348071A JP 3149846 A JP3149846 A JP 3149846A JP 14984691 A JP14984691 A JP 14984691A JP H04348071 A JPH04348071 A JP H04348071A
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- JP
- Japan
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- memory cell
- bit line
- memory cells
- memory
- constitution
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 8
- 238000003491 array Methods 0.000 abstract 5
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリに関し
、特に、ＭＯＳダイナミックＲＡＭに適用して好適なも
のである。
、特に、ＭＯＳダイナミックＲＡＭに適用して好適なも
のである。
【０００２】
【従来の技術】従来、ＭＯＳダイナミックＲＡＭのメモ
リセルは、図６に示すようなオープンビット線（ｏｐｅ
ｎ ｂｉｔ ｌｉｎｅ ）構成でレイアウトされていた
。図６中、メモリセルを○で示す（図７においても同様
）。図６に示すように、このオープンビット線構成では
、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、
・・・・と、これらに対してリファレンスビット線とし
て用いられるビット線ＢＬ´０、ＢＬ´１、ＢＬ´２、
ＢＬ´３、ＢＬ´４、・・・・とがセンスアンプＳＡに
関して互いに反対側に配置されている。このため、ビッ
ト線とワード線ＷＬとの間の容量結合や、ビット線とセ
ルプレートとの間の容量結合などにより、動作マージン
の不足が生じるという問題があった。
リセルは、図６に示すようなオープンビット線（ｏｐｅ
ｎ ｂｉｔ ｌｉｎｅ ）構成でレイアウトされていた
。図６中、メモリセルを○で示す（図７においても同様
）。図６に示すように、このオープンビット線構成では
、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、
・・・・と、これらに対してリファレンスビット線とし
て用いられるビット線ＢＬ´０、ＢＬ´１、ＢＬ´２、
ＢＬ´３、ＢＬ´４、・・・・とがセンスアンプＳＡに
関して互いに反対側に配置されている。このため、ビッ
ト線とワード線ＷＬとの間の容量結合や、ビット線とセ
ルプレートとの間の容量結合などにより、動作マージン
の不足が生じるという問題があった。
【０００３】そこで、この問題を解決するために、図７
に示すように、ビット線とそのリファレンスビット線と
して用いられるビット線とを互いに平行に隣接して配置
することにより、ビット線と同相の雑音がそのリファレ
ンスビット線にものるようにして動作マージンを大きく
した折り返しビット線（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎ
ｅ ）構成がある。
に示すように、ビット線とそのリファレンスビット線と
して用いられるビット線とを互いに平行に隣接して配置
することにより、ビット線と同相の雑音がそのリファレ
ンスビット線にものるようにして動作マージンを大きく
した折り返しビット線（ｆｏｌｄｅｄ ｂｉｔ ｌｉｎ
ｅ ）構成がある。
【０００４】
【発明が解決しようとする課題】しかし、上述のように
折り返しビット線構成でメモリセルをレイアウトした場
合には、メモリセルの集積密度が低いという欠点があっ
た。その理由について説明すると次の通りである。
折り返しビット線構成でメモリセルをレイアウトした場
合には、メモリセルの集積密度が低いという欠点があっ
た。その理由について説明すると次の通りである。
【０００５】図８は従来の折り返しビット線構成のＭＯ
ＳダイナミックＲＡＭのメモリセル部の平面図、図９は
図８の９−９線に沿っての断面図である。図８及び図９
において、符号１０１はｐ型シリコン（Ｓｉ）基板、１
０２はｐウエル、１０３はフィールド酸化膜、１０４は
ゲート絶縁膜、１０５はサイドウォールスペーサ、ＷＬ
１ ´、ＷＬ２ ´、ＷＬ３ ´、ＷＬ４ ´、ＷＬ５
´、ＷＬ６ ´、ＷＬ７ ´はワード線、１０６、１
０７は例えばｎ− 型の拡散層、１０８は層間絶縁膜を
示す。Ｃ１ ´は図示省略した例えばスタックトキャパ
シタの下部電極（蓄積ノード）のコンタクト用のコンタ
クトホール、Ｃ２´は図示省略したビット線のコンタク
ト用のコンタクトホールを示す。
ＳダイナミックＲＡＭのメモリセル部の平面図、図９は
図８の９−９線に沿っての断面図である。図８及び図９
において、符号１０１はｐ型シリコン（Ｓｉ）基板、１
０２はｐウエル、１０３はフィールド酸化膜、１０４は
ゲート絶縁膜、１０５はサイドウォールスペーサ、ＷＬ
１ ´、ＷＬ２ ´、ＷＬ３ ´、ＷＬ４ ´、ＷＬ５
´、ＷＬ６ ´、ＷＬ７ ´はワード線、１０６、１
０７は例えばｎ− 型の拡散層、１０８は層間絶縁膜を
示す。Ｃ１ ´は図示省略した例えばスタックトキャパ
シタの下部電極（蓄積ノード）のコンタクト用のコンタ
クトホール、Ｃ２´は図示省略したビット線のコンタク
ト用のコンタクトホールを示す。
【０００６】図８及び図９に示すように、折り返しビッ
ト線構成でメモリセルをレイアウトした場合には、ビッ
ト線の方向にＡで示すような非選択ワード線領域が生じ
、従ってその分だけ余分なレイアウト面積が必要であっ
た。言い換えれば、非選択ワード線領域Ａの分だけレイ
アウト面積の無駄が生じていた。
ト線構成でメモリセルをレイアウトした場合には、ビッ
ト線の方向にＡで示すような非選択ワード線領域が生じ
、従ってその分だけ余分なレイアウト面積が必要であっ
た。言い換えれば、非選択ワード線領域Ａの分だけレイ
アウト面積の無駄が生じていた。
【０００７】従って、この発明の目的は、折り返しビッ
ト線構成の動作マージンが大きいという利点を保持しつ
つ、オープンビット線構成のようにメモリセルの集積密
度を高くすることができる半導体メモリを提供すること
にある。
ト線構成の動作マージンが大きいという利点を保持しつ
つ、オープンビット線構成のようにメモリセルの集積密
度を高くすることができる半導体メモリを提供すること
にある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体メモリは、１個のｎチャネルＭＯ
Ｓトランジスタと１個のキャパシタとにより構成された
メモリセルから成る第１のメモリセル列と、１個のｐチ
ャネルＭＯＳトランジスタと１個のキャパシタとにより
構成されたメモリセルから成る第２のメモリセル列とが
半導体基板上に交互に形成されている。
に、この発明の半導体メモリは、１個のｎチャネルＭＯ
Ｓトランジスタと１個のキャパシタとにより構成された
メモリセルから成る第１のメモリセル列と、１個のｐチ
ャネルＭＯＳトランジスタと１個のキャパシタとにより
構成されたメモリセルから成る第２のメモリセル列とが
半導体基板上に交互に形成されている。
【０００９】
【作用】上述のように構成されたこの発明の半導体メモ
リによれば、第１のメモリセル列を構成するメモリセル
のｎチャネルＭＯＳトランジスタのゲートと第２のメモ
リセル列を構成するメモリセルのｐチャネルＭＯＳトラ
ンジスタのゲートとが同一のワード線に接続されても、
これらのｎチャネルＭＯＳトランジスタ及びｐチャネル
ＭＯＳトランジスタが同時にオンすることはないので、
メモリセルを折り返しビット線構成でレイアウトする場
合、第１のメモリセル列及び第２のメモリセル列とも、
ビット線方向に非選択ワード線領域が生じないようにメ
モリセルを最小間隔で最密にレイアウトすることができ
る。これによって、オープンビット線構成のようにメモ
リセルの集積密度を高くすることができる。
リによれば、第１のメモリセル列を構成するメモリセル
のｎチャネルＭＯＳトランジスタのゲートと第２のメモ
リセル列を構成するメモリセルのｐチャネルＭＯＳトラ
ンジスタのゲートとが同一のワード線に接続されても、
これらのｎチャネルＭＯＳトランジスタ及びｐチャネル
ＭＯＳトランジスタが同時にオンすることはないので、
メモリセルを折り返しビット線構成でレイアウトする場
合、第１のメモリセル列及び第２のメモリセル列とも、
ビット線方向に非選択ワード線領域が生じないようにメ
モリセルを最小間隔で最密にレイアウトすることができ
る。これによって、オープンビット線構成のようにメモ
リセルの集積密度を高くすることができる。
【００１０】以上により、折り返しビット線構成の動作
マージンが大きいという利点を保持しつつ、オープンビ
ット線構成のようにメモリセルの集積密度を高くするこ
とができる。
マージンが大きいという利点を保持しつつ、オープンビ
ット線構成のようにメモリセルの集積密度を高くするこ
とができる。
【００１１】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例による
ＭＯＳダイナミックＲＡＭの要部を示す平面図、図２は
図１の２−２線に沿っての断面図、図３は図１の３−３
線に沿っての断面図である。
照しながら説明する。図１はこの発明の一実施例による
ＭＯＳダイナミックＲＡＭの要部を示す平面図、図２は
図１の２−２線に沿っての断面図、図３は図１の３−３
線に沿っての断面図である。
【００１２】図１、図２及び図３に示すように、この実
施例によるＭＯＳダイナミックＲＡＭにおいては、例え
ばｐ型Ｓｉ基板１中にｐウエル２及びｎウエル３が互い
に平行に交互に形成されている。これらのｐウエル２及
びｎウエル３は、好適にはいわゆるレトログレード（ｒ
ｅｔｒｏｇｒａｄｅ）ウエルとされ、好適には高エネル
ギーのイオン注入及びランプアニールのようなＲＴＡ（
ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）により形
成される。
施例によるＭＯＳダイナミックＲＡＭにおいては、例え
ばｐ型Ｓｉ基板１中にｐウエル２及びｎウエル３が互い
に平行に交互に形成されている。これらのｐウエル２及
びｎウエル３は、好適にはいわゆるレトログレード（ｒ
ｅｔｒｏｇｒａｄｅ）ウエルとされ、好適には高エネル
ギーのイオン注入及びランプアニールのようなＲＴＡ（
ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）により形
成される。
【００１３】これらのｐウエル２及びｎウエル３の表面
には例えばＳｉＯ２ 膜のようなフィールド酸化膜４が
選択的に形成され、これによって素子間分離が行われて
いる。このフィールド酸化膜４に囲まれた活性領域の表
面には、例えばＳｉＯ２ 膜のようなゲート絶縁膜５が
形成されている。
には例えばＳｉＯ２ 膜のようなフィールド酸化膜４が
選択的に形成され、これによって素子間分離が行われて
いる。このフィールド酸化膜４に囲まれた活性領域の表
面には、例えばＳｉＯ２ 膜のようなゲート絶縁膜５が
形成されている。
【００１４】ＷＬ１ 、ＷＬ２ 、ＷＬ３ 、ＷＬ４
はワード線を示す。これらのワード線ＷＬ１ 、ＷＬ２
、ＷＬ３ 、ＷＬ４ は、不純物がドープされた多結
晶Ｓｉ膜や、多結晶Ｓｉ膜上に高融点金属シリサイド膜
を重ねたポリサイド膜などにより形成される。
はワード線を示す。これらのワード線ＷＬ１ 、ＷＬ２
、ＷＬ３ 、ＷＬ４ は、不純物がドープされた多結
晶Ｓｉ膜や、多結晶Ｓｉ膜上に高融点金属シリサイド膜
を重ねたポリサイド膜などにより形成される。
【００１５】ｐウエル２中には、ワード線ＷＬ１ 、Ｗ
Ｌ２ 、ＷＬ３ 、ＷＬ４ のそれぞれに対して自己整
合的に、ソース領域またはドレイン領域として用いられ
る例えばｎ− 型の拡散層７、８が形成されている。同
様に、ｎウエル３中には、ワード線ＷＬ１ 、ＷＬ２
、ＷＬ３ 、ＷＬ４ のそれぞれに対して自己整合的に
、ソース領域またはドレイン領域として用いられる例え
ばｐ− 型の拡散層９、１０が形成されている。
Ｌ２ 、ＷＬ３ 、ＷＬ４ のそれぞれに対して自己整
合的に、ソース領域またはドレイン領域として用いられ
る例えばｎ− 型の拡散層７、８が形成されている。同
様に、ｎウエル３中には、ワード線ＷＬ１ 、ＷＬ２
、ＷＬ３ 、ＷＬ４ のそれぞれに対して自己整合的に
、ソース領域またはドレイン領域として用いられる例え
ばｐ− 型の拡散層９、１０が形成されている。
【００１６】ワード線ＷＬ１ 、ＷＬ２ 、ＷＬ３ 、
ＷＬ４ のそれぞれと拡散層７、８とによりｎチャネル
ＭＯＳトランジスタが形成されている。そして、このｎ
チャネルＭＯＳトランジスタと、後述のコンタクトホー
ルＣ１ を通じて拡散層７にその下部電極がコンタクト
する例えばスタックトキャパシタとによりメモリセルが
構成され、ビット線方向に一列に配置されたこのメモリ
セルにより第１のメモリセル列が形成されている。
ＷＬ４ のそれぞれと拡散層７、８とによりｎチャネル
ＭＯＳトランジスタが形成されている。そして、このｎ
チャネルＭＯＳトランジスタと、後述のコンタクトホー
ルＣ１ を通じて拡散層７にその下部電極がコンタクト
する例えばスタックトキャパシタとによりメモリセルが
構成され、ビット線方向に一列に配置されたこのメモリ
セルにより第１のメモリセル列が形成されている。
【００１７】一方、ワード線ＷＬ１ 、ＷＬ２ 、ＷＬ
３、ＷＬ４ のそれぞれと拡散層９、１０とによりｐチ
ャネルＭＯＳトランジスタが形成されている。そして、
このｐチャネルＭＯＳトランジスタと、後述のコンタク
トホールＣ１ を通じて拡散層９にその下部電極がコン
タクトするスタックトキャパシタとによりメモリセルが
構成され、ビット線方向に一列に配置されたこのメモリ
セルにより第２のメモリセル列が形成されている。これ
らの第１のメモリセル列及び第２のメモリセル列は互い
に平行に交互に配置されている。これらの第１のメモリ
セル列及び第２のメモリセル列には、それぞれ図示省略
したビット線が接続される。
３、ＷＬ４ のそれぞれと拡散層９、１０とによりｐチ
ャネルＭＯＳトランジスタが形成されている。そして、
このｐチャネルＭＯＳトランジスタと、後述のコンタク
トホールＣ１ を通じて拡散層９にその下部電極がコン
タクトするスタックトキャパシタとによりメモリセルが
構成され、ビット線方向に一列に配置されたこのメモリ
セルにより第２のメモリセル列が形成されている。これ
らの第１のメモリセル列及び第２のメモリセル列は互い
に平行に交互に配置されている。これらの第１のメモリ
セル列及び第２のメモリセル列には、それぞれ図示省略
したビット線が接続される。
【００１８】符号１１は例えばＳｉＯ２ 膜やリンシリ
ケートガラス（ＰＳＧ）膜のような層間絶縁膜を示す。 Ｃ１ は図示省略した例えばスタックトキャパシタの下
部電極（蓄積ノード）のコンタクト用のコンタクトホー
ル、Ｃ２ は図示省略したビット線のコンタクト用のコ
ンタクトホールを示す。
ケートガラス（ＰＳＧ）膜のような層間絶縁膜を示す。 Ｃ１ は図示省略した例えばスタックトキャパシタの下
部電極（蓄積ノード）のコンタクト用のコンタクトホー
ル、Ｃ２ は図示省略したビット線のコンタクト用のコ
ンタクトホールを示す。
【００１９】上述の図１、図２及び図３に示すＭＯＳダ
イナミックＲＡＭにおいて、ビット線まで形成した状態
を図４に示す。図４において、符号１２は下部電極（蓄
積ノード）、１３は誘電体膜、１４は上部電極（セルプ
レート）を示す。これらの下部電極１２、誘電体膜１３
及び上部電極１４によりスタックトキャパシタが形成さ
れている。符号１５は層間絶縁膜、ＢＬはビット線を示
す。
イナミックＲＡＭにおいて、ビット線まで形成した状態
を図４に示す。図４において、符号１２は下部電極（蓄
積ノード）、１３は誘電体膜、１４は上部電極（セルプ
レート）を示す。これらの下部電極１２、誘電体膜１３
及び上部電極１４によりスタックトキャパシタが形成さ
れている。符号１５は層間絶縁膜、ＢＬはビット線を示
す。
【００２０】以上のように、この実施例によれば、ｎチ
ャネルＭＯＳトランジスタとキャパシタとにより構成さ
れたメモリセルから成る第１のメモリセル列と、ｐチャ
ネルＭＯＳトランジスタとキャパシタとにより構成され
た第２のメモリセル列とが交互に形成されているので、
第１のメモリセル列及び第２のメモリセル列とも、図８
に示すように非選択ワード線領域Ａを生じることなく、
メモリセルを最小間隔で最密にレイアウトすることかで
きる。これによって、オープンビット線構成のようにメ
モリセルの集積密度を高くすることができる。しかも、
メモリセルは折り返しビット線構成でレイアウトされて
いるので、動作マージンを大きくすることができる。こ
の実施例は、例えば６４メガビット級以上の超高集積の
ＭＯＳダイナミックＲＡＭに適用して好適なものである
。
ャネルＭＯＳトランジスタとキャパシタとにより構成さ
れたメモリセルから成る第１のメモリセル列と、ｐチャ
ネルＭＯＳトランジスタとキャパシタとにより構成され
た第２のメモリセル列とが交互に形成されているので、
第１のメモリセル列及び第２のメモリセル列とも、図８
に示すように非選択ワード線領域Ａを生じることなく、
メモリセルを最小間隔で最密にレイアウトすることかで
きる。これによって、オープンビット線構成のようにメ
モリセルの集積密度を高くすることができる。しかも、
メモリセルは折り返しビット線構成でレイアウトされて
いるので、動作マージンを大きくすることができる。こ
の実施例は、例えば６４メガビット級以上の超高集積の
ＭＯＳダイナミックＲＡＭに適用して好適なものである
。
【００２１】なお、上述の実施例のＭＯＳダイナミック
ＲＡＭは折り返しビット線構成であるが、この発明は、
オープンビット線構成のＭＯＳダイナミックＲＡＭに適
用することも可能である。その例を図５に示す。図５の
２−２線及び３−３線に沿っての断面図は、それぞれ図
２及び図３に示すと同様である。
ＲＡＭは折り返しビット線構成であるが、この発明は、
オープンビット線構成のＭＯＳダイナミックＲＡＭに適
用することも可能である。その例を図５に示す。図５の
２−２線及び３−３線に沿っての断面図は、それぞれ図
２及び図３に示すと同様である。
【００２２】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、上述の実施例においては、メモリ
セルを構成するキャパシタとしてスタックトキャパシタ
を用いているが、スタックトキャパシタ以外のキャパシ
タを用いることも可能であることは言うまでもない。
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。例えば、上述の実施例においては、メモリ
セルを構成するキャパシタとしてスタックトキャパシタ
を用いているが、スタックトキャパシタ以外のキャパシ
タを用いることも可能であることは言うまでもない。
【００２３】
【発明の効果】以上述べたように、この発明によれば、
折り返しビット線構成の動作マージンが大きいという利
点を保持しつつ、オープンビット線構成のようにメモリ
セルの集積密度を高くすることができる。
折り返しビット線構成の動作マージンが大きいという利
点を保持しつつ、オープンビット線構成のようにメモリ
セルの集積密度を高くすることができる。
【図１】この発明の一実施例によるＭＯＳダイナミック
ＲＡＭの要部を示す平面図である。
ＲＡＭの要部を示す平面図である。
【図２】図１の２−２線に沿っての断面図である。
【図３】図１の３−３線に沿っての断面図である。
【図４】図１、図２及び図３に示すＭＯＳダイナミック
ＲＡＭにおいてビット線まで形成した状態を示す断面図
である。
ＲＡＭにおいてビット線まで形成した状態を示す断面図
である。
【図５】この発明の他の実施例によるＭＯＳダイナミッ
クＲＡＭの要部を示す平面図である。
クＲＡＭの要部を示す平面図である。
【図６】オープンビット線構成のＭＯＳダイナミックＲ
ＡＭを説明するための略線図である。
ＡＭを説明するための略線図である。
【図７】折り返しビット線構成のＭＯＳダイナミックＲ
ＡＭを説明するための略線図である。
ＡＭを説明するための略線図である。
【図８】従来の折り返しビット線構成のＭＯＳダイナミ
ックＲＡＭの問題を説明するための平面図である。
ックＲＡＭの問題を説明するための平面図である。
【図９】図８の９−９線に沿っての断面図である。
１ ｐ型Ｓｉ基板
２ ｐウエル
３ ｎウエル
４ フィールド酸化膜
５ ゲート絶縁膜
１２ 下部電極
１３ 誘電体膜
１４ 上部電極
Claims (1)
- 【請求項１】 １個のｎチャネルＭＯＳトランジスタ
と１個のキャパシタとにより構成されたメモリセルから
成る第１のメモリセル列と、１個のｐチャネルＭＯＳト
ランジスタと１個のキャパシタとにより構成されたメモ
リセルから成る第２のメモリセル列とが半導体基板上に
交互に形成されている半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149846A JPH04348071A (ja) | 1991-05-24 | 1991-05-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149846A JPH04348071A (ja) | 1991-05-24 | 1991-05-24 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348071A true JPH04348071A (ja) | 1992-12-03 |
Family
ID=15483935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149846A Pending JPH04348071A (ja) | 1991-05-24 | 1991-05-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512276B1 (en) * | 1999-07-23 | 2003-01-28 | Nec Corporation | Semiconductor memory having an improved cell layout |
-
1991
- 1991-05-24 JP JP3149846A patent/JPH04348071A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512276B1 (en) * | 1999-07-23 | 2003-01-28 | Nec Corporation | Semiconductor memory having an improved cell layout |
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