JP2003030981A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- memory cells
- memory cell
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
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- G11C—STATIC STORES
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
Abstract
(57)【要約】
【課題】 良好なRetention特性を維持しつつ、メモリ
セル部分の平面占有面積を小さくできるツインセル方式
の半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、所定のメモ
リセルを選択するための複数本のワード線と複数本のビ
ット線とが交差して配列されたメモリアレイ構造を有
し、１ビットを構成する２つのメモリセル（たとえばＭ
Ｃ１、ＭＣ２）と、それらのメモリセルの各々にビット
線を介して電気的に接続されたセンスアンプとを備えて
いる。１ビットを構成する２つのメモリセルの一方（た
とえばＭＣ１）に電気的に接続されたワード線（たとえ
ばＷＬ３Ａ）と、他方（たとえばＭＣ２）に電気的に接
続されたワード線（たとえばＷＬ３Ｂ）とはセンスアン
プを挟んで互いに逆側に配置されている。
セル部分の平面占有面積を小さくできるツインセル方式
の半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、所定のメモ
リセルを選択するための複数本のワード線と複数本のビ
ット線とが交差して配列されたメモリアレイ構造を有
し、１ビットを構成する２つのメモリセル（たとえばＭ
Ｃ１、ＭＣ２）と、それらのメモリセルの各々にビット
線を介して電気的に接続されたセンスアンプとを備えて
いる。１ビットを構成する２つのメモリセルの一方（た
とえばＭＣ１）に電気的に接続されたワード線（たとえ
ばＷＬ３Ａ）と、他方（たとえばＭＣ２）に電気的に接
続されたワード線（たとえばＷＬ３Ｂ）とはセンスアン
プを挟んで互いに逆側に配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、より具体的には、携帯機器向けの低消費電力を特
徴としたツインセル方式のＤＲＡＭ（Dynamic Random A
ccess Memory）を有する半導体記憶装置に関するもので
ある。
関し、より具体的には、携帯機器向けの低消費電力を特
徴としたツインセル方式のＤＲＡＭ（Dynamic Random A
ccess Memory）を有する半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】近年、携帯電話を始めとする携帯端末の
機能が高性能化し、大容量のＲＡＭが必要となってきて
いる。携帯機器はバッテリで駆動するためＲＡＭには低
消費電力が実現できるＳＲＡＭ（Static RAM）が用いら
れてきたが、システムの高機能化に伴うＲＡＭの大容量
化に追いつかず、大容量化が簡単なＤＲＡＭを携帯機器
に搭載する必要性が出てきた。
機能が高性能化し、大容量のＲＡＭが必要となってきて
いる。携帯機器はバッテリで駆動するためＲＡＭには低
消費電力が実現できるＳＲＡＭ（Static RAM）が用いら
れてきたが、システムの高機能化に伴うＲＡＭの大容量
化に追いつかず、大容量化が簡単なＤＲＡＭを携帯機器
に搭載する必要性が出てきた。
【０００３】しかしながら、ＤＲＡＭではその構造上、
メモリセルにデータが保持された状態は非平衡状態であ
り、記憶されたデータはある一定時間経つと消滅してし
まう。そのため、ＤＲＡＭではデータが消滅する前に記
憶データの再書込（データのRefresh）を行なう必要が
ある。このRefresh動作ではビット線を充放電させるた
めの電流が消費されてしまう。データのRefresh動作が
不要なＳＲＡＭと比べてＤＲＡＭの消費電流が大きいの
はこのためである。
メモリセルにデータが保持された状態は非平衡状態であ
り、記憶されたデータはある一定時間経つと消滅してし
まう。そのため、ＤＲＡＭではデータが消滅する前に記
憶データの再書込（データのRefresh）を行なう必要が
ある。このRefresh動作ではビット線を充放電させるた
めの電流が消費されてしまう。データのRefresh動作が
不要なＳＲＡＭと比べてＤＲＡＭの消費電流が大きいの
はこのためである。
【０００４】ＳＲＡＭに代わり携帯機器にＤＲＡＭを搭
載するためには、このRefresh動作に費やされる電流を
減らす必要がある。Refresh動作電流を減らすために
は、データ保持時間（Retention時間）を長くしてRefre
sh動作の回数（頻度）を減らすことが最も効果的であ
る。
載するためには、このRefresh動作に費やされる電流を
減らす必要がある。Refresh動作電流を減らすために
は、データ保持時間（Retention時間）を長くしてRefre
sh動作の回数（頻度）を減らすことが最も効果的であ
る。
【０００５】“Ｈ”データ書込直後のＤＲＡＭのメモリ
セルの様子を図５に、“Ｌ”データ書込直後の様子を図
６に示す。
セルの様子を図５に、“Ｌ”データ書込直後の様子を図
６に示す。
【０００６】図５および図６を参照して、ＤＲＡＭのメ
モリセルは、メモリトランジスタとキャパシタとからな
る１トランジスタ１キャパシタ構造を有している。メモ
リトランジスタは、半導体基板１の分離領域２で電気的
に分離されたｐ型ウエル領域１ａに形成されている。こ
のメモリトランジスタは、ｐ型ウエル領域１ａの表面に
形成された１対のソース／ドレイン３と、その１対のソ
ース／ドレイン３に挟まれる領域上にゲート絶縁膜を介
して形成されたゲート電極（ワード線）５とを有してい
る。１対のソース／ドレイン３の一方にはキャパシタの
ストレージノード（下部電極）７が電気的に接続されて
おり、他方にはビット線１２が電気的に接続されてい
る。また、ｐ型ウエル領域１ａの表面には、ｐ+領域２
１が形成されている。
モリセルは、メモリトランジスタとキャパシタとからな
る１トランジスタ１キャパシタ構造を有している。メモ
リトランジスタは、半導体基板１の分離領域２で電気的
に分離されたｐ型ウエル領域１ａに形成されている。こ
のメモリトランジスタは、ｐ型ウエル領域１ａの表面に
形成された１対のソース／ドレイン３と、その１対のソ
ース／ドレイン３に挟まれる領域上にゲート絶縁膜を介
して形成されたゲート電極（ワード線）５とを有してい
る。１対のソース／ドレイン３の一方にはキャパシタの
ストレージノード（下部電極）７が電気的に接続されて
おり、他方にはビット線１２が電気的に接続されてい
る。また、ｐ型ウエル領域１ａの表面には、ｐ+領域２
１が形成されている。
【０００７】なお図面を簡略化するため、キャパシタの
セルプレート（上部電極）などの図示は省略している。
セルプレート（上部電極）などの図示は省略している。
【０００８】図５において、書き込み直後のストレージ
ノード７の電位はＶｃｃ（通常は２Ｖ程度）、ビット線
１２の電位は１／２Ｖｃｃ、基板（ｐ型ウエル領域１
ａ）の電位はＶｂｂ（通常は−１Ｖ程度）、ワード線５
の電位はＧＮＤ（＝０Ｖ）であり、この状態ではメモリ
トランジスタはＯＦＦ状態である。
ノード７の電位はＶｃｃ（通常は２Ｖ程度）、ビット線
１２の電位は１／２Ｖｃｃ、基板（ｐ型ウエル領域１
ａ）の電位はＶｂｂ（通常は−１Ｖ程度）、ワード線５
の電位はＧＮＤ（＝０Ｖ）であり、この状態ではメモリ
トランジスタはＯＦＦ状態である。
【０００９】ストレージノード７と基板（ｐ型ウエル領
域１ａ）との間のｐｎ接合には｜Ｖｃｃ｜＋｜Ｖｂｂ｜
（この場合３Ｖ）の逆バイアスが印加されていることに
なり、接合リーク電流がストレージノード７側から基板
１ａ側へ流れ、ストレージノード７の電位は徐々に低下
していく。ストレージノード７の電位がＶｃｃから低下
しビット線１２の１／２Ｖｃｃを下回ったときに記憶デ
ータは“Ｈ”から“Ｌ”に誤認識され、記憶データが破
壊されたことになる。
域１ａ）との間のｐｎ接合には｜Ｖｃｃ｜＋｜Ｖｂｂ｜
（この場合３Ｖ）の逆バイアスが印加されていることに
なり、接合リーク電流がストレージノード７側から基板
１ａ側へ流れ、ストレージノード７の電位は徐々に低下
していく。ストレージノード７の電位がＶｃｃから低下
しビット線１２の１／２Ｖｃｃを下回ったときに記憶デ
ータは“Ｈ”から“Ｌ”に誤認識され、記憶データが破
壊されたことになる。
【００１０】一方、図６において、ストレージノード７
の電位はＧＮＤ（＝０Ｖ）である。このときもストレー
ジノード７と基板１ａとの間のｐｎ接合には｜ＧＮＤ｜
＋｜Ｖｂｂ｜（この場合１Ｖ）の逆バイアスが印加され
ていることになり、ストレージノード７側から基板１ａ
側への接合リーク電流が存在する。しかし、ストレージ
ノード７の電位はもともとビット線１２の電位である１
／２Ｖｃｃより低いため、これを上回ることはない。そ
のため“Ｌ”データは破壊されないということになる。
の電位はＧＮＤ（＝０Ｖ）である。このときもストレー
ジノード７と基板１ａとの間のｐｎ接合には｜ＧＮＤ｜
＋｜Ｖｂｂ｜（この場合１Ｖ）の逆バイアスが印加され
ていることになり、ストレージノード７側から基板１ａ
側への接合リーク電流が存在する。しかし、ストレージ
ノード７の電位はもともとビット線１２の電位である１
／２Ｖｃｃより低いため、これを上回ることはない。そ
のため“Ｌ”データは破壊されないということになる。
【００１１】“Ｌ”のデータが破壊されない特性を利用
して飛躍的にRetention特性を向上させる方法がツイン
セル方式である。図７にツインセル方式のＤＲＡＭセル
の模式図を示す。
して飛躍的にRetention特性を向上させる方法がツイン
セル方式である。図７にツインセル方式のＤＲＡＭセル
の模式図を示す。
【００１２】図７を参照して、ツインセル方式とは、２
つのメモリセルで１ビット（ｂｉｔ）を構成するもの
で、あるメモリセルに“Ｈ”データを記憶させる場合、
そのペアとなるメモリセルに“Ｌ”データを記憶させる
ものである。なお、あるメモリセルに“Ｌ”データを記
憶させる場合には、ペアとなるメモリセルに“Ｈ”デー
タが記憶される。
つのメモリセルで１ビット（ｂｉｔ）を構成するもの
で、あるメモリセルに“Ｈ”データを記憶させる場合、
そのペアとなるメモリセルに“Ｌ”データを記憶させる
ものである。なお、あるメモリセルに“Ｌ”データを記
憶させる場合には、ペアとなるメモリセルに“Ｈ”デー
タが記憶される。
【００１３】このペアのメモリセルの各々は、ビット線
対の各々に電気的に接続されており、かつ同時に選択さ
れる２本のワード線の各々に電気的に接続されている。
なお、ビット線対は、このビット線対間に生じた微小な
電位差を電源電圧に増幅するためのセンスアンプに電気
的に接続されている。
対の各々に電気的に接続されており、かつ同時に選択さ
れる２本のワード線の各々に電気的に接続されている。
なお、ビット線対は、このビット線対間に生じた微小な
電位差を電源電圧に増幅するためのセンスアンプに電気
的に接続されている。
【００１４】通常のシングルセルとツインセルとのRete
ntion特性の比較を図８に示す。図８を参照して、横軸
はデータを書き込んでから読み出すまでの時間（Pause
Time)であり、縦軸はチップ内の不良ビットの積算カウ
ント（Total failuer bit counts）である。この結果か
ら、シングルセルをツインセル化することによってRete
ntion特性が約４倍改善されることがわかる。
ntion特性の比較を図８に示す。図８を参照して、横軸
はデータを書き込んでから読み出すまでの時間（Pause
Time)であり、縦軸はチップ内の不良ビットの積算カウ
ント（Total failuer bit counts）である。この結果か
ら、シングルセルをツインセル化することによってRete
ntion特性が約４倍改善されることがわかる。
【００１５】
【発明が解決しようとする課題】しかしながら、ツイン
セルは２つのセルで１ビットを構成するため、シングル
セルと比較してチップサイズが大きくなりコストも高く
なる。ツインセルでは、チップ面積に占めるメモリセル
部分の面積の比率は５０％程度であるので、メモリセル
部分の面積が２倍になったとすると、ツインセルのチッ
プ面積はシングルセルのチップ面積の１．５倍になる。
セルは２つのセルで１ビットを構成するため、シングル
セルと比較してチップサイズが大きくなりコストも高く
なる。ツインセルでは、チップ面積に占めるメモリセル
部分の面積の比率は５０％程度であるので、メモリセル
部分の面積が２倍になったとすると、ツインセルのチッ
プ面積はシングルセルのチップ面積の１．５倍になる。
【００１６】それゆえ、本発明の目的は、Retention特
性を維持しつつ、メモリセル部分の面積を小さくできる
ツインセル方式の半導体記憶装置を提供することであ
る。
性を維持しつつ、メモリセル部分の面積を小さくできる
ツインセル方式の半導体記憶装置を提供することであ
る。
【００１７】
【課題を解決するための手段】本発明の半導体記憶装置
は、所定のメモリセルを選択するための複数本のワード
線と複数本のビット線とが交差して配列されたメモリア
レイ構造を有する半導体記憶装置であって、１ビットを
構成する２つのメモリセルと、１ビットを構成する２つ
のメモリセルの各々にビット線を介して電気的に接続さ
れたセンスアンプとを備えている。１ビットを構成する
２つのメモリセルの一方に電気的に接続された第１のワ
ード線と、他方に電気的に接続された第２のワード線と
は、センスアンプを挟んで互いに逆側に配置されてい
る。
は、所定のメモリセルを選択するための複数本のワード
線と複数本のビット線とが交差して配列されたメモリア
レイ構造を有する半導体記憶装置であって、１ビットを
構成する２つのメモリセルと、１ビットを構成する２つ
のメモリセルの各々にビット線を介して電気的に接続さ
れたセンスアンプとを備えている。１ビットを構成する
２つのメモリセルの一方に電気的に接続された第１のワ
ード線と、他方に電気的に接続された第２のワード線と
は、センスアンプを挟んで互いに逆側に配置されてい
る。
【００１８】本発明の半導体記憶装置によれば、２つの
メモリセルで１ビットを構成するツインセル方式が採用
されているため、データ保持時間（Retention時間）を
長くすることができる。これにより、データのRefresh
動作の回数を減らすことができ、Refresh動作に費やさ
れる電流を減らすことができる。したがって、ＤＲＡＭ
においても消費電流を減らすことができる。
メモリセルで１ビットを構成するツインセル方式が採用
されているため、データ保持時間（Retention時間）を
長くすることができる。これにより、データのRefresh
動作の回数を減らすことができ、Refresh動作に費やさ
れる電流を減らすことができる。したがって、ＤＲＡＭ
においても消費電流を減らすことができる。
【００１９】また、第１および第２のワード線の各々を
センスアンプの互いに逆側に配置しているため、１ビッ
トを構成する２つのメモリセルの各々も必然的にセンス
アンプの互いに逆側に配置されることになる。これによ
り、センスアンプの一方側に、データ読み出し時に微小
電位差を有するビット線対をなす２本のビット線を配置
する必要がなくなる。これにより、パターン配置の制約
が緩和されるため、各メモリセルを従来よりも詰めて配
置することが可能となり、チップ内におけるメモリセル
の占める面積を従来例よりも小さくすることができる。
センスアンプの互いに逆側に配置しているため、１ビッ
トを構成する２つのメモリセルの各々も必然的にセンス
アンプの互いに逆側に配置されることになる。これによ
り、センスアンプの一方側に、データ読み出し時に微小
電位差を有するビット線対をなす２本のビット線を配置
する必要がなくなる。これにより、パターン配置の制約
が緩和されるため、各メモリセルを従来よりも詰めて配
置することが可能となり、チップ内におけるメモリセル
の占める面積を従来例よりも小さくすることができる。
【００２０】上記の半導体記憶装置において好ましく
は、第１および第２のワード線は、互いに電気的に接続
されており、かつ共通のワード線ドライバに電気的に接
続されている。
は、第１および第２のワード線は、互いに電気的に接続
されており、かつ共通のワード線ドライバに電気的に接
続されている。
【００２１】これにより、１ビットを構成する２つのメ
モリセルの各々を同時に選択および駆動させることがで
きる。
モリセルの各々を同時に選択および駆動させることがで
きる。
【００２２】上記の半導体記憶装置において好ましく
は、ワード線および前記ビット線の各ピッチを２×Ｆと
したとき、１つのメモリセルの平面占有面積は６×Ｆ2
である。
は、ワード線および前記ビット線の各ピッチを２×Ｆと
したとき、１つのメモリセルの平面占有面積は６×Ｆ2
である。
【００２３】これにより、チップ内におけるメモリセル
の占める面積を従来例よりも小さくすることができる。
の占める面積を従来例よりも小さくすることができる。
【００２４】上記の半導体記憶装置において好ましく
は、メモリセルは、ＤＲＡＭのメモリセルである。
は、メモリセルは、ＤＲＡＭのメモリセルである。
【００２５】これにより、Retention特性を飛躍的に向
上でき、かつチップ面積に占めるメモリセル部分の面積
の比率を従来例よりも小さいＤＲＡＭを得ることができ
る。
上でき、かつチップ面積に占めるメモリセル部分の面積
の比率を従来例よりも小さいＤＲＡＭを得ることができ
る。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００２７】図１は、本発明の一実施の形態における半
導体記憶装置の構成を概略的に示す回路図である。図１
を参照して、ＤＲＡＭのメモリアレイ内においては、複
数本のワード線ＷＬ１Ａ、ＷＬ１Ｂ、ＷＬ２Ａ、ＷＬ２
Ｂ、…と複数本のビット線ＢＬ１、／ＢＬ１、ＢＬ２、
／ＢＬ２、…とが互いに交差して配列されており、それ
らの各交差部付近にメモリセルＭＣが配置されている。
導体記憶装置の構成を概略的に示す回路図である。図１
を参照して、ＤＲＡＭのメモリアレイ内においては、複
数本のワード線ＷＬ１Ａ、ＷＬ１Ｂ、ＷＬ２Ａ、ＷＬ２
Ｂ、…と複数本のビット線ＢＬ１、／ＢＬ１、ＢＬ２、
／ＢＬ２、…とが互いに交差して配列されており、それ
らの各交差部付近にメモリセルＭＣが配置されている。
【００２８】このメモリセルＭＣは、メモリトランジス
タＴとキャパシタＣとからなる１トランジスタ１キャパ
シタ構造を有している。メモリトランジスタＴのゲート
電極はワード線に電気的に接続されており、１対のソー
ス／ドレインの一方はビット線に電気的に接続されてお
り、他方はキャパシタＣに電気的に接続されている。
タＴとキャパシタＣとからなる１トランジスタ１キャパ
シタ構造を有している。メモリトランジスタＴのゲート
電極はワード線に電気的に接続されており、１対のソー
ス／ドレインの一方はビット線に電気的に接続されてお
り、他方はキャパシタＣに電気的に接続されている。
【００２９】ワード線の各々にはワード線を選択レベル
にするためのワードドライバが電気的に接続されてい
る。またビット線には、ビット線対間に生じた微小電位
差を電源電圧に増幅するセンスアンプが電気的に接続さ
れている。ワードドライバはたとえば３つのｎＭＯＳ
（Metal Oxide Semiconductor）トランジスタを含んで
おり、センスアンプはたとえば２つのｐＭＯＳトランジ
スタと２つのｎＭＯＳトランジスタとを含んでいる。
にするためのワードドライバが電気的に接続されてい
る。またビット線には、ビット線対間に生じた微小電位
差を電源電圧に増幅するセンスアンプが電気的に接続さ
れている。ワードドライバはたとえば３つのｎＭＯＳ
（Metal Oxide Semiconductor）トランジスタを含んで
おり、センスアンプはたとえば２つのｐＭＯＳトランジ
スタと２つのｎＭＯＳトランジスタとを含んでいる。
【００３０】２つのメモリセル（たとえばＭＣ１、ＭＣ
２）が１ビットを構成するツインセル方式が採用されて
いる。１ビットを構成する２つのメモリセル（たとえば
ＭＣ１、ＭＣ２）の各々は、ビット線対（たとえばＢＬ
１、／ＢＬ１）のそれぞれに電気的に接続されている。
本実施の形態では、ビット線対（たとえばＢＬ１、／Ｂ
Ｌ１）の各々はセンスアンプに対して互いに逆側（図中
左右側）に配置されており、オープンビット線構造をな
している。このため、１ビットを構成する２つのメモリ
セル（たとえばＭＣ１、ＭＣ２）の各々はセンスアンプ
に対して互いに逆側（図中左右側）に配置されている。
また、１ビットを構成する２つのメモリセル（たとえば
ＭＣ１、ＭＣ２）の各々に電気的に接続され、かつ同時
に選択される２本のワード線（たとえばＷＬ３Ａ、ＷＬ
３Ｂ）の各々もセンスアンプに対して互いに逆側（図中
左右側）に配置されている。
２）が１ビットを構成するツインセル方式が採用されて
いる。１ビットを構成する２つのメモリセル（たとえば
ＭＣ１、ＭＣ２）の各々は、ビット線対（たとえばＢＬ
１、／ＢＬ１）のそれぞれに電気的に接続されている。
本実施の形態では、ビット線対（たとえばＢＬ１、／Ｂ
Ｌ１）の各々はセンスアンプに対して互いに逆側（図中
左右側）に配置されており、オープンビット線構造をな
している。このため、１ビットを構成する２つのメモリ
セル（たとえばＭＣ１、ＭＣ２）の各々はセンスアンプ
に対して互いに逆側（図中左右側）に配置されている。
また、１ビットを構成する２つのメモリセル（たとえば
ＭＣ１、ＭＣ２）の各々に電気的に接続され、かつ同時
に選択される２本のワード線（たとえばＷＬ３Ａ、ＷＬ
３Ｂ）の各々もセンスアンプに対して互いに逆側（図中
左右側）に配置されている。
【００３１】なお、同時に選択される２本のワード線
（たとえばＷＬ３Ａ、ＷＬ３Ｂ）は互いに電気的に接続
されており、かつ共通のワードドライバに電気的に接続
されている。また、ビット線対をなす２本のビット線
（たとえばＢＬ１、／ＢＬ１）は共通のセンスアンプに
電気的に接続されている。
（たとえばＷＬ３Ａ、ＷＬ３Ｂ）は互いに電気的に接続
されており、かつ共通のワードドライバに電気的に接続
されている。また、ビット線対をなす２本のビット線
（たとえばＢＬ１、／ＢＬ１）は共通のセンスアンプに
電気的に接続されている。
【００３２】通常、オープンビット線構造のシングルセ
ルのＤＲＡＭは、ビット線対をなすどちらか片方のビッ
ト線しかワード線と交差しないため、ワード線によるノ
イズの影響が非対称となり誤動作してしまう。しかし、
ツインセルの場合は同時に選択されるワード線は２本で
あり、これを左右各々のビット線と交差させるためワー
ド線によるノイズの影響はビット線対をなす２本のビッ
ト線の双方に均等にかかり誤動作には至らない。
ルのＤＲＡＭは、ビット線対をなすどちらか片方のビッ
ト線しかワード線と交差しないため、ワード線によるノ
イズの影響が非対称となり誤動作してしまう。しかし、
ツインセルの場合は同時に選択されるワード線は２本で
あり、これを左右各々のビット線と交差させるためワー
ド線によるノイズの影響はビット線対をなす２本のビッ
ト線の双方に均等にかかり誤動作には至らない。
【００３３】また本実施の形態では、ツインセル方式に
オープンビット線構造を適用したため、従来の折返しビ
ット線構造では実現できなかったメモリセルレイアウト
が実現可能となる。以下、そのことについて説明する。
オープンビット線構造を適用したため、従来の折返しビ
ット線構造では実現できなかったメモリセルレイアウト
が実現可能となる。以下、そのことについて説明する。
【００３４】図２は本発明の一実施の形態における半導
体記憶装置のメモリセルレイアウトを示す平面図であ
り、図３は図２のＩＩＩ−ＩＩＩ線に沿う概略断面図で
ある。
体記憶装置のメモリセルレイアウトを示す平面図であ
り、図３は図２のＩＩＩ−ＩＩＩ線に沿う概略断面図で
ある。
【００３５】主に図２を参照して、複数本のワード線５
と複数本のビット線１２とが互いに直交するように配列
されており、そのワード線５とビット線１２との交差す
る領域付近にＤＲＡＭのメモリセルが配列されている。
と複数本のビット線１２とが互いに直交するように配列
されており、そのワード線５とビット線１２との交差す
る領域付近にＤＲＡＭのメモリセルが配列されている。
【００３６】主に図３を参照して、ＤＲＡＭのメモリセ
ルは、上述したように１トランジスタ１キャパシタ構造
を有している。メモリセルを構成するメモリトランジス
タＴは、半導体基板１の分離領域２によって電気的に分
離された活性領域に形成されている。このメモリトラン
ジスタＴは、活性領域表面に形成された１対のソース／
ドレイン領域３と、１対のソース／ドレイン領域３に挟
まれる領域上にゲート絶縁膜４を介して形成されたゲー
ト電極（ワード線）５とを有している。
ルは、上述したように１トランジスタ１キャパシタ構造
を有している。メモリセルを構成するメモリトランジス
タＴは、半導体基板１の分離領域２によって電気的に分
離された活性領域に形成されている。このメモリトラン
ジスタＴは、活性領域表面に形成された１対のソース／
ドレイン領域３と、１対のソース／ドレイン領域３に挟
まれる領域上にゲート絶縁膜４を介して形成されたゲー
ト電極（ワード線）５とを有している。
【００３７】このメモリトランジスタＴを覆うように層
間絶縁膜６が形成されており、この層間絶縁膜６には１
対のソース／ドレイン領域３の一方に達するコンタクト
ホール６ａが形成されている。このコンタクトホール６
ａを通じてソース／ドレイン領域３の一方と電気的に接
続するようにキャパシタＣが形成されている。
間絶縁膜６が形成されており、この層間絶縁膜６には１
対のソース／ドレイン領域３の一方に達するコンタクト
ホール６ａが形成されている。このコンタクトホール６
ａを通じてソース／ドレイン領域３の一方と電気的に接
続するようにキャパシタＣが形成されている。
【００３８】このキャパシタＣは、ソース／ドレイン領
域３の一方に電気的に接続されるストレージノード７
と、このストレージノード７にキャパシタ誘電体層８を
介して対向するセルプレート９とを有している。
域３の一方に電気的に接続されるストレージノード７
と、このストレージノード７にキャパシタ誘電体層８を
介して対向するセルプレート９とを有している。
【００３９】このキャパシタＣを覆うように層間絶縁膜
１０が形成されており、層間絶縁膜１０、６には１対の
ソース／ドレイン領域３の他方に達するコンタクトホー
ル１１が形成されている。このコンタクトホール１１を
通じ、ソース／ドレイン領域３の他方と電気的に接続す
るように層間絶縁膜１０上にビット線１２が形成されて
いる。このビット線１２上には絶縁膜１３が形成されて
いる。
１０が形成されており、層間絶縁膜１０、６には１対の
ソース／ドレイン領域３の他方に達するコンタクトホー
ル１１が形成されている。このコンタクトホール１１を
通じ、ソース／ドレイン領域３の他方と電気的に接続す
るように層間絶縁膜１０上にビット線１２が形成されて
いる。このビット線１２上には絶縁膜１３が形成されて
いる。
【００４０】図１を参照して、本実施の形態では、同時
に選択される２本のワード線はセンスアンプに対して互
いに逆側に配置されるため、この同時に選択される２本
のワード線の双方がセンスアンプの一方側のみに配置さ
れることはない。また、オープンビット線構造を採るた
め、ビット線対をなす２本のビット線の双方がセンスア
ンプの一方側のみに配置されることもない。このため、
ワード線およびビット線に対するメモリセルの配置の制
約が少なくなるため、図２に示すようにメモリセルを密
に配置することができる。これにより、ビット線１２の
ピッチおよびワード線５の各ピッチを２×Ｆとしたと
き、単位セル（１つのメモリセル）の平面占有面積は３
Ｆ×２Ｆ＝６Ｆ2にすることができる。
に選択される２本のワード線はセンスアンプに対して互
いに逆側に配置されるため、この同時に選択される２本
のワード線の双方がセンスアンプの一方側のみに配置さ
れることはない。また、オープンビット線構造を採るた
め、ビット線対をなす２本のビット線の双方がセンスア
ンプの一方側のみに配置されることもない。このため、
ワード線およびビット線に対するメモリセルの配置の制
約が少なくなるため、図２に示すようにメモリセルを密
に配置することができる。これにより、ビット線１２の
ピッチおよびワード線５の各ピッチを２×Ｆとしたと
き、単位セル（１つのメモリセル）の平面占有面積は３
Ｆ×２Ｆ＝６Ｆ2にすることができる。
【００４１】一方、図７に示す折返しビット線構造で
は、メモリセルレイアウトは図４に示すようになる。こ
のメモリセルレイアウトでは、ビット線対をなす２本の
ビット線１２の双方をセンスアンプの一方側のみに配置
しなければならない。また、同時に選択される２本のワ
ード線５の双方もセンスアンプの一方側のみに配置しな
ければならない。このため、レイアウトに制約が生じ、
メモリセル同士を密に詰めることができなくなる。この
ため、単位セルの平面占有面積は４Ｆ×２Ｆ＝８Ｆ2と
大きくなってしまう。
は、メモリセルレイアウトは図４に示すようになる。こ
のメモリセルレイアウトでは、ビット線対をなす２本の
ビット線１２の双方をセンスアンプの一方側のみに配置
しなければならない。また、同時に選択される２本のワ
ード線５の双方もセンスアンプの一方側のみに配置しな
ければならない。このため、レイアウトに制約が生じ、
メモリセル同士を密に詰めることができなくなる。この
ため、単位セルの平面占有面積は４Ｆ×２Ｆ＝８Ｆ2と
大きくなってしまう。
【００４２】上述したように本実施の形態によれば、２
つのメモリセルで１ビットを構成するツインセル方式が
採用されているため、データ保持時間を長くすることが
できる。これにより、データのRefresh動作の回数を減
らすことができRefresh動作に費やされる電流を減らす
ことができる。したがって、ＤＲＡＭにおいても消費電
流を減らすことができる。
つのメモリセルで１ビットを構成するツインセル方式が
採用されているため、データ保持時間を長くすることが
できる。これにより、データのRefresh動作の回数を減
らすことができRefresh動作に費やされる電流を減らす
ことができる。したがって、ＤＲＡＭにおいても消費電
流を減らすことができる。
【００４３】また、ツインセル方式でかつオープンビッ
ト線構造を有しているため、メモリアレイ内におけるメ
モリセル配置の制約が少なくなり、メモリセルを密に配
置することが可能となる。これにより、本実施の形態で
は、従来の折返しビット線構造のものと比較して、メモ
リセルの平面占有面積を６／８の大きさに縮小すること
が可能となる。
ト線構造を有しているため、メモリアレイ内におけるメ
モリセル配置の制約が少なくなり、メモリセルを密に配
置することが可能となる。これにより、本実施の形態で
は、従来の折返しビット線構造のものと比較して、メモ
リセルの平面占有面積を６／８の大きさに縮小すること
が可能となる。
【００４４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４５】
【発明の効果】本発明の半導体記憶装置によれば、２つ
のメモリセルで１ビットを構成するツインセル方式が採
用されているため、データ保持時間（Retention時間）
を長くすることができる。これにより、データのRefres
h動作の回数を減らすことができ、Refresh動作に費やさ
れる電流を減らすことができる。したがって、ＤＲＡＭ
においても消費電流を減らすことができる。
のメモリセルで１ビットを構成するツインセル方式が採
用されているため、データ保持時間（Retention時間）
を長くすることができる。これにより、データのRefres
h動作の回数を減らすことができ、Refresh動作に費やさ
れる電流を減らすことができる。したがって、ＤＲＡＭ
においても消費電流を減らすことができる。
【００４６】また、第１および第２のワード線の各々を
センスアンプの互いに逆側に配置しているため、１ビッ
トを構成する２つのメモリセルの各々も必然的にセンス
アンプの互いに逆側に配置されることになる。これによ
り、センスアンプの一方側に、ビット線対をなす２本の
ビット線を配置する必要がなくなる。これにより、パタ
ーン配置の制約が緩和されるため、各メモリセルを従来
よりも詰めて配置することが可能となり、チップ内にお
けるメモリセルの占める面積を従来例よりも小さくする
ことができる。
センスアンプの互いに逆側に配置しているため、１ビッ
トを構成する２つのメモリセルの各々も必然的にセンス
アンプの互いに逆側に配置されることになる。これによ
り、センスアンプの一方側に、ビット線対をなす２本の
ビット線を配置する必要がなくなる。これにより、パタ
ーン配置の制約が緩和されるため、各メモリセルを従来
よりも詰めて配置することが可能となり、チップ内にお
けるメモリセルの占める面積を従来例よりも小さくする
ことができる。
【００４７】上記の半導体記憶装置において好ましく
は、第１および第２のワード線は、互いに電気的に接続
されており、かつ共通のワード線ドライバに電気的に接
続されている。これにより、１ビットを構成する２つの
メモリセルの各々を同時に選択および駆動させることが
できる。
は、第１および第２のワード線は、互いに電気的に接続
されており、かつ共通のワード線ドライバに電気的に接
続されている。これにより、１ビットを構成する２つの
メモリセルの各々を同時に選択および駆動させることが
できる。
【００４８】上記の半導体記憶装置において好ましく
は、ワード線および前記ビット線の各ピッチを２×Ｆと
したとき、１つのメモリセルの平面占有面積は６×Ｆ2
である。これにより、チップ内におけるメモリセルの占
める面積を従来例よりも小さくすることができる。
は、ワード線および前記ビット線の各ピッチを２×Ｆと
したとき、１つのメモリセルの平面占有面積は６×Ｆ2
である。これにより、チップ内におけるメモリセルの占
める面積を従来例よりも小さくすることができる。
【００４９】上記の半導体記憶装置において好ましく
は、メモリセルは、ＤＲＡＭのメモリセルである。これ
により、Retention特性を飛躍的に向上でき、かつチッ
プ面積に占めるメモリセル部分の面積の比率を従来例よ
りも小さいＤＲＡＭを得ることができる。
は、メモリセルは、ＤＲＡＭのメモリセルである。これ
により、Retention特性を飛躍的に向上でき、かつチッ
プ面積に占めるメモリセル部分の面積の比率を従来例よ
りも小さいＤＲＡＭを得ることができる。
【図１】 本発明の一実施の形態における半導体記憶装
置の構成を概略的に示す回路図である。
置の構成を概略的に示す回路図である。
【図２】 本発明の一実施の形態における半導体記憶装
置のメモリセルレイアウトを示す平面図である。
置のメモリセルレイアウトを示す平面図である。
【図３】 図２のＩＩＩ−ＩＩＩ線に沿う概略断面図で
ある。
ある。
【図４】 折返しビット線構造のメモリセルレイアウト
を示す平面図である。
を示す平面図である。
【図５】 “Ｈ”データ書込直後のＤＲＡＭのメモリセ
ルの様子を示す概略断面図である。
ルの様子を示す概略断面図である。
【図６】 “Ｌ”データ書込直後のＤＲＡＭのメモリセ
ルの様子を示す概略断面図である。
ルの様子を示す概略断面図である。
【図７】 従来の半導体記憶装置の構成を概略的に示す
回路図である。
回路図である。
【図８】 通常のシングルセルとツインセルとのRetent
ion特性を比較した図である。
ion特性を比較した図である。
１ 半導体基板、２ 分離領域、３ ソース／ドレイン
領域、４ ゲート絶縁膜、５ ゲート電極（ワード
線）、６，１０ 層間絶縁膜、７ ストレージノード、
８ キャパシタ誘電体層、９ セルプレート、１２ ビ
ット線、１３ 絶縁膜。
領域、４ ゲート絶縁膜、５ ゲート電極（ワード
線）、６，１０ 層間絶縁膜、７ ストレージノード、
８ キャパシタ誘電体層、９ セルプレート、１２ ビ
ット線、１３ 絶縁膜。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 AD22 AD56 GA05 GA09 LA01
LA13 LA16
5M024 AA04 AA58 BB12 BB13 CC20
CC50 CC70 EE10 HH20 LL04
LL05 PP01 PP03 PP04 PP05
PP10
Claims (4)
- 【請求項１】 所定のメモリセルを選択するための複数
本のワード線と複数本のビット線とが交差して配列され
たメモリアレイ構造を有する半導体記憶装置であって、 １ビットを構成する２つのメモリセルと、 １ビットを構成する２つの前記メモリセルの各々に前記
ビット線を介して電気的に接続されたセンスアンプとを
備え、 １ビットを構成する２つの前記メモリセルの一方に電気
的に接続された第１のワード線と、他方に電気的に接続
された第２のワード線とは、前記センスアンプを挟んで
互いに逆側に配置されている、半導体記憶装置。 - 【請求項２】 前記第１および第２のワード線は、互い
に電気的に接続されており、かつ共通のワード線ドライ
バに電気的に接続されていることを特徴とする、請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記ワード線および前記ビット線の各ピ
ッチを２×Ｆとしたとき、１つのメモリセルの平面占有
面積は６×Ｆ2であることを特徴とする、請求項１また
は２に記載の半導体記憶装置。 - 【請求項４】 前記メモリセルは、ＤＲＡＭのメモリセ
ルであることを特徴とする、請求項１〜３のいずれかに
記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001217851A JP2003030981A (ja) | 2001-07-18 | 2001-07-18 | 半導体記憶装置 |
| US10/118,125 US6661700B2 (en) | 2001-07-18 | 2002-04-09 | Semiconductor memory device |
| TW091107843A TW538537B (en) | 2001-07-18 | 2002-04-17 | Semiconductor memory device |
| KR10-2002-0020874A KR100474609B1 (ko) | 2001-07-18 | 2002-04-17 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001217851A JP2003030981A (ja) | 2001-07-18 | 2001-07-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003030981A true JP2003030981A (ja) | 2003-01-31 |
Family
ID=19052113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001217851A Withdrawn JP2003030981A (ja) | 2001-07-18 | 2001-07-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6661700B2 (ja) |
| JP (1) | JP2003030981A (ja) |
| KR (1) | KR100474609B1 (ja) |
| TW (1) | TW538537B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157322A (ja) * | 2005-12-07 | 2007-06-21 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2008504685A (ja) * | 2004-06-23 | 2008-02-14 | マイクロン テクノロジー，インコーポレイテッド | Ａｌ２Ｏ３誘電体を用いるメモリ・セルの絶縁構造 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030094548A (ko) * | 2002-06-04 | 2003-12-18 | 주식회사 티엘아이 | 이웃하는 2개의 비트라인쌍이 하나의 감지 증폭기를공유하는 트윈 셀 메모리 |
| JP2004079138A (ja) * | 2002-08-22 | 2004-03-11 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR100772686B1 (ko) * | 2004-10-30 | 2007-11-02 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| KR100673901B1 (ko) * | 2005-01-28 | 2007-01-25 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| JP4907967B2 (ja) * | 2005-12-01 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR101642768B1 (ko) | 2014-12-17 | 2016-08-11 | 대한민국 | 장애인을 위한 자동차용 가속 페달 조절 장치 |
| KR101640499B1 (ko) * | 2015-08-19 | 2016-07-18 | 한림대학교 산학협력단 | 형질 전환 누에고치로부터 추출한 형광 실크 단백질 용액의 제조 방법 및 이를 이용한 지지체 제조 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888732A (en) * | 1987-02-23 | 1989-12-19 | Matsushita Electric Industrial Co., Ltd. | Dynamic random access memory having open bit line architecture |
| KR940008722B1 (ko) | 1991-12-04 | 1994-09-26 | 삼성전자 주식회사 | 반도체 메모리 장치의 워드라인 드라이버 배열방법 |
| JP2945216B2 (ja) * | 1992-09-17 | 1999-09-06 | シャープ株式会社 | 半導体メモリ装置 |
| US6105152A (en) * | 1993-04-13 | 2000-08-15 | Micron Technology, Inc. | Devices and methods for testing cell margin of memory devices |
| US5699293A (en) * | 1996-10-09 | 1997-12-16 | Motorola | Method of operating a random access memory device having a plurality of pairs of memory cells as the memory device |
| JP4754050B2 (ja) * | 1999-08-31 | 2011-08-24 | 富士通セミコンダクター株式会社 | １対のセルにデータを記憶するｄｒａｍ |
| JP2002025268A (ja) * | 2000-07-13 | 2002-01-25 | Seiko Epson Corp | 半導体装置 |
| JP2002216471A (ja) * | 2001-01-17 | 2002-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2001
- 2001-07-18 JP JP2001217851A patent/JP2003030981A/ja not_active Withdrawn
-
2002
- 2002-04-09 US US10/118,125 patent/US6661700B2/en not_active Expired - Fee Related
- 2002-04-17 TW TW091107843A patent/TW538537B/zh not_active IP Right Cessation
- 2002-04-17 KR KR10-2002-0020874A patent/KR100474609B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504685A (ja) * | 2004-06-23 | 2008-02-14 | マイクロン テクノロジー，インコーポレイテッド | Ａｌ２Ｏ３誘電体を用いるメモリ・セルの絶縁構造 |
| JP2007157322A (ja) * | 2005-12-07 | 2007-06-21 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030009104A (ko) | 2003-01-29 |
| TW538537B (en) | 2003-06-21 |
| US20030016554A1 (en) | 2003-01-23 |
| US6661700B2 (en) | 2003-12-09 |
| KR100474609B1 (ko) | 2005-03-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081007 |