JP2008504685A - Al2O3誘電体を用いるメモリ・セルの絶縁構造 - Google Patents
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Abstract
【選択図】 図2A
Description
Claims (57)
- メモリ・アレイの形成方法であって,
それぞれが少なくとも1つの動作領域を含む複数のメモリ・セルを基板上に形成するステップと,
隣接する2個のメモリ・セルの前記動作領域に近接して,かつ前記動作領域の間に,酸化アルミニウムの層を含む絶縁領域を形成するステップとを含む
方法。 - 絶縁領域を形成する前記ステップが,前記基板内にトレンチを形成し,前記トレンチに前記酸化アルミニウムの層を沿わせるものである,請求項1に記載の方法。
- 絶縁領域を形成する前記ステップが,前記基板内にトレンチを形成し,前記酸化アルミニウムの層を含むゲートを前記トレンチの上に形成するものである,請求項1に記載の方法。
- メモリ・セルを形成する方法であって,
基板内に複数の動作領域を形成するステップと,
前記基板上において,隣接する動作領域の間に位置するトレンチ領域を形成するステップと,
前記トレンチ領域を絶縁材料で満たすステップと,
前記トレンチ領域の上に酸化アルミニウムの層を設けて絶縁領域を形成するステップとを含む
方法。 - 酸化アルミニウムの層を設ける前記ステップが,前記基板の表面上に酸化アルミニウム膜を堆積させるものである請求項4に記載の方法。
- 前記酸化アルミニウム膜の厚さが約80Åから約120Åである請求項5に記載の方法。
- 前記トレンチ領域の上の選択された領域を除いて,前記酸化アルミニウム膜のすべての場所をエッチングするステップをさらに含む請求項5に記載の方法。
- 前記酸化アルミニウム膜の上に導電層を堆積させるステップをさらに含む請求項7に記載の方法。
- 窒化物を含む絶縁層を前記導電層の上に堆積させるステップをさらに含む請求項8に記載の方法。
- 酸化アルミニウム膜を堆積させる前記ステップが,
前記基板の最表面上に薄いバッファ層を堆積させ,
前記薄いバッファ層の上に前記酸化アルミニウム膜を堆積させるものである請求項5に記載の方法。 - 酸化アルミニウム膜を堆積させる前記ステップが,化学気相成長プロセス(CVD)を実施して前記酸化アルミニウム膜を形成するものである請求項10に記載の方法。
- 前記酸化アルミニウム膜の上に導電層を設けるステップをさらに含む請求項11に記載の方法。
- 窒化物および酸化アルミニウムのいずれかを含む絶縁層を前記導電層の上に堆積させて絶縁ゲートスタックを形成するステップをさらに含む請求項12に記載の方法。
- 前記絶縁ゲートスタックが形成された領域の下を除いて,前記酸化アルミニウム膜のすべての場所をエッチングするステップをさらに含む請求項13に記載の方法。
- 前記導電層が,多結晶シリコン,poly/TiSi2,poly/WSi2,poly/WNx/W,poly/WNx,poly/CoSi2,およびpoly/MoSi2のうちのいずれかを含む請求項13に記載の方法。
- メモリ・セル・アレイの動作領域を絶縁する方法であって,
メモリ・セル・アレイを設けるステップを含み,前記アレイの各メモリ・セルが,少なくとも1つの動作領域と,酸化アルミニウムの層を含む絶縁ゲートとを含み,前記ゲートが前記少なくとも1つの動作領域に隣接し,
前記絶縁ゲートを,電圧電位を受け取る端子に接続するステップと,
前記端子を介して電位を前記絶縁ゲートに印加するステップとを含む
方法。 - 印加される電位が負である請求項16に記載の方法。
- 印加される電位が約−50mVから約−400mVの範囲にある請求項17に記載の方法。
- 印加される電位が前記ゲートを接地電位まで駆動する請求項16に記載の方法。
- メモリ・セル・アレイ上の動作領域間に絶縁領域を形成する方法であって,
基板上に形成された複数の動作領域を有するメモリ・セル・アレイを設けるステップと,
前記基板内において,前記アレイの隣接する2つの動作領域の間にシャロー・トレンチをエッチングするステップと,
前記トレンチに酸化アルミニウム層を沿わせてライナを形成するステップとを含む
方法。 - 前記トレンチが,約1000Åから約4000Åの深さまでエッチングさせる請求項20に記載の方法。
- 前記トレンチに沿わせてライナを形成する前記ステップが,前記トレンチの側壁および底の上と前記基板面上とに酸化アルミニウムを堆積させるステップを含む,請求項20に記載の方法。
- 前記トレンチにライナを形成する前記ステップが,前記酸化アルミニウム層を選択的に堆積させるマスキング・ステップを含む,請求項22に記載の方法。
- 前記トレンチ内の酸化アルミニウムを残しながら,前記基板面を平坦化して余分な酸化アルミニウムを前記基板面から除去するステップをさらに含む,請求項22に記載の方法。
- 前記酸化アルミニウム層の厚さが約30Åから約500Åである請求項22に記載の方法。
- 前記酸化アルミニウム層の厚さが約50Åから約100Åである請求項25に記載の方法。
- 前記ライナが形成されたトレンチを誘電体材料で満たすステップをさらに含む,請求項22に記載の方法。
- 基板上に形成され,行および列の形に並べられた複数のメモリ・セルと,
前記行に電気的に接続された複数のワード・ラインと,
前記列に電気的に接続された複数のビット・ラインとを含み,
各メモリ・セルが,
前記セルをそれぞれのワード・ラインに接続する少なくとも1つのアクセス・トランジスタと,
前記少なくとも1つのアクセス・トランジスタを介して,それぞれのビット・ラインに電気的に接続される少なくとも1つのコンデンサと,
前記少なくとも1つのコンデンサに隣接して位置し,酸化アルミニウムの層を含む絶縁領域とを含む
メモリ・セル・アレイ。 - 前記絶縁領域が,前記基板内のトレンチであって,前記トレンチの周囲に正孔蓄積領域を形成することが可能である,請求項28に記載のメモリ・セル・アレイ。
- 前記アルミニウム層が,前記基板内に形成された前記トレンチのライナを含む請求項29に記載のメモリ・セル・アレイ。
- 前記絶縁領域が,
前記基板内に形成されたトレンチと,
前記トレンチの上に位置するゲートスタックとを含み,前記ゲートスタックが酸化アルミニウムの前記層を含む,請求項28に記載のメモリ・セル・アレイ。 - 前記絶縁領域が,前記トレンチの周囲に正孔蓄積領域を形成することが可能である請求項31に記載のメモリ・セル・アレイ。
- 前記アレイが,高密度動的アクセス・メモリ(DRAM)アレイである請求項28に記載のメモリ・セル・アレイ。
- 基板と,
前記基板上に形成された容量性構造と,
前記基板上に少なくとも部分的に形成され,前記容量性構造に電気的に接続されたアクセス・トランジスタと,
前記基板の少なくとも1つの動作領域に隣接して前記基板の最上表面に形成された酸化アルミニウムの層を含む絶縁ゲートとを含む
メモリ・セル。 - 前記セルがDRAMセルである請求項34に記載のメモリ・セル。
- 前記セルが6F2 DRAMセルである請求項35に記載のメモリ・セル。
- 前記絶縁ゲートが前記基板内に形成されたトレンチ領域の上に位置する請求項34に記載のメモリ・セル。
- 前記絶縁ゲートが前記酸化アルミニウム層の上に堆積した導電層をさらに含む請求項34に記載のメモリ・セル。
- 基板と,
前記基板内にある動作領域と,
前記基板上に形成され,前記動作領域に電気的に接続された容量性構造と,
前記容量性構造に電気的に接続されたアクセス・トランジスタと,
前記動作領域に隣接して前記基板内に形成されたトレンチ絶縁領域とを含み,前記トレンチ領域に酸化アルミニウムの薄層が沿ってライナが形成されている
メモリ・セル。 - 前記アクセス・トランジスタがNMOSトランジスタである請求項39に記載のメモリ・セル。
- 前記トレンチ絶縁領域が誘電体絶縁材料をさらに含む請求項39に記載のメモリ・セル。
- 前記酸化アルミニウム層が前記絶縁トレンチの側壁と接している請求項39に記載のメモリ・セル。
- 前記トレンチ絶縁領域が,前記容量性構造に隣接して位置する請求項39に記載のメモリ・セル。
- 基板と,
前記基板内の動作領域の上に形成されたコンデンサと,
前記コンデンサに電気的に接続されたアクセス・トランジスタと,
前記動作領域に隣接して形成され,酸化アルミニウム層およびトレンチ領域を含む絶縁領域とを含む
集積回路メモリ・セル。 - 前記絶縁領域が前記酸化アルミニウム層を含むゲートスタックをさらに含む請求項44に記載の
集積回路メモリ・セル。 - 前記ゲートスタックが,電圧電位を受け取る端子との接続に適合されている,請求項45に記載の集積回路メモリ・セル。
- 前記ゲートスタックが前記トレンチ領域の上に形成されている請求項46に記載の集積回路メモリ・セル。
- 前記シャロー・トレンチ絶縁領域に隣接するソース/ドレイン領域をさらに含む請求項47に記載の集積回路メモリ・セル。
- 前記ソース/ドレイン領域がわずかに負にドープされた領域を含む請求項48に記載の集積回路メモリ・セル。
- 前記酸化アルミニウム層が前記トレンチ領域内に位置する請求項44に記載の集積回路メモリ・セル。
- 前記酸化アルミニウム層が前記トレンチの側壁および底に沿っている請求項50に記載の集積回路メモリ・セル。
- メモリ・セル・アレイであって,
基板内に形成された複数のメモリ・セルを含み,前記アレイのセルのうちの複数のセルが,
前記基板内にある少なくとも1つの動作領域と,
前記基板面上に形成され,容量性構造に電気的に接続されたアクセス・トランジスタと,
酸化アルミニウムの層を含み,前記基板における前記アレイの動作領域間の電荷漏洩を減らす絶縁ゲートとを含む
メモリ・セル・アレイ。 - 前記メモリ・セルが動的ランダム・アクセス・メモリ(DRAM)セルである請求項52に記載のアレイ。
- 前記メモリ・セルが6F2 DRAMセルである請求項53に記載のアレイ。
- 前記絶縁ゲートが前記基板内に形成された絶縁トレンチの上に位置する請求項53に記載のDRAMアレイ。
- プロセッサと,
半導体チップ上に作成され,前記プロセッサと通信する動的ランダム・アクセス・メモリ(DRAM)アレイとを備え,前記DRAMが,
各セルが少なくとも1つの動作領域を有する複数のDRAMメモリ・セルと,
前記動作領域を絶縁するために前記チップ内に形成された絶縁ディバイスとを含み,前記絶縁ディバイスが,酸化アルミニウム層を有するゲートスタックを含む
コンピュータ・システム。 - プロセッサと,
半導体基板内に作成され,前記プロセッサと通信する動的ランダム・アクセス・メモリ(DRAM)アレイとを備え,前記DRAMが,
各セルが少なくとも1つの動作領域を有する複数のDRAMメモリ・セルと,
前記少なくとも1つの動作領域を前記メモリ・セルの他の領域から絶縁する絶縁領域とを含み,前記絶縁領域のそれぞれが,前記基板内にエッチングされ,かつ酸化アルミニウム層がそれに沿ってライナを形成しているトレンチ領域を含む
コンピュータ・システム。
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