CN101006575A - 用于使用Al2O3电介质的存储器单元的隔离结构 - Google Patents

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Abstract

在一个示范性实施例中，本发明提供了一种在衬底上方形成的隔离栅，用于偏置衬底并提供在集成电路结构如DRAM存储器单元的相邻有源区之间的隔离。将氧化铝(Al2O3)用作栅电介质，而不是常规的栅氧化层，以在沟槽隔离区下方和附近产生富含空穴的积累区。本发明的另一示范性实施例提供了在浅沟槽隔离(STI)区中用作里衬的氧化铝层，以增加隔离区的有效性。这些实施例还可在隔离区处一起被使用。

Description

用于使用Al2O3电介质的存储器单元的隔离结构
技术领域
本发明涉及一种用于高密度集成电路制造的改进的半导体结构，尤其涉及一种用于存储器件的改进的隔离区以及用于其形成的工艺。
背景技术
存在两种主要类型的随机存取存储器单元，动态和静态。动态随机存取存储器(DRAM)能够被编程为存储表示两个二进制值中的一个的电压，但是需要周期性再编程或者“刷新”，以在多于非常短的时间周期保持该电压。静态随机存取存储器被如此命名，因为它们不需要周期性刷新。
通过在单个半导体晶片上复制上百万相同的被称为DRAM单元的电路元件来制造DRAM存储电路。每个DRAM单元都是可寻址的位置，其能够存储一比特(二进制数字)数据。在其最普遍的形式中，DRAM单元由两个电路部件构成：场效应晶体管(FET)和电容器。
图1A示出了两个常规DRAM单元10；每个单元10包括电容器14和存取晶体管12。对于每个单元10，电容器14具有位于电容器14的相对侧上的两个连接。第一个连接连接至参考电压Vr，其通常是存储电路的内部工作电压(对应于逻辑“1”的电压)的一半。第二个电容器连接连接到晶体管12的漏极。晶体管12的漏极连接到字线18，且晶体管的源极连接到位线16。该连接能使字线18通过允许或者防止位线16上的信号(逻辑“0”或者逻辑“1”)写入到电容器14或者从电容器14读出来控制对电容器14的存取。图1C示出了DRAM单元10的截面图。图1B示出了包括DRAM单元10的一部分DRAM存储器阵列。在图1B中，共用给定位线16的每个单元10不共用公共字线18，且共用公共字线18的每个单元10不共用公共位线16。
DRAM制造是高度竞争性的行业。存在持续的压力以降低各个单元的尺寸和增加存储器单元密度，以允许将更多的存储器挤压到单个的存储芯片上。需要六方特征面积(6F2)至四方特征面积(4F2)的单元尺寸(其中F表示最小的可实现的光刻工艺尺寸的特征尺寸)。由此，由于每个单元的尺寸降低了，因此在DRAM存储器上的器件的隔离变得日益重要，从而，将每个单元的有源区(例如图1B上的区域13)设置得更加接近其它器件的有源区。在其它集成电路结构中也需要隔离。
浅沟槽隔离(STI)是一种能够用于将在DRAM阵列或者其它集成结构上的有源区相互隔离的技术。如图1C中所示，在衬底表面1中形成的隔离沟槽17可用于隔离两个相邻的DRAM存储器单元，每一个具有电容器14、晶体管12和相关的源/漏区19。在典型的STI隔离结构中，将沟槽17蚀刻到衬底中，且用一层或多层介电材料15填充该沟槽17，以提供相邻有源区之间的物理和电阻挡。由此，STI结构通过蚀刻沟槽并且其后用电介质填充它来形成，所述电介质例如是化学汽相沉积(CVD)或者高密度等离子体(HDP)氧化硅或者二氧化硅(SiO2)。然后用化学机械抛光(CMP)或者回蚀刻工艺平坦化该填充的沟槽，以使得电介质只保留在沟槽中并且其顶表面保持与硅衬底的水平相齐。
为了进一步增强隔离，在直接位于沟槽(未示出)下方的区域中将离子注入到硅衬底中。然而，存在与在沟槽下方离子注入相关的缺点；如例如在S.Nag等人的“Comparative Evaluation of Gap-Fill Dielectrics in Shallow Trench Isolation for Sub-0.25micron Technologies”(IEEE IEDM，第841-844页(1996))中所提到的，在沟槽下方的离子注入可能导致高的电流泄漏。尤其是，当将离子注入到衬底中接近沟槽边缘时，在有源器件区和沟槽之间的结处可能发生电流泄漏。
而且，参考图1C，尽管较深的STI区可提供较好的隔离，但对于可以制作多深的STI区存在限制。如果STI区过于深的话，则用氧化层15填充沟槽17将导致沟槽中的孔隙11或者破裂。由此，希望且需要不依赖于深的或者掺杂的沟槽区来隔离存储器件的有源区。
也已经提出隔离栅，用于提供高密度集成电路中的器件隔离。这些栅通常使用厚的氧化层，如二氧化硅，但是其仍然依赖于常规的注入，以在衬底表面处提供强积累层。由此，常规的隔离栅仍易于存在栅引入的漏极泄漏(GIDL)。
因此，需要一种隔离结构，其能用在高密度应用如DRAM存储器件中。也需要制造这种隔离结构的简单方法。
发明内容
本发明的一个示范性实施例提供了在衬底上方形成的隔离栅，用于偏置衬底并提供在诸如DRAM存储器单元的集成电路结构的相邻有源区之间的隔离。氧化铝(Al2O3)用作栅电介质，而不是常规的栅氧化层，以在沟槽隔离区下方和附近产生富含空穴的积累区。本发明的另一示范性实施例提供了用作浅沟槽隔离(STI)区中的里衬的氧化铝层以增加隔离区的有效性。这些实施例还可以在隔离区处一起使用。
附图说明
根据以下详细描述和附图，本发明的其它优点和特征将显而易见，附图示出了本发明的优选实施例，其中：
图1A以示意形式示出了两个常规DRAM单元；
图1B示出了具有根据图1A构造的DRAM单元的部分常规DRAM阵列的自顶向下的图；
图1C是按照图1A的存储器单元电路中所示的构造的存储器单元的截面图；
图2A是根据本发明的第一示范性实施例构造的两个相邻存储器单元的部分的截面图；
图2B是具有根据图2A构造的存储器单元的一部分存储器阵列；
图3是在制造的最初阶段本发明的示范性存储器单元的截面图；
图4是在制造的随后阶段图3的存储器单元的图示；
图5是在制造的随后阶段图4的存储器单元的图示；
图5A是在图4的制造阶段之后的制造阶段根据本发明构造的示范性存储器单元的图示；
图6是在制造的随后阶段图5的存储器单元的图示；
图7是在制造的随后阶段图6的存储器单元的图示；
图8是根据本发明的第二示范性实施例构造的两个相邻存储器单元的截面图；以及
图9是采用根据本发明构造的DRAM存储器单元的处理系统的示意图。
具体实施方式
在以下的详细描述中，参考其中实施了本发明的各个具体示范性实施例。足够详细地描述这些实施例，从而使得本领域技术人员能够实施本发明，且应当理解，可采用其他实施例，并且可作出结构、逻辑和电气变化。
以下描述中使用的术语“晶片”或者“衬底”可以包括具有半导体表面的任何半导体基结构。必须理解，晶片和结构包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和未掺杂的半导体、由基底半导体底座支撑的硅的外延层、以及其他半导体结构。该半导体不一定是硅基的。该半导体可以是硅锗、锗或者砷化镓。
现在参考附图，其中相似的元件由相似的参考数字表示，现在参考图2A和2B描述本发明的第一示范性实施例。图2A表示两个示范性DRAM存储器单元200的部分的截面图，以及图2B表示用根据本发明的第一实施例形成的隔离栅110构造的局部DRAM阵列201的自顶向下的图。
如以下将更详细讨论的，第一所示实施例的隔离栅110优选形成为堆叠的栅叠层。该隔离栅110具有在导电层113上方的绝缘层114，其位于氧化铝层112上方。与传统的接地栅器件不同，其包含二氧化硅(SiO2)介电层，本发明提出了氧化铝(Al2O3)栅介电层112。与二氧化硅(k～3.9)相比，Al2O3是较高k介电常数材料(k～9.0)。氧化铝在栅电介质中产生高的负电荷密度。由此，在栅/p型衬底界面附近设置氧化铝在衬底表面附近产生空穴积累层。绝缘层14可以是任一种适合的材料，如氮化物。适合用作导电层13的材料包括例如多晶硅、多晶硅/TiSi2(poly/TiSi2)、多晶硅/WSi2(poly/WSi2)、多晶硅/WNx/W(poly/WNx/W)、多晶硅/WNx(poly/WNx)、多晶硅/CoSi2(poly/CoSi2)、和多晶硅/MoSi2(poly/MoSi2)。氧化物、氮化物或者其它绝缘隔离物111提供于隔离栅110的每一侧上。
参考图2A，示出了使用绝缘体上硅(SOI)设计的存储器单元200的部分，并且硅层100、102和绝缘层101例如由SiO2形成。每个存储器单元200可以形成于任何半导体表面上，然而，本发明不限于SOI设计，而是为了示范性的目的以该方式示出。
如图2A中所示，在衬底层100中形成STI区103。当将栅导电层113偏置了隔离电压VISO时，沿着STI侧壁115并且在STI区103下方产生富含带正电的空穴的区域120。该区域120通过在STI区103上方提供和使用根据本发明构造的隔离栅110来形成。
除了隔离栅110之外，每个存储器单元200还包含存储器单元部件，如晶体管104、105和电容结构，其被示意性地示为电容器108、109。晶体管104、105将存储器单元200连接到相关的字线，且电容器108、109经由晶体管108、109电连接到相关的位线。然而，本发明不限于图2A中所示的单元200的实施例。本发明的隔离栅110可用于在例如采用其它存储器单元结构的任何集成电路器件内在相邻有源区之间提供隔离。
在操作中，隔离栅110通过将接地电势或者微小的电势施加到隔离栅而被偏置。如图2A和2B中所示，电势VISO表示用于实现充分隔离的所需施加的电压。应当理解，电势VISO可根据栅极的导电性是稍微正的或负的。对于NMOS隔离栅，以稍负的电荷偏置氧化铝，从而引入在STI区103中在栅极110下方富含空穴的积累区120。在-50至约-400mV范围附近的电势，一般为约-100mV，应当被施加到栅叠层。如果使用PMOS隔离栅的话，则将稍正的电势施加到栅极，其在约+50至约+400mV范围内，一般为约+100mV。偏置隔离栅110提供了相邻单元或者单元中的有源区之间的电隔离，其被隔离栅110和相应的隔离区103分开。该电隔离是沿着STI区侧壁115以及在STI区侧壁115下方的电子空穴积累的结果，从而防止了负电荷跨越该区域流动。
在本发明的第一优选实施例中，氧化铝介电层112产生足够的负电荷，以保持在隔离栅叠层110下方的强积累层，以便可以将栅极保持在接地电势。因此，本发明的隔离栅110具有高阈值电压以使得当将栅极保持在接地电势时，接近栅极110下方的衬底层100的表面形成强积累层。例如，具有二氧化硅介电层的DRAM单元中的典型的场效应晶体管可以具有约0.5伏特的阈值电压。利用氧化铝层112将隔离栅110的阈值电压增加至大约1.3伏特。尽管不总是希望较高的阈值电压，但是在所示出的实施例中，较高的阈值电压是有益的，其提供了有效的空穴积累区120。
而且，当使用根据本发明的隔离栅110时，沟槽隔离区103的深度D可能降低。通常，隔离沟槽具有约2500_的深度。然而，使用根据本发明的隔离栅110允许使用具有小于约2000_的深度D的沟槽103；替换地，在一些情况下，利用由直接形成在衬底表面100上的隔离栅单独提供的充分的器件隔离，可以完全不使用隔离沟槽。
现在参考图3-7，现在描述根据本发明的第一实施例实施的示范性制造方法。提供硅衬底层100。如上所述，本发明可与SOI设计一起使用，如图2A中所示；然而，为了简便起见，其余的附图和说明将描述硅衬底半导体设计。
现在参考图3描述制造的初始阶段。希望在形成晶体管104、105之前在衬底100中形成STI区103；且因此，希望在形成设置成与隔离沟槽103相邻的下面的源/漏区106、107之后形成隔离栅110。隔离沟槽103可通过任何合适的方法形成，例如通过借助干法各向异性或者其它蚀刻工艺蚀刻沟槽。在蚀刻之后，接着，例如通过氧化硅或者二氧化硅的化学汽相沉积(CVD)或者高密度等离子体(HDP)沉积，用电介质填充沟槽。接下来，通过化学机械抛光(CMP)或者回蚀刻工艺平坦化填充的沟槽103，以使电介质仅保留在沟槽中且其顶表面保持与硅衬底100的水平相齐。源漏区106、107可以是使用常规注入工艺注入的区域。接下来，在衬底100的表面上方的各处生长非常薄的栅氧化层130，以用作缓冲层。
图4示出了在制造存储器单元200的过程中随后的步骤。在缓冲层130上方将氧化铝层112沉积至所需厚度。氧化铝层112的沉积通过任何适合的方法来进行，其包括但不限于化学汽相沉积(CVD)、等离子体汽相沉积或者原子层沉积。由于氧化铝与常规的栅氧化物相比是更高k的材料，因此可以利用较厚的膜层来提供与在常规DRAM单元中相同有效的氧化物厚度。由于沉积较厚的膜允许通过降低跨越大晶片的膜厚度的变化进行更多的工艺控制，因此这是有利的。氧化铝膜的厚度通常为约50至约150埃，优选为100-115埃。
图5示出了导电层113，其选择性地沉积在氧化铝层112上方。在图形化之后，导电层113位于隔离沟槽103上方。导电层113可以是用在常规栅结构中的任何类型的导体，且优选由与存储器单元200的其它晶体管栅极104、105相同的材料形成。
应当理解，替换地，在沉积导电层113之前，可将另外的栅电介质117沉积于氧化铝层112上方，如图5A中所示。该另外的介电层117可以是任何合适的栅电介质，其包括但不限于二氧化硅层。与导电层113类似，图形化该另外的介电层117，用于仅在将形成栅极110的区域上方的沉积。该步骤与沉积用于在阵列上的其它晶体管104、105的栅极的第一介电层同时完成。如果是这样的话，则介电材料117还将选择性地沉积在将形成用于晶体管104、105的栅叠层的位置处。
图6示出了在图5中示出的步骤完成之后往回参考存储器单元200，在形成隔离栅110中的下一步骤。在导电层113上方选择性地沉积介电层114。介电层114可以是与栅叠层的其它层兼容的任何适合的栅绝缘层，且可以是例如氮化物或氧化物。介电层被图形沉积在电极层113上方。
图7示出了通过使用在栅叠层110上方的掩模用任何合适的蚀刻剂蚀刻氧化铝112，以蚀刻除了分别在导电和介电层113和114下方之外各处的氧化铝112。这完成了隔离栅叠层110。绝缘侧壁111可形成在隔离栅叠层110的任一侧或者每一侧上。侧壁111可以由氧化物、氮化物或者任何其它合适的绝缘材料形成。
然后可以进行常规处理步骤，以完成形成存储器单元。例如，参考图2A的示范性单元200，可以使用任何合适的方法以及在栅叠层中使用常规栅氧化层例如二氧化硅来形成晶体管104、105。晶体管栅叠层位于源漏区106、107上方并电连接到源漏区106、107。在可行的范围内，可以与形成隔离栅110同时形成晶体管104、105的栅叠层的导电层和第二介电层。如果是这样的话，则这需要一沉积氧化铝就选择性地蚀刻该氧化铝，如参考图7所讨论的。然后，可以选择性地沉积导电层113和介电层114，用于每个晶体管104、105栅叠层，并且还用作部分隔离栅叠层。使用任何合适的方法形成电容器108、109，并且经由晶体管104、105将电容器108、109电连接到在存储器阵列201(图2B)上的相关位线。
可以使用很多种晶体管和电容器结构在存储器单元阵列中实施如刚才所描述的隔离栅110。此外，可以利用本发明来提供用于非常高密度存储器单元的隔离，例如在如上面所讨论的6F2或者4F2单元中。本发明决不限于存储器单元的具体设计。
图8示出了本发明的第二实施例。在此，通过沟槽隔离区303分开两个存储器单元300的有源区，该沟槽隔离区303利用氧化铝作为在隔离沟槽内的薄里衬304。可以通过各向异性蚀刻或者任何其它合适的方法形成沟槽至约1,000至约4,000埃的深度。沉积氧化铝层304以给沟槽加衬里。可以将氧化铝沉积在衬底301的整个表面上方以确保涂敷沟槽的侧壁和底部。化学汽相沉积、等离子体汽相沉积或者任何其它合适的技术可用于将氧化铝层304沉积至约30至约500埃的厚度，优选为约50至100埃。替换地，可使用合适的高k介电材料，如氮化铝或者其它富含硅的铝氧化物，来代替氧化铝。
随后，将介电材料305沉积在沟槽区303中。可使用任何合适的介电材料；例如可用二氧化硅、氮化硅、氧化物-氮化物、或者氧化物-氮化物-氧化物填充沟槽。平坦化整个衬底301，从衬底301的表面去除多余的介电材料305以及任何氧化铝304。然后将常规的处理步骤用于完成存储器单元的形成，包括形成电容器308、309和晶体管310、311以及如所需要的其它存储器单元元件。
与上面参考图2A所讨论的存储器单元200相似，存储器单元300借助高效的隔离区303被隔离。利用氧化铝作为沟槽里衬304将最小化跨越区域303的电流泄漏，从而更好地隔离存储器单元300的有源区。
与接地栅110(图2A中所示)相似，第二实施例的沟槽隔离区303决不限于存储器单元300的设计或结构。可利用根据本发明构造的沟槽隔离区303来隔离任何相邻存储器单元之间的有源区，而不局限于具体的结构。
应当理解，由本发明的第一和第二实施例提供的隔离区还可相互结合、以及与其它隔离结构和技术结合使用。例如，如上所述，可将隔离栅叠层110构造于具有氧化铝里衬的隔离沟槽区303上方。本发明还可与其它公知的隔离技术相组合，用于在此没有详细描述的存储器单元。
图9示出了利用包含如上所述隔离的DRAM存储器单元200或300的阵列201的存储器件840的示范性处理系统900。该处理系统900包括一个或者多个处理器901，其耦接到局部总线904。存储器控制器902和初级总线桥903也耦接到局部总线904。该处理系统900可以包括多个存储器控制器902和/或多个初级总线桥903。存储器控制器902和初级总线桥903可被集成为单个器件906。
存储器控制器902还耦接到一个或多个存储器总线907。每一条存储器总线接受存储器部件908，其包括至少一个存储器器件804，其包含根据本发明的改进的隔离区。替换地，在简化的系统中，存储器控制器902可省略，且存储器部件直接耦接到一个或多个处理器901。存储器部件908可以是存储器卡或者是存储器模块。存储器部件908可包括一个或多个附加器件909。例如，附加器件909可以是配置存储器。存储器控制器902还可耦接到高速缓存存储器905。高速缓存存储器905可以仅仅是在处理系统中的高速缓存存储器。替换地，其它器件例如处理器901还可包括高速缓存存储器，其可形成具有高速缓存存储器905的高速缓存分级结构。如果处理系统900包括外围电路或者控制器，其是总线主控器且其支持直接存储器存取(DMA)，则存储器控制器902可以实施高速缓存一致性协议。如果存储器控制器902耦接到多个存储器总线907，则每个存储器总线907可并行操作，或者可以将不同的地址范围映射到不同的存储器总线907。
初级总线桥903耦接到至少一个外围总线910。可以将多种器件如外围电路或者附加总线桥耦接到外围总线910。这些器件包括存储控制器911、混杂的I/O器件914、次级总线桥915、多媒体处理器918和传统装置接口920。初级总线桥903还可耦接到一个或多个专用高速端口922。在个人计算机中，例如，该专用端口可以是加速图形端口(AGP)，其用于将高性能视频卡耦接至处理系统900。
存储控制器911通过存储总线912将一个或多个存储器件913耦接到外围总线910。例如，存储控制器911可以是SCSI控制器，并且存储器件913可以是SCSI盘。I/O器件914可以是任何类型的外围电路。例如，I/O器件914可以是局域网接口，如以太网卡。次级总线桥可用于通过另一总线将另外的器件接口连接到处理系统。例如，次级总线桥可以是通用串行端口(USB)控制器，其用于将USB器件917通路耦接到处理系统900。多媒体处理器918可以是声卡、视频俘获卡或者任何其它类型的介质接口，其还可以耦接到一个另外的器件，如扬声器919。传统装置接口920用于将传统装置例如较老式的键盘和鼠标耦接到处理系统900。
图9中示出的处理系统900仅是示范性的处理系统，本发明可以与该处理系统一起使用。虽然图9示出了尤其适合于通用计算机、如个人计算机或者工作站的处理体系结构，但是应当认识到，可作出公知的修改，以配置处理系统900，使其变得更加适合于在各种应用中使用。例如，需要处理的多种电子器件可以使用更简单的体系结构来实施，其依赖于耦接到存储器部件908和/或存储器元件200的CPU 901。这些修改例如可包括消除不必要的部件，添加专用器件或电路，和/或集成多个器件。
上面所示的描述和附图仅示出了多个实施例中的几个，其实现了本发明的特征和优点。可以在不脱离本发明的精神和范围的情况下作出对具体工艺条件和结构的修改和替换。因此，本发明不应当被认为由前面的描述和附图所限制，而是仅由附属权利要求的范围来限制。

Claims (57)

1.一种形成存储器阵列的方法，所述方法包括：
在衬底上方形成多个存储器单元，每个单元包括至少一个有源区；以及
与两个相邻存储器单元的所述有源区相邻并且在所述有源区之间形成隔离区，所述隔离区包括氧化铝层。
2.如权利要求1的方法，其中形成隔离区的步骤包括在所述衬底中形成沟槽，并利用所述氧化铝层给所述沟槽加里衬。
3.如权利要求1的方法，其中形成隔离区的步骤包括在所述衬底中形成沟槽，并在沟槽上方形成栅极，所述栅极包括所述氧化铝层。
4.一种形成存储器单元的方法，包括：
在衬底中形成多个有源区；
在所述衬底中形成沟槽区并位于相邻有源区之间；
用绝缘材料填充所述沟槽区；以及
在所述沟槽区上方提供氧化铝层以形成隔离区。
5.如权利要求4的方法，其中提供氧化铝层的步骤包括在所述衬底的表面上方沉积氧化铝膜。
6.如权利要求5的方法，其中所述氧化铝膜具有约80至约120埃的厚度。
7.如权利要求5的方法，还包括以下步骤：蚀刻除了所述沟槽区上方的所选区域之外各处的所述氧化铝膜。
8.如权利要求7的方法，还包括在所述氧化铝膜上方沉积导电层的步骤。
9.如权利要求8的方法，还包括在所述导电层上方沉积包括氮化物的绝缘层的步骤。
10.如权利要求5的方法，其中沉积氧化铝膜的步骤包括：
在所述衬底的顶表面上方沉积薄的缓冲层；以及
在所述薄的缓冲层上方沉积所述氧化铝膜。
11.如权利要求10的方法，其中沉积氧化铝膜的步骤包括进行化学汽相沉积工艺(CVD)以形成所述氧化铝膜。
12.如权利要求11的方法，还包括在所述氧化铝膜上方提供导电层的步骤。
13.如权利要求12的方法，还包括在所述导电层上方沉积绝缘层以形成隔离栅叠层的步骤，其中所述绝缘层包括氮化物和氧化铝中的一种。
14.如权利要求13的方法，还包括蚀刻除了在形成所述隔离栅叠层的区域下方之外各处的所述氧化铝膜的步骤。
15.如权利要求13的方法，其中所述导电层包括多晶硅、多晶硅/TiSi2、多晶硅/WSi2、多晶硅/WNx/W、多晶硅/WNx、多晶硅/CoSi2、和多晶硅/MoSi2中的一种。
16.一种隔离存储器单元阵列的有源区的方法，包括：
提供存储器单元阵列，所述阵列的每个存储器单元包括至少一个有源区和包含氧化铝层的隔离栅，所述栅极与所述至少一个有源区相邻；
将所述隔离栅连接到用于接收电压电势的端子；以及
通过所述端子将该电势施加到所述隔离栅。
17.如权利要求16的方法，其中所述施加的电势是负的。
18.如权利要求17的方法，其中所述施加的电势在约-50到约-400mV的范围内。
19.如权利要求16的方法，其中所述施加的电势将所述栅极驱动至接地。
20.一种在存储器单元阵列上的有源区之间形成隔离区的方法，所述方法包括：
提供具有在衬底上形成的多个有源区的存储器单元阵列；
在衬底中在所述阵列的两个相邻有源区之间蚀刻浅沟槽；以及
利用氧化铝层给所述沟槽加里衬。
21.如权利要求20的方法，其中蚀刻所述沟槽至约1000至约4000埃的深度。
22.如权利要求20的方法，其中给所述沟槽加里衬的步骤包括在沟槽的侧壁和底部上方以及在衬底表面上方沉积氧化铝。
23.如权利要求22的方法，其中给所述沟槽加里衬的步骤包括掩蔽步骤以选择性地沉积所述氧化铝层。
24.如权利要求22的方法，还包括平坦化衬底表面以从衬底表面去除多余的氧化铝同时在所述沟槽中留下氧化铝的步骤。
25.如权利要求22的方法，其中所述氧化铝层具有约30至约500埃的厚度。
26.如权利要求25的方法，其中所述氧化铝层具有约50至约100埃的厚度。
27.如权利要求22的方法，还包括用介电材料填充所述加里衬的沟槽的步骤。
28.一种存储器单元阵列，包括：
在衬底上形成并且被设置成行和列的多个存储器单元；
电连接到各行的多条字线；
电连接到各列的多条位线；
其中每个存储器单元包括：
至少一个存取晶体管，用于将所述单元连接至相应的字线；
至少一个电容器，其经由所述至少一个存取晶体管电连接至相应的位线；和
隔离区，其被设置成邻近所述至少一个电容器，所述隔离区包括氧化铝层。
29.如权利要求28的存储器单元阵列，其中所述隔离区是在所述衬底中的沟槽，并且能够形成包围所述沟槽的空穴积累区。
30.如权利要求29的存储器单元阵列，其中所述氧化铝层包括在所述衬底中形成的所述沟槽的里衬。
31.如权利要求28的存储器单元阵列，其中所述隔离区包括：
在所述衬底中形成的沟槽；和
位于所述沟槽上方的栅叠层，其中所述栅叠层包括所述氧化铝层。
32.如权利要求31的存储器单元阵列，其中所述隔离区能够形成包围所述沟槽的空穴积累区。
33.如权利要求28的存储器单元阵列，其中所述阵列是高密度动态存取存储器(DRAM)阵列。
34.一种存储器单元，包括：
衬底；
形成在所述衬底上方的电容结构；
存取晶体管，其至少部分地形成于所述衬底上，并电连接到所述电容结构；和
隔离栅，其包括在所述衬底的顶表面上形成并与所述衬底的至少一个有源区相邻的氧化铝层。
35.如权利要求34的存储器单元，其中所述单元是DRAM单元。
36.如权利要求35的存储器单元，其中所述单元是6F2DRAM单元。
37.如权利要求34的存储器单元，其中所述隔离栅位于在所述衬底中形成的沟槽区的上方。
38.如权利要求34的存储器单元，其中所述隔离栅还包括沉积于所述氧化铝层上方的导电层。
39.一种存储器单元，包括：
衬底；
在所述衬底中的有源区；
在所述衬底上方形成并电连接到有源区的电容结构；
电连接到所述电容结构的存取晶体管；和
在所述衬底中与有源区相邻地形成的沟槽隔离区，其中所述沟槽区利用氧化铝薄层来加里衬。
40.如权利要求39的存储器单元，其中所述存取晶体管是NMOS晶体管。
41.如权利要求39的存储器单元，其中沟槽隔离区还包括电介质绝缘材料。
42.如权利要求39的存储器单元，其中所述氧化铝层与隔离沟槽的侧壁相接触。
43.如权利要求39的存储器单元，其中所述沟槽隔离区与所述电容结构相邻地设置。
44.一种集成电路存储器单元，包括：
衬底；
在所述衬底中的有源区上方形成的电容器；
电连接到所述电容器的存取晶体管；和
隔离区，其包括氧化铝层以及沟槽区，所述隔离区与有源区相邻地形成。
45.如权利要求44的集成电路存储器单元，其中所述隔离区还包括包含所述氧化铝层的栅叠层。
46.如权利要求45的集成电路存储器单元，其中所述栅叠层适合于连接到用于接收电压电势的端子。
47.如权利要求46的集成电路存储器单元，其中所述栅叠层形成于所述沟槽区上方。
48.如权利要求47的集成电路存储器单元，还包括与所述浅沟槽隔离区相邻的源/漏区。
49.如权利要求48的集成电路存储器单元，其中所述源/漏区包括轻微负掺杂的区域。
50.如权利要求44的集成电路存储器单元，其中所述氧化铝层位于所述沟槽区中。
51.如权利要求50的集成电路存储器单元，其中所述氧化铝层给所述沟槽的侧壁和底部加里衬。
52.一种存储器单元阵列，包括：
在衬底中形成的多个存储器单元，其中该阵列的多个单元包括：
在衬底中的至少一个有源区；
在衬底表面上方形成并电连接到电容结构的存取晶体管；和
隔离栅，用于降低在阵列中的有源区之间的衬底中的电荷泄漏，其中所述栅极包括氧化铝层。
53.如权利要求52的阵列，其中所述存储器单元是动态随机存取(DRAM)存储器单元。
54.如权利要求53的阵列，其中所述存储器单元是6F2DRAM单元。
55.如权利要求53的DRAM阵列，其中所述隔离栅位于在所述衬底中形成的隔离沟槽上方。
56.一种计算机系统，包括：
处理器；和
动态随机存取存储器(DRAM)阵列，将其制造在与处理器通信的半导体芯片上，所述DRAM阵列包括：
多个DRAM存储器单元，每个单元具有至少一个有源区；和
隔离器件，用于隔离所述有源区并形成于所述芯片中，其中所述隔离器件包括具有氧化铝层的栅叠层。
57.一种计算机系统，包括：
处理器；和
动态随机存取存储器(DRAM)阵列，其被制造在与处理器通信的半导体衬底中且包括：
多个DRAM存储器单元，每个单元具有至少一个有源区；和
隔离区，用于将所述至少一个有源区与存储器单元的其它区域隔离，其中所述隔离区均包括在所述衬底中被蚀刻并利用氧化铝层来加里衬的沟槽区。
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