JPH05211311A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH05211311A JPH05211311A JP3342784A JP34278491A JPH05211311A JP H05211311 A JPH05211311 A JP H05211311A JP 3342784 A JP3342784 A JP 3342784A JP 34278491 A JP34278491 A JP 34278491A JP H05211311 A JPH05211311 A JP H05211311A
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Abstract
(57)【要約】
【目的】１Ｔメモリセルの積層キャパシタの電極とトラ
ンジスタの電極の電気的な接続を取ることが容易で、か
つビット線間の容量結合を減らすことのできるメモリセ
ルとビット線の構造を与える。 【構成】素子分離領域の一部となる溝を、絶縁体１０
４、その側壁の２つの導電膜（１０５ａ，１０５ｂ）、
溝の残りの部分を埋める絶縁体（１０６）で埋める。こ
の構造において２本の導電体の一方１０５ａをビット線
として、他方１０３ｂをシールド線として使う。積層キ
ャパシタの電極とトランジスタの電極を接続するための
コンタクト孔を浅くでき、リソグラフィの限界幅にビッ
ト線とシールド線の両方を配置してビット線間雑音を防
げる。
ンジスタの電極の電気的な接続を取ることが容易で、か
つビット線間の容量結合を減らすことのできるメモリセ
ルとビット線の構造を与える。 【構成】素子分離領域の一部となる溝を、絶縁体１０
４、その側壁の２つの導電膜（１０５ａ，１０５ｂ）、
溝の残りの部分を埋める絶縁体（１０６）で埋める。こ
の構造において２本の導電体の一方１０５ａをビット線
として、他方１０３ｂをシールド線として使う。積層キ
ャパシタの電極とトランジスタの電極を接続するための
コンタクト孔を浅くでき、リソグラフィの限界幅にビッ
ト線とシールド線の両方を配置してビット線間雑音を防
げる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に高集積半導体メモリへの応用に適した半導体メモリセ
ルとビット線の構造に関するものである。
に高集積半導体メモリへの応用に適した半導体メモリセ
ルとビット線の構造に関するものである。
【０００２】
【従来の技術】１つのトランジスタと１つのキャパシタ
から構成される半導体メモリセル（以下１Ｔセルと略
す）は、構成要素が少なく、小形化が容易であるため、
高集積半導体メモリに広く使われている。この１Ｔセル
では、出力電圧がキャパシタ（以下セルキャパシタと呼
ぶ）の値に比例する。そのため１Ｔセルを高集積化し、
且つその出力電圧を十分大きい値に保つためには、セル
キャパシタを小面積で大きい値にする必要がある。
から構成される半導体メモリセル（以下１Ｔセルと略
す）は、構成要素が少なく、小形化が容易であるため、
高集積半導体メモリに広く使われている。この１Ｔセル
では、出力電圧がキャパシタ（以下セルキャパシタと呼
ぶ）の値に比例する。そのため１Ｔセルを高集積化し、
且つその出力電圧を十分大きい値に保つためには、セル
キャパシタを小面積で大きい値にする必要がある。
【０００３】従来そのようなセルキャパシタの１つとし
て、トランジスタ上部に積層した所謂積層キャパシタを
使用した１Ｔセル（積層セルと呼ぶ）が提案されてい
る。例えば、１９８８年国際電子素子会議（インタナシ
ョナル・エレクトロン・デバイシズ・ミーティング（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ Ｍｅｅｔｉｎｇ））においてティ、エマ
（Ｔ．Ｅｍａ）らによって発表された論文、「３ディメ
ンジョナル・スタックド・キャパシタ・セル・フォア・
１６メガ・アンド・６４メガ・ディラムズ」（３−ｄｉ
ｍｅｎｓｉｏｎａｌｓｔａｃｋｅｄ ｃａｐａｃｉｔｏ
ｒ ｃｅｌｌ ｆｏｒ １６Ｍ ａｎｄ ６４Ｍ ＤＲ
ＡＭｓ）（同会議予稿集５９２ページ）で提案されてい
る積層セルがそれである。
て、トランジスタ上部に積層した所謂積層キャパシタを
使用した１Ｔセル（積層セルと呼ぶ）が提案されてい
る。例えば、１９８８年国際電子素子会議（インタナシ
ョナル・エレクトロン・デバイシズ・ミーティング（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ Ｍｅｅｔｉｎｇ））においてティ、エマ
（Ｔ．Ｅｍａ）らによって発表された論文、「３ディメ
ンジョナル・スタックド・キャパシタ・セル・フォア・
１６メガ・アンド・６４メガ・ディラムズ」（３−ｄｉ
ｍｅｎｓｉｏｎａｌｓｔａｃｋｅｄ ｃａｐａｃｉｔｏ
ｒ ｃｅｌｌ ｆｏｒ １６Ｍ ａｎｄ ６４Ｍ ＤＲ
ＡＭｓ）（同会議予稿集５９２ページ）で提案されてい
る積層セルがそれである。
【０００４】この積層セルについて図８を参照して説明
する。ただし、上述の論文では３枚のフィンを有する積
層セルについて述べられているが、図１１では簡単のた
め２枚をフィンを示してある。さらにフィン１７ａ，１
７ｂを有する電荷蓄積電極１７と対向電極１９とのあい
だにある容量絶縁膜も便宜上省略してある。この積層セ
ルでは、積層キャパシタの電極表面面積を大きくするこ
とにより、セル占有面積を大きくすることなく、セルキ
ャパシタ値を大きくできる。そのため、このメモリセル
は高集積半導体メモリに適した特徴を持っている。
する。ただし、上述の論文では３枚のフィンを有する積
層セルについて述べられているが、図１１では簡単のた
め２枚をフィンを示してある。さらにフィン１７ａ，１
７ｂを有する電荷蓄積電極１７と対向電極１９とのあい
だにある容量絶縁膜も便宜上省略してある。この積層セ
ルでは、積層キャパシタの電極表面面積を大きくするこ
とにより、セル占有面積を大きくすることなく、セルキ
ャパシタ値を大きくできる。そのため、このメモリセル
は高集積半導体メモリに適した特徴を持っている。
【０００５】ところが、このメモリセルは積層キャパシ
タの電極とトランジスタの電極の電気的な接続を取るこ
とが難しいという問題も持っていた。このメモリセルで
は、トランジスタと積層キャパシタの電極の間に形成さ
れたワード線１３とビット線２０を避けて両者の間に電
気的な接続を取ることが必要である。通常このような接
続を取るためには、積層キャパシタの電極（電荷蓄積電
極１６）からトランジスタの電極（Ｎ型不純物拡散層１
４−１）へ通じる孔（コンタクト孔Ｃ０２）を形成し、
それを導体で埋める。ところが、メモリセルが小形にな
ると、ワード線１３とビット線２０を避けてコンタクト
孔を形成できる部分が細くかつ深くなるため、この導体
の埋め込みが困難になるのである。
タの電極とトランジスタの電極の電気的な接続を取るこ
とが難しいという問題も持っていた。このメモリセルで
は、トランジスタと積層キャパシタの電極の間に形成さ
れたワード線１３とビット線２０を避けて両者の間に電
気的な接続を取ることが必要である。通常このような接
続を取るためには、積層キャパシタの電極（電荷蓄積電
極１６）からトランジスタの電極（Ｎ型不純物拡散層１
４−１）へ通じる孔（コンタクト孔Ｃ０２）を形成し、
それを導体で埋める。ところが、メモリセルが小形にな
ると、ワード線１３とビット線２０を避けてコンタクト
孔を形成できる部分が細くかつ深くなるため、この導体
の埋め込みが困難になるのである。
【０００６】１Ｔセルを用いた半導体メモリでは、複数
の並列に配置されたビット線に同時にメモリセルから信
号を出力し、それを感知増幅する。そのため、ビット線
間の容量結合を通した雑音のため、ビット線上の信号を
感知することが難しくなるという問題があった。この問
題は高集積化が進み、ビット線間のピッチが小さくなる
ほど重大になる。
の並列に配置されたビット線に同時にメモリセルから信
号を出力し、それを感知増幅する。そのため、ビット線
間の容量結合を通した雑音のため、ビット線上の信号を
感知することが難しくなるという問題があった。この問
題は高集積化が進み、ビット線間のピッチが小さくなる
ほど重大になる。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
積層セルは積層キャパシタの電極とトランジスタの電極
の電気的な接続を取ることが難しいという問題も持って
いた。また、１Ｔセルを用いた半導体メモリでは、ビッ
ト線間の容量結合を通した雑音のため、ビット線上の信
号を感知することが難しくなるという問題があった。
積層セルは積層キャパシタの電極とトランジスタの電極
の電気的な接続を取ることが難しいという問題も持って
いた。また、１Ｔセルを用いた半導体メモリでは、ビッ
ト線間の容量結合を通した雑音のため、ビット線上の信
号を感知することが難しくなるという問題があった。
【０００８】本発明の目的は、積層キャパシタの電極と
トランジスタの電極の電気的な接続を取ることが容易
で、かつビット線間の容量結合を減らすことによって、
ビット線上の信号を感知することを容易にできる積層セ
ルとビット線の構造を与えることにある。
トランジスタの電極の電気的な接続を取ることが容易
で、かつビット線間の容量結合を減らすことによって、
ビット線上の信号を感知することを容易にできる積層セ
ルとビット線の構造を与えることにある。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ
は、半導体基板の表面部に選択的に形成された不純物拡
散層からなる一対のソース・ドレイン領域および前記一
対のソース・ドレイン領域で挟まれた前記半導体基板領
域上にゲート絶縁膜を介して設けられたゲート電極から
なるＭＩＳトランジスタならびに前記一対のソース・ド
レイン領域の一方に接続された電荷蓄積電極を有する積
層キャパシタからなる複数のメモリセルと、所定の前記
メモリセルのゲート電極を行方向に連結してなる複数の
ワード線と、前記半導体基板に前記行方向と交わる列方
向に設けられた素子分離用の溝の一方の側面に絶縁膜を
介して設けられた導電膜からなり相異なる前記ワード線
に接続された前記メモリセルの一対のソース・ドレイン
領域の他方に接続されたビット線と、前記溝の他方の側
面に絶縁膜を介して設けられた導電膜からなるシールド
線とを有するメモリセルアレイを備えるというものであ
る。
は、半導体基板の表面部に選択的に形成された不純物拡
散層からなる一対のソース・ドレイン領域および前記一
対のソース・ドレイン領域で挟まれた前記半導体基板領
域上にゲート絶縁膜を介して設けられたゲート電極から
なるＭＩＳトランジスタならびに前記一対のソース・ド
レイン領域の一方に接続された電荷蓄積電極を有する積
層キャパシタからなる複数のメモリセルと、所定の前記
メモリセルのゲート電極を行方向に連結してなる複数の
ワード線と、前記半導体基板に前記行方向と交わる列方
向に設けられた素子分離用の溝の一方の側面に絶縁膜を
介して設けられた導電膜からなり相異なる前記ワード線
に接続された前記メモリセルの一対のソース・ドレイン
領域の他方に接続されたビット線と、前記溝の他方の側
面に絶縁膜を介して設けられた導電膜からなるシールド
線とを有するメモリセルアレイを備えるというものであ
る。
【００１０】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１１】図１（ａ）は本発明の一実施例の積層セル
とビット線の構造を示す平面図、図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図、図１（ｃ）は図１（ａ）のＹ
−Ｙ線断面図である。
とビット線の構造を示す平面図、図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図、図１（ｃ）は図１（ａ）のＹ
−Ｙ線断面図である。
【００１２】１０１はｐ型シリコン基板、１０４は素子
分離領域の溝表面に形成された絶縁膜、１０５ａはビッ
ト線として使われる低抵抗ポリシリコン膜、１０５ｂは
シールド線として使われる低抵抗ポリシリコン膜、１０
６は溝の残りの部分を埋める絶縁体（ＰＳＧ膜）、１０
８は溝以外の素子分離領域に形成された絶縁体（フィー
ルド酸化膜）、１１２はＭＯＳトランジスタのゲート絶
縁膜、１１３はＭＯＳトランジスタのゲート電極とワー
ド線を兼ねる低抵抗ポリシリコン膜、１１４−１，１１
４−２はＭＯＳトランジスタのソース・ドレイン領域を
形成するｎ型不純物拡散層、１１０はビット線（１０５
ａ）とＭＯＳトランジスタの一方のソース・ドレイン領
域（１１４−２）を接続する低抵抗ポリシリコン膜、１
１５は導電体層間を絶縁する層間絶縁膜、１１０Ａはビ
ット線（１０５ａ）とトランジスタ電極（ｎ型不純物拡
散層１１４−２）を接続するためのコンタクト孔、１１
６は積層キャパシタの電極（電荷蓄積電極（１１７））
とトランジスタの電極（ｎ型不純物拡散層１１４−１）
を接続するためのコンタクト孔とそこに埋め込まれた導
電体、１１７はキャパシタ電極（電荷蓄積電極）用の低
抵抗ポリシリコン膜、１１８は容量絶縁膜、１１９はキ
ャパシタのもう一方の電極（対向電極）となる低抵抗ポ
リシリコン膜である。なお、図１（ａ）ではｎ型不純物
拡散層１１４−１，１１４−２およびビット線（１０５
ａ）、シールド線（１０５ｂ）には斜線を付してあるが
切断面を意味するわけではない。
分離領域の溝表面に形成された絶縁膜、１０５ａはビッ
ト線として使われる低抵抗ポリシリコン膜、１０５ｂは
シールド線として使われる低抵抗ポリシリコン膜、１０
６は溝の残りの部分を埋める絶縁体（ＰＳＧ膜）、１０
８は溝以外の素子分離領域に形成された絶縁体（フィー
ルド酸化膜）、１１２はＭＯＳトランジスタのゲート絶
縁膜、１１３はＭＯＳトランジスタのゲート電極とワー
ド線を兼ねる低抵抗ポリシリコン膜、１１４−１，１１
４−２はＭＯＳトランジスタのソース・ドレイン領域を
形成するｎ型不純物拡散層、１１０はビット線（１０５
ａ）とＭＯＳトランジスタの一方のソース・ドレイン領
域（１１４−２）を接続する低抵抗ポリシリコン膜、１
１５は導電体層間を絶縁する層間絶縁膜、１１０Ａはビ
ット線（１０５ａ）とトランジスタ電極（ｎ型不純物拡
散層１１４−２）を接続するためのコンタクト孔、１１
６は積層キャパシタの電極（電荷蓄積電極（１１７））
とトランジスタの電極（ｎ型不純物拡散層１１４−１）
を接続するためのコンタクト孔とそこに埋め込まれた導
電体、１１７はキャパシタ電極（電荷蓄積電極）用の低
抵抗ポリシリコン膜、１１８は容量絶縁膜、１１９はキ
ャパシタのもう一方の電極（対向電極）となる低抵抗ポ
リシリコン膜である。なお、図１（ａ）ではｎ型不純物
拡散層１１４−１，１１４−２およびビット線（１０５
ａ）、シールド線（１０５ｂ）には斜線を付してあるが
切断面を意味するわけではない。
【００１３】すなわち、この実施例は、ｐ型シリコン基
板１０１の表面部に選択的に形成されたｎ型不純物拡散
層１１４−１，１１４−２からなる一対のソース・ドレ
イン領域および前述の一対のソース・ドレイン領域で挟
まれたｐ型シリコン基板領域上にゲート絶縁膜１１２を
介して設けられたゲート電極（１１３）からなるＭＯＳ
トランジスタならびに前述の一対のソース・ドレイン領
域の一方（１１４−１）に接続された電荷蓄積電極１１
７を有する積層キャパシタからなる複数のメモリセル
と、所定のメモリセルのゲート電極を行方向に連結して
なる複数のワード線（１１３）と、ｐ型シリコン基板１
０１に行方向と交わる列方向に設けられた素子分離用の
溝の一方の側面に絶縁膜１０４を介して設けられた導電
膜（１０５ａ）からなり相異なるワード線に接続された
メモリセルの一対のソース・ドレイン領域の他方（１１
４−２）に接続されたビット線（１０５ａ）と、前述の
溝の他方の側面に絶縁膜１０４を介して設けられた導電
膜（１０５ｂ）からなるシールド線とを有するメモリセ
ルアレイを備えるというものである。
板１０１の表面部に選択的に形成されたｎ型不純物拡散
層１１４−１，１１４−２からなる一対のソース・ドレ
イン領域および前述の一対のソース・ドレイン領域で挟
まれたｐ型シリコン基板領域上にゲート絶縁膜１１２を
介して設けられたゲート電極（１１３）からなるＭＯＳ
トランジスタならびに前述の一対のソース・ドレイン領
域の一方（１１４−１）に接続された電荷蓄積電極１１
７を有する積層キャパシタからなる複数のメモリセル
と、所定のメモリセルのゲート電極を行方向に連結して
なる複数のワード線（１１３）と、ｐ型シリコン基板１
０１に行方向と交わる列方向に設けられた素子分離用の
溝の一方の側面に絶縁膜１０４を介して設けられた導電
膜（１０５ａ）からなり相異なるワード線に接続された
メモリセルの一対のソース・ドレイン領域の他方（１１
４−２）に接続されたビット線（１０５ａ）と、前述の
溝の他方の側面に絶縁膜１０４を介して設けられた導電
膜（１０５ｂ）からなるシールド線とを有するメモリセ
ルアレイを備えるというものである。
【００１４】この積層セルでは、低抵抗ポリシリコン膜
１１３とその両側に形成された一対のソース・ドレイン
領域（１１４−１，１１４−２）によってスイッチング
用のＭＯＳトランジスタが構成される。このＭＯＳトラ
ンジスタの一方のソース・ドレイン領域は１１４−２は
低抵抗ポリシリコン膜１１０を通してビット線（１０５
ａ）に接続され、他方のソース・ドレイン領域（１１４
−１）はコンタクト孔１１６を通して１１７，１１８，
１１９で構成される積層セルキャパシタに接続される。
低抵抗ポリシリコン膜１１３はワード線も兼ねているこ
とから、この構造により１Ｔセルが構成される。ビット
線（１０５ａ）と対になって溝に埋められた低抵抗ポリ
シリコン膜１０５ｂは、ビット線（１０５ａ）と交互に
配置され、さらに一定電位が供給される。そのため、１
０５ｂはビット線間の容量結合を遮断するシールド線と
なる。
１１３とその両側に形成された一対のソース・ドレイン
領域（１１４−１，１１４−２）によってスイッチング
用のＭＯＳトランジスタが構成される。このＭＯＳトラ
ンジスタの一方のソース・ドレイン領域は１１４−２は
低抵抗ポリシリコン膜１１０を通してビット線（１０５
ａ）に接続され、他方のソース・ドレイン領域（１１４
−１）はコンタクト孔１１６を通して１１７，１１８，
１１９で構成される積層セルキャパシタに接続される。
低抵抗ポリシリコン膜１１３はワード線も兼ねているこ
とから、この構造により１Ｔセルが構成される。ビット
線（１０５ａ）と対になって溝に埋められた低抵抗ポリ
シリコン膜１０５ｂは、ビット線（１０５ａ）と交互に
配置され、さらに一定電位が供給される。そのため、１
０５ｂはビット線間の容量結合を遮断するシールド線と
なる。
【００１５】次に、本実施例の製造方法について説明す
る。
る。
【００１６】まず、図２（ａ），（ｂ）に示すように、
ｐ型シリコン基板１０１の一主面上に溝１０２（幅広部
１０２ａを有している。）を形成した後、その底の部分
に反転防止用のｐ型領域１０３を形成する。
ｐ型シリコン基板１０１の一主面上に溝１０２（幅広部
１０２ａを有している。）を形成した後、その底の部分
に反転防止用のｐ型領域１０３を形成する。
【００１７】次に、図３に示すように酸化シリコンなど
の絶縁膜１０４と低抵抗ポリシリコン膜１０５をそれぞ
れ形成する。次に、図４に示すように、低抵抗ポリシリ
コン膜１０５を異方性エチングして側壁にのみ低抵抗ポ
リシリコン膜１０５ａ，１０５ｂとして残した後、溝を
埋めるようにＰＳＧ膜１０６を付着形成する。次に、Ｐ
ＳＧ膜１０６を平坦化後エッチバックを行なう。この場
合、図５（ａ），（ｂ）に示すように、ｐ型シリコン基
板の表面に絶縁膜１０４が残るようにするのが好ましい
が、ｐ型シリコン基板の表面を露出させたのち熱酸化を
行なって表面に酸化シリコン膜を形成してもよい。
の絶縁膜１０４と低抵抗ポリシリコン膜１０５をそれぞ
れ形成する。次に、図４に示すように、低抵抗ポリシリ
コン膜１０５を異方性エチングして側壁にのみ低抵抗ポ
リシリコン膜１０５ａ，１０５ｂとして残した後、溝を
埋めるようにＰＳＧ膜１０６を付着形成する。次に、Ｐ
ＳＧ膜１０６を平坦化後エッチバックを行なう。この場
合、図５（ａ），（ｂ）に示すように、ｐ型シリコン基
板の表面に絶縁膜１０４が残るようにするのが好ましい
が、ｐ型シリコン基板の表面を露出させたのち熱酸化を
行なって表面に酸化シリコン膜を形成してもよい。
【００１８】次に、図６（ａ），（ｂ）に示すように、
活性領域形成予定部に窒化シリコン膜１０７を形成し、
選択酸化を行ないフィールド酸化膜１０８を形成する。
このとき、チャネルストッパのｐ型領域１０９も形成す
る。こうして溝とフィールド酸化膜１０８とで活性領域
が区画される。
活性領域形成予定部に窒化シリコン膜１０７を形成し、
選択酸化を行ないフィールド酸化膜１０８を形成する。
このとき、チャネルストッパのｐ型領域１０９も形成す
る。こうして溝とフィールド酸化膜１０８とで活性領域
が区画される。
【００１９】次に、図７（ａ），（ｂ）に示すように、
活性領域１１１の絶縁膜を除去する。このとき、溝の幅
広部１０２ａの活性領域１０９寄りの部分のＰＳＧ膜１
０６を除去し、低抵抗ポリシリコン膜１０５ａを露出さ
せる。ｎ型不純物をドーピングした低抵抗ポリシリコン
膜１１０を堆積しパターニングを行なう。
活性領域１１１の絶縁膜を除去する。このとき、溝の幅
広部１０２ａの活性領域１０９寄りの部分のＰＳＧ膜１
０６を除去し、低抵抗ポリシリコン膜１０５ａを露出さ
せる。ｎ型不純物をドーピングした低抵抗ポリシリコン
膜１１０を堆積しパターニングを行なう。
【００２０】次に、図１に示すように、ゲート絶縁膜１
１２、ワード線となる低抵抗ポリシリコン膜１１３、ｎ
型不純物拡散層１１４−１，１１４−２、各種絶縁膜、
積層キャパシタ、などを通常の製造方法で形成すれば、
図１の構造が得られる。なお、ビット線である低抵抗ポ
リシリコン膜１０５ａと適当な数のメモリセル毎に接続
するシリサイド膜などを上層に設けてもよい。
１２、ワード線となる低抵抗ポリシリコン膜１１３、ｎ
型不純物拡散層１１４−１，１１４−２、各種絶縁膜、
積層キャパシタ、などを通常の製造方法で形成すれば、
図１の構造が得られる。なお、ビット線である低抵抗ポ
リシリコン膜１０５ａと適当な数のメモリセル毎に接続
するシリサイド膜などを上層に設けてもよい。
【００２１】以上説明した製造方法では、ビット線とシ
ールド線の幅を低抵抗ポリシリコン膜１０５の厚さで決
めることができる。さらにこの厚さは、例えば低抵抗ポ
リシリコン膜をＣＶＤ法で成長する場合には、１０ナノ
メートル以下の高い精度で制御できる。そのため、その
幅はリソグラフィ技術の限界（例えば４００ナノメート
ル程度）で決まる加工幅よりも細くできる。溝１０２の
幅（幅広部は除く）がリソグラフィ技術で決まる最小値
であったとしても、その中にビット線とシールド線の２
本を形成することが可能である。
ールド線の幅を低抵抗ポリシリコン膜１０５の厚さで決
めることができる。さらにこの厚さは、例えば低抵抗ポ
リシリコン膜をＣＶＤ法で成長する場合には、１０ナノ
メートル以下の高い精度で制御できる。そのため、その
幅はリソグラフィ技術の限界（例えば４００ナノメート
ル程度）で決まる加工幅よりも細くできる。溝１０２の
幅（幅広部は除く）がリソグラフィ技術で決まる最小値
であったとしても、その中にビット線とシールド線の２
本を形成することが可能である。
【００２２】
【発明の効果】本発明の半導体メモリは、素子分離用の
溝にビット線を埋め込んでいるので、積層キャパシタの
電極とトランジスタの電極を接続するためのコンタクト
孔は、ワード線だけを避けて形成すればよく、その形成
は飛躍的に容易である。さらに、本発明の半導体メモリ
では、リソグラフィで決まる最小加工幅の中にビット線
とシールド線の２本を形成することが可能であるため、
メモリの面積を増大することなく、ビット線間の容量結
合を通した雑音を抑えることができる。
溝にビット線を埋め込んでいるので、積層キャパシタの
電極とトランジスタの電極を接続するためのコンタクト
孔は、ワード線だけを避けて形成すればよく、その形成
は飛躍的に容易である。さらに、本発明の半導体メモリ
では、リソグラフィで決まる最小加工幅の中にビット線
とシールド線の２本を形成することが可能であるため、
メモリの面積を増大することなく、ビット線間の容量結
合を通した雑音を抑えることができる。
【図１】本発明の一実施例を示す半導体チップの平面図
（図１（ａ））および断面図（図１（ｂ），図１
（ｃ））である。
（図１（ａ））および断面図（図１（ｂ），図１
（ｃ））である。
【図２】本発明の一実施例の製造方法の説明に使用する
平面図（図２（ａ））および断面図（図２（ｂ））であ
る。
平面図（図２（ａ））および断面図（図２（ｂ））であ
る。
【図３】本発明の一実施例の製造方法の説明に使用する
断面図である。
断面図である。
【図４】本発明の一実施例の製造方法の説明に使用する
断面図である。
断面図である。
【図５】本発明の一実施例の製造方法の説明に使用する
平面図（図５（ａ））および断面図（図５（ｂ））であ
る。
平面図（図５（ａ））および断面図（図５（ｂ））であ
る。
【図６】本発明の一実施例の製造方法の説明に使用する
平面図（図６（ａ））および断面図（図６（ｂ））であ
る。
平面図（図６（ａ））および断面図（図６（ｂ））であ
る。
【図７】本発明の一実施例の製造方法の説明に使用する
平面図（図７（ａ））および断面図（図７（ｂ））であ
る。
平面図（図７（ａ））および断面図（図７（ｂ））であ
る。
【図８】従来の積層セルを示す平面図（図８（ａ））お
よび断面図（図８（ｂ））である。
よび断面図（図８（ｂ））である。
１，１０１ ｐ型シリコン基板 １０２，１０２ａ 溝 １０３ ｐ型領域 １０４ 絶縁膜 １０５，１０５ａ，１０５ｂ 低抵抗ポリシリコン膜 １０６ ＰＳＧ膜 １０７ 窒化シリコン膜 ８，１０８ フィールド絶縁膜 １０９ ｐ型領域 １１０ 低抵抗シリコン膜 １１１ 活性領域 １２，１１２ ゲート絶縁膜 １３，１１３ 低抵抗ポリシリコン膜 １４，１１４−１，１４−２，１１４−２ ｎ型不純
物拡散層 １１５ 層間絶縁膜 １１６ コンタクト孔 １７，１１７ 電荷蓄積電極 １７ａ，１７ｂ フィル １１８ 容量絶縁膜 １９，１１９ 対向電極 ２０ ビット線 ２１，２２ 層間絶縁膜 ２３ カバー絶縁膜 Ｃ０１，Ｃ０２ コンタクト孔
物拡散層 １１５ 層間絶縁膜 １１６ コンタクト孔 １７，１１７ 電荷蓄積電極 １７ａ，１７ｂ フィル １１８ 容量絶縁膜 １９，１１９ 対向電極 ２０ ビット線 ２１，２２ 層間絶縁膜 ２３ カバー絶縁膜 Ｃ０１，Ｃ０２ コンタクト孔
Claims (1)
- 【請求項１】 半導体基板の表面部に選択的に形成され
た不純物拡散層からなる一対のソース・ドレイン領域お
よび前記一対のソース・ドレイン領域で挟まれた前記半
導体基板領域上にゲート絶縁膜を介して設けられたゲー
ト電極からなるＭＩＳトランジスタならびに前記一対の
ソース・ドレイン領域の一方に接続された電荷蓄積電極
を有する積層キャパシタからなる複数のメモリセルと、
所定の前記メモリセルのゲート電極を行方向に連結して
なる複数のワード線と、前記半導体基板に前記行方向と
交わる列方向に設けられた素子分離用の溝の一方の側面
に絶縁膜を介して設けられた導電膜からなり相異なる前
記ワード線に接続された前記メモリセルの一対のソース
・ドレイン領域の他方に接続されたビット線と、前記溝
の他方の側面に絶縁膜を介して設けられた導電膜からな
るシールド線とを有するメモリセルアレイを備えること
を特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342784A JPH05211311A (ja) | 1991-12-25 | 1991-12-25 | 半導体メモリ |
| US08/732,832 US5760452A (en) | 1991-08-22 | 1996-10-15 | Semiconductor memory and method of fabricating the same |
| US08/964,416 US6048767A (en) | 1991-08-22 | 1997-11-04 | Method of forming a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342784A JPH05211311A (ja) | 1991-12-25 | 1991-12-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211311A true JPH05211311A (ja) | 1993-08-20 |
Family
ID=18356475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342784A Withdrawn JPH05211311A (ja) | 1991-08-22 | 1991-12-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211311A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504685A (ja) * | 2004-06-23 | 2008-02-14 | マイクロン テクノロジー，インコーポレイテッド | Ａｌ２Ｏ３誘電体を用いるメモリ・セルの絶縁構造 |
-
1991
- 1991-12-25 JP JP3342784A patent/JPH05211311A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504685A (ja) * | 2004-06-23 | 2008-02-14 | マイクロン テクノロジー，インコーポレイテッド | Ａｌ２Ｏ３誘電体を用いるメモリ・セルの絶縁構造 |
| US8278182B2 (en) | 2004-06-23 | 2012-10-02 | Micron Technology, Inc. | Isolation structure for a memory cell using Al1O3 dielectric |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |