JPH0529574A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0529574A JPH0529574A JP3179401A JP17940191A JPH0529574A JP H0529574 A JPH0529574 A JP H0529574A JP 3179401 A JP3179401 A JP 3179401A JP 17940191 A JP17940191 A JP 17940191A JP H0529574 A JPH0529574 A JP H0529574A
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Landscapes
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Abstract
(57)【要約】
【目的】 半導体装置のキャパシタの製造方法及びその
方法を使用して製造されるキャパシタに関し、工程の複
雑化を伴うことなく、微細化した素子形成領域に、必要
とする容量の信頼性の高いキャパシタを製造する方法を
提供することを目的とする。 【構成】 第１のシリコン基板１にトレンチ２を形成し
て素子形成領域３をメサ状に残留する工程と、メサ状の
素子形成領域３の表面とトレンチ２の内面とに、第１の
絶縁膜４を介してキャパシタ５・６・７を形成する工程
と、トレンチ２内を埋めてキャパシタ上に第２の絶縁膜
８または低抵抗多結晶シリコン層11を形成し、表面を平
坦化して第２のシリコン基板10または低抵抗シリコン基
板12と貼り合わせ、貼り合わせ面の反対側から第１のシ
リコン基板１を研削してトレンチ２底部の第１の絶縁膜
４を露出させ、残留する素子形成領域３の絶縁分離をな
す工程とをもって構成される。
方法を使用して製造されるキャパシタに関し、工程の複
雑化を伴うことなく、微細化した素子形成領域に、必要
とする容量の信頼性の高いキャパシタを製造する方法を
提供することを目的とする。 【構成】 第１のシリコン基板１にトレンチ２を形成し
て素子形成領域３をメサ状に残留する工程と、メサ状の
素子形成領域３の表面とトレンチ２の内面とに、第１の
絶縁膜４を介してキャパシタ５・６・７を形成する工程
と、トレンチ２内を埋めてキャパシタ上に第２の絶縁膜
８または低抵抗多結晶シリコン層11を形成し、表面を平
坦化して第２のシリコン基板10または低抵抗シリコン基
板12と貼り合わせ、貼り合わせ面の反対側から第１のシ
リコン基板１を研削してトレンチ２底部の第１の絶縁膜
４を露出させ、残留する素子形成領域３の絶縁分離をな
す工程とをもって構成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のキャパシ
タを有する半導体装置の製造方法及びその方法を使用し
て製造されるキャパシタを有する１−トランジスタ／１
−キャパシタ型メモリセルの製造方法に関する。
タを有する半導体装置の製造方法及びその方法を使用し
て製造されるキャパシタを有する１−トランジスタ／１
−キャパシタ型メモリセルの製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化にともなって
素子形成領域は益々微細化する傾向にある。
素子形成領域は益々微細化する傾向にある。
【０００３】微細化された素子形成領域に、必要とする
容量のキャパシタを形成するのに、以下のような方法が
使用されている。例えば、１−トランジスタ１−キャパ
シタ型のＤＲＡＭメモリセルの場合、図５（ａ）に示す
ように、メモリセル表面の凹凸を激しくすることによっ
てキャパシタ電極面積を増加して必要な容量のキャパシ
タを形成している。なお、図５（ａ）において、21はｐ
型シリコン層であり、22はスイッチ用ＭＯＳトランジス
タのｎ型のソースであり、23は同じくｎ型のドレインで
あり、24はビット線であり、25はワード線であり、26は
多結晶シリコンよりなる記憶ノード側キャパシタ電極で
あり、27はキャパシタ絶縁膜であり、28はタングステン
よりなる固定電位側キャパシタ電極である。
容量のキャパシタを形成するのに、以下のような方法が
使用されている。例えば、１−トランジスタ１−キャパ
シタ型のＤＲＡＭメモリセルの場合、図５（ａ）に示す
ように、メモリセル表面の凹凸を激しくすることによっ
てキャパシタ電極面積を増加して必要な容量のキャパシ
タを形成している。なお、図５（ａ）において、21はｐ
型シリコン層であり、22はスイッチ用ＭＯＳトランジス
タのｎ型のソースであり、23は同じくｎ型のドレインで
あり、24はビット線であり、25はワード線であり、26は
多結晶シリコンよりなる記憶ノード側キャパシタ電極で
あり、27はキャパシタ絶縁膜であり、28はタングステン
よりなる固定電位側キャパシタ電極である。
【０００４】また、図５（ｂ）に示すように、フィン状
にキャパシタを形成して容量を増やす方法もある。な
お、図５（ｂ）において図５（ａ）で示したものと同一
のものは同一記号で示してある。
にキャパシタを形成して容量を増やす方法もある。な
お、図５（ｂ）において図５（ａ）で示したものと同一
のものは同一記号で示してある。
【０００５】さらには、キャパシタ絶縁膜27に二酸化シ
リコンよりも誘電率の高い酸化タンタル（Ｔａ2 Ｏ5 ）
等を使用することによって容量の増加を計っている。
リコンよりも誘電率の高い酸化タンタル（Ｔａ2 Ｏ5 ）
等を使用することによって容量の増加を計っている。
【０００６】
【発明が解決しようとする課題】素子形成領域の表面の
凹凸を激しくする方法は、工程の増加や凹凸によってリ
ソグラフィープロセスが困難になる等の工程の複雑化を
招く。また、キャパシタ電極をフィン状に形成する方法
も、同様に工程の増加と複雑化を招く。さらにまた、酸
化タンタル等の二酸化シリコン以外のキャパシタ絶縁膜
を使用すると、リーク電流の増加等によって信頼性が低
下すると云う問題が発生する。
凹凸を激しくする方法は、工程の増加や凹凸によってリ
ソグラフィープロセスが困難になる等の工程の複雑化を
招く。また、キャパシタ電極をフィン状に形成する方法
も、同様に工程の増加と複雑化を招く。さらにまた、酸
化タンタル等の二酸化シリコン以外のキャパシタ絶縁膜
を使用すると、リーク電流の増加等によって信頼性が低
下すると云う問題が発生する。
【０００７】本発明の目的は、これらの欠点を解消する
ことにあり、工程の複雑化をともなうことなく、微細化
した素子形成領域に、必要とする容量の信頼性の高いキ
ャパシタを有する半導体装置を製造する方法及びその方
法をもって製造されたキャパシタを有する１−トランジ
スタ／１−キャパシタ型メモリセルの製造方法を提供す
ることにある。
ことにあり、工程の複雑化をともなうことなく、微細化
した素子形成領域に、必要とする容量の信頼性の高いキ
ャパシタを有する半導体装置を製造する方法及びその方
法をもって製造されたキャパシタを有する１−トランジ
スタ／１−キャパシタ型メモリセルの製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記の目的のうち、キャ
パシタを有する半導体装置の製造方法は、（イ）第１の
シリコン基板（１）にトレンチ（２）を形成して素子形
成領域（３）をメサ状に残留する工程と、このメサ状の
素子形成領域（３）の表面と前記のトレンチ（２）の内
面とに、第１の絶縁膜（４）を介して第１のキャパシタ
電極（５）とキャパシタ絶縁膜（６）と第２のキャパシ
タ電極（７）とからなるキャパシタを形成する工程と、
前記のトレンチ（２）内を埋めて前記のキャパシタ（５
・６・７）上に第２の絶縁膜（８）を形成し、表面を平
坦化して平坦化された表面と第２のシリコン基板（10）
とを貼り合わせ、貼り合わせ面の反対側から前記の第１
のシリコン基板（１）を研削して前記のトレンチ（２）
底部の前記の第１の絶縁膜（４）を露出させ、残留する
素子形成領域（３）の絶縁分離をなす工程とを有する半
導体装置の製造方法、及び、（ロ）第１のシリコン基板
（１）にトレンチ（２）を形成して素子形成領域（３）
をメサ状に残留する工程と、このメサ状の素子形成領域
（３）の表面と前記のトレンチ（２）の内面とに、第１
の絶縁膜（４）を介してキャパシタ（５・６・７）を形
成する工程と、前記のトレンチ（２）内を埋めて前記の
キャパシタ（５・６・７）上に低抵抗多結晶シリコン層
（11）を形成し、表面を平坦化して平坦化された表面と
低抵抗シリコン基板（12）とを貼り合わせ、貼り合わせ
面の反対側から前記の第１のシリコン基板（１）を研削
して前記のトレンチ（２）底部の前記の第１の絶縁膜
（４）を露出させ、素子形成領域（３）の絶縁分離をな
す工程とを有する半導体装置の製造方法によって達成さ
れ、また、上記の目的のうち、１−トランジスタ／１−
キャパシタ型メモリセルの製造方法は、（ハ）請求項１
記載の半導体装置の製造方法を実施して、前記の絶縁分
離された素子形成領域（３）にトランジスタを形成する
工程を有する１−トランジスタ／１−キャパシタ型メモ
リセルの製造方法、及び、（ニ）請求項２記載の半導体
装置の製造方法を実施して、前記の絶縁分離された素子
形成領域（３）にトランジスタを形成する工程を有する
１−トランジスタ／１−キャパシタ型メモリセルの製造
方法によって達成される。
パシタを有する半導体装置の製造方法は、（イ）第１の
シリコン基板（１）にトレンチ（２）を形成して素子形
成領域（３）をメサ状に残留する工程と、このメサ状の
素子形成領域（３）の表面と前記のトレンチ（２）の内
面とに、第１の絶縁膜（４）を介して第１のキャパシタ
電極（５）とキャパシタ絶縁膜（６）と第２のキャパシ
タ電極（７）とからなるキャパシタを形成する工程と、
前記のトレンチ（２）内を埋めて前記のキャパシタ（５
・６・７）上に第２の絶縁膜（８）を形成し、表面を平
坦化して平坦化された表面と第２のシリコン基板（10）
とを貼り合わせ、貼り合わせ面の反対側から前記の第１
のシリコン基板（１）を研削して前記のトレンチ（２）
底部の前記の第１の絶縁膜（４）を露出させ、残留する
素子形成領域（３）の絶縁分離をなす工程とを有する半
導体装置の製造方法、及び、（ロ）第１のシリコン基板
（１）にトレンチ（２）を形成して素子形成領域（３）
をメサ状に残留する工程と、このメサ状の素子形成領域
（３）の表面と前記のトレンチ（２）の内面とに、第１
の絶縁膜（４）を介してキャパシタ（５・６・７）を形
成する工程と、前記のトレンチ（２）内を埋めて前記の
キャパシタ（５・６・７）上に低抵抗多結晶シリコン層
（11）を形成し、表面を平坦化して平坦化された表面と
低抵抗シリコン基板（12）とを貼り合わせ、貼り合わせ
面の反対側から前記の第１のシリコン基板（１）を研削
して前記のトレンチ（２）底部の前記の第１の絶縁膜
（４）を露出させ、素子形成領域（３）の絶縁分離をな
す工程とを有する半導体装置の製造方法によって達成さ
れ、また、上記の目的のうち、１−トランジスタ／１−
キャパシタ型メモリセルの製造方法は、（ハ）請求項１
記載の半導体装置の製造方法を実施して、前記の絶縁分
離された素子形成領域（３）にトランジスタを形成する
工程を有する１−トランジスタ／１−キャパシタ型メモ
リセルの製造方法、及び、（ニ）請求項２記載の半導体
装置の製造方法を実施して、前記の絶縁分離された素子
形成領域（３）にトランジスタを形成する工程を有する
１−トランジスタ／１−キャパシタ型メモリセルの製造
方法によって達成される。
【０００９】
【作用】素子形成領域３を囲んでトレンチ２を形成し、
素子形成領域３の下面と側面とにキャパシタを形成する
ので、トレンチ２の深さを深くすることによって必要な
キャパシタ電極面積を確保することができ、キャパシタ
絶縁膜として信頼性の高い二酸化シリコン膜を使用して
も必要とする容量のキャパシタを形成することができ
る。
素子形成領域３の下面と側面とにキャパシタを形成する
ので、トレンチ２の深さを深くすることによって必要な
キャパシタ電極面積を確保することができ、キャパシタ
絶縁膜として信頼性の高い二酸化シリコン膜を使用して
も必要とする容量のキャパシタを形成することができ
る。
【００１０】また、素子形成領域３は貼り合わせ技術に
よって単結晶シリコン基板をもって形成されているの
で、こゝに形成される素子は、通常のシリコン基板上に
形成される素子と同一の電気的特性を持つことができ
る。
よって単結晶シリコン基板をもって形成されているの
で、こゝに形成される素子は、通常のシリコン基板上に
形成される素子と同一の電気的特性を持つことができ
る。
【００１１】したがって、微細化した素子形成領域３に
トランジスタを形成してキャパシタと接続することによ
って、十分な容量を有する１−トランジスタ／１−キャ
パシタ型メモリセルを形成することができる。
トランジスタを形成してキャパシタと接続することによ
って、十分な容量を有する１−トランジスタ／１−キャ
パシタ型メモリセルを形成することができる。
【００１２】
【実施例】以下、図面を参照して、本発明の四つの実施
例に係るキャパシタの製造方法について説明する。
例に係るキャパシタの製造方法について説明する。
【００１３】第１例
図３に示すように、第１のシリコン基板１に深さ３μ
ｍ、幅０．３μｍのトレンチ２を形成し、素子形成領域
３をメサ状に残留する。なお、同図（ａ）は平面図を示
し、同図（ｂ）は同図（ａ）のＡ−Ａ断面図を示す。
ｍ、幅０．３μｍのトレンチ２を形成し、素子形成領域
３をメサ状に残留する。なお、同図（ａ）は平面図を示
し、同図（ｂ）は同図（ａ）のＡ−Ａ断面図を示す。
【００１４】図２（ａ）に示すように、トレンチ２の形
成された第１のシリコン基板１に熱酸化を施して、５０
０Å厚の第１の絶縁膜４を形成し、次に、ｎ型の不純物
のドープされた５００Å厚の多結晶シリコン層をＣＶＤ
法を使用して堆積して第１のキャパシタ電極５を形成
し、次いで、熱酸化をなして１００Å厚のキャパシタ絶
縁膜６を形成する。
成された第１のシリコン基板１に熱酸化を施して、５０
０Å厚の第１の絶縁膜４を形成し、次に、ｎ型の不純物
のドープされた５００Å厚の多結晶シリコン層をＣＶＤ
法を使用して堆積して第１のキャパシタ電極５を形成
し、次いで、熱酸化をなして１００Å厚のキャパシタ絶
縁膜６を形成する。
【００１５】次に、ＣＶＤ法を使用してｎ型の不純物の
ドープされた５００Å厚の多結晶シリコン層を堆積して
第２のキャパシタ電極７を形成し、次いで、ＣＶＤ法を
使用して、トレンチ２内を埋めて全面に二酸化シリコン
膜を堆積した後表面を研磨して平坦化し、５００Å厚の
第２の絶縁膜８を形成する。
ドープされた５００Å厚の多結晶シリコン層を堆積して
第２のキャパシタ電極７を形成し、次いで、ＣＶＤ法を
使用して、トレンチ２内を埋めて全面に二酸化シリコン
膜を堆積した後表面を研磨して平坦化し、５００Å厚の
第２の絶縁膜８を形成する。
【００１６】図２（ｂ）に示すように、熱酸化により表
面に５００Å厚の第３の絶縁膜９の形成された第２のシ
リコン基板10と第１のシリコン基板１とを第２の絶縁膜
８と第３の絶縁膜９とを介して重ね合わせ、両者間にパ
ルス電圧を印加して相互に接着する。
面に５００Å厚の第３の絶縁膜９の形成された第２のシ
リコン基板10と第１のシリコン基板１とを第２の絶縁膜
８と第３の絶縁膜９とを介して重ね合わせ、両者間にパ
ルス電圧を印加して相互に接着する。
【００１７】図１（ａ）に示すように、第１のシリコン
基板１のトレンチ２底部の第１の絶縁膜４が露出して素
子形成領域３が絶縁分離されるまで貼り合わせ面の反対
側から第１のシリコン基板１を研削する。
基板１のトレンチ２底部の第１の絶縁膜４が露出して素
子形成領域３が絶縁分離されるまで貼り合わせ面の反対
側から第１のシリコン基板１を研削する。
【００１８】図１（ｂ）に示すように、トレンチ底面に
おいて第１の絶縁膜４と第１のキャパシタ電極５とをエ
ッチング除去して、それぞれの素子形成領域３の底面と
側面とに第１のキャパシタ電極５とキャパシタ絶縁膜６
と第２のキャパシタ電極７（共通電極）とからなるキャ
パシタを形成する。
おいて第１の絶縁膜４と第１のキャパシタ電極５とをエ
ッチング除去して、それぞれの素子形成領域３の底面と
側面とに第１のキャパシタ電極５とキャパシタ絶縁膜６
と第２のキャパシタ電極７（共通電極）とからなるキャ
パシタを形成する。
【００１９】第２例
第１例と同様にして第１のシリコン基板１に第１の絶縁
膜４を介してキャパシタ５・６・７を形成した後、図４
に示すように、第１例の二酸化シリコン絶縁膜に代えて
低抵抗多結晶シリコン層11を埋め込んで表面を平坦化
し、低抵抗シリコン基板12と貼り合わせる。このように
すれば、低抵抗シリコン基板12と第２のキャパシタ電極
７とは電気的に接続され、低抵抗シリコン基板12に固定
電位を印加することによって第２のキャパシタ電極７に
固定電位を印加することができ、固定電位を印加するた
めの電極及び配線の形成を省略することができる。
膜４を介してキャパシタ５・６・７を形成した後、図４
に示すように、第１例の二酸化シリコン絶縁膜に代えて
低抵抗多結晶シリコン層11を埋め込んで表面を平坦化
し、低抵抗シリコン基板12と貼り合わせる。このように
すれば、低抵抗シリコン基板12と第２のキャパシタ電極
７とは電気的に接続され、低抵抗シリコン基板12に固定
電位を印加することによって第２のキャパシタ電極７に
固定電位を印加することができ、固定電位を印加するた
めの電極及び配線の形成を省略することができる。
【００２０】なお、集積度を向上するために、第１のキ
ャパシタ電極５と第１のシリコン基板１との間の第１の
絶縁膜４を薄く形成する場合には、この第１のキャパシ
タ電極５が高電位になった時、第１のシリコン基板１の
第１の絶縁膜４との界面に反転層が形成され、第１のシ
リコン基板１よりなる素子形成領域３に形成される素子
のリーク電流が増加する可能性が発生する。この反転現
象を防ぐには、第１のシリコン基板１の表層に予め反対
導電型のイオンを注入しておけばよい。
ャパシタ電極５と第１のシリコン基板１との間の第１の
絶縁膜４を薄く形成する場合には、この第１のキャパシ
タ電極５が高電位になった時、第１のシリコン基板１の
第１の絶縁膜４との界面に反転層が形成され、第１のシ
リコン基板１よりなる素子形成領域３に形成される素子
のリーク電流が増加する可能性が発生する。この反転現
象を防ぐには、第１のシリコン基板１の表層に予め反対
導電型のイオンを注入しておけばよい。
【００２１】第３例
図６の平面図に示すように、第１のシリコン基板１の表
面に幅０．３μｍ、深さ２．８μｍのトレンチ溝２を形
成し、メモリセルのアクセストランジスタ形成領域（シ
リコンアイランド）３を２．９×０．５μｍの大きさに
メサ状に残留する。
面に幅０．３μｍ、深さ２．８μｍのトレンチ溝２を形
成し、メモリセルのアクセストランジスタ形成領域（シ
リコンアイランド）３を２．９×０．５μｍの大きさに
メサ状に残留する。
【００２２】図７の断面図に示すように、熱酸化をなし
て５００Å厚の第１の絶縁膜４を形成し、次いで、ｎ型
の不純物をドープした低抵抗多結晶シリコン層を５００
Å厚に堆積して第１のキャパシタ電極５を形成する。
て５００Å厚の第１の絶縁膜４を形成し、次いで、ｎ型
の不純物をドープした低抵抗多結晶シリコン層を５００
Å厚に堆積して第１のキャパシタ電極５を形成する。
【００２３】図８の平面図に示すように、メサ状のシリ
コンアイランド３の中央から第１のキャパシタ電極５を
幅０．３μｍにわたってエッチング除去する。図９の断
面図に示すように、８０Å厚のキャパシタ絶縁膜６を形
成し、次いで、低抵抗多結晶シリコン層を堆積して第２
のキャパシタ電極７を形成し、表面を鏡面研磨する。
コンアイランド３の中央から第１のキャパシタ電極５を
幅０．３μｍにわたってエッチング除去する。図９の断
面図に示すように、８０Å厚のキャパシタ絶縁膜６を形
成し、次いで、低抵抗多結晶シリコン層を堆積して第２
のキャパシタ電極７を形成し、表面を鏡面研磨する。
【００２４】図10に示すように、第１のシリコン基板１
の鏡面研磨した第２のキャパシタ電極７と低抵抗の第２
のシリコン基板10とを重ね合わせ、窒素ガス中において
９００℃の温度に６０分間程度加熱して相互に貼り合わ
せる。
の鏡面研磨した第２のキャパシタ電極７と低抵抗の第２
のシリコン基板10とを重ね合わせ、窒素ガス中において
９００℃の温度に６０分間程度加熱して相互に貼り合わ
せる。
【００２５】図11に示すように、貼り合わせ面の反対側
から第１のシリコン基板１を研削し、トレンチ底部の第
１の絶縁膜４を露出させ、アクセストランジスタ形成領
域３をメサ状に絶縁分離する。
から第１のシリコン基板１を研削し、トレンチ底部の第
１の絶縁膜４を露出させ、アクセストランジスタ形成領
域３をメサ状に絶縁分離する。
【００２６】図12の平面図と図13の断面図（図12のＢ−
Ｂ断面図）とに示すように、第１のキャパシタ電極５の
上面をパターニングして分離する。第１のキャパシタ電
極５は、図８に示すようにシリコンアイランド３の中央
において既に分離されているので、各シリコンアイラン
ド３に２組の第１のキャパシタ電極５が形成されたこと
になる。
Ｂ断面図）とに示すように、第１のキャパシタ電極５の
上面をパターニングして分離する。第１のキャパシタ電
極５は、図８に示すようにシリコンアイランド３の中央
において既に分離されているので、各シリコンアイラン
ド３に２組の第１のキャパシタ電極５が形成されたこと
になる。
【００２７】図14に示すように、ドライ酸素雰囲気中に
おいて９００℃の温度に３０分間程度加熱して１００Å
厚のゲート酸化膜（図示せず）を形成し、次いで、タン
グステンポリサイドを３０００Å厚に堆積し、これをパ
ターニングして長さ０．３５μｍのゲート電極13を１つ
のシリコンアイランド３に２個形成し、ゲート電極13を
マスクにしてｎ型の不純物をイオン注入してアクセスト
ランジスタを形成する。二酸化シリコン膜（図示せず）
を１０００Å厚に形成した後、コンタクトホール14を形
成し、アクセストランジスタの拡散領域15と第１のキャ
パシタ電極５とを配線16をもって接続する。ビットライ
ンとアクセストランジスタとをビットラインコンタクト
17を介して接続すると、１つのシリコンアイランド３に
２個の１−トランジスタ／１−キャパシタ型メモリセル
が形成される。
おいて９００℃の温度に３０分間程度加熱して１００Å
厚のゲート酸化膜（図示せず）を形成し、次いで、タン
グステンポリサイドを３０００Å厚に堆積し、これをパ
ターニングして長さ０．３５μｍのゲート電極13を１つ
のシリコンアイランド３に２個形成し、ゲート電極13を
マスクにしてｎ型の不純物をイオン注入してアクセスト
ランジスタを形成する。二酸化シリコン膜（図示せず）
を１０００Å厚に形成した後、コンタクトホール14を形
成し、アクセストランジスタの拡散領域15と第１のキャ
パシタ電極５とを配線16をもって接続する。ビットライ
ンとアクセストランジスタとをビットラインコンタクト
17を介して接続すると、１つのシリコンアイランド３に
２個の１−トランジスタ／１−キャパシタ型メモリセル
が形成される。
【００２８】こゝで、シリコンアイランド３の底面積は
１．３×０．５μｍ2 であり、シリコンアイランド３に
隣接するキャパシタ電極の表面積は１．３×０．２μｍ
2 であり、シリコンアイランド３の側面積は３．１×
２．８μｍ2 であるので、メモリセル１個当りのキャパ
シタ電極の表面積は９．５９μｍ2 となる。酸化膜の比
誘電率を４とし、真空の誘電率を８．８５４×１０-14
Ｆ／ｃｍとすると、キャパシタの絶縁膜６の厚さが８０
Åであるのでキャパシタ容量ＣS は、 ＣS ＝４×８．８５４×１０-14 ×９．５９×１０-8／（８０×１０-8） ＝４２．５ｆＦ となり、ＣS ＞４０ｆＦなる条件を満たす１−トランジ
スタ／１−キャパシタ型メモリセルが形成される。
１．３×０．５μｍ2 であり、シリコンアイランド３に
隣接するキャパシタ電極の表面積は１．３×０．２μｍ
2 であり、シリコンアイランド３の側面積は３．１×
２．８μｍ2 であるので、メモリセル１個当りのキャパ
シタ電極の表面積は９．５９μｍ2 となる。酸化膜の比
誘電率を４とし、真空の誘電率を８．８５４×１０-14
Ｆ／ｃｍとすると、キャパシタの絶縁膜６の厚さが８０
Åであるのでキャパシタ容量ＣS は、 ＣS ＝４×８．８５４×１０-14 ×９．５９×１０-8／（８０×１０-8） ＝４２．５ｆＦ となり、ＣS ＞４０ｆＦなる条件を満たす１−トランジ
スタ／１−キャパシタ型メモリセルが形成される。
【００２９】第４例
本発明に係るキャパシタをＳＲＡＭ等の周辺回路に使用
する例について説明する。
する例について説明する。
【００３０】図15（ａ）に周辺回路の一部の等価回路を
示す。図において、ＱＰ１・ＱＰ２はＰチャンネルＭＯ
ＳＦＥＴであり、ＱＮ１・ＱＮ２はＮチャンネルＭＯＳ
ＦＥＴであり、Ｃは信号の遅延を生じさせるキャパシタ
である。
示す。図において、ＱＰ１・ＱＰ２はＰチャンネルＭＯ
ＳＦＥＴであり、ＱＮ１・ＱＮ２はＮチャンネルＭＯＳ
ＦＥＴであり、Ｃは信号の遅延を生じさせるキャパシタ
である。
【００３１】図15（ｂ）は、図15（ａ）に示す等価回路
に従って製造された周辺回路装置の断面図であり、Ｐチ
ャンネルＭＯＳＦＥＴＱＰ１とＮチャンネルＭＯＳＦＥ
ＴＱＮ１との底面と側面とに本発明に係るキャパシタ５
・６・７を形成することによって、ＭＯＳＦＥＴと同じ
シリコン基板表面にキャパシタを形成していた従来例に
比べて周辺回路の占める面積を縮小することができる。
に従って製造された周辺回路装置の断面図であり、Ｐチ
ャンネルＭＯＳＦＥＴＱＰ１とＮチャンネルＭＯＳＦＥ
ＴＱＮ１との底面と側面とに本発明に係るキャパシタ５
・６・７を形成することによって、ＭＯＳＦＥＴと同じ
シリコン基板表面にキャパシタを形成していた従来例に
比べて周辺回路の占める面積を縮小することができる。
【００３２】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、素子形成領域の底面と側
面とにキャパシタを形成することによって、素子形成領
域が微細化されても十分なキャパシタ面積を確保するこ
とができるので、必要とする容量のキャパシタを信頼性
の高い二酸化シリコン絶縁膜をキャパシタ絶縁膜に使用
して、複雑な工程を伴うことなく形成することができ
る。また、素子形成領域は単結晶シリコン基板をもって
形成されているので、通常のシリコン基板上に形成され
る素子と同一の電気的特性を有する素子を形成すること
ができる。素子形成領域にトランジスタを形成すれば十
分な容量を有する１−トランジスタ／１−キャパシタ型
メモリセルを形成することができる。
体装置の製造方法においては、素子形成領域の底面と側
面とにキャパシタを形成することによって、素子形成領
域が微細化されても十分なキャパシタ面積を確保するこ
とができるので、必要とする容量のキャパシタを信頼性
の高い二酸化シリコン絶縁膜をキャパシタ絶縁膜に使用
して、複雑な工程を伴うことなく形成することができ
る。また、素子形成領域は単結晶シリコン基板をもって
形成されているので、通常のシリコン基板上に形成され
る素子と同一の電気的特性を有する素子を形成すること
ができる。素子形成領域にトランジスタを形成すれば十
分な容量を有する１−トランジスタ／１−キャパシタ型
メモリセルを形成することができる。
【図１】本発明の第１の実施例に係るキャパシタの製造
工程図（その２）である。
工程図（その２）である。
【図２】本発明の第１の実施例に係るキャパシタの製造
工程図（その１）である。
工程図（その１）である。
【図３】トレンチの配置図である。
【図４】本発明の第２の実施例に係るキャパシタの断面
図である。
図である。
【図５】従来技術に係るキャパシタの例を示す断面図で
ある。
ある。
【図６】１−トランジスタ／１−キャパシタ型メモリセ
ルの製造工程図（その１）である。
ルの製造工程図（その１）である。
【図７】１−トランジスタ／１−キャパシタ型メモリセ
ルの製造工程図（その２）である。
ルの製造工程図（その２）である。
【図８】１−トランジスタ／１−キャパシタ型メモリセ
ルの製造工程図（その３）である。
ルの製造工程図（その３）である。
【図９】１−トランジスタ／１−キャパシタ型メモリセ
ルの製造工程図（その４）である。
ルの製造工程図（その４）である。
【図10】１−トランジスタ／１−キャパシタ型メモリセ
ルの製造工程図（その５）である。
ルの製造工程図（その５）である。
【図11】１−トランジスタ／１−キャパシタ型メモリセ
ルの製造工程図（その６）である。
ルの製造工程図（その６）である。
【図12】１−トランジスタ／１−キャパシタ型メモリセ
ルの製造工程図（その７）である。
ルの製造工程図（その７）である。
【図13】１−トランジスタ／１−キャパシタ型メモリセ
ルの製造工程図（その８）である。
ルの製造工程図（その８）である。
【図14】１−トランジスタ／１−キャパシタ型メモリセ
ルの製造工程図（その９）である。
ルの製造工程図（その９）である。
【図15】ＳＲＡＭの周辺回路の回路図と装置断面図であ
る。
る。
【符号の説明】
１ 第１のシリコン基板
２ トレンチ
３ 素子形成領域
４ 第１の絶縁膜
５ 第１のキャパシタ電極
６ キャパシタ絶縁膜
７ 第２のキャパシタ電極
８ 第２の絶縁膜
９ 第３の絶縁膜
10 第２のシリコン基板
11 低抵抗多結晶シリコン層
12 低抵抗シリコン基板
13 ゲート電極
14 コンタクトホール
15 拡散領域
16 配線
17 ビットラインコンタクト
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/10 ３７１ 8728−4Ｍ
27/12 Ｂ 8728−4Ｍ
Claims (4)
- 【請求項１】 第１のシリコン基板（１）にトレンチ
（２）を形成して素子形成領域（３）をメサ状に残留す
る工程と、 該メサ状の素子形成領域（３）の表面と前記トレンチ
（２）の内面とに、第１の絶縁膜（４）を介してキャパ
シタ（５・６・７）を形成する工程と、 前記トレンチ（２）内を埋めて前記キャパシタ（５・６
・７）上に第２の絶縁膜（８）を形成し、表面を平坦化
して該平坦化された表面と第２のシリコン基板（10）と
を貼り合わせ、貼り合わせ面の反対側から前記第１のシ
リコン基板（１）を研削して前記トレンチ（２）底部の
前記第１の絶縁膜（４）を露出させ、残留する素子形成
領域（３）の絶縁分離をなす工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 第１のシリコン基板（１）にトレンチ
（２）を形成して素子形成領域（３）をメサ状に残留す
る工程と、 該メサ状の素子形成領域（３）の表面と前記トレンチ
（２）の内面とに、第１の絶縁膜（４）を介してキャパ
シタ（５・６・７）を形成する工程と、 前記トレンチ（２）内を埋めて前記キャパシタ（５・６
・７）上に低抵抗多結晶シリコン層（11）を形成し、表
面を平坦化して該平坦化された表面と低抵抗シリコン基
板（12）とを貼り合わせ、貼り合わせ面の反対側から前
記第１のシリコン基板（１）を研削して前記トレンチ
（２）底部の前記第１の絶縁膜（４）を露出させ、素子
形成領域（３）の絶縁分離をなす工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法を
実施して、 前記絶縁分離された素子形成領域（３）にトランジスタ
を形成する工程を有することを特徴とする１−トランジ
スタ／１−キャパシタ型メモリセルの製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法を
実施して、 前記絶縁分離された素子形成領域（３）にトランジスタ
を形成する工程を有することを特徴とする１−トランジ
スタ／１−キャパシタ型メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179401A JPH0529574A (ja) | 1991-07-19 | 1991-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179401A JPH0529574A (ja) | 1991-07-19 | 1991-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529574A true JPH0529574A (ja) | 1993-02-05 |
Family
ID=16065224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179401A Withdrawn JPH0529574A (ja) | 1991-07-19 | 1991-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529574A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841182A (en) * | 1994-10-19 | 1998-11-24 | Harris Corporation | Capacitor structure in a bonded wafer and method of fabrication |
| KR100740292B1 (ko) * | 1999-11-29 | 2007-07-18 | 챠터드 세미컨덕터 매뉴팩춰링 리미티드 | 실린더형 반도체 캐패시터 및 그 제조 방법 |
| US8004063B2 (en) * | 2000-09-14 | 2011-08-23 | Vishay Intertechnology, Inc. | Precision high-frequency capacitor formed on semiconductor substrate |
-
1991
- 1991-07-19 JP JP3179401A patent/JPH0529574A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841182A (en) * | 1994-10-19 | 1998-11-24 | Harris Corporation | Capacitor structure in a bonded wafer and method of fabrication |
| KR100740292B1 (ko) * | 1999-11-29 | 2007-07-18 | 챠터드 세미컨덕터 매뉴팩춰링 리미티드 | 실린더형 반도체 캐패시터 및 그 제조 방법 |
| US8004063B2 (en) * | 2000-09-14 | 2011-08-23 | Vishay Intertechnology, Inc. | Precision high-frequency capacitor formed on semiconductor substrate |
| US8324711B2 (en) | 2000-09-14 | 2012-12-04 | Vishay Intertechnology, Inc. | Precision high-frequency capacitor formed on semiconductor substrate |
| US9136060B2 (en) | 2000-09-14 | 2015-09-15 | Vishay-Siliconix | Precision high-frequency capacitor formed on semiconductor substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |