KR100740292B1

KR100740292B1 - 실린더형 반도체 캐패시터 및 그 제조 방법

Info

Publication number: KR100740292B1
Application number: KR1020000020315A
Authority: KR
Inventors: 팬양
Original assignee: 챠터드 세미컨덕터 매뉴팩춰링 리미티드
Priority date: 1999-11-29
Filing date: 2000-04-18
Publication date: 2007-07-18
Also published as: US6498386B2; US6265280B1; US20010026002A1; SG104322A1; SG88772A1; TWI222672B; KR20010049262A

Abstract

본 발명은 반도체 기판 위에 형성된 산화물층을 이용함과 동시에, 실린더형 체적 및 이 실린더형 체적 주위의 환형 체적을 제거하는 것으로 시작되는 실린더형 반도체 캐패시터 및 그 제조 방법을 개시한다. 제거되는 실린더형 체적 및 환형 체적은 구리/탄탈 나이트라이드 도전체로 채워져, 금속 실린더 및 금속 링을 형성한다. 금속 실린더와 금속 링 사이의 산화물 링은 제거된다. 금속 실린더와 링의 사이의 산화물 링을 대신하기 위해 높은 유전 상수 물질이 증착되어, 실리더형 캐패시터를 형성한다. 부가적인 산화물 물질이 증착되고, 패터닝되고, 구리/탄탈 나이트라이드 도전체로 채워짐으로써 금속 링에 대한 제 1 연결을 형성하고, 다른 유전 물질이 증착되고, 패터닝되고, 부가적인 구리/탄탈 나이트라이드 도전체로 채워짐으로써 금속 실린더에 대한 제 2 연결을 형성한다.

반도체 캐패시터, 환형, 실린더형, 산화물 링, 금속 링, 유전 링

Description

실린더형 반도체 캐패시터 및 그 제조 방법{CYLINDRICAL SEMICONDUCTOR CAPACITOR AND MANUFACTURING METHOD THEREFOR}

도 1은 본 발명의 산화물 식각 단계 이후의 반도체 디바이스의 단면도.

도 2는 금속 증착 단계 이후의 단면도.

도 3은 제 2 산화물 식각 단계 이후의 단면도.

도 4는 캐패시터 유전층 증착 단계 이후의 단면도.

도 5는 제 1 채널 유전층 증착 단계 이후의 단면도.

도 6은 제 1 채널 및 비아 형성 단계 이후의 단면도.

도 7은 제 2 채널 및 비아 형성 단계 이후의 단면도.

도 8은 본 발명의 완성된 디바이스의 단면도.

도 9는 층간 유전층이 제거된 도 8의 라인 9-9를 따라 절취한 본 발명의 상부도.

<도면의 주요 부분에 대한 부호의 설명>

10: 반도체 캐패시터 12: 반도체 기판

14: 실리콘 나이트라이드층 15: 실린더형 체적

16, 46: 산화물층 17: 환형 체적

18: 도전성 실린더 20: 도전성 링

22: 환형 체적 24: 유전 링

26: 제 1 채널 유전층 34, 40: 도전성 비아

36: 제 1 채널 38: 제 2 채널 유전층

42: 제 2 채널

본 발명은 일반적으로 집적 회로 디바이스 및 그 제조 방법에 관한 것으로서, 특히 실린더형 반도체 캐패시터 및 그 제조 방법에 관한 것이다.

캐패시터는 집적 회로 디바이스의 개별적인 많은 응용들에서 이용된다. 하나의 응용은 디커플링 캐패시터(decoupling capacitor)로서, 이는 많은 수의 구동 회로를 갖는 큰 규모의 집적 회로에 이용된다. 다른 응용은 메모리 캐패시터로서, 이는 메모리 셀 내에서 트랜지스터와 메모리 캐패시터의 결합을 이용하는 높은 집적도의 집적 회로 메모리 셀에서 이용된다.

캐패시터가 디커플링 응용에 이용될 수 있는 이유는, 집적 회로 내의 구동기 회로의 전력 연결이 병렬 처리에 의해 일어나는 동시 스위칭 액티비티에 있어서 고유한 유효 인덕턴스에 의해 생성되는 노이즈에 특히 민감하기 때문이다. 또한, 마이크로컴퓨터 및 디지털 신호 처리기 등의 반도체 디바이스의 보다 높은 속도 및 보다 낮은 전력 소모쪽으로의 경향은 전자기 간섭 또는 전자기 노이즈에 의해 더 큰 문제를 야기시켰다. 지금까지 가장 효과적인 노이즈 측정은 스위칭 노이즈가 공통의 주전력원 회로를 통해 신호 라인에 결합되지 않도록 디커플링 캐패시터를 이용하는 것이었다. 이러한 디커플링 캐패시터는 트랜지스터 등의 반도체 요소의 스위칭에 용이하게 이용될 수 있는 전력원의 역할을 한다. 디커플링 캐패시터는 외부 전압원에 의해 충전되고 급속하게 방전되어 스위칭 전류를 제공함으로써, 전자기 노이즈를 최소화한다. 동시에, 논리 회로의 스위칭 속도는 반도체 요소와 캐패시터 간의 전류 경로의 인덕턴스와 관련된다. 인덕턴스 및 유도성 노이즈를 최소화하기 위해서는, 반도체 요소 및 캐패시터는 서로 매우 가깝게 배치되어야 하고, 이러한 반도체 요소와 캐패시터의 사이에는 복수의 단락 전류 경로가 제공되어야 한다.

이러한 디커플링 캐패시터와 관련된 문제를 해결하기 위한 하나의 시도로서, 디커플링 캐패시터가 반도체 기판의 상면에서 각 반도체 요소와 인접하게 배치되는 반도체 디바이스가 개발되었지만, 이러한 구성은 사이즈가 작아짐에 따라 계속해서 문제에 직면한다.

메모리 캐패시터 응용에 있어서, 최근의 대용량 DRAM(다이내믹 랜덤 액세스 메모리)은 메모리 셀 선택 트랜지스터 윗쪽에 정보 저장 캐패시터가 배치되는 스택 캐패시터 구조를 가져야 한다. 이러한 스택 캐패시터 구조는, 메모리 셀이 마이크로 단위로 소형화되기 때문에 축적되는 전하의 감소를 보상한다. 이렇게 메모리 셀의 사이즈가 감소하더라도, 안정한 동작을 보장하기 위해서는 캐패시턴스를 유지할 필요가 있기 때문에, 사이즈가 작아짐에 따라 계속해서 문제가 발생한다.

집적 회로에서 이용하기 위한 수많은 실린더형 캐패시터가 개발되었지만, 이들은 주로 폴리실리콘 구조의 변형에 기초하며 그리고/또는 제조시 많은 수의 단계를 필요로 한다. 반도체 디바이스 및 그 응용에 있어서 높은 캐패시턴스를 가지면서 용이하게 제조할 수 있는 캐패시터를 오랫동안 연구하였지만, 당업자에 의해 아직 개발되지 않았다.

본 발명은 반도체 기판 위에 형성되는 유전층을 이용함과 동시에, 코어 체적 및 이 코어 체적 주위의 환형 체적을 제거함으로써 반도체 캐패시터를 제조하는 방법을 제공한다. 제거되는 코어 체적 및 환형 체적은 도전성 물질로 채워져, 도전성 물질 코어 및 도전성 물질 환형 링을 형성한다. 도전성 물질 코어와 링 사이의 절연 링은 제거된다. 도전성 물질 코어와 링 사이의 절연 링을 대신하기 위해 제 2 유전 물질을 형성함으로써, 캐패시터를 형성한다. 부가적인 유전 물질이 증착되고, 패터닝되고, 도전성 물질로 채워짐으로써 링에 대한 제 1 연결을 형성하고, 다른 유전 물질이 증착되고, 패터닝되고, 도전성 물질로 채워짐으로써 코어에 대한 제 2 연결을 형성한다. 이 방법은 단순하고 종래의 집적 회로 공정과 호환가능한 백 엔드 공정의 이용을 가능하게 한다.

본 발명은 또한 반도체 기판 위에 형성된 산화물층을 이용함과 동시에, 실린더형 체적 및 이 실린더형 체적 주위의 환형 체적을 제거함으로써 실린더형 반도체 캐패시터를 제조하는 방법을 제공한다. 제거되는 실린더형 체적 및 환형 체적은 구리/탄탈 나이트라이드 도전체로 채워져, 금속 실린더 및 금속 링을 형성한다. 금속 실린더와 금속 링 사이의 산화물 링은 제거된다. 금속 실린더와 링의 사이의 산화물 링을 대신하기 위해 높은 유전 상수 물질이 증착되어, 실리더형 캐패시터를 형성한다. 부가적인 산화물 물질이 증착되고, 패터닝되고, 구리/탄탈 나이트라이드 도전체로 채워짐으로써 금속 링에 대한 제 1 연결을 형성하고, 다른 유전 물질이 증착되고, 패터닝되고, 부가적인 구리/탄탈 나이트라이드 도전체로 채워짐으로써 금속 실린더에 대한 제 2 연결을 형성한다. 이 방법은 단순하고 종래의 집적 회로 공정과 호환가능한 백 엔드 공정의 이용을 가능하게 한다.

본 발명은 또한, 중심 금속 실린더가 유전 링에 의해 둘러싸여있고, 이 유전 링은 다른 환형 금속 링에 의해 둘러싸여있는 실린더형 반도체 캐패시터를 제공한다. 금속 실린더 및 금속 링은 캐패시터의 애노드 및 캐소드를 형성하고, 캐패시턴스는 캐패시터의 치수 및 높은 유전 상수 물질의 유전 상수에 의해 제어될 수 있다.

본 발명의 상기 장점 및 부가적인 장점은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 당업자에게 명확해질 것이다.

도 1은 본 발명의 실린더형 반도체 캐패시터(10)의 최초 형성 단계를 나타낸다. 도 1은 기본 유전층 또는 실리콘 나이트라이드층(14)이 증착되어 있는 반도체 기판(12)을 보여준다. 층간 유전층 또는 산화물(실리콘 이산화물)층(16)이 실리콘 나이트라이드층(14) 위에 증착된다. 산화물층(16)은 종래의 포토리소그래피 공정을 이용하여 패터닝 및 식각되어, 산화물층(16)의 환형(toroidal) 산화물 링에 의해 분리되는 실린더형 체적(15) 및 환형 체적(17)을 형성한다.

당업자에게 명백한 바와 같이, 캐패시터(10)의 코어를 구성하는 실린더형 체적(15)은 실린더 형태로 한정되는 것이 아니라, 고체(solid) 형태 또는 속이 비어 있는 형태 등의 어떠한 형태라도 될 수 있다. 유사하게, 코어 주위의 링을 구성하는 환형 체적(17)은 도시된 직사각형의 단면이 바람직하기는 하지만, 반드시 이러한 단면을 가져야 하는 것은 아니다.

도 2는 본 발명의 금속 증착 단계 이후의 개략적인 단면도이다. 실린더형 체적(15) 및 환형 체적(17) 내에는 도전성 물질이 증착되어, 도전성 실린더(18) 및 환형 도전성 링(20)을 형성한다. 도전성 링(20)은 일반적으로 직사각형의 단면을 갖는다. 매우 확산적인 도전체를 위해서는, 도전성 물질을 증착하기 전에 장벽층(미도시)이 증착된다. 예를 들어, 구리에 대해서는, 얇은 탄탈 나이트라이드 장벽층이 먼저 증착됨으로써, 구리가 반도체의 나머지 부분으로 불리하게 전자 이동하는 것을 막는다. 이러한 예비 단계는 당업자에게 잘 알려져 있다. 다른 도전성 물질로는 알루미늄, 금, 은, 이들의 합금, 이들의 화합물 및 폴리실리콘이 있다. 또한, 이러한 물질은 산화물층(16)의 표면에 증착되기 때문에, 종래의 화학 기계적인 연마(CMP) 공정을 이용하여 도전성 물질을 다마신(damascene)하여, 실린더(18) 및 도전성 링(20)을 형성한다.

도 3은 본 발명의 제 2 산화물 식각 단계 이후의 개략적인 단면도이다. 다른 마스킹 및 식각 단계를 통해, 실린더(18)와 도전성 링(20) 사이의 산화물층(16)을 제거하여 환형 체적(22)을 형성한다.

도 4는 본 발명의 캐패시터 유전층 증착 단계 이후의 개략적인 단면도이다. 도 4는 유전 물질이 산화물층(16), 실린더(18) 및 도전성 링(20)의 표면에 걸쳐 환형 체적(22) 내에 증착된 후의 단계를 나타낸다. CMP 공정을 이용하여 산화물층(16)의 표면과 같게 유전 물질을 연마함으로써, 실린더(18)와 도전성 링(20) 사이에 환형 유전 링(24)을 남긴다. 유전 링(24)은 스핀온 유전층이 될 수 있고, 제어되는 유전 상수, 바람직하게는 높은 유전 상수를 가질 수 있다. 유전 상수가 높을 수록, 캐패시터에는 보다 많은 전하가 저장될 수 있다. 20 및 그 이상의 유전 상수를 갖는 높은 유전 상수의 유전 물질의 예로는, 20 내지 40의 유전 상수를 갖는 탄탈 펜톡사이드(Ta₂O₅) 및 200 내지 400의 유전 상수를 갖는 바륨 스트론튬 티탄산염(BST)이 있다.

도 5는 본 발명의 제 1 채널 유전층 증착 단계 이후의 개략적인 단면도이다. 제 1 채널 유전층(26) 또는 산화물층은 산화물층(16), 실린더(18), 유전 링(24) 및 도전성 링(20)의 표면에 증착된다.

도 6은 본 발명의 제 1 채널 및 비아 형성 단계 이후의 개략적인 단면도이다. 이는 몇 개의 단계로 이루어진다. 제 1 채널 유전층(26)이 패터닝되고, 식각되고, 도전성 물질로 채워짐으로써, 도전성 링(20)과 도전성 컨택을 이루는 제 1 채널(36) 및 도전성 비아(34)를 형성한다. 다시 말하지만, 도전성 비아(34) 및 제 1 채널(36)에 이용되는 도전성 물질에 따라, 장벽층 및 시드층이 증착될 수 있다. 일반적으로, 등방성 식각 공정을 이용하여 제 1 채널(36) 및 도전성 비아(34)를 동시에 형성하며, 이에 따라 이들을 동시에 채울 수 있다. 도 6에서, 제 1 채널 유전층(26)과 제 1 채널(36)의 표면은 CMP에 의해 평탄화된다.

도 7은 본 발명의 제 2 채널 및 비아 형성 단계 이후의 개략적인 단면도이다. 여기에서는, 상기 설명한 것과 유사한 몇 개의 단계가 수행된다. 먼저, 제 2 채널 유전층(38) 또는 산화물층이 제 1 채널 유전층(26)의 표면에 증착된다. 이는 종래의 포토리소그래피 공정에 의해 패터닝되고, 등방성 식각 공정에 의해 식각되며, 그리고 도전성 물질로 채워짐으로써, 실린더(18)와 도전성 컨택을 이루는 도전성 비아(40) 및 제 2 채널(42)을 형성한다. 제 2 채널 유전층(38)과 제 2 채널(42)의 표면은 CMP 공정에 의해 평탄화된다. 제 2 채널 유전층(38)은 제 1 채널 유전층(26)과 동일한 물질로 이루어지기 때문에, 이들은 하나의 완전체를 이룬다. 상기 설명한 바와 같이, 도전성 비아(40) 및 제 2 채널(42)은 주된 도전성 물질 이전에 증착되는 장벽층 및 시드층을 가질 수 있다.

도 8은, 제 2 채널 유전층(38) 및 제 2 채널(42) 위에 다른 유전층 또는 산화물층(46)이 증착되어 있는 본 발명의 완성된 디바이스의 개략적인 단면도이다.

도 9는 층간 유전층이 제거된 도 8의 라인 9-9를 따라 절취한 본 발명의 상부도이다. 이해를 쉽게 하기 위해, 제 1, 2 채널 유전층들(26 및 38)은 도시하지 않았다. 제 1 채널(36)은 도전성 비아(34)에 의해 도전성 링(20)에 연결되는 것으로 도시되어 있다. 도전성 링(20)은 유전 링(24)을 둘러싸고, 이 유전 링(24)은 실린더(18)를 둘러싸며, 이에 따라 실린더형 반도체 캐패시터 디바이스(10)를 형성한다. 실린더(18)는 도전성 비아(40)에 의해 제 2 채널(42)에 연결된다. 이해될 사항으로서, 도전성 비아(34 및 40)는 개별적으로 제조될 수 있고, 텅스텐, 티타늄, 탄탈 및 다른 내화성 금속(refractory metal)의 컨택이 될 수 있다.

동작에 있어서, 제 1 채널(36)은 도전성 링(20), 유전 링(24) 및 실린더(18)로 구성되는 캐패시터 요소의 애노드가 될 수 있고, 실린더(18)는 도전성 비아(40) 및 제 2 채널(42)과 함께 캐패시터의 캐소드를 형성한다. 이 캐패시터(10)는 제 1, 2 채널(36 및 42)에 의해 접속되어 기능하는 파워 라인 또는 트랜지스터에 바로 인접하게 위치될 수 있다.

또한, 다수의 환형 링들을 서로 연결하여, 다수의 내포(nest)된 캐패시터의 애노드 및 캐소드를 형성할 수 있다.

본 발명이 구체적인 최상의 모드와 관련하여 설명되었지만, 당업자에게 있어서 상기 설명에 비추어 많은 대안, 수정 및 변형이 이루어질 수 있음은 명백하다. 따라서, 본 발명은 첨부된 청구항의 정신 및 범위에 포함되는 이러한 모든 대안, 수정 및 변형을 포함한다. 본원에서 설명되거나 첨부 도면에 도시된 모든 것들은 예시적인 것으로서, 비한정적인 의미로 해석되어야 한다.

Claims

(a) 반도체 기판을 제공하는 단계;

(b) 상기 반도체 기판 상에 유전층을 증착하는 단계;

(c) 상기 유전층 내에 유전 링에 의해 공간적으로 이격되어 있는 코어 체적 및 환형 체적을 형성하는 단계;

(d) 상기 코어 체적 및 환형 체적에 도전성 물질을 증착하여, 각각 도전성 코어 및 도전성 링을 형성하는 단계;

(e) 상기 도전성 코어에 제 1 채널을 연결하는 단계; 및

(f) 상기 도전성 링에 제 2 채널을 연결하는 단계를 포함하는 반도체 캐패시터 제조 방법.
제 1 항에 있어서,

상기 (d)단계 직후,

상기 도전성 코어와 상기 도전성 링을 이격시키는 상기 유전 링을 제거하는 단계; 및

상기 제거된 유전 링을 대신하기 위해 제 2 유전 물질을 증착하는 단계를 더 포함하는 반도체 캐패시터 제조 방법.
제 1 항에 있어서,

상기 (d)단계 직후,

상기 도전성 코어와 상기 도전성 링을 이격시키는 상기 유전 링을 제거하는 단계; 및

상기 제거된 유전 링을 대신하기 위해 20 이상의 유전 상수를 갖는 높은 유전 물질을 증착하는 단계를 더 포함하는 반도체 캐패시터 제조 방법.
제 1 항에 있어서,

상기 (d)단계 직후,

상기 도전성 코어와 상기 도전성 링을 이격시키는 상기 유전 링을 제거하는 단계; 및

상기 제거된 유전 링을 대신하기 위해 탄탈 펜톡사이드, 바륨 스트론튬 티탄산염 및 그 결합의 그룹으로부터 선택된 높은 유전 상수의 유전 링을 증착하는 단계를 더 포함하는 반도체 캐패시터 제조 방법.
제 1 항에 있어서,

상기 (c)단계 직후, 상기 코어 체적 및 상기 환형 체적 내에 장벽층을 증착하는 단계를 더 포함하는 반도체 캐패시터 제조 방법.
제 1 항에 있어서,

상기 도전성 물질을 증착하는 단계는 전기 도금 공정을 이용하며;

상기 코어 체적 및 상기 환형 체적의 바깥쪽의 상기 도전성 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 캐패시터 제조 방법.
삭제
제 1 항에 있어서,

상기 도전성 물질을 증착하는 단계는, 알루미늄, 구리, 은, 금, 이들의 합금, 이들의 화합물 및 폴리실리콘의 그룹으로부터 선택되는 도전성 물질을 이용하는 것을 특징으로 하는 반도체 캐패시터 제조 방법.
제 1 항에 있어서,

상기 코어 체적을 형성하는 단계는 실린더를 형성하고; 그리고

상기 환형 체적을 형성하는 단계는 직사각형의 환상체를 형성하는 것을 특징으로 하는 반도체 캐패시터 제조 방법.
(a) 반도체 기판을 제공하는 단계;

(b) 상기 반도체 기판 상에 산화물층을 증착하는 단계;

(c) 상기 산화물층 내에 산화물 링에 의해 공간적으로 이격되는 실린더형 체적 및 환형 체적을 형성하는 단계;

(d) 상기 실린더형 체적 및 상기 환형 체적 내에 도전성 물질을 증착하여 도전성 실린더 및 도전성 링을 각각 형성하는 단계;

(e) 상기 도전성 실린더에 제 1 채널을 연결하는 단계; 및

(f) 상기 도전성 링에 제 2 채널을 연결하는 단계를 포함하는 실린더형 반도체 캐패시터 제조 방법.
제 10 항에 있어서,

상기 (d)단계 직후, 상기 산화물층, 상기 도전성 실린더 및 상기 도전성 링 위에 제 2 산화물층을 증착하는 단계 및 상기 제 2 산화물층 내에 상기 도전성 실린더와 접촉하는 비아 및 상기 제 1 채널을 형성하는 단계;

상기 (e)단계 직후, 상기 제 2 산화물층 및 상기 제 1 채널 위에 제 3 산화물층을 증착하는 단계 및 상기 제 3 산화물층 내에 상기 도전성 링과 접촉하는 비아 및 제 2 채널을 형성하는 단계; 및

상기 (f)단계 직후, 상기 제 3 산화물층 및 상기 제 2 채널 위에 제 4 산화물층을 증착하는 단계를 더 포함하는 실린더형 반도체 캐패시터 제조 방법.
제 10 항에 있어서,

상기 (d)단계 직후,

상기 도전성 실린더 및 상기 도전성 링을 이격시키는 상기 산화물 링을 제거하는 단계; 및

상기 제거된 산화물 링을 대신하기 위해 제 2 유전 물질을 증착하는 단계를 더 포함하는 실린더형 반도체 캐패시터 제조 방법.
제 10 항에 있어서,

상기 (d)단계 직후,

상기 도전성 실린더 및 상기 도전성 링을 이격시키는 상기 산화물 링을 제거하는 단계;

20 이상의 유전 상수를 갖는 높은 유전 상수의 유전 물질을 증착하는 단계; 및

상기 도전성 실린더와 상기 도전성 링의 사이에만 높은 유전 상수의 유전 물질을 남기기 위해 화학 기계적 연마를 행하는 단계를 더 포함하는 실린더형 반도체 캐패시터 제조 방법.
제 10 항에 있어서,

상기 (d)단계 직후,

상기 도전성 실린더와 상기 도전성 링을 이격시키는 상기 산화물 링을 제거하는 단계;

탄탈 펜톡사이드, 바륨 스트론튬 티탄산염 및 그 결합의 그룹으로부터 선택되는 높은 유전 상수의 유전 물질을 증착하는 단계; 및

상기 도전성 실린더와 상기 도전성 링의 사이에만 상기 높은 유전 상수의 유전 물질을 남기기 위해 화학 기계적 연마를 행하는 단계를 더 포함하는 실린더형 반도체 캐패시터 제조 방법.
제 10 항에 있어서,

상기 (c)단계 직후, 상기 실린더형 체적 및 상기 환형 체적 내에 장벽층을 증착하는 단계를 더 포함하는 실린더형 반도체 캐패시터 제조 방법.
제 10 항에 있어서,

상기 도전성 물질을 증착하는 단계는 전기 도금 공정을 이용하고; 그리고

상기 코어 체적 및 상기 환형 체적 바깥쪽의 상기 도전성 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 실린더형 반도체 캐패시터 제조 방법.
제 10 항에 있어서,

상기 도전성 물질을 증착하는 단계는 알루미늄, 구리, 은, 금, 이들의 합금, 이들의 화합물 및 폴리실리콘의 그룹으로부터 선택되는 도전성 물질을 이용하는 것을 특징으로 하는 실린더형 반도체 캐패시터 제조 방법.
반도체 기판과;

상기 반도체 기판 위에 있으며, 상면 및 하면을 갖는 유전층과;

상기 유전층 내에 있으며, 상기 유전층의 상면 및 하면과 각각 동일 평면의 상면 및 하면을 갖는 도전성 코어와;

상기 유전층 내에서 상기 도전성 코어의 주위에 있으며, 상기 유전층의 상면 및 하면과 각각 동일 평면의 상면 및 하면을 갖는 도전성 링과; 그리고

상기 도전성 코어의 주위에, 그리고 상기 도전성 링의 내부에 있으며, 상기 유전층의 상면 및 하면과 각각 동일 평면의 상면 및 하면을 갖는 유전 링을 포함하는 것을 특징으로 하는 반도체 캐패시터.
제 18 항에 있어서,

상기 유전 링은 20 이상의 유전 상수를 갖는 높은 유전 상수의 유전 물질인 것을 특징으로 하는 반도체 캐패시터.
제 18 항에 있어서,

상기 유전 링은 스핀 온 유전 물질인 것을 특징으로 하는 반도체 캐패시터.
제 18 항에 있어서,

상기 도전성 코어는 알루미늄, 구리, 은, 금, 이들의 합금, 이들의 화합물 및 폴리실리콘의 그룹으로부터 선택되는 도전성 물질을 이용하는 것을 특징으로 하는 반도체 캐패시터.
제 18 항에 있어서,

상기 유전 링은 탄탈 펜톡사이드, 바륨 스트론튬 티탄산염 및 그 결합의 그룹으로부터 선택되는 유전 물질을 이용하는 것을 특징으로 하는 반도체 캐패시터.
제 18 항에 있어서,

상기 도전성 링은 알루미늄, 구리, 은, 금, 이들의 합금, 이들의 화합물 및 폴리실리콘의 그룹으로부터 선택되는 도전성 물질을 이용하는 것을 특징으로 하는 반도체 캐패시터.
제 18 항에 있어서,

상기 도전성 코어는 실린더이며; 그리고

상기 도전성 링은 직사각형의 환상체인 것을 특징으로 하는 반도체 캐패시터.
반도체 기판과;

상기 반도체 기판 위의 복수의 유전층들과, 여기서 상기 복수의 유전층들중 하나는 상면 및 하면을 가지며;

상기 복수의 유전층들중 하나의 위에 있는 유전층들중 적어도 하나 내에 있으며, 각각 상기 적어도 하나의 유전층의 상면 및 하면과 동일 평면의 상면 및 하면을 갖는 도전성 코어와;

상기 도전성 코어 주위에 상기 유전층중 적어도 하나 내에 있으며, 각각 상기 적어도 하나의 유전층의 상면 및 하면과 동일 평면의 상면 및 하면을 갖는 도전성 링과; 그리고

상기 도전성 코어 주위에 그리고 상기 도전성 링 안쪽에 있으며, 각각 상기 적어도 하나의 유전층의 상면 및 하면과 동일 평면의 상면 및 하면을 갖는 유전 링을 포함하는 것을 특징으로 하는 반도체 캐패시터.
제 25 항에 있어서,

상기 유전 링은 20 이상의 유전 상수를 갖는 높은 유전 상수의 유전 물질인 것을 특징으로 하는 반도체 캐패시터.
제 25 항에 있어서,

상기 유전 링은 스핀온 유전 물질인 것을 특징으로 하는 반도체 캐패시터.
제 25 항에 있어서,

상기 도전성 코어는 알루미늄, 구리, 은, 금, 이들의 합금, 이들의 화합물 및 폴리실리콘의 그룹으로부터 선택되는 도전성 물질을 이용하는 것을 특징으로 하는 반도체 캐패시터.
제 25 항에 있어서,

상기 유전 링은 탄탈 펜톡사이드, 바륨 스트론튬 티탄산염 및 그 결합의 그룹으로부터 선택되는 유전 물질을 이용하는 것을 특징으로 하는 반도체 캐패시터.
제 25 항에 있어서,

상기 도전성 링은 알루미늄, 구리, 은, 금, 이들의 합금, 이들의 화합물 및 폴리실리콘의 그룹으로부터 선택되는 도전성 물질을 이용하는 것을 특징으로 하는 반도체 캐패시터.
제 25 항에 있어서,

상기 도전성 코어는 실린더이며; 그리고

상기 도전성 링은 직사각형의 환상체인 것을 특징으로 하는 반도체 캐패시터.