JPH0888334A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0888334A JPH0888334A JP6224395A JP22439594A JPH0888334A JP H0888334 A JPH0888334 A JP H0888334A JP 6224395 A JP6224395 A JP 6224395A JP 22439594 A JP22439594 A JP 22439594A JP H0888334 A JPH0888334 A JP H0888334A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】
【目的】 高集積ＤＲＡＭに用いられる、高誘電率膜を
容量膜として使用したキャパシタにおいて、キャパシタ
間のカップリング容量を低減し、デバイスの歩留り低
下、信頼性の劣化といった問題を排除する。 【構成】 キャパシタは蓄積電極１０６ｂと、これに積
層した高誘電率膜１０８ｂと、対向電極１１３ｂ（第１
の対向電極１０９ｂと第２の対向電極１１０ｂ）より構
成される。隣接する蓄積電極１０６ｂは高誘電率膜１０
８ｂより誘電率が例えば２桁程度小さい絶縁膜１０７ｂ
により隔絶されている。このような構造のキャパシタを
製造する際には、各々のキャパシタ用の高誘電率膜１０
８ｂの上に第１の対向電極１０９ｂを配置した状態で、
低誘電率の絶縁膜１０７ｂを埋め込むことにより、高誘
電率膜１０８ｂにはダメージを与えない。
容量膜として使用したキャパシタにおいて、キャパシタ
間のカップリング容量を低減し、デバイスの歩留り低
下、信頼性の劣化といった問題を排除する。 【構成】 キャパシタは蓄積電極１０６ｂと、これに積
層した高誘電率膜１０８ｂと、対向電極１１３ｂ（第１
の対向電極１０９ｂと第２の対向電極１１０ｂ）より構
成される。隣接する蓄積電極１０６ｂは高誘電率膜１０
８ｂより誘電率が例えば２桁程度小さい絶縁膜１０７ｂ
により隔絶されている。このような構造のキャパシタを
製造する際には、各々のキャパシタ用の高誘電率膜１０
８ｂの上に第１の対向電極１０９ｂを配置した状態で、
低誘電率の絶縁膜１０７ｂを埋め込むことにより、高誘
電率膜１０８ｂにはダメージを与えない。
Description
【０００１】
【産業上の利用分野】本発明は、高集積半導体メモリへ
の応用に適したメモリセルに関し、特にメモリセルを構
成するキャパシタとその製造方法に関する。
の応用に適したメモリセルに関し、特にメモリセルを構
成するキャパシタとその製造方法に関する。
【０００２】
【従来の技術】高集積半導体メモリ用メモリセルとして
１つのトランジスタと１つのキャパシタから構成される
メモリセル（以下、１Ｔセルと略称する）が知られてい
る。１Ｔセルは、構成要素が少なく、メモリセル面積の
微細化が容易であるため、広く使われている。
１つのトランジスタと１つのキャパシタから構成される
メモリセル（以下、１Ｔセルと略称する）が知られてい
る。１Ｔセルは、構成要素が少なく、メモリセル面積の
微細化が容易であるため、広く使われている。
【０００３】１Ｔセルからの出力電圧はメモリセルを構
成するキャパシタ（以下、セルキャパシタと略称する）
の容量値に比例するため、高集積化しても安定な動作を
保証するためには、その容量値を十分に大きくする必要
がある。そのため、１Ｔセルを高集積するためには小面
積で十分な容量値をもったセルキャパシタを必要とす
る。
成するキャパシタ（以下、セルキャパシタと略称する）
の容量値に比例するため、高集積化しても安定な動作を
保証するためには、その容量値を十分に大きくする必要
がある。そのため、１Ｔセルを高集積するためには小面
積で十分な容量値をもったセルキャパシタを必要とす
る。
【０００４】従来このようなセルキャパシタとして、ア
イ・イー・ディー・エム テクニカル ダイジェスト
１９９１（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ１９９１）８２３ページ〜８２６ページに発表された
高誘電率膜を用いたキャパシタが知られている。この従
来のセルキャパシタを図１０に示す。
イ・イー・ディー・エム テクニカル ダイジェスト
１９９１（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ１９９１）８２３ページ〜８２６ページに発表された
高誘電率膜を用いたキャパシタが知られている。この従
来のセルキャパシタを図１０に示す。
【０００５】図１０に示すように、セルキャパシタは主
面をもつシリコン基板４０１を有する。シリコン基板４
０１の主面上にはシリコン酸化膜４０２が形成されてい
る。シリコン酸化膜４０２には複数のコンタクト孔が形
成されている。これら複数のコンタクト孔には不純物を
拡散した多結晶シリコン４０３がそれぞれ埋め込まれて
いる。これら多結晶シリコン４０３を通して、シリコン
基板４０１と、各々がタンタル膜４０４ｃおよび白金膜
４０５ｃからなる複数の蓄積電極４０６ｃとがつながれ
ている。容量膜として用いる高誘電率膜４０８ｃは、複
数の蓄積電極４０６ｃとシリコン酸化膜４０２を含む全
面に積層されている。さらに高誘電率膜４０８ｃ上に対
向電極４０９ｃが積層されてセルキャパシタが構成され
ている。
面をもつシリコン基板４０１を有する。シリコン基板４
０１の主面上にはシリコン酸化膜４０２が形成されてい
る。シリコン酸化膜４０２には複数のコンタクト孔が形
成されている。これら複数のコンタクト孔には不純物を
拡散した多結晶シリコン４０３がそれぞれ埋め込まれて
いる。これら多結晶シリコン４０３を通して、シリコン
基板４０１と、各々がタンタル膜４０４ｃおよび白金膜
４０５ｃからなる複数の蓄積電極４０６ｃとがつながれ
ている。容量膜として用いる高誘電率膜４０８ｃは、複
数の蓄積電極４０６ｃとシリコン酸化膜４０２を含む全
面に積層されている。さらに高誘電率膜４０８ｃ上に対
向電極４０９ｃが積層されてセルキャパシタが構成され
ている。
【０００６】図１０に示す上記セルキャパシタでは、高
誘電率膜４０８ｃとして膜厚７０ｎｍのチタン酸バリウ
ムストロンチウム（（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を
用いているため、比誘電率は３００以上、単位面積あた
りの容量値が４０ｆＦ／μｍ2 、６４ＭＤＲＡＭセルに
適用した場合３６ｆＦの容量値が得られると述べられて
おり、小面積で十分な容量値が得られることが確認され
ている。
誘電率膜４０８ｃとして膜厚７０ｎｍのチタン酸バリウ
ムストロンチウム（（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を
用いているため、比誘電率は３００以上、単位面積あた
りの容量値が４０ｆＦ／μｍ2 、６４ＭＤＲＡＭセルに
適用した場合３６ｆＦの容量値が得られると述べられて
おり、小面積で十分な容量値が得られることが確認され
ている。
【０００７】なお、蓄積電極４０５ｃを構成する白金膜
４０５ｃは、高誘電率膜４０８ｃ形成時に耐酸化性が高
いために使用される。また、タンタル膜４０４ｃは、白
金膜４０５ｃがシリコン基板４０１へ拡散するのを防止
するために採用されている。
４０５ｃは、高誘電率膜４０８ｃ形成時に耐酸化性が高
いために使用される。また、タンタル膜４０４ｃは、白
金膜４０５ｃがシリコン基板４０１へ拡散するのを防止
するために採用されている。
【０００８】しかし、図１０に示した構造では、高誘電
率膜４０８ｃが隣接する蓄積電極４０６ｃの間にも存在
し、この隣接する蓄積電極４０６ｃの間のカップリング
容量値は、並行平板近似で計算すると、約２．８×１０
-15 Ｆとなり、非常に大きな値である。そのためセルキ
ャパシタに情報の書き込み、読み出しの際の蓄積電極４
０６ｃの電位に変動を与える。この電位の変動が雑音と
なり、メモリの安定な動作が得られないという問題が生
じる。
率膜４０８ｃが隣接する蓄積電極４０６ｃの間にも存在
し、この隣接する蓄積電極４０６ｃの間のカップリング
容量値は、並行平板近似で計算すると、約２．８×１０
-15 Ｆとなり、非常に大きな値である。そのためセルキ
ャパシタに情報の書き込み、読み出しの際の蓄積電極４
０６ｃの電位に変動を与える。この電位の変動が雑音と
なり、メモリの安定な動作が得られないという問題が生
じる。
【０００９】このような問題を解決できる方法として、
特開平４−２４２９７１号公報に開示されたセルキャパ
シタの構造がある。この技術について、図１１を用いて
説明する。ここではメモリセル全体の構造を示してい
る。メモリセルはＭＯＳトランジスタと容量部を有して
いる。
特開平４−２４２９７１号公報に開示されたセルキャパ
シタの構造がある。この技術について、図１１を用いて
説明する。ここではメモリセル全体の構造を示してい
る。メモリセルはＭＯＳトランジスタと容量部を有して
いる。
【００１０】ＭＯＳトランジスタは、Ｐ型シリコン基板
２０１に形成された第１および第２のＮ型不純物領域２
０７、２０８と、ゲート酸化膜２０３を介して積層され
たゲート電極２０６とで構成されている。第１のＮ型不
純物領域２０７はソース領域およびドレイン領域のうち
の一方の領域であり、第２のＮ型不純物領域２０８はソ
ース領域およびドレイン領域のうちの他方の領域であ
る。ゲート電極２０６を覆うように、ゲート酸化膜２０
３上には第１の層間絶縁膜２０９、第２の層間絶縁膜２
１７、および第３の層間絶縁膜２２０がこの順序で積層
されている。これら第１乃至第３の層間絶縁膜２０９、
２１７、および２２０に形成されたコンタクト孔２４０
を通して、ビット線２２１と第２のＮ型不純物領域２０
８とが接続されている。
２０１に形成された第１および第２のＮ型不純物領域２
０７、２０８と、ゲート酸化膜２０３を介して積層され
たゲート電極２０６とで構成されている。第１のＮ型不
純物領域２０７はソース領域およびドレイン領域のうち
の一方の領域であり、第２のＮ型不純物領域２０８はソ
ース領域およびドレイン領域のうちの他方の領域であ
る。ゲート電極２０６を覆うように、ゲート酸化膜２０
３上には第１の層間絶縁膜２０９、第２の層間絶縁膜２
１７、および第３の層間絶縁膜２２０がこの順序で積層
されている。これら第１乃至第３の層間絶縁膜２０９、
２１７、および２２０に形成されたコンタクト孔２４０
を通して、ビット線２２１と第２のＮ型不純物領域２０
８とが接続されている。
【００１１】容量部は、ゲート酸化膜２０３を介して第
１のＮ型不純物領域２０７に接続された蓄積電極２１２
と、対向電極２１４と、これら両者を隔絶する高誘電率
２１３とからなる。近接する対向電極２１４は接続孔２
４１を通して接続用配線２１８で接続されている。
１のＮ型不純物領域２０７に接続された蓄積電極２１２
と、対向電極２１４と、これら両者を隔絶する高誘電率
２１３とからなる。近接する対向電極２１４は接続孔２
４１を通して接続用配線２１８で接続されている。
【００１２】このような構造を有するメモリセルにおい
て、高誘電率膜２１３の比誘電率を第２の層間絶縁膜２
１７の比誘電率より大きくすることにより、蓄積電極２
１２の側面での電界集中が緩和され、絶縁耐圧の優れた
キャパシタを形成できる。この構成を採用したのは、絶
縁耐圧をあげるためであるが、第２の層間絶縁膜２１７
の比誘電率を低くすることにより、上述したようにキャ
パシタ間のカップリング容量が減少し、雑音にも強くな
る。しかしながら、各々の対向電極２１４に接続孔２４
１を設けているため、この接続孔２４１の不具合がすぐ
にメモリセルの欠陥につながり、製品の歩留りを低下さ
せる原因となっている。
て、高誘電率膜２１３の比誘電率を第２の層間絶縁膜２
１７の比誘電率より大きくすることにより、蓄積電極２
１２の側面での電界集中が緩和され、絶縁耐圧の優れた
キャパシタを形成できる。この構成を採用したのは、絶
縁耐圧をあげるためであるが、第２の層間絶縁膜２１７
の比誘電率を低くすることにより、上述したようにキャ
パシタ間のカップリング容量が減少し、雑音にも強くな
る。しかしながら、各々の対向電極２１４に接続孔２４
１を設けているため、この接続孔２４１の不具合がすぐ
にメモリセルの欠陥につながり、製品の歩留りを低下さ
せる原因となっている。
【００１３】一方、このような歩留り低下につながる個
々の対向電極へのコンタクト孔を有さない構造で、キャ
パシタ間のカップリング容量を低減する技術も、特開平
６−８５１９３号公報に開示されている。これについて
図面を用いて説明する。
々の対向電極へのコンタクト孔を有さない構造で、キャ
パシタ間のカップリング容量を低減する技術も、特開平
６−８５１９３号公報に開示されている。これについて
図面を用いて説明する。
【００１４】図１２にそのキャパシタの構造を示す。キ
ャパシタはタンタル３０４と白金３０５を積層した蓄積
電極３０６と、これに積層した高誘電率膜３０８と、対
向電極３０９とにより構成されている。隣接する蓄積電
極３０６間には絶縁膜３０７が設けられている。シリコ
ン基板３０１と蓄積電極３０６との電気的な接続は、シ
リコン基板３０１上のシリコン酸化膜３０２に形成され
たコンタクト孔に埋め込まれた多結晶シリコン３０３を
介してなされる。高誘電率膜３０８の比誘電率に対し、
絶縁膜３０７の比誘電率を十分低くすることにより、キ
ャパシタ間のカップリング容量を低減している。しかし
ながら、このキャパシタを製造する方法には、以下に説
明するように、キャパシタ自体の信頼性をおとすといっ
た問題がある。その製造方法について図１３（ａ）〜
（ｅ）を用いて説明する。
ャパシタはタンタル３０４と白金３０５を積層した蓄積
電極３０６と、これに積層した高誘電率膜３０８と、対
向電極３０９とにより構成されている。隣接する蓄積電
極３０６間には絶縁膜３０７が設けられている。シリコ
ン基板３０１と蓄積電極３０６との電気的な接続は、シ
リコン基板３０１上のシリコン酸化膜３０２に形成され
たコンタクト孔に埋め込まれた多結晶シリコン３０３を
介してなされる。高誘電率膜３０８の比誘電率に対し、
絶縁膜３０７の比誘電率を十分低くすることにより、キ
ャパシタ間のカップリング容量を低減している。しかし
ながら、このキャパシタを製造する方法には、以下に説
明するように、キャパシタ自体の信頼性をおとすといっ
た問題がある。その製造方法について図１３（ａ）〜
（ｅ）を用いて説明する。
【００１５】初めに図１３（ａ）を参照して、シリコン
基板３０１を熱酸化してシリコン酸化膜３０２を形成す
る。ついで通常のフォトリソグラフィーとドライエッチ
ング技術を用いてコンタクト孔を開孔し、ＣＶＤ法によ
り多結晶シリコンを成長する。この多結晶シリコンに燐
を熱拡散したのち、ドライエッチング技術を用いてエッ
チバックし、コンタクト孔内に多結晶シリコンを埋め込
んで、第１の導電部材３０３を得る。
基板３０１を熱酸化してシリコン酸化膜３０２を形成す
る。ついで通常のフォトリソグラフィーとドライエッチ
ング技術を用いてコンタクト孔を開孔し、ＣＶＤ法によ
り多結晶シリコンを成長する。この多結晶シリコンに燐
を熱拡散したのち、ドライエッチング技術を用いてエッ
チバックし、コンタクト孔内に多結晶シリコンを埋め込
んで、第１の導電部材３０３を得る。
【００１６】図１３（ｂ）に移って、スパッタ法により
タンタル膜４０４と白金膜３０５を積層するように成膜
する。さらに、高誘電率膜３０８として、高周波マグネ
トロン・スパッタ法を用いて、成長温度６５０℃でチタ
ン酸バリウムストロンチウム（Ｂａ0.5 Ｓｒ0.5 ）Ｔｉ
Ｏ3 ）を成膜する。その後、通常のフォトリソグラフィ
ー技術により、蓄積電極用のレジスト膜３１０を形成す
る。
タンタル膜４０４と白金膜３０５を積層するように成膜
する。さらに、高誘電率膜３０８として、高周波マグネ
トロン・スパッタ法を用いて、成長温度６５０℃でチタ
ン酸バリウムストロンチウム（Ｂａ0.5 Ｓｒ0.5 ）Ｔｉ
Ｏ3 ）を成膜する。その後、通常のフォトリソグラフィ
ー技術により、蓄積電極用のレジスト膜３１０を形成す
る。
【００１７】図１３（ｃ）に移って、続いてドライエッ
チング技術を用いて、高誘電率膜３０８、白金膜３０
５、及びタンタル膜４０４をエッチングし、レジスト膜
３１０を除去する。このタンタル膜４０４と白金膜３０
５とにより蓄積電極３０６が構成される。
チング技術を用いて、高誘電率膜３０８、白金膜３０
５、及びタンタル膜４０４をエッチングし、レジスト膜
３１０を除去する。このタンタル膜４０４と白金膜３０
５とにより蓄積電極３０６が構成される。
【００１８】図１３（ｄ）に移って、その後、ＣＶＤ法
によりシリコン酸化膜よりなる絶縁膜３０７を完全に埋
め込み、その上面が所望な程度平坦になるように堆積す
る。
によりシリコン酸化膜よりなる絶縁膜３０７を完全に埋
め込み、その上面が所望な程度平坦になるように堆積す
る。
【００１９】図１３（ｅ）に移って、引き続き、この絶
縁膜３０７をドライエッチング技術を用いて、絶縁膜３
０７の上面が高誘電率膜３０８の上面と同じ高さとなる
までエッチバックする。この時のエッチバックにより、
高誘電率膜３０８の表面が完全に晒されるため、膜の品
質を低下させてしまう。すなわち、エッチングによるダ
メージと不純物の混入が生じてしまう。これに積層する
ように、窒化チタン膜よりなる対向電極３０９を形成す
れば、図１２に示すキャパシタが得られる。
縁膜３０７をドライエッチング技術を用いて、絶縁膜３
０７の上面が高誘電率膜３０８の上面と同じ高さとなる
までエッチバックする。この時のエッチバックにより、
高誘電率膜３０８の表面が完全に晒されるため、膜の品
質を低下させてしまう。すなわち、エッチングによるダ
メージと不純物の混入が生じてしまう。これに積層する
ように、窒化チタン膜よりなる対向電極３０９を形成す
れば、図１２に示すキャパシタが得られる。
【００２０】
【発明が解決しようとする課題】この構造では、先に示
した従来例のように各々のキャパシタ毎に接続孔（コン
タクト孔）を形成する必要がなく、形成の工程数が少な
く、この面での歩留り低下は回避されている。しかしな
がら、高誘電率膜３０８の表面を直接エッチング雰囲気
に晒してしまうことによる、膜の劣化の非常に問題とな
り、これによるデバイス全体の信頼性が低下してまう。
した従来例のように各々のキャパシタ毎に接続孔（コン
タクト孔）を形成する必要がなく、形成の工程数が少な
く、この面での歩留り低下は回避されている。しかしな
がら、高誘電率膜３０８の表面を直接エッチング雰囲気
に晒してしまうことによる、膜の劣化の非常に問題とな
り、これによるデバイス全体の信頼性が低下してまう。
【００２１】本発明の主目的は、高誘電率膜を容量膜と
して使用したキャパシタにおいて、カップリリング容量
を低減することを主な目的とする。
して使用したキャパシタにおいて、カップリリング容量
を低減することを主な目的とする。
【００２２】本発明の目的は、デバイスの歩留り低下、
信頼性の劣化といった問題を全く排除できる、キャパシ
タとその製造方法を提供することにある。
信頼性の劣化といった問題を全く排除できる、キャパシ
タとその製造方法を提供することにある。
【００２３】
【課題を解決するための手段】本発明の半導体装置は主
面をもつ半導体基板と、該半導体基板の主面上に形成さ
れた第１の絶縁膜と、該第１の絶縁膜上に互いに離隔し
て配置され、かつ前記半導体基板と接続するように形成
された複数の第１の導電部材と、該複数の第１の導電部
材上にそれぞれ積層された複数の高誘電率膜と、該複数
の高誘電率膜上にそれぞれ積層された複数の第２の導電
部材と、隣接する前記第１の導電部材、前記高誘電率
膜、及び前記第２の導電部材の間を隔絶する、前記高誘
電率膜の誘電率よりも非常に低い誘電率を有する第２の
絶縁膜と、隣接する前記第２の導電部材間をその上面で
接続する第３の導電部材とを有することを特徴とする。
面をもつ半導体基板と、該半導体基板の主面上に形成さ
れた第１の絶縁膜と、該第１の絶縁膜上に互いに離隔し
て配置され、かつ前記半導体基板と接続するように形成
された複数の第１の導電部材と、該複数の第１の導電部
材上にそれぞれ積層された複数の高誘電率膜と、該複数
の高誘電率膜上にそれぞれ積層された複数の第２の導電
部材と、隣接する前記第１の導電部材、前記高誘電率
膜、及び前記第２の導電部材の間を隔絶する、前記高誘
電率膜の誘電率よりも非常に低い誘電率を有する第２の
絶縁膜と、隣接する前記第２の導電部材間をその上面で
接続する第３の導電部材とを有することを特徴とする。
【００２４】またその半導体装置の製造方法は、半導体
基板の主面上の第１の絶縁膜上に、該第１の絶縁膜に形
成された複数の開口を通してそれぞれ前記半導体基板に
接続される所定の形状の複数の第１の導電部材を堆積す
る工程と、該複数の第１の導電部材と前記第１の絶縁膜
上に高誘電率膜と第２の導電部材を順次堆積する工程
と、前記複数の第１の導電部材の各々の上に配置される
ように、前記第２の導電部材と前記高誘電率膜を複数の
所定形状に形成する工程と、各々が前記第１の導電部材
と前記高誘電率膜と前記第２の導電部材とからなる隣接
する複数の凸形状の積層体間を、前記高誘電率膜の誘電
率より非常に低い誘電率を有する第２の絶縁膜で埋め込
む工程と、該第２の絶縁膜表面に露出している前記複数
の第２の導電部材の上表面を第３の導電部材で接続する
工程とを含むことを特徴とする。
基板の主面上の第１の絶縁膜上に、該第１の絶縁膜に形
成された複数の開口を通してそれぞれ前記半導体基板に
接続される所定の形状の複数の第１の導電部材を堆積す
る工程と、該複数の第１の導電部材と前記第１の絶縁膜
上に高誘電率膜と第２の導電部材を順次堆積する工程
と、前記複数の第１の導電部材の各々の上に配置される
ように、前記第２の導電部材と前記高誘電率膜を複数の
所定形状に形成する工程と、各々が前記第１の導電部材
と前記高誘電率膜と前記第２の導電部材とからなる隣接
する複数の凸形状の積層体間を、前記高誘電率膜の誘電
率より非常に低い誘電率を有する第２の絶縁膜で埋め込
む工程と、該第２の絶縁膜表面に露出している前記複数
の第２の導電部材の上表面を第３の導電部材で接続する
工程とを含むことを特徴とする。
【００２５】さらに本発明の半導体装置の別の製造方法
は、半導体基板の主面上の第１の絶縁膜上に、該第１の
絶縁膜に形成された複数の開口を通して前記半導体基板
に接続される第１の導電部材を堆積する工程と、該複数
の第１の導電部材上に高誘電率膜と第２の導電部材を順
次堆積する工程と、前記第１の導電部材が前記半導体基
板に前記複数の開孔を通してそれぞれ接続されるよう
に、前記第２の導電部材と前記高誘電率膜と前記第１の
導電部材とを複数の所定形状に形成する工程と、各々が
前記第１の導電部材と前記高誘電率膜と前記第２の導電
部材とからなる隣接する複数の凸形状の積層体間を、前
記高誘電率膜の誘電率より非常に低い誘電率を有する第
２の絶縁膜で埋め込む工程と、該第２の絶縁膜表面に露
出している前記第２の導電部材の上表面を第３の導電部
材で接続する工程とを含むことを特徴とする。
は、半導体基板の主面上の第１の絶縁膜上に、該第１の
絶縁膜に形成された複数の開口を通して前記半導体基板
に接続される第１の導電部材を堆積する工程と、該複数
の第１の導電部材上に高誘電率膜と第２の導電部材を順
次堆積する工程と、前記第１の導電部材が前記半導体基
板に前記複数の開孔を通してそれぞれ接続されるよう
に、前記第２の導電部材と前記高誘電率膜と前記第１の
導電部材とを複数の所定形状に形成する工程と、各々が
前記第１の導電部材と前記高誘電率膜と前記第２の導電
部材とからなる隣接する複数の凸形状の積層体間を、前
記高誘電率膜の誘電率より非常に低い誘電率を有する第
２の絶縁膜で埋め込む工程と、該第２の絶縁膜表面に露
出している前記第２の導電部材の上表面を第３の導電部
材で接続する工程とを含むことを特徴とする。
【００２６】本発明の別の半導体装置は主面をもつ半導
体基板と、該半導体基板の主面上に形成された第１の絶
縁膜と、該第１の絶縁膜上に互いに離隔して配置され、
かつ前記半導体基板と接続するように形成された複数の
第１の導電部材と、該複数の第１の導電部材に、それぞ
れ、該第１の導電部材の上面及び側面に接触するように
積層された、所定形状の複数の高誘電率膜と、該複数の
高誘電率膜上にそれぞれ積層された、所定形状の複数の
第２の導電部材と、隣接する前記高誘電率膜及び前記第
２の導電部材間を隔絶する、前記高誘電率膜の誘電率よ
りも非常に低い誘電率を有する第２の絶縁膜と、隣接す
る前記第２の導電部材間をその上面で接続する第３の導
電部材とを有することを特徴とする。
体基板と、該半導体基板の主面上に形成された第１の絶
縁膜と、該第１の絶縁膜上に互いに離隔して配置され、
かつ前記半導体基板と接続するように形成された複数の
第１の導電部材と、該複数の第１の導電部材に、それぞ
れ、該第１の導電部材の上面及び側面に接触するように
積層された、所定形状の複数の高誘電率膜と、該複数の
高誘電率膜上にそれぞれ積層された、所定形状の複数の
第２の導電部材と、隣接する前記高誘電率膜及び前記第
２の導電部材間を隔絶する、前記高誘電率膜の誘電率よ
りも非常に低い誘電率を有する第２の絶縁膜と、隣接す
る前記第２の導電部材間をその上面で接続する第３の導
電部材とを有することを特徴とする。
【００２７】またその半導体装置の製造方法は、半導体
基板の主面上の第１の絶縁膜上に、該第１の絶縁膜に形
成された複数の開口を通してそれぞれ前記半導体基板に
接続される所定の形状の複数の第１の導電部材を堆積す
る工程と、該複数の第１の導電部材と前記第１の絶縁膜
上に高誘電率膜と第２の導電部材を堆積する工程と、前
記複数の第１の導電部材の各々の上面と側面に前記高誘
電率膜が接触するように、前記第２の導電部材と前記高
誘電率膜とを複数の所定形状に形成する工程と、各々が
前記第１の導電部材と前記高誘電率膜と前記第２の導電
部材とからなる隣接する複数の凸形状の積層体間を、前
記高誘電率膜の誘電率より非常に低い誘電率を有する第
２の絶縁膜で埋め込む工程と、該第２の絶縁膜表面に露
出している前記第２の導電部材の上表面を第３の導電部
材で接続する工程とを含むことを特徴とする。
基板の主面上の第１の絶縁膜上に、該第１の絶縁膜に形
成された複数の開口を通してそれぞれ前記半導体基板に
接続される所定の形状の複数の第１の導電部材を堆積す
る工程と、該複数の第１の導電部材と前記第１の絶縁膜
上に高誘電率膜と第２の導電部材を堆積する工程と、前
記複数の第１の導電部材の各々の上面と側面に前記高誘
電率膜が接触するように、前記第２の導電部材と前記高
誘電率膜とを複数の所定形状に形成する工程と、各々が
前記第１の導電部材と前記高誘電率膜と前記第２の導電
部材とからなる隣接する複数の凸形状の積層体間を、前
記高誘電率膜の誘電率より非常に低い誘電率を有する第
２の絶縁膜で埋め込む工程と、該第２の絶縁膜表面に露
出している前記第２の導電部材の上表面を第３の導電部
材で接続する工程とを含むことを特徴とする。
【００２８】
【実施例】以下、本発明について図面を参照して説明す
る。
る。
【００２９】図１に本発明の第１の実施例によるキャパ
シタを示す。図１に示されるように、図示の実施例で
は、キャパシタが蓄積電極１０６ａと、これに積層した
高誘電率膜１０８ａと、対向電極１１３ａとにより構成
される。対向電極１１３ａは各々のキャパシタ毎に形成
された第１の対向電極１０９ａと、この第１の対向電極
１０９ａ間を接続する第２の対向電極１１０ａとを積層
することにより構成される。隣接する蓄積電極１０６
ａ、高誘電率膜１０８ａ、および第１の対向電極１０９
ａの間には、絶縁膜１０７ａが設けられている。シリコ
ン基板１０１と蓄積電極１０６ａとの電気的な接続は、
シリコン基板１０１上のシリコン酸化膜１０２中に形成
されたコンタクト孔に埋め込まれた多結晶シリコン１０
３を介してなされる。
シタを示す。図１に示されるように、図示の実施例で
は、キャパシタが蓄積電極１０６ａと、これに積層した
高誘電率膜１０８ａと、対向電極１１３ａとにより構成
される。対向電極１１３ａは各々のキャパシタ毎に形成
された第１の対向電極１０９ａと、この第１の対向電極
１０９ａ間を接続する第２の対向電極１１０ａとを積層
することにより構成される。隣接する蓄積電極１０６
ａ、高誘電率膜１０８ａ、および第１の対向電極１０９
ａの間には、絶縁膜１０７ａが設けられている。シリコ
ン基板１０１と蓄積電極１０６ａとの電気的な接続は、
シリコン基板１０１上のシリコン酸化膜１０２中に形成
されたコンタクト孔に埋め込まれた多結晶シリコン１０
３を介してなされる。
【００３０】次に、図２（ａ）〜（ｄ）および図３
（ａ）〜（ｃ）を参照して、図１に示したキャパシタの
製造方法について説明する。
（ａ）〜（ｃ）を参照して、図１に示したキャパシタの
製造方法について説明する。
【００３１】初めに、図２（ａ）を参照して、シリコン
基板１０１を熱酸化してシリコン酸化膜１０２を形成す
る。ついで、通常のフォトリソグラフィーとドライエッ
チング技術を用いてコンタクト孔を開孔する。ＣＶＤ法
により多結晶シリコンを成長する。この多結晶シリコン
に燐等のＮ型不純物を熱拡散したのち、ドライエッチン
グ技術を用いてエッチバックし、コンタクト孔内に多結
晶シリコンを埋め込んで、第１の導電部材１０３を得
る。
基板１０１を熱酸化してシリコン酸化膜１０２を形成す
る。ついで、通常のフォトリソグラフィーとドライエッ
チング技術を用いてコンタクト孔を開孔する。ＣＶＤ法
により多結晶シリコンを成長する。この多結晶シリコン
に燐等のＮ型不純物を熱拡散したのち、ドライエッチン
グ技術を用いてエッチバックし、コンタクト孔内に多結
晶シリコンを埋め込んで、第１の導電部材１０３を得
る。
【００３２】図２（ｂ）に移って、反応性スパッタ法に
よりルテニウムオキサイド（ＲｕＯ2 ）を成膜し、通常
のフォトリソグラフィーとドライエッチング技術を用い
て蓄積電極１０６ａの形状に加工する。
よりルテニウムオキサイド（ＲｕＯ2 ）を成膜し、通常
のフォトリソグラフィーとドライエッチング技術を用い
て蓄積電極１０６ａの形状に加工する。
【００３３】図２（ｃ）に移って、その後、高誘電率膜
１０８ａとして、例えば高周波マグネトロン・スパッタ
法を用いて、成長温度６５０℃でチタン酸バリウムスト
ロンチウム（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を成膜す
る。さらに、高誘電率膜１０８ａ上に第１の対向電極１
０９ａとなる窒化チタン膜を成膜する。引き続き、上記
の積層膜をエッチングするためのマスク材１１１ａとな
る酸化膜を堆積する。次に、通常のフォトリソグラフィ
ー技術を用いてレジスト膜１１２ａを形成する。
１０８ａとして、例えば高周波マグネトロン・スパッタ
法を用いて、成長温度６５０℃でチタン酸バリウムスト
ロンチウム（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を成膜す
る。さらに、高誘電率膜１０８ａ上に第１の対向電極１
０９ａとなる窒化チタン膜を成膜する。引き続き、上記
の積層膜をエッチングするためのマスク材１１１ａとな
る酸化膜を堆積する。次に、通常のフォトリソグラフィ
ー技術を用いてレジスト膜１１２ａを形成する。
【００３４】図２（ｄ）に移って、この状態でマスク材
１１１ａ、第１の対向電極１０９ａ、および高誘電率膜
１０８ａを順次エッチングする。この時、蓄積電極１０
６ａのサイズ（平面面積）よりマスク材１１１ａ、第１
の対向電極１０９ａ、および高誘電率膜１０８ａのサイ
ズが小さいのは、蓄積電極１０６ａに対して目合わせの
余裕を設けたためである。
１１１ａ、第１の対向電極１０９ａ、および高誘電率膜
１０８ａを順次エッチングする。この時、蓄積電極１０
６ａのサイズ（平面面積）よりマスク材１１１ａ、第１
の対向電極１０９ａ、および高誘電率膜１０８ａのサイ
ズが小さいのは、蓄積電極１０６ａに対して目合わせの
余裕を設けたためである。
【００３５】図３（ａ）に移って、ＣＶＤ法によりシリ
コン酸化膜よりなる絶縁膜１０７で、マスク材１１１
ａ、第１の対向電極１０９ａ、高誘電率膜１０８ａ、蓄
積電極１０６ａを完全に埋め込み、その上面が所望な程
度平坦になるように堆積する。
コン酸化膜よりなる絶縁膜１０７で、マスク材１１１
ａ、第１の対向電極１０９ａ、高誘電率膜１０８ａ、蓄
積電極１０６ａを完全に埋め込み、その上面が所望な程
度平坦になるように堆積する。
【００３６】図３（ｂ）に移って、引き続き、この絶縁
膜１０７をドライエッチング技術を用いて、絶縁膜１０
７の上面が第１の対向電極１０９ａの上面と同じ高さと
なるまでエッチバックして、絶縁膜１０７ａとする。こ
の時、絶縁膜１０７のエッチバックと同時にマスク材１
１１ａもエッチング除去する。
膜１０７をドライエッチング技術を用いて、絶縁膜１０
７の上面が第１の対向電極１０９ａの上面と同じ高さと
なるまでエッチバックして、絶縁膜１０７ａとする。こ
の時、絶縁膜１０７のエッチバックと同時にマスク材１
１１ａもエッチング除去する。
【００３７】図３（ｃ）に移って、その状態でこれに積
層するように、第２の対向電極１１０ａとなる窒化チタ
ン膜を成膜すれば、図１に示すキャパシタが得られる。
層するように、第２の対向電極１１０ａとなる窒化チタ
ン膜を成膜すれば、図１に示すキャパシタが得られる。
【００３８】図４に本発明の第２の実施例によるキャパ
シタを示す。図１に示すキャパシタでは、その製造方法
の中で記したように、蓄積電極１０６ａを加工した後に
高誘電率膜１０８ａと第１の対向電極１０９ａを形成し
ている。このため、蓄積電極１０６ａに比べて、特に高
誘電率膜１０８ａの大きさが小さくなってしまい、蓄積
容量を確保する点で損をしている。この第２の実施例に
よるキャパシタにおいては、蓄積電極１０６ｂと高誘電
率膜１０８ｂとを同じサイズで形成しているため、第１
の実施例のものよりも蓄積容量を確保する点で有利にな
っている。
シタを示す。図１に示すキャパシタでは、その製造方法
の中で記したように、蓄積電極１０６ａを加工した後に
高誘電率膜１０８ａと第１の対向電極１０９ａを形成し
ている。このため、蓄積電極１０６ａに比べて、特に高
誘電率膜１０８ａの大きさが小さくなってしまい、蓄積
容量を確保する点で損をしている。この第２の実施例に
よるキャパシタにおいては、蓄積電極１０６ｂと高誘電
率膜１０８ｂとを同じサイズで形成しているため、第１
の実施例のものよりも蓄積容量を確保する点で有利にな
っている。
【００３９】以下、図５（ａ）〜（ｃ）および図６
（ａ）〜（ｃ）を参照して、図４に示したキャパシタの
製造方法について説明する。
（ａ）〜（ｃ）を参照して、図４に示したキャパシタの
製造方法について説明する。
【００４０】初めに、図５（ａ）を参照して、シリコン
基板１０１を熱酸化してシリコン酸化膜１０２を形成す
る。ついで、通常のフォトリソグラフィーとドライエッ
チング技術を用いてコンタクト孔を開孔する。ＣＶＤ法
により多結晶シリコンを成長する。この多結晶シリコン
に燐等のＮ型不純物を熱拡散したのち、ドライエッチン
グ技術を用いてエッチバックし、コンタクト孔内に多結
晶シリコンを埋め込んで、第１の導電部材１０３を得
る。
基板１０１を熱酸化してシリコン酸化膜１０２を形成す
る。ついで、通常のフォトリソグラフィーとドライエッ
チング技術を用いてコンタクト孔を開孔する。ＣＶＤ法
により多結晶シリコンを成長する。この多結晶シリコン
に燐等のＮ型不純物を熱拡散したのち、ドライエッチン
グ技術を用いてエッチバックし、コンタクト孔内に多結
晶シリコンを埋め込んで、第１の導電部材１０３を得
る。
【００４１】図５（ｂ）に移って、例えば、反応性スパ
ッタ法により、蓄積電極１０６ｂとなるルテニウムオキ
サイド（ＲｕＯ2 ）を成膜する。その後、高誘電率膜１
０８ｂとして、例えば高周波マグネトロン・スパッタ法
を用いて、成長温度６５０℃でチタン酸バリウムストロ
ンチウム（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を成膜し、さ
らに、第１の対向電極１０９ｂとなる窒化チタン膜を成
膜する。引き続き、上記の積層膜をエッチングするため
のマスク材１１１ｂとなる酸化膜を堆積する。次に、通
常のフォトリソグラフィー技術を用いてレジスト膜１１
２ｂをパターニングする。
ッタ法により、蓄積電極１０６ｂとなるルテニウムオキ
サイド（ＲｕＯ2 ）を成膜する。その後、高誘電率膜１
０８ｂとして、例えば高周波マグネトロン・スパッタ法
を用いて、成長温度６５０℃でチタン酸バリウムストロ
ンチウム（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を成膜し、さ
らに、第１の対向電極１０９ｂとなる窒化チタン膜を成
膜する。引き続き、上記の積層膜をエッチングするため
のマスク材１１１ｂとなる酸化膜を堆積する。次に、通
常のフォトリソグラフィー技術を用いてレジスト膜１１
２ｂをパターニングする。
【００４２】図５（ｃ）に移って、この状態からマスク
材１１１ｂ、第１の対向電極１０９ｂ、高誘電率膜１０
８ｂ、および蓄積電極１０６ｂを順次エッチングする。
この時、蓄積電極１０６ｂのサイズ（平面面積）とマス
ク材１１１ｂ、第１の対向電極１０９ｂ、および高誘電
率膜１０８ｂのサイズは、ほぼ等しくなっている。
材１１１ｂ、第１の対向電極１０９ｂ、高誘電率膜１０
８ｂ、および蓄積電極１０６ｂを順次エッチングする。
この時、蓄積電極１０６ｂのサイズ（平面面積）とマス
ク材１１１ｂ、第１の対向電極１０９ｂ、および高誘電
率膜１０８ｂのサイズは、ほぼ等しくなっている。
【００４３】図６（ａ）に移って、例えばＣＶＤ法によ
りシリコン酸化膜よりなる絶縁膜１０７で、マスク材１
１１ｂ、第１の対向電極１０９ｂ、高誘電率膜１０８
ｂ、蓄積電極１０６ｂを完全に埋め込み、その上面が所
望な程度平坦になるように堆積する。
りシリコン酸化膜よりなる絶縁膜１０７で、マスク材１
１１ｂ、第１の対向電極１０９ｂ、高誘電率膜１０８
ｂ、蓄積電極１０６ｂを完全に埋め込み、その上面が所
望な程度平坦になるように堆積する。
【００４４】図６（ｂ）に移って、引き続き、この絶縁
膜１０７をドライエッチング技術を用いて、絶縁膜１０
７の上面が第１の対向電極１０９ｂの上面と同じ高さと
なるまでエッチバックして、絶縁膜１０７ｂとする。こ
の時、絶縁膜１０７のエッチバックと同時にマスク材１
１１ｂもエッチング除去する。
膜１０７をドライエッチング技術を用いて、絶縁膜１０
７の上面が第１の対向電極１０９ｂの上面と同じ高さと
なるまでエッチバックして、絶縁膜１０７ｂとする。こ
の時、絶縁膜１０７のエッチバックと同時にマスク材１
１１ｂもエッチング除去する。
【００４５】図６（ｃ）に移って、その状態でこれに積
層するように、第２の対向電極１１０ｂとなる窒化チタ
ン膜を成膜すれば、図４に示すキャパシタが得られる。
層するように、第２の対向電極１１０ｂとなる窒化チタ
ン膜を成膜すれば、図４に示すキャパシタが得られる。
【００４６】図７に本発明の第３の実施例によるキャパ
シタを示す。図１および図４に示すキャパシタにおいて
は、高誘電率膜が蓄積電極の上面のみに形成されてお
り、容量として利用できる面積が蓄積電極の上面積に限
られている。これに対して、図７に示すキャパシタにお
いては、蓄積電極の上面に加えて側壁部をも容量部とし
て利用できるため、容量確保の点で有利になるという特
徴がある。
シタを示す。図１および図４に示すキャパシタにおいて
は、高誘電率膜が蓄積電極の上面のみに形成されてお
り、容量として利用できる面積が蓄積電極の上面積に限
られている。これに対して、図７に示すキャパシタにお
いては、蓄積電極の上面に加えて側壁部をも容量部とし
て利用できるため、容量確保の点で有利になるという特
徴がある。
【００４７】以下、図８（ａ）〜（ｄ）および図９
（ａ）〜（ｃ）を参照して、図７に示したキャパシタの
製造方法について説明する。
（ａ）〜（ｃ）を参照して、図７に示したキャパシタの
製造方法について説明する。
【００４８】初めに、図８（ａ）を参照して、シリコン
基板１０１を熱酸化してシリコン酸化膜１０２を形成す
る。ついで、通常のフォトリソグラフィーとドライエッ
チング技術を用いてコンタクト孔を開孔する。ＣＶＤ法
により多結晶シリコンを成長する。この多結晶シリコン
に燐等のＮ型不純物を熱拡散したのち、ドライエッチン
グ技術を用いてエッチバックし、コンタクト孔内に多結
晶シリコンを埋め込んで、第１の導電部材１０３を得
る。
基板１０１を熱酸化してシリコン酸化膜１０２を形成す
る。ついで、通常のフォトリソグラフィーとドライエッ
チング技術を用いてコンタクト孔を開孔する。ＣＶＤ法
により多結晶シリコンを成長する。この多結晶シリコン
に燐等のＮ型不純物を熱拡散したのち、ドライエッチン
グ技術を用いてエッチバックし、コンタクト孔内に多結
晶シリコンを埋め込んで、第１の導電部材１０３を得
る。
【００４９】図８（ｂ）に移って、例えば、反応性スパ
ッタ法により、蓄積電極１０６ｂとなるルテニウムオキ
サイド（ＲｕＯ2 ）を成膜する。通常のフォトリソグラ
フィーとドライエッチング技術を用いて、ルテニウムオ
キサイドを図８（ｂ）に示す蓄積電極１０６ｃの形状に
加工する。
ッタ法により、蓄積電極１０６ｂとなるルテニウムオキ
サイド（ＲｕＯ2 ）を成膜する。通常のフォトリソグラ
フィーとドライエッチング技術を用いて、ルテニウムオ
キサイドを図８（ｂ）に示す蓄積電極１０６ｃの形状に
加工する。
【００５０】図８（ｃ）に移って、その後、高誘電率膜
１０８ｃとして、例えば高周波マグネトロン・スパッタ
法を用いて、成長温度６５０℃でチタン酸バリウムスト
ロンチウム（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を成膜し、
さらに、第１の対向電極１０９ｃとなる窒化チタン膜を
成膜する。引き続き、上記の積層膜をエッチングするた
めのマスク材１１１ｃとなる酸化膜を堆積する。次に、
通常のフォトリソグラフィー技術を用いてレジスト膜１
１２ｃをパターニングする。このとき、レジスト膜１１
２ｃのサイズは第１の実施例の場合とは逆に、蓄積電極
１０６ｃの外側に目合わせ余裕を持たせた形状に形成す
る。
１０８ｃとして、例えば高周波マグネトロン・スパッタ
法を用いて、成長温度６５０℃でチタン酸バリウムスト
ロンチウム（Ｂａ0.5 Ｓｒ0.5 ）ＴｉＯ3 ）を成膜し、
さらに、第１の対向電極１０９ｃとなる窒化チタン膜を
成膜する。引き続き、上記の積層膜をエッチングするた
めのマスク材１１１ｃとなる酸化膜を堆積する。次に、
通常のフォトリソグラフィー技術を用いてレジスト膜１
１２ｃをパターニングする。このとき、レジスト膜１１
２ｃのサイズは第１の実施例の場合とは逆に、蓄積電極
１０６ｃの外側に目合わせ余裕を持たせた形状に形成す
る。
【００５１】図８（ｄ）に移って、この状態でマスク材
１１１ｃ、第１の対向電極１０９ｃ、および高誘電率膜
１０８ｃを順次エッチングし、レジスト膜１１２ｃを除
去する。この時、隣接するマスク材１１１ｃ、第１の対
向電極１０９ｃ、および高誘電率膜１０８ｃは、互に接
触することがないように形成される。
１１１ｃ、第１の対向電極１０９ｃ、および高誘電率膜
１０８ｃを順次エッチングし、レジスト膜１１２ｃを除
去する。この時、隣接するマスク材１１１ｃ、第１の対
向電極１０９ｃ、および高誘電率膜１０８ｃは、互に接
触することがないように形成される。
【００５２】図９（ａ）に移って、例えばＣＶＤ法によ
りシリコン酸化膜よりなる絶縁膜１０７で、マスク材１
１１ｃ、第１の対向電極１０９ｃ、および高誘電率膜１
０８ｃを完全に埋め込み、その上面が所望な程度平坦に
なるように堆積する。
りシリコン酸化膜よりなる絶縁膜１０７で、マスク材１
１１ｃ、第１の対向電極１０９ｃ、および高誘電率膜１
０８ｃを完全に埋め込み、その上面が所望な程度平坦に
なるように堆積する。
【００５３】図９（ｂ）に移って、引き続き、この絶縁
膜１０７をドライエッチング技術を用いて、絶縁膜１０
７の上面が第１の対向電極１０９ｃの上面と同じ高さと
なるまでエッチバックして、絶縁膜１０７ｃとする。こ
の時、絶縁膜１０７のエッチバックと同時に、第１の対
向電極１０９ｃの上に配置されているマスク材１１１ｃ
もエッチング除去する。
膜１０７をドライエッチング技術を用いて、絶縁膜１０
７の上面が第１の対向電極１０９ｃの上面と同じ高さと
なるまでエッチバックして、絶縁膜１０７ｃとする。こ
の時、絶縁膜１０７のエッチバックと同時に、第１の対
向電極１０９ｃの上に配置されているマスク材１１１ｃ
もエッチング除去する。
【００５４】図９（ｃ）に移って、その状態でこれに積
層するように、第２の対向電極１１０ｃとなる窒化チタ
ン膜を成膜すれば、図７に示すキャパシタが得られる。
層するように、第２の対向電極１１０ｃとなる窒化チタ
ン膜を成膜すれば、図７に示すキャパシタが得られる。
【００５５】上記第１および第２の実施例は、セルサイ
ズが０．６×１．２μｍ2 （０．７２μｍ2 ）程度とな
り、２５６ＭＤＲＡＭのメモリセルとして採用できる。
ズが０．６×１．２μｍ2 （０．７２μｍ2 ）程度とな
り、２５６ＭＤＲＡＭのメモリセルとして採用できる。
【００５６】また隣接する蓄積電極の間には容量膜であ
る高誘電率膜よりも比誘電率の低い絶縁膜が存在する。
このため、より有利な構造の第２の実施例の場合につい
てカップリング容量を計算してみると、並行平板近似に
よる隣接蓄積電極間のカップリング容量の計算値が１．
３×１０-17 Ｆとなり、図１０に示す従来構造より大幅
に小さくできる。
る高誘電率膜よりも比誘電率の低い絶縁膜が存在する。
このため、より有利な構造の第２の実施例の場合につい
てカップリング容量を計算してみると、並行平板近似に
よる隣接蓄積電極間のカップリング容量の計算値が１．
３×１０-17 Ｆとなり、図１０に示す従来構造より大幅
に小さくできる。
【００５７】以上、本発明を実施例によって説明した
が、本発明は上記実施例に限定せず、本発明の趣旨を逸
脱しない範囲内で種々の変形・変更をしても良いのは勿
論である。例えば、上記実施例においては、シリコン基
板と蓄積電極とはコンタクト孔内に埋め込まれた多結晶
シリコンからなる導電部材で接続されているとしたが、
この構造に限定されるものではなく、導電部材なしにシ
リコン基板に直接蓄積電極が配置されている構造、なら
びに蓄積電極の厚さが薄くほとんどシリコン基板に直接
高誘電率膜が配置されているような形状においても、隣
接する蓄積電極の間ならびに高誘電率膜の間に低誘電率
の絶縁膜が配置できる様な構造であれば十分有効であ
る。
が、本発明は上記実施例に限定せず、本発明の趣旨を逸
脱しない範囲内で種々の変形・変更をしても良いのは勿
論である。例えば、上記実施例においては、シリコン基
板と蓄積電極とはコンタクト孔内に埋め込まれた多結晶
シリコンからなる導電部材で接続されているとしたが、
この構造に限定されるものではなく、導電部材なしにシ
リコン基板に直接蓄積電極が配置されている構造、なら
びに蓄積電極の厚さが薄くほとんどシリコン基板に直接
高誘電率膜が配置されているような形状においても、隣
接する蓄積電極の間ならびに高誘電率膜の間に低誘電率
の絶縁膜が配置できる様な構造であれば十分有効であ
る。
【００５８】さらに、本実施例においては、蓄積電極と
してルテニウムオキサイドよりなる単層の構造を示した
が、このルテニウムオキサイド成膜時の温度によって
は、その下地の多結晶シリコンとの反応を防止するた
め、例えば窒化チタン（ＴｉＮ）などのバリア膜を配置
しても良い。また、この積層構造にみられるように蓄積
電極を多層構造にすることは、このキャパシタ形成後の
熱プロセスにあわせて選択されるものであり、単層のみ
ならず２層構造に限定されるものでもない。たとえば、
多層構造の蓄積電極の最下層の材料として多結晶シリコ
ンが選択されることは容易に考えられることである。ま
た２層構造として、タンタル、白金を主原料とした材料
が選択されることも大いにあり得る。
してルテニウムオキサイドよりなる単層の構造を示した
が、このルテニウムオキサイド成膜時の温度によって
は、その下地の多結晶シリコンとの反応を防止するた
め、例えば窒化チタン（ＴｉＮ）などのバリア膜を配置
しても良い。また、この積層構造にみられるように蓄積
電極を多層構造にすることは、このキャパシタ形成後の
熱プロセスにあわせて選択されるものであり、単層のみ
ならず２層構造に限定されるものでもない。たとえば、
多層構造の蓄積電極の最下層の材料として多結晶シリコ
ンが選択されることは容易に考えられることである。ま
た２層構造として、タンタル、白金を主原料とした材料
が選択されることも大いにあり得る。
【００５９】また、蓄積電極とシリコン基板とを接続す
る導電部材として、不純物の拡散を施した多結晶シリコ
ンをあげたが、他に窒化チタンでも良く、もしくはチタ
ンと窒化チタンの積層構造としても良い。またその形
状、膜厚についても実施例に限定されるものではなく、
基板と蓄積電極の電気的な接続が可能であり、基板と蓄
積電極が反応し、良好な電気的接続が得られなくなるよ
うな状態になければ、数１０ｎｍ程度に薄膜化しても本
発明の有効性が失われるものではない。
る導電部材として、不純物の拡散を施した多結晶シリコ
ンをあげたが、他に窒化チタンでも良く、もしくはチタ
ンと窒化チタンの積層構造としても良い。またその形
状、膜厚についても実施例に限定されるものではなく、
基板と蓄積電極の電気的な接続が可能であり、基板と蓄
積電極が反応し、良好な電気的接続が得られなくなるよ
うな状態になければ、数１０ｎｍ程度に薄膜化しても本
発明の有効性が失われるものではない。
【００６０】また、容量膜となる高誘電率膜としては高
周波マグネトロン・スパッタ法を用いて成長したチタン
酸バリウムストロンチウム（（Ｂａ0.5 Ｓｒ0.5 ）Ｔｉ
Ｏ3）を用いるとしたが、その成膜方法に限定されるも
のではなく、また材料においても比誘電率が２００以上
の材料であれば好ましく、これに限定されるものではな
い。
周波マグネトロン・スパッタ法を用いて成長したチタン
酸バリウムストロンチウム（（Ｂａ0.5 Ｓｒ0.5 ）Ｔｉ
Ｏ3）を用いるとしたが、その成膜方法に限定されるも
のではなく、また材料においても比誘電率が２００以上
の材料であれば好ましく、これに限定されるものではな
い。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
容量膜として高誘電率膜を用いるキャパシタにおいて、
隣接する蓄積電極の間に高誘電率膜がある場合に問題と
なるカップリング容量の発生を抑制することができる。
カップリング容量を抑制することによりキャパシタ間の
カップリングノイズが低減でき、高信頼のメモリ情報の
書き込み、読み出しが可能となる。そのキャパシタの構
造としては対向電極がセル毎に独立する構造、即ち各々
の対向電極にそれらを接続するためのコンタクト孔（接
続孔）ならびに配線を設ける構造をとっておらず、コン
タクト孔を設けず対向電極を２層構造とし、下側の第１
の対向電極の上面全面で第２の対向電極と接続するとい
う構造をとっているので、コンタクト孔の不具合が直接
メモリセルの不良につながるといった問題を排除でき
る。また、その製造方法においては、容量膜として用い
られる、高誘電率膜に例えばドライエッチングなどによ
るダメージを与えることがなく、信頼性の高い容量膜な
らびにキャパシタを形成することができる。
容量膜として高誘電率膜を用いるキャパシタにおいて、
隣接する蓄積電極の間に高誘電率膜がある場合に問題と
なるカップリング容量の発生を抑制することができる。
カップリング容量を抑制することによりキャパシタ間の
カップリングノイズが低減でき、高信頼のメモリ情報の
書き込み、読み出しが可能となる。そのキャパシタの構
造としては対向電極がセル毎に独立する構造、即ち各々
の対向電極にそれらを接続するためのコンタクト孔（接
続孔）ならびに配線を設ける構造をとっておらず、コン
タクト孔を設けず対向電極を２層構造とし、下側の第１
の対向電極の上面全面で第２の対向電極と接続するとい
う構造をとっているので、コンタクト孔の不具合が直接
メモリセルの不良につながるといった問題を排除でき
る。また、その製造方法においては、容量膜として用い
られる、高誘電率膜に例えばドライエッチングなどによ
るダメージを与えることがなく、信頼性の高い容量膜な
らびにキャパシタを形成することができる。
【図１】本発明の第１の実施例による半導体装置（キャ
パシタ）の構造を示す断面図である。
パシタ）の構造を示す断面図である。
【図２】図１に示したキャパシタの製造方法を説明する
ための、前半部の工程を順に示した断面図である。
ための、前半部の工程を順に示した断面図である。
【図３】図１に示したキャパシタの製造方法を説明する
ための、図２に続く後半部の工程を順に示した断面図で
ある。
ための、図２に続く後半部の工程を順に示した断面図で
ある。
【図４】本発明の第２の実施例による半導体装置（キャ
パシタ）の構造を示す断面図である。
パシタ）の構造を示す断面図である。
【図５】図４に示したキャパシタの製造方法を説明する
ための、前半部の工程を順に示した断面図である。
ための、前半部の工程を順に示した断面図である。
【図６】図４に示したキャパシタの製造方法を説明する
ための、図５に続く後半部の工程を順に示した断面図で
ある。
ための、図５に続く後半部の工程を順に示した断面図で
ある。
【図７】本発明の第３の実施例による半導体装置（キャ
パシタ）の構造を示す断面図である。
パシタ）の構造を示す断面図である。
【図８】図７に示したキャパシタの製造方法を説明する
ための、前半部の工程を順に示した断面図である。
ための、前半部の工程を順に示した断面図である。
【図９】図７に示したキャパシタの製造方法を説明する
ための、図８に続く後半部の工程を順に示した断面図で
ある。
ための、図８に続く後半部の工程を順に示した断面図で
ある。
【図１０】従来の半導体装置（キャパシタ）の第１の例
の構造を示す断面図である。
の構造を示す断面図である。
【図１１】従来の半導体装置（メモリセル）の第２の例
の構造を示す断面図である。
の構造を示す断面図である。
【図１２】従来の半導体装置（キャパシタ）の第３の例
の構造を示す断面図である。
の構造を示す断面図である。
【図１３】図１２に示したキャパシタの製造方法を説明
するための工程を順に示した断面図である。
するための工程を順に示した断面図である。
１０１ シリコン基板 １０２ シリコン酸化膜 １０３ 多結晶シリコン １０６ａ，１０６ｂ，１０６ｃ 蓄積電極 １０７ａ，１０７ｂ，１０７ｃ 絶縁膜 １０８ａ，１０８ｂ，１０８ｃ 高誘電率膜 １０９ａ，１０９ｂ，１０９ｃ 第１の対向電極 １１０ａ，１１０ｂ，１１０ｃ 第２の対向電極 １１１ａ，１１１ｂ，１１１ｃ マスク材 １１２ａ，１１２ｂ，１１２ｃ レジスト膜 １１３ａ，１１３ｂ，１１３ｃ 対向電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ｂ
Claims (5)
- 【請求項１】 主面をもつ半導体基板と、 該半導体基板の主面上に形成された第１の絶縁膜と、 該第１の絶縁膜上に互いに離隔して配置され、かつ前記
半導体基板と接続するように形成された複数の第１の導
電部材と、 該複数の第１の導電部材上にそれぞれ積層された複数の
高誘電率膜と、 該複数の高誘電率膜上にそれぞれ積層された複数の第２
の導電部材と、 隣接する前記第１の導電部材、前記高誘電率膜、及び前
記第２の導電部材の間を隔絶する、前記高誘電率膜の誘
電率よりも非常に低い誘電率を有する第２の絶縁膜と、 隣接する前記第２の導電部材間をその上面で接続する第
３の導電部材とを有することを特徴とする半導体装置。 - 【請求項２】 主面をもつ半導体基板と、 該半導体基板の主面上に形成された第１の絶縁膜と、 該第１の絶縁膜上に互いに離隔して配置され、かつ前記
半導体基板と接続するように形成された複数の第１の導
電部材と、 該複数の第１の導電部材に、それぞれ、該第１の導電部
材の上面及び側面に接触するように積層された、所定形
状の複数の高誘電率膜と、 該複数の高誘電率膜上にそれぞれ積層された、所定形状
の複数の第２の導電部材と、 隣接する前記高誘電率膜及び前記第２の導電部材間を隔
絶する、前記高誘電率膜の誘電率よりも非常に低い誘電
率を有する第２の絶縁膜と、 隣接する前記第２の導電部材間をその上面で接続する第
３の導電部材とを有することを特徴とする半導体装置。 - 【請求項３】 半導体基板の主面上の第１の絶縁膜上
に、該第１の絶縁膜に形成された複数の開口を通してそ
れぞれ前記半導体基板に接続される所定の形状の複数の
第１の導電部材を堆積する工程と、 該複数の第１の導電部材と前記第１の絶縁膜上に高誘電
率膜と第２の導電部材を順次堆積する工程と、 前記複数の第１の導電部材の各々の上に配置されるよう
に、前記第２の導電部材と前記高誘電率膜を複数の所定
形状に形成する工程と、 各々が前記第１の導電部材と前記高誘電率膜と前記第２
の導電部材とからなる隣接する複数の凸形状の積層体間
を、前記高誘電率膜の誘電率より非常に低い誘電率を有
する第２の絶縁膜で埋め込む工程と、 該第２の絶縁膜表面に露出している前記複数の第２の導
電部材の上表面を第３の導電部材で接続する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板の主面上の第１の絶縁膜上
に、該第１の絶縁膜に形成された複数の開口を通して前
記半導体基板に接続される第１の導電部材を堆積する工
程と、 該複数の第１の導電部材上に高誘電率膜と第２の導電部
材を順次堆積する工程と、 前記第１の導電部材が前記半導体基板に前記複数の開孔
を通してそれぞれ接続されるように、前記第２の導電部
材と前記高誘電率膜と前記第１の導電部材とを複数の所
定形状に形成する工程と、 各々が前記第１の導電部材と前記高誘電率膜と前記第２
の導電部材とからなる隣接する複数の凸形状の積層体間
を、前記高誘電率膜の誘電率より非常に低い誘電率を有
する第２の絶縁膜で埋め込む工程と、 該第２の絶縁膜表面に露出している前記第２の導電部材
の上表面を第３の導電部材で接続する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板の主面上の第１の絶縁膜上
に、該第１の絶縁膜に形成された複数の開口を通してそ
れぞれ前記半導体基板に接続される所定の形状の複数の
第１の導電部材を堆積する工程と、 該複数の第１の導電部材と前記第１の絶縁膜上に高誘電
率膜と第２の導電部材を堆積する工程と、 前記複数の第１の導電部材の各々の上面と側面に前記高
誘電率膜が接触するように、前記第２の導電部材と前記
高誘電率膜とを複数の所定形状に形成する工程と、 各々が前記第１の導電部材と前記高誘電率膜と前記第２
の導電部材とからなる隣接する複数の凸形状の積層体間
を、前記高誘電率膜の誘電率より非常に低い誘電率を有
する第２の絶縁膜で埋め込む工程と、 該第２の絶縁膜表面に露出している前記第２の導電部材
の上表面を第３の導電部材で接続する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6224395A JP2982855B2 (ja) | 1994-09-20 | 1994-09-20 | 半導体装置とその製造方法 |
| KR1019950030628A KR0148298B1 (ko) | 1994-09-20 | 1995-09-19 | 반도체 디바이스 및 그 제조 방법 |
| US08/530,994 US5652446A (en) | 1994-09-20 | 1995-09-20 | Semiconductor memory device with improved capacitor |
| US08/601,502 US5728616A (en) | 1994-09-20 | 1996-02-14 | Method of making a semiconductor memory device with improved capacitor |
| US08/984,521 US6022773A (en) | 1994-09-20 | 1997-12-03 | Method of making a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6224395A JP2982855B2 (ja) | 1994-09-20 | 1994-09-20 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888334A true JPH0888334A (ja) | 1996-04-02 |
| JP2982855B2 JP2982855B2 (ja) | 1999-11-29 |
Family
ID=16813084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6224395A Expired - Fee Related JP2982855B2 (ja) | 1994-09-20 | 1994-09-20 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5652446A (ja) |
| JP (1) | JP2982855B2 (ja) |
| KR (1) | KR0148298B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886317A2 (en) * | 1997-06-16 | 1998-12-23 | Sanyo Electric Co. Ltd | Dielectric device, Dielectric memory and method of fabricating the same |
| KR100273988B1 (ko) * | 1997-04-30 | 2001-01-15 | 윤종용 | 커패시터제조방법(Method For Making a Capacitor) |
| KR100326810B1 (ko) * | 1999-12-31 | 2002-03-04 | 박종섭 | 캐패시터의 제조 방법 |
| JP2003243625A (ja) * | 2002-02-19 | 2003-08-29 | Seiko Epson Corp | 強誘電体メモリ装置およびその製造方法 |
| KR100740292B1 (ko) * | 1999-11-29 | 2007-07-18 | 챠터드 세미컨덕터 매뉴팩춰링 리미티드 | 실린더형 반도체 캐패시터 및 그 제조 방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2755243B2 (ja) | 1996-01-23 | 1998-05-20 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| KR100235949B1 (ko) * | 1996-06-27 | 1999-12-15 | 김영환 | 반도체 소자의 캐패시터 제조 방법 |
| US6682970B1 (en) | 1998-02-27 | 2004-01-27 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US6150706A (en) | 1998-02-27 | 2000-11-21 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US7034353B2 (en) | 1998-02-27 | 2006-04-25 | Micron Technology, Inc. | Methods for enhancing capacitors having roughened features to increase charge-storage capacity |
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