JPH04356958A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に、強誘電体膜をキャパシタ
に利用した１トランジスタ１キャパシタ型の半導体記憶
装置に関する。

【０００２】

【従来の技術】従来、１トランジスタ１キャパシタ型の
半導体メモリセルを複数備えた半導体記憶装置が知られ
ている。そして、キャパシタに、強誘電体膜を利用した
半導体記憶装置が開発されている。

【０００３】図１６は、従来の強誘電体型メモリセルを
示した平面レイアウト図である。図１７は、図１６に示
した強誘電体型メモリセルのＸ−Ｘにおける断面図であ
る。

【０００４】図１６および図１７を参照して、従来の強
誘電体型メモリセルは、半導体基板２１と、半導体基板
２１の主表面上の所定領域に形成された分離領域（フィ
ールド酸化膜）２２と、分離領域２２によって囲まれた
活性領域上に所定の間隔を隔てて形成されたソース／ド
レイン領域２５と、隣接するソース／ドレイン領域２５
間の半導体基板２１上にゲート絶縁膜２３を介して形成
されたワード線（ゲート電極）２４と、ゲート電極２４
上に形成された絶縁膜２６と、一方のソース／ドレイン
領域２５に電気的に接続されたビット線３１と、ゲート
電極２４およびビット線３１を覆うように形成され、そ
の上表面が平坦な形状を有する層間絶縁膜３０と、層間
絶縁膜３０に設けられたコンタクト孔内に、他方のソー
ス／ドレイン領域２５に電気的に接続するように形成さ
れた配線層３２とを備えている。

【０００５】従来の強誘電体型メモリセルは、さらに、
層間絶縁膜３０上に配線層３２に電気的に接続するよう
に形成されたキャパシタ下部電極２７と、キャパシタ下
部電極２７上に形成された強誘電体膜２８と、強誘電体
膜２８上に形成されたキャパシタ上部電極２９と、キャ
パシタ下部電極２７，強誘電体膜２８およびキャパシタ
上部電極２９を覆うように形成され、キャパシタ上部電
極２９上に開孔部を有する層間絶縁膜３３と、層間絶縁
膜３３上に、キャパシタ上部電極２９に電気的に接続す
るように形成された配線層３４とを備えている。

【０００６】ここで、強誘電体について説明する。強誘
電体とは、外部電場が０の場合に有限の自発分極を有し
、外部電場が印加された場合にその外部電場の方向に応
じて自発分極の方向が反転し得る物質である。強誘電体
膜２８に、２値の情報を記憶させることは、入力情報の
“０”と“１”に対応させて強誘電体膜の分極方向を変
化させることを意味する。

【０００７】具体的には、図１７を参照して、キャパシ
タ下部電極２７が５Ｖ、キャパシタ上部電極２９が０Ｖ
になるように、電圧を印加する。これにより、強誘電体
膜２８の自発分極が下側の負極から上側の正極に向かう
ように配列される。これに対して、キャパシタ下部電極
２７が０Ｖ、キャパシタ上部電極２９が５Ｖになるよう
に電圧を印加すれば、強誘電体膜２８の自発分極は、上
側の負極から下側の正極に向かうように配列される。

【０００８】図１８および図１９は、強誘電体物質の１
つであるＰＺＴの自発分極の反転を説明するための第１
および第２の概略図である。

【０００９】図１８および図１９を参照して、強誘電体
物質の１つであるいわゆるＰＺＴは、ペロブスカイト型
結晶構造を有しており、以下の化学式（１）により表わ
される。

【００１０】 　　ＡＢＯ３　＝Ｐｂ（Ｔｉｘ　Ｚｒ１−ｘ　）Ｏ３　
　　　　　　　　　　　　　　　　　　　　　　…（１
）ここで、左辺の原子ＡはＰｂに相当し、原子ＢはＴｉ
またはＺｒを表わし、原子Ｏは酸素を表している。

【００１１】図１８に示された状態において、原子Ｂは
、単位格子中の中心より上側に少し変位している。ＰＺ
Ｔの自発分極は、矢印で示しているように下側の負極か
ら上側の正極に向いている。そして、図１９に示すよう
に、原子Ｂは、外部電場が印加されると、単位格子中の
中心より少し下側に変位させられる。この結果、ＰＺＴ
の自発分極は矢印で示されているように、上側の負極か
ら下側の正極に向くように反転させられる。このような
自発分極の反転の間に、原子Ｂの移動を可能にするため
、単位格子中のすべての原子がそれぞれ少しずつ移動す
る。これにより、単位格子は一度分極の方向に延びる。

【００１２】すなわち、ＰＺＴの結晶は、自発分極が反
転するたびにその分極の方向に伸縮する。この一方、自
発分極の方向と垂直な方向におけるＰＺＴの結晶の伸縮
は、僅かである。このことは、強誘電体膜が曲面を含ん
でいる場合に以下のような問題点を生じさせる。

【００１３】図２０は、曲面を含む強誘電体膜中の応力
集中を説明するための断面図である。

【００１４】図２０を参照して、半導体基板１上にゲー
ト絶縁膜３を介してゲート電極４が形成されている。ゲ
ート電極４を覆うように絶縁膜６が形成され、絶縁膜６
上にキャパシタ下部電極、強誘電体膜８およびキャパシ
タ上部電極９からなるキャパシタが形成されている。こ
こで、強誘電体膜８は、破線の丸印で示された段差部Ｓ
において、かなり大きな曲率を有する曲面を含んでいる
。誘電体膜８は、キャパシタ下部電極７およびキャパシ
タ上部電極９によって自発分極が反転されるたびに、膜
厚方向に伸縮する（矢印参照）。この膜厚方向の伸縮に
より、強誘電体膜８は、段差部Ｓにおいて機械的な応力
集中を受ける。この結果、多数回の自発分極の反転の後
に、段差部Ｓが疲労破壊するおそれがある。したがって
、強誘電体膜を含むキャパシタは、実質的に平坦な面上
に形成されることが好ましい。従来ではこのような観点
から図１７に示したように、強誘電体膜２８を含むキャ
パシタは、実質的に平坦な面上に形成されている。

【００１５】図２１ないし図２９は、図１７に示した従
来の強誘電体型メモリセルの製造プロセス（第１工程〜
第９工程）を示した断面図である。図１７および図２１
ないし図２９を参照して、従来の強誘電体型メモリセル
の製造プロセスについて説明する。

【００１６】まず、図２１に示すように、シリコンから
なる半導体基板２１上に分離用のフィールド酸化膜（分
離領域）２２およびゲート絶縁膜２３を熱酸化法を用い
て形成する。ゲート絶縁膜２３上に、導電性を有するよ
うに不純物が導入されたポリシリコン層をＬＰＣＶＤ法
で形成する。ポリシリコン層上に、シリコン酸化膜から
なる絶縁膜をＣＶＤ法を用いて形成する。ポリシリコン
層および絶縁膜をフォトリソグラフィ技術を用いてパタ
ーニングすることにより、上表面が絶縁膜２６で覆われ
たゲート電極２４を形成する。

【００１７】次に、図２２に示すように、全面にシリコ
ン酸化膜を形成した後、異方性エッチングを行なうこと
により、ゲート電極２４の側壁部分にサイドウォール２
６ａを形成する。

【００１８】次に、図２３に示すように、ゲート電極２
４およびフィールド酸化膜２２をマスクとして、不純物
をイオン注入した後、不純物を熱拡散させることにより
、ソース・ドレイン領域２５を自己整合的に形成する。

【００１９】次に、図２４に示すように、ソース／ドレ
イン領域２５の一方への電気的接続を可能にするため、
コンタクトホール２５ａをフォトリソグラフィ技術によ
って形成する。コンタクトホール２５ａを介してソース
／ドレイン領域の１方に電気的に接続するようにビット
線３１を形成する。

【００２０】次に、図２５に示すように、全面に層間絶
縁膜３０を形成する。層間絶縁膜３０は、リフローまた
はエッチバック法により、その上側表面が平坦になるよ
うに形成される。

【００２１】次に、図２６に示すように、層間絶縁膜３
２のビット線３１が接続されない側のソース／ドレイン
領域２５上に位置する部分に、コンタクトホール２５ｂ
を形成する。コンタクトホール２５ｂは、フォトリソグ
ラフィ技術を用いて形成される。

【００２２】次に、図２７に示すように、コンタクトホ
ール２５ｂを、配線層３２によって埋め込む。

【００２３】次に、図２８に示すように、層間絶縁膜３
０上に、たとえば白金などからなるキャパシタ下部電極
層（図示せず）、強誘電体層（図示せず）およびキャパ
シタ上部電極層（図示せず）を順次形成する。強誘電体
層は、スパッタリング法またはゾルゲル法を用いて適当
な熱処理を施すことにより形成する。キャパシタ上部電
極層、強誘電体層およびキャパシタ下部電極層をフォト
リソグラフィ技術を用いてパターニングする。これによ
り、キャパシタ下部電極２７、強誘電体膜２８およびキ
ャパシタ上部電極２９からなるキャパシタが形成される
。キャパシタ下部電極２７は、配線層３２を介して、ソ
ース／ドレイン領域２５の一方に電気的に接続されてい
る。

【００２４】次に、図２９に示すように、全面に層間絶
縁膜３３を形成した後、キャパシタ上部電極２９上に位
置する層間絶縁膜３３にコンタクトホール２９ａを形成
する。

【００２５】最後に、図１７に示したように、層間絶縁
膜３３とコンタクトホール２９ａ内に、たとえばアルミ
ニウムなどからなる導電層（図示せず）を形成する。こ
の導電層をフォトリソグラフィ技術を用いてパターニン
グすることにより、配線層３４を形成する。

【００２６】

【発明が解決しようとする課題】前述のように、従来の
強誘電体型メモリセルでは、ゲート電極２４およびビッ
ト線３１を覆う層間絶縁膜３０の表面を平坦形状に形成
する。そして、その層間絶縁膜３０上に、キャパシタ下
部電極２７、強誘電体膜２８およびキャパシタ上部電極
２９からなるキャパシタを形成していた。

【００２７】しかしながら、上記のように形成されるキ
ャパシタは、キャパシタ下部電極２７の側壁部分および
、キャパシタ下部電極２７と強誘電体膜２８との界面の
側方部分が露出している。この結果、キャパシタに蓄積
されている電荷がリーク量が増加するという問題点があ
った。電荷のリーク量が増加すると、データに対応した
電荷を蓄積するキャパシタの機能が損なわれる。

【００２８】この発明は、上記のような課題を解決する
ためになされたもので、請求項１、請求項２および請求
項３に記載の発明の目的は、キャパシタの蓄積電荷のリ
ーク量の増加を有効に防止することが可能な半導体記憶
装置およびその製造方法を提供することである。

【００２９】

【課題を解決するための手段】請求項１における半導体
記憶装置は、半導体基板と、半導体基板の主表面上のチ
ャネル領域の両側に形成されたソース／ドレイン領域と
、チャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極層と、ゲート電極層上に絶縁膜を介して延びる
ように形成されソース／ドレイン領域の一方に電気的に
接続されたビット線と、ゲート電極層およびビット線を
覆うように形成され実質的に平坦な上表面を有する層間
絶縁膜と、層間絶縁膜上に実質的に平坦な上表面を有す
るように形成されソース／ドレイン領域の他方に電気的
に接続されたキャパシタ下部電極と、少なくともキャパ
シタ下部電極を覆うとともに実質的に平坦な上表面を有
するように形成された強誘電体膜と、強誘電体膜上に形
成されたキャパシタ上部電極とを備えている。

【００３０】請求項３における半導体記憶装置の製造方
法は、層間絶縁膜上にキャパシタ下部電極層を形成した
後パターニングすることによりキャパシタ下部電極を形
成する工程と、キャパシタ下部電極を覆うように強誘電
体層および強誘電体層上にキャパシタ下部電極を形成す
る工程とを備えている。

【００３１】

【作用】請求項１にかかる半導体記憶装置では、キャパ
シタを構成する強誘電体膜が、少なくともキャパシタ下
部電極を覆うとともにその表面が実質的に平坦になるよ
うに形成されているので、従来のようにキャパシタ下部
電極の側壁部分および、キャパシタ下部電極と強誘電体
膜との界面から電荷がリークすることはない。

【００３２】請求項３にかかる半導体記憶装置の製造方
法では、ビット線とゲート電極との上方に形成された層
間絶縁膜上にキャパシタ下部電極層を形成した後パター
ニングすることによりキャパシタ下部電極が形成され、
そのキャパシタ下部電極を覆うように強誘電体膜が形成
されるので、キャパシタ下部電極の側壁部分およびキャ
パシタ下部電極と強誘電体膜との界面からの電荷のリー
クが防止される。

【００３３】

【実施例】以下、本発明の実施例を、図面に基づいて説
明する。

【００３４】図１は、本発明に従った強誘電体型メモリ
セルの一実施例を示した平面レイアウト図である。図２
は、図１に示した強誘電体型メモリセルのＸ−Ｘにおけ
る断面図である。

【００３５】図１および図２を参照して、本実施例の強
誘電体型メモリセルは、半導体基板２１と、半導体基板
２１の主表面上の所定領域に形成された分離領域（フィ
ールド酸化膜）２２と、隣接する分離領域（フィールド
酸化膜）２２によって囲まれた活性領域に所定の間隔を
隔てて形成された１対のソース／ドレイン領域２５と、
１対のソース／ドレイン領域２５間の半導体基板２１上
にゲート絶縁膜２３を介して形成されたゲート電極（ワ
ード線）２４と、ゲート電極２４を覆うように形成され
た絶縁膜２６と、一方のソース／ドレイン領域２５上に
電気的に接続され、ゲート電極２４上に絶縁膜２６を介
して延びるように形成されたビット線３１と、他方のソ
ース／ドレイン領域２５に電気的に接続するように形成
され、後述するキャパシタ下部電極２７と電気的に接続
された配線層３２とを備えている。

【００３６】本実施例の強誘電体型メモリセルは、さら
に、層間絶縁膜３０の上表面に、配線層３２に電気的に
接続するように形成されたキャパシタ下部電極２７と、
キャパシタ下部電極２７を覆うように形成された強誘電
体膜２８と、強誘電体膜２８を覆うように形成されたキ
ャパシタ上部電極２９と、全面を覆うように形成され、
キャパシタ上部電極２９の上方にコンタクトホール２９
ａを有する層間絶縁膜３３と、コンタクトホール２９内
および層間絶縁膜３３上に、キャパシタ上部電極２９と
電気的に接続するように形成された配線層３４とを備え
ている。

【００３７】このように本実施例では、キャパシタを構
成する強誘電体膜２８が、キャパシタ下部電極２７を覆
うように形成されている。これより、キャパシタ下部電
極２７の側壁部分および、キャパシタ下部電極２７と強
誘電体膜２８との界面から、従来のように電荷がリーク
することがない。この結果、キャパシタの蓄積電極のリ
ーク量の増加を有効に防止することができる。さらに、
本実施例ではキャパシタ上部電極２９が強誘電体膜２８
を覆うように形成されているので、強誘電体膜２８の側
壁部分からリークが発生する可能性も排除できる。

【００３８】図３ないし図１３は、図２に示した強誘電
体型メモリセルの製造プロセス（第１工程〜第１１工程
）を示した断面図である。

【００３９】図２および、図３ないし図１３を参照して
、次に本実施例の強誘電体型メモリセルの製造プロセス
について説明する。

【００４０】まず、図３〜図９に示した第１工程〜第７
工程までの製造プロセスは、図２１〜図２７に示した従
来の製造プロセスと同様である。

【００４１】本実施例では、図９に示した第７工程を終
えた後、図１０に示すように、層間絶縁膜３０上に、た
とえば白金、パナジウム、タンタルまたはタングステン
などからなるキャパシタ下部電極層（図示せず）を形成
する。フォトリソグラフィ技術を用いてキャパシタ下部
電極層をパターニングすることにより、キャパシタ下部
電極２７を形成する。

【００４２】次に、図１１に示すように、キャパシタ下
部電極２７の上部およびキャパシタ下部電極２７の側壁
部分２７ａを覆うように強誘電体層（図示せず）を形成
する。フォトリソグラフィ技術を用いてパターニングす
ることにより、強誘電体膜２８を形成する。

【００４３】次に、図１２に示すように、強誘電体膜２
８の上部および強誘電体膜２８の側壁部分２８ａを覆う
ようにキャパシタ上部電極層（図示せず）を形成する。 フォトリソグラフィ技術を用いてキャパシタ上部電極層
をパターニングすることにより、キャパシタ上部電極２
９を形成する。ここで、キャパシタ下部電極２７は、配
線層３２を介してソース／ドレイン領域２５の一方に電
気的に接続されている。

【００４４】次に、図１３に示すように、キャパシタを
構成するキャパシタ下部電極２７、強誘電体膜２８およ
びキャパシタ上部電極２９を覆うように層間絶縁膜３３
を形成する。層間絶縁膜３３には、キャパシタ上部電極
２９への電気的接続を可能にするためのコンタクトホー
ル２９ａが設けられる。

【００４５】最後に、図２に示したように、層間絶縁膜
３３上およびコンタクトホール２９ａ内に、たとえばア
ルミニウム、タングステン、タングステンシリサイドま
たは銅などからなる導電層（図示せず）を形成する。フ
ォトグラフィ技術を用いて導電層をパターニングするこ
とにより、配線層３４を形成する。なお、配線層３４と
キャパシタ上部電極２９との間に、ＴｉＮやＴｉＷなど
のバリアメタル層を設けてもよい。さらに、配線層３４
上に、表面保護層や多層配線構造をさらに形成してもよ
い。

【００４６】なお、本実施例では、ゲート電極２４をポ
リシリコン層により形成したが、本発明はこれに限らず
、ＷＳｉ２　，ＭｏＳｉ２　，ＴｉＳｉ２　などのポリ
サイドやＷ，Ｍｏ，Ｔｉなどの高融点金属で形成しても
よい。

【００４７】また、ビット線３１は、コンタクトホール
２５ａの底面に、たとえば、ポリシリコン，ポリサイド
，ＴｉＮなどのバリアメタル層を形成した後に、Ｗ，Ｔ
ｉ，Ｍｏなどの高融点金属からなる導電層を形成し、フ
ォトリソグラフィ技術を用いたパターニングすることに
より形成してもよい。

【００４８】さらに、配線層３２は、コンタクトホール
２５ｂ内に露出されたシリコン基板上に、タングステン
層を選択的に形成することにより形成することができる
。このような方法の他に、ＣＶＤ法を用いて、タングス
テン層またはポリシリコン層を形成し、エッチバックす
ることによってコンタクトホール２５ｂ内に配線層３２
が残るように形成してもよい。

【００４９】図１４は、本発明に従った強誘電体型メモ
リセルの第２の実施例を示した断面図である。

【００５０】図１４を参照して、この第２の実施例では
、キャパシタ下部電極２７を形成した後、強誘電体膜２
８およびキャパシタ上部電極２９を同時に形成する。 すなわち、強誘電体層とキャパシタ上部電極層を連続し
て形成した後、フォトリソグラフィ技術を用いてパター
ニングすることにより、強誘電体膜２８およびキャパシ
タ上部電極２９を同時に形成する。このように構成する
ことによっても、キャパシタ下部電極２７の側壁部分お
よび、キャパシタ下部電極２７と強誘電体膜２８との界
面からの電荷のリークが有効に防止される。

【００５１】図１５は、本発明に従った強誘電体型メモ
リセルの第３の実施例を示した断面図である。図１５を
参照して、この第３の実施例では、強誘電体膜２８が、
隣接するキャパシタの強誘電体膜２８と連続して形成さ
れている。この第３の実施例の製造プロセスとしては、
強誘電体層とキャパシタ上部電極層を連続して形成した
後フォトリソグラフィ技術を用いてパターニングするこ
とにより、キャパシタ上部電極２９のみ形成する。この
ように構成することによっても、第１および第２の実施
例と同様の効果が得られる。

【００５２】

【発明の効果】請求項１および請求項２にかかる発明に
よれば、キャパシタを構成する強誘電体膜を、少なくと
もキャパシタ下部電極を覆うとともにその上表面が実質
的に平坦になるように形成することにより、キャパシタ
下部電極の側壁部分およびキャパシタ下部電極と強誘電
体膜との界面から電荷がリークすることがないので、キ
ャパシタの蓄積電荷のリーク量の増加を有効に防止する
ことができる。

【００５３】請求項３にかかる発明によれば、ビット線
とゲート電極との上方に形成された層間絶縁膜上にキャ
パシタ下部電極層を形成した後パターニングすることに
よりキャパシタ下部電極を形成し、キャパシタ下部電極
を覆うように強誘電体層を形成することにより、キャパ
シタ下部電極の側壁部分およびキャパシタ下部電極と強
誘電体膜との界面からの電荷のリークが防止されるので
、キャパシタの蓄積電荷のリーク量の増加を有効に低減
することができる。

【図面の簡単な説明】

【図１】本発明に従った強誘電体型メモリセルの一実施
例を示した平面レイアウト図である。

【図２】図１に示した強誘電体型メモリセルのＸ−Ｘに
おける断面図である。

【図３】図２に示した強誘電体型メモリセルの製造プロ
セスの第１工程を示した断面図である。

【図４】図２に示した強誘電体型メモリセルの製造プロ
セスの第２工程を示した断面図である。

【図５】図２に示した強誘電体型メモリセルの製造プロ
セスの第３工程を示した断面図である。

【図６】図２に示した強誘電体型メモリセルの製造プロ
セスの第４工程を示した断面図である。

【図７】図２に示した強誘電体型メモリセルの製造プロ
セスの第５工程を示した断面図である。

【図８】図２に示した強誘電体型メモリセルの製造プロ
セスの第６工程を示した断面図である。

【図９】図２に示した強誘電体型メモリセルの製造プロ
セスの第７工程を示した断面図である。

【図１０】図２に示した強誘電体型メモリセルの製造プ
ロセスの第８工程を示した断面図である。

【図１１】図２に示した強誘電体型メモリセルの製造プ
ロセスの第９工程を示した断面図である。

【図１２】図２に示した強誘電体型メモリセルの製造プ
ロセスの第１０工程を示した断面図である。

【図１３】図２に示した強誘電体型メモリセルの製造プ
ロセスの第１１工程を示した断面図である。

【図１４】本発明に従った強誘電体型メモリセルの第２
の実施例を示した断面図である。

【図１５】本発明に従った強誘電体型メモリセルの第３
の実施例を示した断面図である。

【図１６】従来の強誘電体型メモリセルを示した平面レ
イアウト図である。

【図１７】図１６に示した強誘電体型メモリセルのＸ−
Ｘにおける断面図である。

【図１８】強誘電体物質の１つであるＰＺＴの自発分極
の反転を説明するための第１の概略図である。

【図１９】強誘電体物質の１つであるＰＺＴの自発分極
の反転を説明するための第２の概略図である。

【図２０】曲面を含む強誘電体膜中の応力集中を説明す
るための断面図である。

【図２１】図１７に示した従来の強誘電体型メモリセル
の製造プロセスの第１工程を示した断面図である。

【図２２】図１７に示した従来の強誘電体型メモリセル
の製造プロセスの第２工程を示した断面図である。

【図２３】図１７に示した従来の強誘電体型メモリセル
の製造プロセスの第３工程を示した断面図である。

【図２４】図１７に示した従来の強誘電体型メモリセル
の製造プロセスの第４工程を示した断面図である。

【図２５】図１７に示した従来の強誘電体型メモリセル
の製造プロセスの第５工程を示した断面図である。

【図２６】図１７に示した従来の強誘電体型メモリセル
の製造プロセスの第６工程を示した断面図である。

【図２７】図１７に示した従来の強誘電体型メモリセル
の製造プロセスの第７工程を示した断面図である。

【図２８】図１７に示した従来の強誘電体型メモリセル
の製造プロセスの第８工程を示した断面図である。

【図２９】図１７に示した従来の強誘電体型メモリセル
の製造プロセスの第９工程を示した断面図である。

【符号の説明】

２１：半導体基板 ２２：分離領域（フィールド酸化膜） ２３：ゲート絶縁膜 ２４：ワード線（ゲート電極） ２５：ソース／ドレイン領域 ２６：絶縁膜 ２７：キャパシタ下部電極 ２８：強誘電体膜 ２９：キャパシタ上部電極 ３０：層間絶縁膜 ３１：ビット線 ３２：配線層 ３３：層間絶縁膜 ３４：配線層 なお、各図中、同一符号は、同一または相当部分を示す
。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　少なくとも１つの電界効果トランジス
   タと、少なくとも１つのキャパシタとを有する半導体記
   憶装置であって、半導体基板と、前記半導体基板の主表
   面上のチャネル領域の両側に形成されたソース／ドレイ
   ン領域と、前記チャネル領域上にゲート絶縁膜を介して
   形成されたゲート電極層と、前記ゲート電極層上に絶縁
   膜を介して延びるように形成され、前記ソース／ドレイ
   ン領域の一方に電気的に接続されたビット線と、前記ゲ
   ート電極層および前記ビット線を覆うように形成され、
   実質的に平坦な上表面を有する層間絶縁膜と、前記層間
   絶縁膜上に実質的に平坦な上表面を有するように形成さ
   れ、前記ソース／ドレイン領域の他方に電気的に接続さ
   れたキャパシタ下部電極と、少なくとも前記キャパシタ
   下部電極を覆うとともに実質的に平坦な上表面を有する
   ように形成された強誘電体膜と、前記強誘電体膜上に形
   成されたキャパシタ上部電極とを備えた、半導体記憶装
   置。
2. 【請求項２】　　前記キャパシタ上部電極は、前記強誘
   電体膜を覆うように形成されている、請求項１に記載の
   半導体記憶装置。
3. 【請求項３】　　半導体基板と、前記半導体基板の主表
   面上のチャネル領域の両側に形成されたソース／ドレイ
   ン領域と、前記チャネル領域上にゲート絶縁膜を介して
   形成されたゲート電極層と、前記ゲート電極層上に絶縁
   膜を介して延びるように形成され、前記ソース／ドレイ
   ン領域の一方に電気的に接続されたビット線と、前記ゲ
   ート電極層および前記ビット線を覆うように形成され、
   実質的に平坦な上表面を有する層間絶縁膜とを備えた半
   導体記憶装置の製造方法であって、前記層間絶縁膜上に
   キャパシタ下部電極層を形成した後パターニングするこ
   とにより、キャパシタ下部電極を形成する工程と、前記
   キャパシタ下部電極を覆うように、強誘電体層および前
   記強誘電体層上にキャパシタ上部電極を形成する工程と
   を備えた、半導体記憶装置の製造方法。