JP4948762B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関するものであり、特に、ＦｅＲＡＭ（強誘電体メモリ）等に用いる強誘電体キャパシタを被覆する樹脂等の保護膜の吸湿による膨張に起因して強誘電体膜にかかる応力による分極反転不良を抑制するための電極構造に特徴のある半導体装置に関するものである。

半導体素子、とくに半導体メモリにはさまざまな特徴をもったものがあるが、そのなかでも特に電源オフ時でもデータが保持されるものを不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）と呼んでいる。

不揮発性メモリのなかで特に電荷を保持するキャパシタ用材料として強誘電体を用いたものは強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＦｅＲＡＭ）と名付けられている（例えば、特許文献１参照）。

このＦｅＲＡＭは極性の異なる２つの残留分極特性を利用しており、電源をオフにしてもデータを保持するものであり、不揮発性の目安になる書換え回数も１０¹⁰回〜１０¹²回と多く、且つ、書換え速度も数１０ｎｓ（ナノ秒）のオーダであり高速性を有している。

この場合、ＦｅＲＡＭにおいては、キャパシタ用材料である強誘電体は、分極方向を区別することによって、一方の分極方向の状態を”１”とし、反対の分極方向の状態を”０”として情報を記憶するものである。

なお、キャパシタが強誘電体でない場合、即ち、常誘電体である場合は、分極は電極から電位差がある時のみ維持され、電位差が取り除かれた時は維持されないため、揮発性の動作となる。

この様なＦｅＲＡＭに用いる強誘電体材料としては、鉛系強誘電体及びビスマス系強誘電体が挙げられ、鉛系強誘電体の代表的な材料としてはＰＺＴ（ＰｂＺｒ_x Ｔｉ_1-x Ｏ₃ ）、ＰＬＺＴ（Ｐｂ_y Ｌａ_1-y Ｚｒ_x Ｔｉ_1-x Ｏ₃ ）などがある。
一方、ビスマス系強誘電体の代表的な材料はＳＢＴ（ＳｒＢｉ₂ Ｔａ₂ Ｏ₉ ）であるが、それ以外にもＢＩＴ（Ｂｉ₄ Ｔｉ₃ Ｏ₁₂）などがある。

これらのＦｅＲＡＭを組み込んだシステムＬＳＩはＩＣカード、スマートカード等のマネー情報、個人情報を取り扱う機器に使用されるため、きわめて信頼性が高いことが必要であり、これらのシステムＬＳＩで想定されている記憶保持年数１０年、書換え回数１０¹⁵回、−４５℃〜＋１２５℃での安定動作保証が必要とされている。
特開２０００−１５６４７１号公報

しかしながら、チップの寸法や封止樹脂などの種類が変わると、ある組み合わせでは信頼性が悪くなるという現象が生じた。
即ち、高温・高湿の環境下ではチップをモールドする樹脂が吸湿することによって発生する膨張応力が、強誘電体が分極反転する際の変形で生ずる発生力Ｆを低減する方向に作用して分極反転が起こらない場合が発生するという問題がある。

したがって、本発明は、強誘電体キャパシタに印加される被覆樹脂の吸湿による応力を実効的に低減させて、安定した分極反転を可能にすることを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号２は、強誘電体キャパシタを構成する下部電極である。
図１参照
上記課題を解決するために、本発明は、半導体装置において、強誘電体キャパシタ１の上部電極４に接続する配線７を含む多層配線構造の最表面がモールド樹脂で被覆された半導体装置であって、上部電極４に接続する配線７の延在方向に沿って、強誘電体キャパシタ１を挟んで２つのプラグ５，６を配置し、２つのプラグ５，６と上部電極４に接続する配線７とを接続してモールド樹脂の吸湿に伴う膨張応力により強誘電体キャパシタ１に印加される応力を緩和することを特徴とする。

このように、強誘電体キャパシタ１を構成する強誘電体膜３よりヤング率の高いプラグ５，６を上部電極４に接続する配線７の延在方向に沿って強誘電体キャパシタ１を挟んで２つ設けるとともに、２つのプラグ５，６と上部電極４に接続する配線７とを接続することによって、モールド樹脂の吸湿に伴う膨張応力により強誘電体膜３にかかる応力を分散して配線７のモーメントを小さくすることができ、それによって、分極反転に伴う変形を阻害する力を低減することができる。

この場合の２つのプラグ５，６の一方はソース・ドレイン領域と接続するプラグでも良いし、或いは、２つのプラグ５，６の両方を電気的接続に寄与しないダミープラグとしても良いものである。

或いは、強誘電体キャパシタ１の上部電極４に接続する配線７に接続するプラグ５と上部電極４のプラグ５側の端部との距離を０．５０μｍ以下にすることによっても、配線７のモーメントを小さくすることができ、それによって、分極反転に伴う変形を阻害する力を低減することができる。

この場合、プラグ５をソース・ドレイン領域と接続する相対的に径の小さな下部プラグと、下部プラグより径の大きな上部プラグの２段構造にすることにより、プラグ５を配置する場合の設計自由度を大きくすることができる。

この場合、上部電極４に接続する配線７が、電極と直接接触する最下層８が強誘電体キャパシタ１を構成する強誘電体材料よりヤング率の大きな導電体材料からなる多層構造の場合に特に有用となる。

また、本発明は、強誘電体キャパシタ１の上部電極４に接続する配線７を上部電極４と直接接触する最下層８が強誘電体キャパシタ１を構成する強誘電体材料よりヤング率の大きな導電体材料からなる多層構造である場合、最下層８と上部電極４の上面とのなす角θを最下層８の厚さをＤ、上部電極４の上面の長さをＳとした場合、
Ｓ・ｓｉｎθ／Ｄ≦１．５
の関係を満たすようにさせてモールド樹脂の吸湿に伴う膨張応力により強誘電体キャパシタ１に印加される応力を緩和することを特徴とする。

また、この様な強誘電体キャパシタ１は、通常のキャパシタとして用いても良いが、メモリセルを構成するキャパシタが典型的なものであり、したがって、半導体装置としては強誘電体メモリ装置が典型的なものである。

本発明では、外部からの応力が集中する箇所に対して、別の位置にヤング率が大きく外力を支える効果の大きい部材を設置するか、或いは、外部からの応力を分散させるようにしているので、モールド樹脂の吸湿に伴う膨張応力により強誘電体キャパシタに印加される応力を緩和することができ、それによって、分極反転を長期間にわたって安定に行うことができるので半導体装置の信頼性を向上することができる。

本発明は、外部からの応力が集中する箇所に対して、別の位置にヤング率が大きく外力を支える効果の大きい部材を設置するために、強誘電体キャパシタの上部電極に接続する配線の延在方向に沿って、強誘電体キャパシタを挟んで２つのプラグを配置し、２つのプラグと上部電極に接続する配線とを接続するか、或いは、強誘電体キャパシタの上部電極に接続する配線に接続するプラグと上部電極のプラグ側の端部との距離を０．５０μｍ以下にして、モールド樹脂の吸湿に伴う膨張応力により強誘電体キャパシタに印加される応力を緩和するものである。

また、外部からの応力を局所的に集中しないように分散させるために、強誘電体キャパシタの上部電極に接続する配線を上部電極と直接接触する最下層が強誘電体キャパシタを構成する強誘電体材料よりヤング率の大きな導電体材料からなる多層構造である場合、最下層と上部電極の上面とのなす角θを最下層の厚さをＤ、上部電極の上面の長さをＳとした場合、
Ｓ・ｓｉｎθ／Ｄ≦１
の関係を満たすように傾斜させたものである。

ここで、実施例１のＦｅＲＡＭを説明するが、そのまえに、強誘電体キャパシタに印加される応力について考察する。
まず、強誘電体の分極反転に伴って発生する応力と強誘電体膜に外部からかかる応力の釣り合いを検討してみたので、図２乃至図６を参照して説明する。

図２参照
図２は、強誘電体膜のヒステリス特性と形状変化の説明図であり、左図はヒステリシス特性図であり、右図は形状変化図であり、強誘電体膜は分極反転の時に変形し、電圧を０にすると元の形に戻る性質を有している。

例えば、負電圧を印加して一方の極性に分極させてａの状態にしたのち、電圧をオフにするとｂの状態を保ち”０”の情報を記憶し、形状としては元の形状になっている。

次いで、正電圧を印加してｃの状態を経て他方の極性に分極させてｄの状態にしたのち、電圧をオフにするとｅの状態を保ち”１”の情報を記憶するが、この時、分極が０になるｃの状態において形状が縦方向においては一旦圧縮したのちｄの状態において伸張した状態となり、この時、発生力Ｆは生ずる。

強誘電体膜の厚さが２００μｍの場合、強誘電体膜単独の場合の発生力Ｆは、強誘電体膜の圧電率ｄ₃₃をｄ₃₃＝１．３６×１０^-10 ｍ／Ｖとすると、３Ｖの電圧を印加した場合の伸張量は、１×１０^-9ｍ＝１ｎｍとなる。

しかし、実際の強誘電体キャパシタ構造にした場合の１セル当たりの実測伸張量は、３Ｖの電圧印加時における平均値で０．０２３ｎｍであり、強誘電体膜単独の場合の２％程度となる。
これは、強誘電体キャパシタ構造にした場合に、強誘電体膜の下面が固定されているためである。

図３参照
図３は、強誘電体キャパシタにおける応力の釣合いを示す模式図であり、強誘電体キャパシタに対してはｚ軸方向においてＨ＋Ｇの力が印加される。
この場合、Ｇは、層間絶縁膜などが弾性変形によって生じる力であり、Ｈは後述するモールド樹脂による力である。

ここで、樹脂の吸湿によって生ずる力、即ち、膨張応力をＨ_s を対角が２．７３ｍｍサイズのチップから２．２７５ｍｍサイズのチップまでの各種のサイズにチップに対してシミュレーションすると、
Ｈ_s ＝７．６×１０⁷ Ｐａ（対角２．７３ｍｍチップ）〜８．３×１０⁶ Ｐａ（対角２．２７５ｍｍチップ）
となり、この力Ｈ_s が縦ａ＝１μｍ、横ｂ＝２μｍの強誘電体キャパシタに作用した場合に、強誘電体キャパシタの受ける力Ｈは、ｋを強誘電体膜にかかる割合とした場合、
Ｈ＝ｋ×ａ×ｂ×Ｈ_s
で表される。
なお、ここでは、樹脂として通常のＦｅＲＡＭに用いられているエポキシ系の熱硬化性樹脂を想定している。

ここで、ｋをシミュレーションにより最大で１．５、最小で０．７１と求めたので、Ｈに代入すると、
Ｈ＝ｋ×ａ×ｂ×Ｈ_s ＝ｋ×１×２×Ｈ_s
＝ｋ×１．６３×１０^-5Ｎ〜１．５２×１０^-4Ｎ
＝２．４９×１０^-5Ｎ〜２．２８×１０^-4Ｎ（ｋ＝１．５）
≒１．１８×１０^-5Ｎ〜１．０８×１０^-4Ｎ（ｋ＝０．７１）
となる。

因に、強誘電体キャパシタにかかる応力は位置より異なり、
ｋ＝１．５の場合には、
端部で１．１×１０⁸ Ｐａ、内部で１．２×１０⁷ Ｐａ
ｋ＝０．７１の場合には、
端部で５．４×１０⁷ Ｐａ、内部で５．９×１０⁶ Ｐａ
となる。

一方、発生力Ｆを評価すると、
Ｆ＝ａ×ｂ×ｄ₃₃×Ｖ／（ｈ×ｓＥ₃₃）〜４．１×１０^-4Ｎ
となり、強誘電体キャパシタに印加される応力Ｐは、
Ｐ＝Ｆ／（ａ×ｂ）＝４．１×１０^-4Ｎ／２×１０^-12 ｍ²
＝２．０５×１０⁸ Ｎ／ｍ² ≒２．１Ｐａ
となる。

したがって、樹脂の吸湿によって発生する力Ｈが最小の１．１８×１０^-5Ｎ（ｋ＝０．７１）の場合には、
Ｈ／Ｆ≒１．１８×１０^-5Ｎ／４．１×１０^-4Ｎ≒３×１０^-2（＝３％）
となり、問題なく分極反転は可能である。

しかし、樹脂の吸湿によって発生する力Ｈが最大の２．２７×１０^-4Ｎ（ｋ＝１．５）の場合には、
Ｈ／Ｆ≒２．２７×１０^-4Ｎ／４．１×１０^-4Ｎ≒５５．４×１０^-2（＝５５．４％）となり、発生力Ｆが４５％劣化した場合には発生力Ｆと樹脂の吸湿によって発生する力Ｈが等しくなり分極反転が起こらなくなる。
即ち、分極反転しようした場合、形状変化が必要になるが、この形状変化が樹脂の吸湿によって発生する力Ｈによる妨げられるため、分極反転することができなくなる。

次に、具体的なＦｅＲＡＭにおける構造をもとに、各部位に印加される応力を検討する。
図４参照
図４は、シミュレーションに用いた強誘電体キャパシタ近傍の概略的断面図であり、シリコン基板１１をＳｉＯ₂ からなる第１層間絶縁膜１２で覆ったのち、ＴｉＮ膜１３及びＴｉ膜１４を介して厚さが、例えば、１８０ｎｍのＰｔ下部電極１５、厚さが、例えば、１２０ｎｍのＰＺＴ膜１６、及び、厚さが、例えば、１５０ｎｍのＩｒＯ₂ 上部電極１７を設ける。
なお、この時、ＩｒＯ₂ 上部電極１７の上面の配線層の延在方向に沿った長さＳを１．５μｍとする。

次いで、この強誘電体キャパシタ構造をＡｌ₂ Ｏ₃ 保護膜１８で覆ったのち、ＳｉＯ₂ からなる第２層間絶縁膜１９で覆い、次いで、シリコン基板１１に達するビアホールを設け、このビアホールをＷで充填してＷプラグ２０を形成する。

次いで、ＩｒＯ₂ 上部電極１７に対するコンタクトホールを形成したのち、ＴｉＮ膜２２、Ａｌ−Ｃｕ膜２３、及び、ＴｉＮ膜２４を順次堆積し、通常のフォトエッチング工程を用いて多層構造からなる局所内部配線（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）２１を形成する。

図５参照
図５は、各部材のヤング率を代入して各部位にかかる応力分布をシミュレーションして求めたものであり、ここでは、各部材のヤング率としては、
ＳｉＯ₂ ６８．６ＧＰａ
Ｐｔ １６８ＧＰａ
ＰＺＴ １００ＧＰａ
ＩｒＯ₂ ５２８ＧＰａ（Ｉｒのヤング率を借用）
Ｗ ４１１ＧＰａ
ＴｉＮ ６００ＧＰａ
Ａｌ−Ｃｕ ７０ＧＰａ
Ｓｉ １５７ＧＰａ
Ｔｉ １１６ＧＰａ
Ａｌ₂ Ｏ₃ ４００ＧＰａ
を用いた。

図に示すように、ヤング率が最も大きなＴｉＮ膜２２，２４の両脇を支えるＷプラグ２０とＩｒＯ₂ 上部電極１７に大きな応力がかかるが、ＳｉＯ₂ やＰＺＴなどの周辺の材料はいずれもヤング率が小さく、応力を受け止めることはできない。

特に、ＴｉＮ膜２２，２４の垂直に近い角度の部分、即ち、樹脂の膨張応力の印加方向に幅細の部分における応力が一番強くなっていることが判明し、この部分においてはＰＺＴ膜１６が分極反転に伴う伸張方向と反対方向の応力を局所的に強く受けるため、この反対方向の応力がある程度以上になると分極反転が起こらなくなる。

次に、強誘電体キャパシタの受ける応力のＴｉＮ膜の傾斜部の傾斜角依存性を検討する。
図６参照
図６は、上部電極とＴｉＮ膜との接触部近傍の概念的構成図であり、ＴｉＮ膜２２の傾斜角をθとして、ＴｉＮ膜２２の膜厚をＤとし、上部電極の上面の長さをＳとする。
そうすると、奥行き方向については単位長さで考えると、上部電極との接触部におけるＴｉＮ膜２２の面積Ｓ_TiN は、
Ｓ_TiN ＝Ｄ／ｓｉｎθ
となる。

ここで、ＴｉＮ膜２２の接触部における応力をＰとし、樹脂の膨張応力により力をＨとすると、応力Ｐは、
Ｐ＝Ｈ／Ｓ_TiN ＝Ｈ／（Ｄ／ｓｉｎθ）
となる。

そして、応力Ｐが上部電極１７の全面にかかった場合の応力Ｈ／Ｓと比較するために、ｋ＝Ｓ／Ｄなる係数を導入して、上記式を置き換えることによって、 Ｐ＝ｋ・ｓｉｎθ×（Ｈ／Ｓ）
となり、ｋ・ｓｉｎθ＝１の場合に、ＴｉＮ膜２２が完全に水平な状態で接触した場合と同様な状態となる。

因に、上述のように、Ｄ＝０．５μｍ、Ｓ＝１．５μｍとした場合に、ｋ＝３となり、θ≒２０でｋ・ｓｉｎθ＝１となるので、ＴｉＮ膜２２のコンタクトホールにおける傾斜角θを２０°以下にすることによって、図５に示した応力の局所的な集中をなくすことができる。
但し、安全率を見込んでｋ・ｓｉｎθ＝１．５（上述のＤ，Ｓの関係の場合には、θ＝３０°）までならば樹脂の吸湿による膨張応力による分極反転劣化を充分に抑制することができる。

以上を前提として、図７を参照して本発明の実施例１のＦｅＲＡＭを説明する。
図７参照 図７は、本発明の実施例１のＦｅＲＡＭのメモリセルの概略的断面図であり、まず、ｐ型シリコン基板３１の所定領域にＳＴＩ構造の素子分離領域３２を形成したのち、露出した素子形成領域にＢを注入してｐ型ウエル領域３３を形成し、次いで、、ｐ型ウエル領域３３にゲート絶縁膜３４を介してＷＳｉからなるゲート電極３５を形成し、このゲート電極３５をマスクとしてＰをイオン注入することによってｎ型エクステンション領域３６を形成する。

次いで、全面にＳｉＯ₂ 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール３７を形成したのち、再び、Ｐをイオン注入することによってｎ型ドレイン領域３８及びｎ型ソース領域３９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ₂ 膜等からなる第１層間絶縁膜４０を形成したのち、ｎ型ドレイン領域３８及びｎ型ソース領域３９に達するビアホールを形成し、このビアホールをＴｉＮを介してＷで埋め込むことによってプラグ４１，４２を形成する。

次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜４３及びＳｉＯ₂ 膜４４を堆積させたのち、スパッタリング法によってＴｉＮ膜、Ｔｉ膜、Ｐｔ膜、及び、ＰＺＴ膜を順次堆積させたのち、ＩｒＯ₂ 膜を選択的に堆積させて上部電極４７を形成し、次いで、パターニングすることによって上部電極４７、誘電体膜４６及び下部電極４５からなる強誘電体キャパシタを形成する。

次いで、全面に薄いＡｌ₂ Ｏ₃ 保護膜４８を設けたのち、全面に第２層間絶縁膜４９を設け、次いで、プラグ４２，４３に達するビアホールを形成するとともに、強誘電体キャパシタを挟んでプラグ４３と反対側にもビアホールを形成したのち、このビアホールをＴｉＮを介してＷで埋め込むことによってプラグ５０，５１及びダミープラグ５２を形成する。

次いで、上部電極４７に対するコンタクトホールを設けたのち、全面にＴｉＮ膜、Ａｌ−Ｃｕ膜、及び、ＴｉＮ膜を順次堆積させてパターニングすることによって局所内部配線５３を形成する。

次いで、全面にＴＥＯＳ−ＮＳＧ膜等からなる第３層間絶縁膜５４を形成したのち、Ｗプラグ５１に達するビアを形成し、このビアホールをＴｉＮを介してＷで埋め込むことによってプラグ５５を形成し、次いで、全面に、ＴｉＮ膜、Ａｌ−Ｃｕ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングすることによってｎ型ドレイン領域３８に接続するビット線５６を形成することによってプレーナ型の半導体記憶装置の１メモリセルの基本構造が完成する。

このように、本発明の実施例１においては、ダミープラグ５２を設けて上部電極４７と接続する局所内部配線５３を両側から支えているので、プラグ５１を軸とした局所内部配線５３のモーメントを実効的に小さくしているので、強誘電体キャパシタの分極反転劣化を抑制することができる。

次に、図８を参照して、本発明の実施例２のＦｅＲＡＭの説明するが、ダミープラグの構成以外は上記の実施例１と全く同様であるのでダミープラグの構成のみ説明する。
図８参照
図８は、本発明の実施例２のＦｅＲＡＭのメモリセルの概略的断面図であり、局所内部配線５３を支えるプラグを両方ダミープラグ５２，５７としたものであり、ダミープラグ５２の形成工程において、ダミープラグ５７を形成するものである。

この実施例２においては、局所内部配線５３を支えるプラグをダミープラグ５２，５７で構成しているので、ｎ型ソース領域３９の位置とは無関係に配置することができ、それによって、ダミープラグ５２，５７と上部電極４７との間隔をより狭くすることができるので局所内部配線５３のモーメントをより小さくすることができる。

次に、図９を参照して、本発明の実施例３のＦｅＲＡＭの説明するが、プラグの構成以外は上記の実施例１と全く同様であるのでプラグの構成のみ説明する。
図９参照
図９は、本発明の実施例３のＦｅＲＡＭのメモリセルの概略的断面図であり、ｎ型ソース領域３９に接続するプラグの上部を径の大きなプラグ５８を形成するとともに、ダミープラグを除去したものである。

この実施例３においては、局所内部配線５３を支える一方のプラグの上部を太いプラグ５８で形成しているので、上部電極４７との間隔をより狭くすることができ、それによって局所内部配線５３のモーメントをより小さくすることができるので、強誘電体キャパシタの分極反転劣化を抑制することができる。

因に、プラグ５８と上部電極４７との間隔は、従来のＦｅＲＡＭにおけるプラグと上部電極との間隔は２．０μｍ程度であり、この場合に、樹脂の吸収により劣化が発生するので、プラグ５８と上部電極４７との間隔を０．５０μｍ以下にすることによってプラグ５８を軸とした局所内部配線５３を充分小さくすることができる。

次に、図１０を参照して本発明の実施例４のＦｅＲＡＭを説明するが、局所内部配線のコンタクトホールにおける傾斜角が異なるだけで他の構成は上記の実施例１と全く同様であるので説明は簡単にする。
図１０参照
図１０は本発明の実施例４のＦｅＲＡＭのメモリセルの概念的断面図であり、上部電極に対するコンタクトホールを形成する際に、ウェット・エッチングを用いたテーパエッチングによりコンタクトホールの傾斜角θを局所内部配線を構成するＴｉＮ膜の膜厚Ｄと上部電極４７の上面の長さＳとの関係で、
（Ｓ／Ｄ）×ｓｉｎθ≦１．５
になるようにしたものである。
上述のように、Ｄ＝０．５μｍ、Ｓ＝１．５μｍの場合には、θ≦３０°となり、Ｄ＝０．５μｍ、Ｓ＝１．０μｍの場合には、θ≦４９°となる。

このように、本発明の実施例４においては局所内部配線のコンタクトホールにおける傾斜角を小さくして、実効的な接触面積を大きくしているので、応力の局所的な集中を緩和することができ、それによって分極反転劣化を抑制することができる。

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、強誘電体キャパシタを構成する材料、サイズ等は任意であり、各材料の有するヤング率及びサイズに応じてプラグと局所内部配線との間隔、或いは、コンタクトホールの傾斜角θを決定すれば良い。

また、上記の第１の実施例には、プラグの径は上下とも同じであるが、上記の実施例３のように上部プラグを太くしても良く、それによって、局所内部配線を両側から支えるとともにプラグと局所内部配線との間隔をより短くすることができるので、相乗的にモーメントを小さくすることができる。

また、上記の実施例４は、コンタクトホールの傾斜角のみに着目しているが、上記の実施例１乃至３に示されたプラグの形状或いは構成を合わせて採用しても良いものであり、この場合も相乗効果が期待できる。

また、上記の実施例４においては、コンタクトホールの側壁をなだらかにするためにウェット・エッチングを用いているが、ウェット・エッチングによるテーパエッチングに限られるものではなく、一旦、コンタクトホールを形成したのち、プラズマテーパエッチングを施して、コンタクトホールの角部を除去して傾斜角を小さくするようにしても良い。

ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１） 強誘電体キャパシタ１の上部電極４に接続する配線７を含む多層配線構造の最表面がモールド樹脂で被覆された半導体装置であって、前記上部電極４に接続する配線７の延在方向に沿って、前記強誘電体キャパシタ１を挟んで２つのプラグ５，６を配置し、前記２つのプラグ５，６と前記上部電極４に接続する配線７とを接続して、モールド樹脂の吸湿に伴う膨張応力により強誘電体キャパシタ１に印加される応力を緩和することを特徴とする半導体装置。
（付記２） 前記２つのプラグ５，６が、電気的接続に寄与しないダミープラグであることを特徴とする付記１記載の半導体装置。
（付記３） 強誘電体キャパシタ１の上部電極４に接続する配線７を含む多層配線構造の最表面がモールド樹脂で被覆された半導体装置であって、前記上部電極４に接続する配線７に接続するプラグ５と、前記上部電極４のプラグ５側の端部との距離を０．５０μｍ以下にして、モールド樹脂の吸湿に伴う膨張応力により強誘電体キャパシタ１に印加される応力を緩和することを特徴とする半導体装置。
（付記４） 前記プラグ５を、ソース・ドレイン領域と接続する相対的に径の小さな下部プラグと、前記下部プラグより径の大きな上部プラグの２段構造にしたことを特徴とする付記３記載の半導体装置。
（付記５） 前記上部電極４に接続する配線７が多層構造配線７からなり、前記多層構造の内の前記上部電極４と直接接触する最下層８が、前記強誘電体キャパシタ１を構成する強誘電体材料よりヤング率の大きな導電体材料からなることを特徴とする付記１乃至付記４のいずれか１に記載の半導体装置。
（付記６） 強誘電体キャパシタ１の上部電極４に接続する配線７を含む多層配線構造の最表面がモールド樹脂で被覆された半導体装置であって、前記上部電極４に接続する配線７を前記上部電極４と直接接触する最下層８が前記強誘電体キャパシタ１を構成する強誘電体材料よりヤング率の大きな導電体材料からなる多層構造とするとともに、前記最下層８と前記上部電極４の上面とのなす角θを前記最下層８の厚さをＤ、前記上部電極４の上面の長さをＳとした場合、
Ｓ・ｓｉｎθ／Ｄ≦１．５
の関係を満たすようにさせて、モールド樹脂の吸湿に伴う膨張応力により強誘電体キャパシタ１に印加される応力を緩和することを特徴とする半導体装置。
（付記７） 前記強誘電体キャパシタ１がメモリセルを構成するキャパシタであることを特徴とする付記１乃至付記６のいずれか１に記載の半導体装置。

本発明の活用例としては、ＦｅＲＡＭが典型的なものであるが、この様な強誘電体キャパシタの配線接続構造はＦｅＲＡＭのメモリセルに限られるものではなく、通常の半導体装置に集積するＬＣＲの一部として用いても良いし、或いは、強誘電体を用いた光デバイスの配線接続構造としても適用されるものである。

本発明の原理的構成の説明図である。 強誘電体膜のヒステリス特性と形状変化の説明図である。 強誘電体キャパシタにおける応力の釣合いを示す模式図である。 シミュレーションに用いた強誘電体キャパシタ近傍の概略的断面図である。 シミュレーションによる各部位にかかる応力分布図である。 上部電極とＴｉＮ膜との接触部近傍の概念的構成図である。 本発明の実施例１のＦｅＲＡＭのメモリセルの概略的断面図である。 本発明の実施例２のＦｅＲＡＭのメモリセルの概略的断面図である。 本発明の実施例３のＦｅＲＡＭのメモリセルの概略的断面図である。 本発明の実施例４のＦｅＲＡＭのメモリセルの概念的断面図である。

符号の説明

１ 強誘電体キャパシタ
２ 下部電極
３ 強誘電体膜
４ 上部電極
５ プラグ
６ プラグ
７ 配線
８ 最下層
１１ シリコン基板
１２ 第１層間絶縁膜
１３ ＴｉＮ膜
１４ Ｔｉ膜
１５ Ｐｔ下部電極
１６ ＰＺＴ膜
１７ ＩｒＯ₂ 上部電極
１８ Ａｌ₂ Ｏ₃ 保護膜
１９ 第２層間絶縁膜
２０ Ｗプラグ
２１ 局所内部配線
２２ ＴｉＮ膜
２３ Ａｌ−Ｃｕ膜
２４ ＴｉＮ膜
３１ ｐ型シリコン基板
３２ 素子分離領域
３３ ｐ型ウエル領域
３４ ゲート絶縁膜
３５ ゲート電極
３６ ｎ型エクステンション領域
３７ サイドウォール
３８ ｎ型ドレイン領域
３９ ｎ型ソース領域
４０ 第１層間絶縁膜
４１ プラグ
４２ プラグ
４３ ＳｉＮ膜
４４ ＳｉＯ₂ 膜
４５ 下部電極
４６ 誘電体膜
４７ 上部電極
４８ Ａｌ₂ Ｏ₃ 保護膜
４９ 第２層間絶縁膜
５０ プラグ
５１ プラグ
５２ ダミープラグ
５３ 局所内部配線
５４ 第３層間絶縁膜
５５ プラグ
５６ ビット線
５７ ダミープラグ
５８ プラグ

Claims (5)

1. 強誘電体キャパシタの上部電極に接続する配線を含む多層配線構造の最表面がモールド樹脂で被覆された半導体装置であって、前記上部電極に接続する配線の延在方向に沿って、前記強誘電体キャパシタを挟んで２つのプラグを配置し、前記２つのプラグと前記上部電極に接続する配線とを接続して、前記モールド樹脂の吸湿に伴う膨張応力により前記強誘電体キャパシタに印加される応力を緩和することを特徴とする半導体装置。
2. 強誘電体キャパシタの上部電極に接続する配線を含む多層配線構造の最表面がモールド樹脂で被覆された半導体装置であって、前記上部電極に接続する配線に接続するプラグと、前記上部電極のプラグ側の端部との距離を０．５０μｍ以下にして、前記モールド樹脂の吸湿に伴う膨張応力により前記強誘電体キャパシタに印加される応力を緩和することを特徴とする半導体装置。
3. 前記上部電極に接続する配線が多層構造配線からなり、前記多層構造の内の前記上部電極と直接接触する最下層が、前記強誘電体キャパシタを構成する強誘電体材料よりヤング率の大きな導電体材料からなることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 強誘電体キャパシタの上部電極に接続する配線を含む多層配線構造の最表面がモールド樹脂で被覆された半導体装置であって、前記上部電極に対するコンタクトホールを介して接続する配線を前記上部電極と直接接触する最下層が前記強誘電体キャパシタを構成する強誘電体材料よりヤング率の大きな導電体材料からなる多層構造とするとともに、前記最下層の前記コンタクトホールにおける傾斜角θを前記最下層の厚さをＤ、前記上部電極の上面の長さをＳとした場合、
   Ｓ・ｓｉｎθ／Ｄ≦１．５
   の関係を満たすようにさせて、前記モールド樹脂の吸湿に伴う膨張応力により前記強誘電体キャパシタに印加される応力を緩和することを特徴とする半導体装置。
5. 前記強誘電体キャパシタがメモリセルを構成するキャパシタであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。

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