JP2008294135A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】信頼性の低下を抑制しながら、消費電力の上昇および製造プロセスの煩雑化を抑制することが可能な半導体装置を提供する。
【解決手段】この表面形状認識用センサ（半導体装置）５０は、シリコン基板１の上面上に積層され、厚み方向に貫通する開口部３ｂを有する複数の層間絶縁膜３と、Ｗ（タングステン）から構成されるとともに、複数の層間絶縁膜３の各々の開口部３ｂ内に形成された複数の導電性プラグ１０と、層間絶縁膜３間に形成されたメタル配線層２とを備え、複数の導線性プラグ１０は、メタル配線層２を介することなく、シリコン基板１の厚み方向に互いに直接接触することにより柱状構造体１１に構成されている。
【選択図】図３

Description

この発明は、半導体装置に関し、特に、半導体基板上に絶縁層を介して配線層が形成された半導体装置に関する。

ＬＳＩ（Ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の配線層間容量を低減させるため、配線層間を絶縁するための絶縁層（層間絶縁膜）には、一般的に、誘電率の小さなＬｏｗ−ｋ膜が用いられている。このＬｏｗ−ｋ膜は、機械的強度が比較的小さいので、たとえば、ボンディングワイヤを接続する場合などに絶縁層（Ｌｏｗ−ｋ膜）に応力が加わると、ボンディングパッド下の配線層間の絶縁層（層間絶縁膜）にクラックが生じるという不都合があった。

また、従来、半導体基板上に絶縁層を介して配線層が形成された半導体装置の一例として、ＬＳＩチップ上に２次元に配列された小さなセンサ素子の帰還静電容量を検出することにより、指紋の凹凸パターンを検出する指紋検出装置（半導体装置）が知られている。このような指紋検出装置（半導体装置）では、指を半導体センサ面に直接接触させて指紋を検出するため、指を半導体センサに接触させた際に、配線層間の絶縁層（層間絶縁膜）に応力が加わる。このため、従来の指紋検出装置（半導体装置）では、上記した応力が加わることに起因して、配線層間の絶縁層（層間絶縁膜）にクラックが生じるという不都合があった。

そこで、従来、上記した不都合を抑制することが可能な半導体装置（指紋検出装置）が知られている（たとえば、特許文献１参照）。

上記特許文献１には、半導体基板上に絶縁層（層間絶縁膜）を介して形成された配線層と、配線層の上面上に、アレイ状に配置された検出電極を覆って絶縁保護膜が形成されたセンサ部とを備えるとともに、配線層がＷ、Ｔｉ、Ｔａ、およびＭｏのいずれかからなる高融点金属、または、その化合物から構成された静電容量検出方式の指紋検出装置（半導体装置）が開示されている。この指紋検出装置（半導体装置）では、ＷやＴｉなどの高融点金属、または、その化合物から配線層を構成することにより、配線層の硬度（ビッカース硬度）が、絶縁層（層間絶縁膜）の硬度（ビッカース硬度）よりも高くなっている。

ここで、配線層を、従来一般的に用いられるＣｕやＡｌなどから構成した場合には、これらの金属材料は絶縁層（層間絶縁膜）よりも硬度（ビッカース硬度）が低いため、外部から応力が加わると、まず、配線層が撓み、その配線層の撓み量に応じて絶縁層（層間絶縁膜）が撓む。これにより、絶縁層（層間絶縁膜）にクラックが生じる。その一方、配線層を硬度（ビッカース硬度）の比較的高い高融点金属などから構成した場合には、外部から応力が加わった場合でも、配線層の撓み量が小さいので、絶縁層（層間絶縁膜）の撓み量を小さくすることが可能となる。したがって、上記特許文献１に開示された指紋検出装置（半導体装置）では、配線層間の絶縁層（層間絶縁膜）にクラックが生じるのを抑制することが可能となる。その結果、配線層間の絶縁層（層間絶縁膜）にクラックが生じることに起因する配線層間の電気的な短絡を抑制することが可能となるので、信頼性の低下を抑制することが可能となる。

なお、ビッカース硬度は、たとえば、Ｃｕでは８５ｋｇｆ／ｍｍ²、Ａｌでは３５ｋｇｆ／ｍｍ²、Ｗでは４３０ｋｇｆ／ｍｍ²、Ｔｉでは２６０ｋｇｆ／ｍｍ²、Ｍｏでは２９０ｋｇｆ／ｍｍ²である。

特開２００３−９３３７０号公報

しかしながら、上記特許文献１で開示された半導体装置（指紋検出装置）では、信頼性の低下を抑制することが可能である一方、配線層をＷやＴｉなどの高融点金属、または、それらの化合物から構成しているため、配線層をＣｕやＡｌなどから構成した場合に比べて、配線層での電気抵抗が大きくなるという不都合がある。なお、３００Ｋにおける比抵抗は、Ｃｕでは１．７μΩｃｍ、Ａｌでは、２．８μΩｃｍ、Ｗでは５．２μΩｃｍ、Ｔｉでは５４μΩｃｍ、Ｍｏでは５．５μΩｃｍである。このため、半導体装置（指紋検出装置）の消費電力が上昇するという問題点がある。また、配線層をＷやＴｉなどの高融点金属、または、それらの化合物から構成した場合には、配線層の製造プロセス条件や製造工程などを変更しなければならなくなるので、その分、製造プロセスが繁雑化するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、信頼性の低下を抑制しながら、消費電力の上昇および製造プロセスの煩雑化を抑制することが可能な半導体装置を提供することである。

この発明のもう１つの目的は、信頼性の低下を抑制しながら、消費電力の上昇および製造プロセスの煩雑化を抑制することが可能な半導体装置の製造方法を提供することである。

上記目的を達成するために、この発明の第１の局面による半導体装置は、半導体基板の上面上に積層され、厚み方向に貫通する開口部を有する複数の絶縁層と、絶縁層よりも高い硬度を有し、複数の絶縁層の各々の開口部内に埋め込まれた複数の埋め込み部材と、絶縁層間に形成された配線層とを備えている。そして、複数の埋め込み部材は、配線層を介することなく、半導体基板の厚み方向に互いに直接接触することにより、支持部材に構成されている。

この第１の局面による半導体装置では、上記のように、複数の絶縁層の各々の開口部内に埋め込まれた複数の埋め込み部材を、半導体基板の厚み方向に互いに直接接触させることにより、複数の埋め込み部材が厚み方向に接続された支持部材を構成することによって、外部から応力が加わった場合でも、この支持部材により応力を受け止めることができる。そして、上記した構成では、支持部材を構成する複数の埋め込み部材は、配線層を介することなく互いに接触しているので、支持部材に応力が加わったとしても、配線層に応力が加わるのを抑制することができる。このため、半導体装置の機械的強度を向上させることができるとともに、配線層に加わる応力を低減することができるので、配線層をＣｕやＡｌなどの絶縁層よりも硬度の低い材料から構成したとしても、配線層の撓み量を小さくすることができる。これにより、配線層の撓み量が大きくなることに起因して、絶縁層にクラックが生じるという不都合が発生するのを抑制することができるので、絶縁層にクラックが生じることに起因して、互いに隣り合う配線層、または、上層側の配線層と下層側の配線層とが電気的に短絡するという不都合が生じるのを抑制することができる。その結果、配線層が電気的に短絡することに起因する信頼性の低下を抑制することができる。

また、第１の局面による半導体装置では、上記のように、複数の埋め込み部材により支持部材を構成することによって、配線層を絶縁層よりも硬度が高いＷやＴｉなどの高融点金属、または、その化合物から構成することなく、信頼性の低下を抑制することができるので、配線層をＣｕやＡｌなどから構成することにより、配線層の電気抵抗が大きくなるのを抑制することができる。これにより、消費電力が上昇するのを抑制することができる。

さらに、第１の局面による半導体装置では、上記のように、配線層をＣｕやＡｌなどから構成した場合でも、信頼性の低下を抑制することができるので、配線層をＣｕやＡｌなどから構成することにより、配線層の製造プロセス条件などを従来と同じ条件にすることができる。これにより、配線層の製造プロセス条件などを変更することなく半導体装置を製造することができるので、配線層の製造プロセス条件などを変更することに起因する製造プロセスの繁雑化を抑制することができる。

上記第１の局面による半導体装置において、好ましくは、複数の絶縁層は、少なくとも、互いに交互に配置された第１絶縁層と第２絶縁層とを含み、第１絶縁層の開口部と第２絶縁層の開口部とは、互いに異なる開口面積を有している。このように構成すれば、第１絶縁層の開口部内に埋め込まれた埋め込み部材と、第２絶縁層の開口部内に埋め込まれる埋め込み部材とを半導体基板の厚み方向に互いに直接接触させる際に、アライメントずれが生じるのを抑制することができるので、容易に、複数の埋め込み部材が接続された支持部材を構成することができる。

この発明の第２の局面による半導体装置は、半導体基板の上面上に積層され、厚み方向に貫通する開口部を有する複数の絶縁層と、絶縁層よりも高い硬度を有する埋め込み部材とを備えている。そして、複数の絶縁層の各々の開口部は、互いに重なるように配置されることにより、複数の絶縁層を厚み方向に貫通するように構成されており、埋め込み部材は、複数の絶縁層を貫通するように構成された開口部内に埋め込まれることによって、一体的に形成された支持部材に構成されている。

この第２の局面による半導体装置では、上記のように、複数の絶縁層の各々の開口部を、互いに重なるように配置することにより、複数の絶縁層を、厚み方向に貫通するように構成するとともに、複数の絶縁層を貫通するように構成された開口部内に、埋め込み部材を形成することにより、一体的に形成された支持部材を構成することによって、外部から応力が加わった場合でも、この支持部材により応力を受け止めることができるので、配線層に加わる応力を低減することができる。このため、配線層を、絶縁層よりも硬度の低い材料であるＣｕやＡｌなどから構成したとしても、配線層の撓み量を小さくすることができるので、絶縁層にクラックが生じるのを抑制することができる。これにより、絶縁層にクラックが生じることに起因して、互いに隣り合う配線層、または、上層側の配線層と下層側の配線層とが電気的に短絡するという不都合が生じるのを抑制することができる。その結果、配線層が電気的に短絡することに起因する信頼性の低下を抑制することができる。

また、第２の局面による半導体装置では、上記のように、埋め込み部材により一体的に形成された支持部材を構成することによって、配線層を絶縁層よりも硬度が高いＷやＴｉなどの高融点金属、または、その化合物から構成することなく、信頼性の低下を抑制することができるので、配線層をＣｕやＡｌなどから構成することによって、配線層の電気抵抗が大きくなるのを抑制することができる。これにより、消費電力が上昇するのを抑制することができる。

さらに、第２の局面による半導体装置では、上記のように、配線層をＣｕやＡｌなどから構成した場合でも、信頼性の低下を抑制することができるので、配線層をＣｕやＡｌなどから構成することにより、配線層の製造プロセス条件などを従来と同じ条件にすることができる。これにより、配線層の製造プロセス条件などを変更することなく半導体装置を製造することができるので、配線層の製造プロセス条件などを変更することに起因する製造プロセスの繁雑化を抑制することができる。

上記第１および第２の局面による半導体装置において、好ましくは、埋め込み部材から構成された支持部材は、平面的に見て、半導体基板上の領域の複数箇所に設けられている。このように構成すれば、外部から応力が加わった場合でも、複数箇所に設けられた複数個の支持部材で応力を受け止めることができるので、容易に、配線層に加わる応力を低減することができる。これにより、配線層をＣｕやＡｌなどの絶縁層よりも硬度の低い材料から構成したとしても、容易に、配線層の撓み量を小さくすることができる。その結果、容易に、絶縁層にクラックが生じるのを抑制することができる。

上記第１および第２の局面による半導体装置において、埋め込み部材から構成された支持部材を、半導体基板に達するように形成することができる。

上記第１および第２の局面による半導体装置において、好ましくは、絶縁層に形成された開口部は、正方形または長方形の開口形状を有している。このように構成すれば、開口部の開口形状を円形に形成した場合に比べて、容易に、開口面積を大きくすることができるので、開口部内に埋め込まれた埋め込み部材の断面積（半導体基板の主表面と平行方向の断面積）を大きくすることができる。このため、開口部内に埋め込み部材が埋め込まれることによって構成される支持部材の強度を向上させることができるので、外部から応力が加わった場合でも、より容易に、配線層に加わる応力を低減することができる

上記第１および第２の局面による半導体装置において、好ましくは、埋め込み部材は、Ｔｉ、Ｔａ、Ｗ、および、Ｍｏの群から選択される少なくとも１つの元素を含む導電性材料から構成されている。このように構成すれば、容易に、埋め込み部材の硬度（ビッカース硬度）を、絶縁層の硬度（ビッカース硬度）よりも高くすることができるので、支持部材の強度を向上させることができる。

この場合において、好ましくは、埋め込み部材は、Ｔｉ、Ｔａ、Ｗ、および、Ｍｏのいずれか、または、いずれかの化合物から構成されている。このように構成すれば、より容易に、埋め込み部材の硬度（ビッカース硬度）を、絶縁層の硬度（ビッカース硬度）よりも高くすることができるので、容易に、支持部材の強度を向上させることができる。

この発明の第３の局面による半導体装置の製造方法は、下層側の絶縁層に、厚み方向に貫通する第１開口部を形成する工程と、第１開口部内に第１埋め込み部材を形成する工程と、下層側の絶縁層上に、導電体層を形成する工程と、少なくとも、導電体層の第１開口部上の領域を除去する工程を含み、導電体層をパターニングすることにより配線層を形成する工程と、下層側の絶縁層上に、配線層を覆うように、上層側の絶縁層を形成する工程と、上層側の絶縁層に、第１開口部と重なるように、厚み方向に貫通する第２開口部を形成する工程と、配線層を介することなく第１埋め込み部材と直接接触するように、第２開口部内に第２埋め込み部材を形成する工程とを備えている。

この第３の局面による半導体装置の製造方法では、上記のように、少なくとも、導電体層の第１開口部上の領域を除去する工程を含み、導電体層をパターニングすることにより配線層を形成する工程と、上層側の絶縁層に、第１開口部と重なるように、厚み方向に貫通する第２開口部を形成する工程と、配線層を介することなく第１埋め込み部材と直接接触するように、第２開口部内に第２埋め込み部材を形成する工程とを備えることによって、複数の埋め込み部材が絶縁層の厚み方向に接続された支持部材を容易に構成することができるので外部から応力が加わった場合でも、この支持部材により応力を受け止めることができる。このため、配線層に加わる応力を低減することができるので、配線層の撓み量を小さくすることができる。これにより、絶縁層にクラックが生じるのを抑制することができるので、絶縁層にクラックが生じることに起因して、互いに隣り合う配線層、または、上層側の配線層と下層側の配線層とが電気的に短絡するという不都合が生じるのを抑制することができる。その結果、配線層が電気的に短絡することに起因する信頼性の低下を抑制することができる。

また、第３の局面による半導体装置の製造方法では、上記のように、配線層を介することなく第１埋め込み部材と直接接触するように、第２開口部内に第２埋め込み部材を形成する工程を備えることによって、支持部材を容易に構成することができるので、配線層を、絶縁層よりも硬度が高いＷやＴｉなどの高融点金属、または、その化合物から構成することなく、信頼性の低下を抑制することができる。このため、配線層をＣｕやＡｌなどから構成することにより、配線層の電気抵抗が大きくなるのを抑制することができるので、消費電力が上昇するのを抑制することができる。

さらに、第３の局面による半導体装置の製造方法では、上記のように、配線層をＣｕやＡｌなどから構成した場合でも、信頼性の低下を抑制することができるので、配線層をＣｕやＡｌなどから構成することにより、配線層の製造プロセス条件などを従来と同じ条件にすることができる。これにより、配線層の製造プロセス条件などを変更することなく半導体装置を製造することができるので、配線層の製造プロセス条件などを変更することに起因する製造プロセスの繁雑化を抑制することができる。

この発明の第４の局面による半導体装置の製造方法は、半導体基板の上面上に、複数の絶縁層を積層する工程と、厚み方向に、複数の絶縁層を貫通する開口部を形成する工程と、開口部内に埋め込み部材を形成することにより、一体的に形成された支持部材を構成する工程とを備えている。

この第４の局面による半導体装置の製造方法では、上記のように、開口部内に埋め込み部材を形成することにより、一体的に形成された支持部材を構成する工程を備えることによって、外部から応力が加わった場合でも、一体的に形成された支持部材により応力を受け止めることができるので、配線層に加わる応力を低減することができる。このため、配線層の撓み量を小さくすることができるので、絶縁層にクラックが生じるのを抑制することができる。これにより、絶縁層にクラックが発生することに起因して、互いに隣り合う配線層、または、上層側の配線層と下層側の配線層とが電気的に短絡するという不都合が生じるのを抑制することができるので、配線層が電気的に短絡することに起因する信頼性の低下を抑制することが可能な半導体装置を容易に得ることができる。

また、第４の局面による半導体装置の製造方法では、上記のように、配線層を、絶縁層よりも硬度が高いＷやＴｉなどの高融点金属、または、その化合物から構成することなく、信頼性の低下を抑制することができるので、配線層をＣｕやＡｌなどから構成することにより、配線層の電気抵抗が大きくなるのを抑制することができる。これにより、消費電力が上昇するのを抑制することができる。

さらに、第４の局面による半導体装置の製造方法では、上記のように、配線層をＣｕやＡｌなどから構成した場合でも、信頼性の低下を抑制することができるので、配線層をＣｕやＡｌなどから構成することにより、配線層の製造プロセス条件などを従来と同じ条件にすることができる。これにより、配線層の製造プロセス条件などを変更することなく半導体装置を製造することができるので、配線層の製造プロセス条件などを変更することに起因する製造プロセスの繁雑化を抑制することができる。

以上のように、本発明によれば、信頼性の低下を抑制しながら、消費電力の上昇および製造プロセスの煩雑化を抑制することが可能な半導体装置を容易に得ることができる。

また、本発明によれば、信頼性の低下を抑制しながら、消費電力の上昇および製造プロセスの煩雑化を抑制することが可能な半導体装置を容易に製造することができる。

以下、本発明を具体化した実施形態を図面に基づいて説明する。なお、以下の説明では、本発明の半導体装置の一例として、人間の指紋や動物の鼻紋などの微細な凹凸形状を感知する表面形状認識用センサについて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による表面形状認識用センサの一部を示した平面図である。図２は、図１に示した本発明の第１実施形態による表面形状認識用センサの一部を拡大して示した平面図である。図３は、図２の１００−１００線に沿った断面図である。図４および図５は、図１に示した本発明の第１実施形態による表面形状認識用センサの構造を説明するための断面図である。まず、図１〜図５を参照して、第１実施形態による表面形状認識用センサ５０の構造について説明する。

第１実施形態による表面形状認識用センサ５０では、図３に示すように、シリコン基板１上に、多層配線構造が形成されている。具体的には、シリコン基板１上に、Ａｌ、Ａｌ−Ｃｕ、または、Ｃｕなどから構成されるとともに、所定の配線パターンに形成されたメタル配線層２が、各層間を絶縁するように、層間絶縁膜３を介して複数層形成されている。この層間絶縁膜３は、たとえば、ＳｉＯ₂やＳｉＮから構成されている。また、層間絶縁膜３の所定領域には、厚み方向に貫通するコンタクトホール３ａが形成されており、このコンタクトホール３ａ内には、図３および図５に示すように、層間絶縁膜３の上面側に形成されたメタル配線層２と下面側に形成されたメタル配線層２とを電気的に接続するための接続プラグ４がバリアメタル層５（図５参照）を介して形成されている。なお、シリコン基板１は、本発明の「半導体基板」の一例であり、メタル配線層２は、本発明の「配線層」の一例である。また、層間絶縁膜３は、本発明の「絶縁層」の一例である。

また、図１〜図４に示すように、最上層の層間絶縁膜３（３４）の上面上には、たとえば、一辺の長さが約３０μｍの正方形形状を有する容量検出電極６が形成されている。この容量検出電極６は、図１に示すように、平面的に見て、マトリクス状に配列されている。また、シリコン基板１の容量検出電極６に対応する領域には、図示しない検出回路が作り込まれている。この検出回路（図示せず）は、マトリクス状に配列された複数の容量検出電極６の各々に対応するように、シリコン基板１の表面部にマトリクス状に形成されている。そして、容量検出電極６の各々は、メタル配線層２および接続プラグ４を介して、シリコン基板１に形成された対応する検出回路（図示せず）に電気的に接続されている。

また、最上層の層間絶縁膜３（３４）上には、図３に示すように、容量検出電極６を覆うように、約４００ｎｍ〜約１２００ｎｍの厚みを有するＳｉＮ膜７が形成されている。このＳｉＮ膜７は、誘電体層（容量膜）としての機能を有している。これにより、表面形状認識用センサ５０の表面上に指（図示せず）を載せたときに、容量検出電極６と指の表面との間に指紋の凹凸に応じて形成される静電容量が検出可能となる。したがって、マトリクス状に配列された容量検出電極６により静電容量が検出されることによって、指紋などの微細な凹凸形状が感知（検出）される。

また、第１実施形態による表面形状認識用センサ５０では、図１〜図４に示すように、最上層の層間絶縁膜３（３４）上に、静電破壊防止用のグランド電極８が形成されている。このグランド電極８は、マトリクス状に配列された容量検出電極６の各々を囲むように、平面的に見て、格子状に形成されている。また、グランド電極８は、図１に示すように、約５０μｍの間隔Ａで配設されている。

また、上記したＳｉＮ膜７の上面上には、図３に示すように、表面保護膜９が形成されている。この表面保護膜９は、ＳｉＮ膜７にゴミなどの汚れが付着するのを抑制する機能を有している。また、表面保護膜９は、グランド電極８の上面が露出するように、ＳｉＮ膜７上に形成されている。これにより、表面形状認識用センサ５０の表面上に指（図示せず）を載せたときに、指（図示せず）とグランド電極８とが直接接触するように構成されている。

ここで、第１実施形態では、各々の層間絶縁膜３のグランド電極８に対応する領域（グランド電極８下の領域）に、層間絶縁膜３の厚み方向に貫通する開口部３ｂが形成されている。この開口部３ｂは、図２に示すように、正方形の開口形状を有している。また、図３および図４に示すように、各々の層間絶縁膜３に形成された開口部３ｂは、互いに重なるように配置されることによって、最上層の層間絶縁膜３（３４）から最下層の層間絶縁膜３（３１）まで貫通するように構成されている。そして、各々の開口部３ｂ内には、バリアメタル層５（図５参照）を介して、高融点金属であるＷ（タングステン）からなる導電性プラグ１０が形成されている。なお、導電性プラグ１０は、本発明の「埋め込み部材」の一例である。また、開口部３ｂ内に形成された導電性プラグ１０は、上記したメタル配線層２を介することなくシリコン基板１の厚み方向に互いに直性接触している。これにより、グランド電極８の下方に、複数の導電性プラグ１０（１０ａ〜１０ｄ）がシリコン基板１の厚み方向に接続されることによって構成された柱状構造体１１が形成されている。この柱状構造体１１は、グランド電極８を支持するように構成されている。また、柱状構造体１１の一方端部は、グランド電極８と電気的に接続されているとともに、柱状構造体１１の他方端部は、シリコン基板１のグランド端子１２（図５参照）に電気的に接続されている。したがって、表面形状認識用センサ５０の表面に指が触れた際に、グランド電極８および柱状構造体１１を介して、人体に蓄積された静電気をシリコン基板１のグランド端子１２（図５参照）に逃がすことが可能となるので、検出回路（図示せず）の静電破壊を抑制することが可能となる。なお、柱状構造体１１は、本発明の「支持部材」の一例である。

また、第１実施形態では、図３〜図５に示すように、シリコン基板１上に積層された複数の層間絶縁膜３において、奇数番目の層間絶縁膜３１および３３に形成された開口部３１ｂおよび３３ｂと、偶数番目の層間絶縁膜３２および３４に形成された開口部３２ｂおよび３４ｂとは、互いに異なる開口面積を有するように構成されている。具体的には、偶数番目の層間絶縁膜３２および３４に形成された開口部３２ｂおよび３４ｂは、奇数番目の層間絶縁膜３１および３３に形成された開口部３１ｂおよび３３ｂよりも、一辺の長さが約０．３μｍ（片側約０．１５μｍ）だけ大きくなるように構成されている。より具体的には、奇数番目の層間絶縁膜３１および３３に形成された開口部３１ｂおよび３３ｂは、一辺の長さｂ１（図５参照）が約０．５μｍ〜約０．６μｍの正方形形状に形成されているとともに、偶数番目の層間絶縁膜３２および３４に形成された開口部３２ｂおよび３４ｂは、一辺の長さｂ２（図５参照）が約０．８μｍ〜約０．９μｍの正方形形状に形成されている。なお、奇数番目の層間絶縁膜３１および３３は、本発明の「第１絶縁層」の一例であり、偶数番目の層間絶縁膜３２および３４は、本発明の「第２絶縁層」の一例である。

また、第１実施形態では、図２および図４に示すように、上記した柱状構造体１１が、平面的に見て、互いに所定の間隔を隔てて複数形成されている。すなわち、格子状に形成されたグランド電極８は、複数の柱状構造体１１によって、支持されている。

第１実施形態では、上記のように、複数の層間絶縁膜３の各々の開口部３ｂ内に形成される複数の導電性プラグ１０を、シリコン基板１の厚み方向に互いに直接接触させることにより、複数の導電性プラグ１０が厚み方向に接続された柱状構造体１１を構成するとともに、その柱状構造体１１でグランド電極８を支持することによって、表面形状認識用センサ５０の表面上に指（図示せず）を載せることにより表面形状認識用センサ５０に応力が加わった場合でも、この柱状構造体１１により応力を受け止めることができる。そして、上記した構成では、柱状構造体１１を構成する複数の導電性プラグ１０は、メタル配線層２を介することなく互いに接触しているので、柱状構造体１１に応力が加わったとしても、メタル配線層２に応力が加わるのを抑制することができる。このため、表面形状認識用センサ５０の機械的強度を向上させることができるとともに、メタル配線層２に加わる応力を低減することができるので、メタル配線層２をＣｕやＡｌなどの層間絶縁膜３よりもビッカース硬度の低い材料から構成したとしても、メタル配線層２の撓み量を小さくすることができる。これにより、メタル配線層２の撓み量が大きくなることに起因して、層間絶縁膜３にクラックが生じるという不都合が発生するのを抑制することができるので、層間絶縁膜３にクラックが生じることに起因して、互いに隣り合うメタル配線層２、または、上層側のメタル配線層２と下層側のメタル配線層２とが電気的に短絡するという不都合が生じるのを抑制することができる。その結果、メタル配線層２が電気的に短絡することに起因する信頼性の低下を抑制することができる。

また、第１実施形態では、複数の導電性プラグ１０により柱状構造体１１を構成することによって、メタル配線層２を層間絶縁膜３よりも硬度が高いＷやＴｉなどの高融点金属、または、その化合物から構成することなく、信頼性の低下を抑制することができるので、メタル配線層２の電気抵抗が大きくなるのを抑制することができる。これにより、消費電力が上昇するのを抑制することができる。

また、第１実施形態では、メタル配線層２の製造プロセス条件などを変更することなく表面形状認識用センサ５０を製造することができるので、メタル配線層２の製造プロセス条件などを変更することに起因する製造プロセスの繁雑化を抑制することができる。

また、第１実施形態では、奇数番目の層間絶縁膜３（３１、３３）に形成された開口部３ｂ（３１ｂ、３３ｂ）と、偶数番目の層間絶縁膜３（３２、３４）に形成された開口部３ｂ（３２ｂ、３４ｂ）とを、互いに異なる開口面積となるように形成することによって、奇数番目の層間絶縁膜３（３１、３３）の開口部３ｂ（３１ｂ、３３ｂ）内に形成される導電性プラグ１０（１０ａ、１０ｃ）と、偶数番目の層間絶縁膜３（３２、３４）の開口部３ｂ（３２ｂ、３４ｂ）内に形成される導電性プラグ１０（１０ｂ、１０ｄ）とをシリコン基板１の厚み方向に互いに直接接触させる際に、アライメントずれが生じるのを抑制することができるので、容易に、複数の導電性プラグ１０が接続された柱状構造体１１を構成することができる。

また、第１実施形態では、柱状構造体１１を、平面的に見て、シリコン基板１上の領域の複数箇所に設けることによって、外部から応力が加わった場合でも、複数箇所に設けられた複数個の柱状構造体１１で応力を受け止めることができるので、容易に、メタル配線層２に加わる応力を低減することができる。これにより、容易に、メタル配線層２の撓み量を小さくすることができるので、容易に、層間絶縁膜３にクラックが生じるのを抑制することができる。

また、第１実施形態では、層間絶縁膜３に形成された開口部３ｂの開口形状を、正方形形状に形成することによって、開口部３ｂの開口形状を円形に形成した場合に比べて、容易に、開口面積を大きくすることができるので、開口部３ｂ内に形成された導電性プラグ１０の断面積（シリコン基板１の主表面と平行方向の断面積）を大きくすることができる。このため、開口部３ｂ内に導電性プラグ１０が形成されることによって構成される柱状構造体１１の強度を向上させることができるので、外部から応力が加わった場合でも、より容易に、メタル配線層２に加わる応力を低減することができる

また、第１実施形態では、導電性プラグを、Ｗ（タングステン）から構成することによって、より容易に、導電性プラグ１０のビッカース硬度を、層間絶縁膜３のビッカース硬度よりも高くすることができるので、容易に、柱状構造体１１の強度を向上させることができる。

図６〜図１５は、本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。次に、図１および図５〜図１５を参照して、本発明の第１実施形態による表面形状認識用センサ５０の製造方法について説明する。

まず、図６に示すように、検出回路（図示せず）が作り込まれたシリコン基板１の上面上に、ＣＶＤ法などを用いて、層間絶縁膜３（３１）を形成する。次に、図７に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜３（３１）の所定領域に、厚み方向に貫通する開口部３ｂ（３１ｂ）およびコンタクトホール３ａをそれぞれ形成する。この際、コンタクトホール３ａは、円形の開口形状に形成する一方、開口部３ｂ（３１ｂ）は、正方形の開口形状に形成する。

次に、図８に示すように、形成した開口部３ｂ（３１ｂ）およびコンタクトホール３ａ内に、バリアメタル層５（図５参照）を介して、それぞれ、導電性プラグ１０（１０ａ）および接続プラグ４を形成する。具体的には、メタルＣＶＤ法などを用いて、Ｗ（タングステン）層（図示せず）を全面に形成した後、ＣＭＰ法により層間絶縁膜３（３１）の表面まで研磨することによって、開口部３ｂ（３１ｂ）およびコンタクトホール３ａ内に、Ｗからなる導電性プラグ１０（１０ａ）および接続プラグ４を、それぞれ、形成する。

続いて、図９に示すように、層間絶縁膜３（３１）の上面上に、メタルスパッタ法などを用いて、ＣｕまたはＡｌなどからなるメタル層２１を全面に形成する。そして、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、メタル層２１を所定の配線パターンに形成する。これにより、層間絶縁膜３（３１）上にメタル配線層２が形成される。なお、メタル層２１は、本発明の「導電体層」の一例である。

ここで、第１実施形態では、メタル配線層２を形成する際に、メタル配線層２の開口部３ｂ（３１ｂ）（導電性プラグ１０（１０ａ））上の領域を同時に除去する。これにより、開口部３ｂ（３１ｂ）内に形成された導電性プラグ１０（１０ａ）が露出するとともに、図５に示したように、導電性プラグ１０（１０ａ）の上部が層間絶縁膜３（３１）の上面から突出する。すなわち、メタル配線層２の開口部３ｂ（３１ｂ）（導電性プラグ１０（１０ａ））上の領域をエッチングにより除去した際に、オーバーエッチングによって、層間絶縁膜３（３１）の上面の一部が除去される。これにより、層間絶縁膜３（３１）の上面におけるメタル配線層２が形成されている領域以外の領域が、層間絶縁膜３（３１）の上面におけるメタル配線層２が形成されている領域よりも下方に形成されるので、層間絶縁膜３（３１）の開口部３ｂ（３１ｂ）内に形成された導電性プラグ１０（１０ａ）の上部が、形成されている層間絶縁膜３（３１）の上面から突出した状態となる。

その後、層間絶縁膜３（３１）の上面上に、ＣＶＤ法などを用いて、メタル配線層２を覆うように層間絶縁膜３（３２）を形成する。次に、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜３（３２）の所定領域に、厚み方向に貫通する開口部３ｂ（３２ｂ）およびコンタクトホール３ａをそれぞれ形成する。この際、開口部３ｂ（３２ｂ）は、層間絶縁膜３（３１）の開口部３ｂ（３１ｂ）と重なるように形成するとともに、異なる開口面積を有するように形成する。また、コンタクトホール３ａは、円形の開口形状に形成するとともに、メタル配線層２に達するように形成する。一方、開口部３ｂ（３２ｂ）は、正方形の開口形状に形成する。

次に、図８で示した方法と同様の方法を用いて、形成した開口部３ｂ（３２ｂ）およびコンタクトホール３ａ内に、導電性プラグ１０（１０ｂ）および接続プラグ４を形成する。これにより、図１３に示す形状が得られる。

続いて、図９〜図１３で示した方法と同様の方法を用いて、層間絶縁膜３の形成、開口部３ｂおよびコンタクトホール３ａの形成、導電性プラグ１０および接続プラグ４の形成、メタル配線層２の形成を繰り返す。これにより、図１４に示すように、複数の導電性プラグ１０が接続された柱状構造体１１が形成される。なお、層間絶縁膜３１、３２、３３を下層側の層間絶縁膜３とした場合における開口部３１ｂ、３２ｂ、３３ｂ、および、導電性プラグ１０ａ、１０ｂ、１０ｃは、それぞれ、本発明の「第１開口部」および「第１埋め込み部材」の一例であり、層間絶縁膜３２、３３、３４を上層側の層間絶縁膜３とした場合における開口部３２ｂ、３３ｂ、３４ｂ、および、導電性プラグ１０ｂ、１０ｃ、１０ｄは、それぞれ、本発明の「第２開口部」および「第２埋め込み部材」の一例である。

次に、図１５に示すように、最上層の層間絶縁膜３（３４）上に、容量検出電極６を形成する。そして、図１６に示すように、容量検出電極６を覆うように、たとえば、約４００ｎｍ〜約１２００ｎｍの厚みを有するＳｉＮ膜７を形成する。その後、グランド電極８が形成される接続孔７ａをエッチング技術により形成した後、接続孔７ａ内にグランド電極８を形成する。これにより、グランド電極８が、柱状構造体１１に支持されるとともに、柱状構造体１１に電気的に接続される。最後に、表面保護膜９を形成する。このようにして、図１に示した第１実施形態による表面形状認識用センサ５０が形成される。

（第２実施形態）
図１６は、本発明の第２実施形態による表面形状認識用センサの構造を示した断面図である。次に、図１６を参照して、この第２実施形態による表面形状認識用センサ６０では、上記第１実施形態とは異なり、柱状構造体６１が１つの導電性プラグ６１によって一体的に形成されている。なお、導電性プラグ６１および開口部６２以外の構成については、上記した第１実施形態による表面形状認識用センサ５０と同様であるため、その説明は省略する。

第２実施形態による表面形状認識用センサ６０では、シリコン基板１上に積層された複数の層間絶縁膜３をその厚み方向に貫通する開口部６２が形成されている。この開口部６２内には、導電性プラグ６１が形成されており、これによって、柱状構造体６１が一体的に形成されている。なお、導電性プラグ６１は、本発明の「埋め込み部材」の一例であり、柱状構造体６１は、本発明の「支持部材」の一例である。この柱状構造体６１は、グランド電極８の下方に、グランド電極８を支持するように形成されている。また、柱状構造体６１は、図２に示した第１実施形態と同様に、平面的に見て、複数箇所に形成されている。すなわち、グランド電極８を複数の柱状構造体６１で支持している。さらに、柱状構造体６１の一方端部は、グランド電極８と電気的に接続されているとともに、柱状構造体６１の他方端部は、シリコン基板１のグランド端子と電気的に接続されている。

第２実施形態では、上記のように、複数の層間絶縁膜３を厚み方向に貫通するように、開口部６２を形成するとともに、その開口部６２内に、導電性プラグ６１を形成することによって、一体的に形成された柱状構造体６１を構成することができる。そして、その柱状構造体６１でグランド電極８を支持することによって、外部から応力が加わった場合でも、柱状構造体６１により応力を受け止めることができるので、メタル配線層２に加わる応力を低減することができる。このため、メタル配線層２を、層間絶縁膜３よりも硬度の低い材料であるＣｕやＡｌなどから構成したとしても、メタル配線層２の撓み量を小さくすることができるので、層間絶縁膜３にクラックが生じるのを抑制することができる。これにより、層間絶縁膜３にクラックが生じることに起因して、互いに隣り合うメタル配線層２、または、上層側のメタル配線層２と下層側のメタル配線層２とが電気的に短絡するという不都合が生じるのを抑制することができる。その結果、メタル配線層２が電気的に短絡することに起因する信頼性の低下を抑制することができる。

なお、第２実施形態のその他の効果は、上記した第１実施形態の効果と同様である。

図１７〜図１９は、本発明の第２実施形態による表面形状認識用センサの製造方法を説明するための断面図である。次に、図６〜図１４および図１７〜図１９を参照して、本発明の第２実施形態による表面形状認識用センサ６０の製造方法について説明する。

まず、図１７に示すように、図６〜図１４に示した第１実施形態と同様の方法を用いて、シリコン基板１の上面上に多層配線構造を形成する。この際、第１実施形態とは異なり、第１実施形態における開口部３ｂ（図１４参照）を形成することなく多層配線構造を形成する。

次に、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、複数の層間絶縁膜３を厚み方向に貫通するように、開口部６２を形成する。この際、コンタクトホール３ａを形成するためのマスクとは別マスクを用いる。そして、図１９に示すように、形成した開口部６２内に、バリアメタル層５（図５参照）を介して、導電性プラグ６１を形成する。具体的には、メタルＣＶＤ法などを用いて、Ｗ（タングステン）層（図示せず）を全面に形成した後、ＣＭＰ法により層間絶縁膜３の表面まで研磨することにより、開口部６２内に、Ｗ（タングステン）からなる導電性プラグ６１を形成する。

続いて、最上層の層間絶縁膜３上に、容量検出電極６を形成する。そして、容量検出電極６を覆うように、たとえば、約４００ｎｍ〜約１２００ｎｍの厚みを有するＳｉＮ膜７を形成する。その後、グランド電極８が形成される接続孔７ａをエッチング技術により形成した後、接続孔７ａ内にグランド電極８を形成する。これにより、グランド電極８が、柱状構造体６１に支持されるとともに、柱状構造体６１に電気的に接続される。最後に、表面保護膜９を形成する。このようにして、図１６に示した第２実施形態による表面形状認識用センサ６０が形成される。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１および第２実施形態では、本発明による半導体装置の一例としての表面形状認識用センサを例にして説明したが、本発明はこれに限らず、表面形状認識用センサ以外の半導体装置にも本発明を適用することができる。

また、上記第１および第２実施形態では、柱状構造体を構成する導電性プラグをＷ（タングステン）から構成したが、本発明はこれに限らず、導電性プラグをＷ以外のＴｉ、Ｔａ、Ｍｏのいずれかから構成してもよい。また、導電性プラグを、Ｔｉ、Ｔａ、ＭｏおよびＷの化合物から構成してもいいし、Ｗ、Ｔｉ、ＴａおよびＭｏから選択される少なくとも１つの元素を含む導電性材料から構成してもよい。また、導電性プラグ以外の埋め込み部材によって、支持部材を構成するようにしてもよい。

また、上記第１および第２実施形態では、開口部の開口形状を正方形形状に形成した例を示したが、本発明はこれに限らず、開口部の開口形状を正方形形状以外の形状に形成してもよい。たとえば、開口部の開口形状を長方形形状に形成してもよい。また、図２０に示すように、開口部３ｃの開口形状を格子状のグランド電極８に沿った溝状に形成してもよい。

また、上記第１および第２実施形態では、グランド電極を、導電性プラグで構成された柱状構造体で支持する構成について示したが、本発明はこれに限らず、グランド電極以外の部材を、導電性プラグで構成された柱状構造体で支持するように構成してもよい。また、単に、柱状構造体が形成されている構成にしてもよい。すなわち、他の部材を支持しない構成にしてもよい。

また、上記第１および第２実施形態では、最上層の層間絶縁膜から最下層の層間絶縁膜まで貫通するように、導電性プラグ（柱状構造体）を形成した例を示したが、本発明はこれに限らず、複数の層間絶縁膜の一部に、導電性プラグ（柱状構造体）を形成するように構成してもよい。

また、上記第１および第２実施形態では、柱状構造体の他方端部を配線層（グランド端子）に電気的に接続するように構成した例を示したが、本発明はこれに限らず、柱状構造体を配線層と電気的に接続されていない構成にしてもよい。たとえば、ダミーの柱状構造体を備えるようにしてもよい。

また、上記第１および第２実施形態では、層間絶縁膜を４層積層した例を示したが、本発明はこれに限らず、層間絶縁膜が２層以上形成されていれば、４層以外の積層数であってもよい。

また、上記第１および第２実施形態では、導電性プラグを柱状構造体に構成した例を示したが、本発明はこれに限らず、応力を支持することが可能であれば、柱状構造以外の支持部材に構成してもよい。

また、上記第１実施形態では、奇数番目の層間絶縁膜の開口部の方が、偶数番目の層間絶縁膜の開口部よりも開口面積が小さくなるように構成した例を示したが、本発明はこれに限らず、奇数番目の層間絶縁膜の開口部の方が、偶数番目の層間絶縁膜の開口部よりも開口面積が大きくなるように構成してもよい。

本発明の第１実施形態による表面形状認識用センサの一部を示した平面図である。 図１に示した本発明の第１実施形態による表面形状認識用センサの一部を拡大して示した平面図である。 図２の１００−１００線に沿った断面図である。 図２の２００−２００線に沿った断面図である。 図１に示した本発明の第１実施形態による表面形状認識用センサの構造を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第１実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第２実施形態による表面形状認識用センサの構造を示した断面図である。 本発明の第２実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第２実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の第２実施形態による表面形状認識用センサの製造方法を説明するための断面図である。 本発明の変形例による表面形状認識用センサの一部を拡大して示した平面図である。

符号の説明

１ シリコン基板（半導体基板）
２ メタル配線層（配線層）
３ 層間絶縁膜（絶縁層）
３ａ コンタクトホール
３ｂ、６２ 開口部
４ 接続プラグ
５ バリアメタル層
６ 容量検出電極
７ ＳｉＮ膜
８ グランド電極
９ 表面保護膜
１０、６１ 導電性プラグ（埋め込み部材）
１１、６１ 柱状構造体（支持部材）
１２ グランド端子
２１ メタル層（導電体層）
５０、６０ 表面形状認識用センサ（半導体装置）

Claims (10)

1. 半導体基板の上面上に積層され、厚み方向に貫通する開口部を有する複数の絶縁層と、
   前記絶縁層よりも高い硬度を有し、前記複数の絶縁層の各々の前記開口部内に埋め込まれた複数の埋め込み部材と、
   前記絶縁層間に形成された配線層とを備え、
   前記複数の埋め込み部材は、前記配線層を介することなく、前記半導体基板の厚み方向に互いに直接接触することにより、支持部材に構成されていることを特徴とする、半導体装置。
2. 前記複数の絶縁層は、少なくとも、互いに交互に配置された第１絶縁層と第２絶縁層とを含み、
   前記第１絶縁層の開口部と前記第２絶縁層の開口部とは、互いに異なる開口面積を有していることを特徴とする、請求項１に記載の半導体装置。
3. 半導体基板の上面上に積層され、厚み方向に貫通する開口部を有する複数の絶縁層と、
   前記絶縁層よりも高い硬度を有する埋め込み部材とを備え、
   前記複数の絶縁層の各々の前記開口部は、互いに重なるように配置されることにより、前記複数の絶縁層を厚み方向に貫通するように構成されており、
   前記埋め込み部材は、前記複数の絶縁層を貫通するように構成された前記開口部内に埋め込まれることによって、一体的に形成された支持部材に構成されていることを特徴とする、半導体装置。
4. 前記埋め込み部材から構成された前記支持部材は、平面的に見て、前記半導体基板上の領域の複数箇所に設けられていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記埋め込み部材から構成された前記支持部材は、前記半導体基板に達するように形成されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記絶縁層に形成された前記開口部は、正方形または長方形の開口形状を有していることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記埋め込み部材は、Ｔｉ、Ｔａ、Ｗ、および、Ｍｏの群から選択される少なくとも１つの元素を含む導電性材料から構成されていることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記埋め込み部材は、Ｔｉ、Ｔａ、Ｗ、および、Ｍｏのいずれか、または、いずれかの化合物から構成されていることを特徴とする、請求項７に記載の半導体装置。
9. 下層側の絶縁層に、厚み方向に貫通する第１開口部を形成する工程と、
   前記第１開口部内に第１埋め込み部材を形成する工程と、
   前記下層側の絶縁層上に、導電体層を形成する工程と、
   少なくとも、前記導電体層の前記第１開口部上の領域を除去する工程を含み、前記導電体層をパターニングすることにより配線層を形成する工程と、
   前記下層側の絶縁層上に、前記配線層を覆うように、上層側の絶縁層を形成する工程と、
   前記上層側の絶縁層に、前記第１開口部と重なるように、厚み方向に貫通する第２開口部を形成する工程と、
   前記配線層を介することなく前記第１埋め込み部材と直接接触するように、前記第２開口部内に第２埋め込み部材を形成する工程とを備えることを特徴とする、半導体装置の製造方法。
10. 半導体基板の上面上に、複数の絶縁層を積層する工程と、
    厚み方向に、前記複数の絶縁層を貫通する開口部を形成する工程と、
    前記開口部内に埋め込み部材を形成することにより、一体的に形成された支持部材を構成する工程とを備えることを特徴とする、半導体装置の製造方法。

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