JP2007115922A - 半導体装置 - Google Patents

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Abstract

【課題】互いに積層される半導体チップ間の接続信頼性を確保するために電極の面積を大きくすると、その電極と半導体層との間に発生する静電容量が増大してしまう。
【解決手段】半導体装置１は、半導体チップ１０を備えている。半導体チップ１０は、半導体基板１２、配線層１４、裏面電極１６（第１の本電極）、および裏面ダミー電極１７（第１のダミー電極）を有している。半導体基板１２上には、配線１３を含む配線層１４が形成されている。また、半導体基板１２の裏面Ｓ１上には、配線１３と電気的に接続された裏面電極１６が形成されている。この裏面Ｓ１上には、配線１３と電気的に絶縁された裏面ダミー電極１７も形成されている。
【選択図】図１

Description

本発明は、半導体装置に関する。
従来の半導体装置としては、例えば特許文献１に記載されたものがある。同文献に記載の半導体装置は、複数の半導体チップ（ＬＳＩ）が互いに積層された三次元集積型の半導体装置である。具体的には、図９に示すように、半導体チップ１０１上に半導体チップ１０２が積層されている。半導体チップ１０１の上面上には、当該半導体チップ１０１の配線１０３と電気的に接続された平板状の電極１０４が形成されている。また、半導体チップ１０２の裏面上には、貫通ヴィアプラグ１０５を介して当該半導体チップ１０２の配線１０６と接続された平板状の電極１０７が形成されている。そして、これらの電極１０４と電極１０７とが機械的に接続されることにより、半導体チップ１０１上に半導体チップ１０２が積層された構造が実現されている。
特開平８−１２５１２０号公報
ところで、半導体チップ１０１と半導体チップ１０２との接続部の接続強度、すなわち電極１０４と電極１０７との間の接続強度を充分に確保するという観点からは、電極１０７の面積をできるだけ大きくすることが望ましい。そのため、上述した図９の半導体装置においては、貫通ヴィアプラグ１０５の断面積（基板面に平行な断面の面積）を大きく上回る面積をもつ電極１０７が設けられている。
しかしながら、このように電極１０７の面積を大きくすると、電極１０７と半導体チップ１０２の半導体層との間に発生する静電容量も増大してしまう。かかる静電容量は、半導体装置の電気特性の劣化につながる。
本発明による半導体装置は、半導体基板と、上記半導体基板上に設けられ、配線を含む配線層と、上記半導体基板の裏面上に設けられ、上記配線と電気的に接続された第１の本電極と、上記半導体基板の上記裏面上に設けられ、上記配線と電気的に絶縁された第１のダミー電極と、を有する半導体チップを備えることを特徴とする。
この半導体装置においては、半導体基板の裏面上に、第１の本電極と共に第１のダミー電極が設けられている。このため、複数の半導体チップを互いに積層する際には、第１の本電極だけでなく第１のダミー電極をも、半導体チップ同士の接続部として機能させることができる。これにより、第１の本電極の面積を大きくすることなく、上記接続部の接続強度を充分に確保することが可能となる。
本発明によれば、電気特性の劣化を抑制しつつ、半導体チップ間で高い接続信頼性を得ることが可能な半導体装置が実現される。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、半導体チップ１０を備えている。半導体チップ１０は、半導体基板１２、配線層１４、裏面電極１６（第１の本電極）、および裏面ダミー電極１７（第１のダミー電極）を有している。半導体基板１２は、例えばシリコン基板である。
半導体基板１２上には、配線１３を含む配線層１４が形成されている。また、半導体基板１２の裏面Ｓ１（配線層１４と反対側の面）上には、配線１３と電気的に接続された裏面電極１６が形成されている。具体的には、裏面電極１６は、半導体基板１２を貫通するヴィアプラグ２２を介して配線１３と接続されている。このヴィアプラグ２２は、一端が配線１３に接続されるとともに、他端が半導体基板１２の裏面Ｓ１に露出している。また、本実施形態において裏面電極１６は、裏面Ｓ１のうちヴィアプラグ２２が露出する領域上にのみ設けられている。
なお、裏面電極１６は、単層の金属膜であってもよく、多層の金属膜であってもよい。前者の場合、裏面電極１６は、例えばＣｕ膜として構成することができる。後者の場合、裏面電極１６は、例えば、半導体基板１２側から順にＣｕ膜およびＮｉ膜からなる積層膜として構成することができる。
半導体基板１２の裏面Ｓ１上には、裏面ダミー電極１７も形成されている。本実施形態において裏面ダミー電極１７は、裏面電極１６と同一の層構造をしている。その一方で、裏面ダミー電極１７は、配線１３と電気的に絶縁されている点で、配線１３と電気的に接続されている裏面電極１６と相異している。裏面ダミー電極１７は、配線層１４中の何れの配線とも電気的に接続されていない。すなわち、裏面ダミー電極１７は、配線層１４の配線部と電気的に絶縁されている。ここで、配線部とは、配線層１４中に含まれる全ての配線１３を包括する概念である。また、裏面ダミー電極１７は、絶縁膜２６を介して裏面Ｓ１上に設けられている。この絶縁膜２６は、裏面Ｓ１のうちヴィアプラグ２２が露出する領域に開口を有している。この開口を通じて、上述の裏面電極１６とヴィアプラグ２２とが互いに電気的に接続されている。
ここで、裏面電極１６と裏面ダミー電極１７との平面視での面積（すなわち半導体基板１２の基板面に平行な断面の面積）を比較すると、裏面電極１６の面積の方が、裏面ダミー電極１７のそれよりも小さい。
配線層１４上には、表面電極１８（第２の本電極）および表面ダミー電極１９（第２のダミー電極）が形成されている。表面電極１８は、平面視で裏面電極１６と重なる位置に設けられており、裏面電極１６と同様に配線１３と電気的に接続されている。一方、表面ダミー電極１９は、平面視で裏面ダミー電極１７と重なる位置に設けられており、裏面ダミー電極１７と同様に配線１３と電気的に絶縁されている。表面ダミー電極１９も、配線層１４中の何れの配線とも電気的に接続されていない。
表面電極１８は、基部１８ａと、基部１８ａ上に形成された半田層１８ｂとによって構成されている。基部１８ａは、単層の金属膜であってもよく、多層の金属膜であってもよい。前者の場合、基部１８ａは、例えばＣｕ膜として構成することができる。後者の場合、基部１８ａは、例えば、配線層１４側から順にＣｕ膜およびＮｉ膜からなる積層膜として構成することができる。かかる構成の表面電極１８のように表面に半田が露出した電極を半田電極と呼ぶ。言うまでもなく、表面電極１８の全体が半田によって構成されていてもよく、その場合も表面電極１８は半田電極に相当する。
ここで、裏面電極１６と表面電極１８との平面視での面積を比較すると、裏面電極１６の面積の方が、表面電極１８のそれよりも小さい。
本実施形態において表面ダミー電極１９は、表面電極１８と同一の層構造をしている。すなわち、表面ダミー電極１９は、基部１９ａと、基部１９ａ上に形成された半田層１９ｂとによって構成されている。この表面ダミー電極１９は、配線層１４上に絶縁膜２４（スペーサ）を介して設けられている。これにより、表面ダミー電極１９の上面の配線層１４からの高さｄ２は、表面電極１８の上面の配線層１４からの高さｄ１よりも高くなっている。この絶縁膜２４としては、有機絶縁膜を用いることが好適である。
なお、上述の各電極１６，１７，１８，１９は、密着膜２８を介して半導体基板１２または配線層１４上に設けられている。この密着膜２８としては、例えばＴｉ膜を用いることができる。ただし、密着膜２８を設けることは必須ではない。特に、各電極１６，１７，１８，１９がＣｕ膜およびＮｉ膜からなる積層膜を含んでいる場合には、密着膜２８を介在させなくとも、それらの電極と半導体基板１２または配線層１４との間で充分な密着性を得ることができる。
図２〜図４を参照しつつ、半導体装置１の製造方法の一例を説明する。まず、シリコン基板等の半導体基板１２ａにヴィアプラグ２２を形成した後、半導体基板１２ａ上に配線層１４を形成する。このとき、配線層１４の最上層の絶縁膜のうち表面電極１８が設けられる部分は開口する（図２（ａ））。次に、配線層１４上に絶縁膜２４を形成する（図２（ｂ））。
続いて、配線層１４上に、めっき法等により、表面電極１８および表面ダミー電極１９を形成する（図３（ａ））。その後、ヴィアプラグ２２が露出するまで半導体基板１２ａを研削する。これにより、半導体基板１２が形成される（図３（ｂ））。次に、半導体基板１２の裏面Ｓ１上に、絶縁膜２６を形成する。このとき、絶縁膜２６の一部（ヴィアプラグ２２上に設けられた部分）は開口する（図４）。
その後、半導体基板１２の裏面Ｓ１上に、めっき法等により、裏面電極１６および裏面ダミー電極１７を形成する。以上により、図１の半導体装置１が得られる。
半導体装置１の効果を説明する。半導体装置１においては、半導体基板１２の裏面Ｓ１上に、裏面電極１６と共に裏面ダミー電極１７が設けられている。このため、複数の半導体チップを互いに積層する際には、裏面電極１６だけでなく裏面ダミー電極１７をも、半導体チップ同士の接続部として機能させることができる。これにより、裏面電極１６の面積を大きくすることなく、上記接続部の接続強度を充分に確保することが可能となる。したがって、裏面電極１６と半導体基板１２との間に発生する静電容量を小さく抑えることができる。よって、電気特性の劣化を抑制しつつ、半導体チップ間で高い接続信頼性を得ることが可能な半導体装置１が実現されている。
特に本実施形態においては、裏面電極１６のサイズをヴィアプラグ２２の径と同程度まで小さくしている。すなわち、裏面電極１６は、半導体基板１２の裏面Ｓ１のうちヴィアプラグ２２が露出する領域上にのみ設けられている。これにより、上記静電容量の発生自体を防ぐことができる。
裏面電極１６は、平面視で、裏面ダミー電極１７よりも面積が小さい。このように裏面ダミー電極１７の面積を比較的大きくすることにより、半導体チップ間の接続信頼性を一層向上させることができる。この裏面ダミー電極１７は配線１３と電気的に絶縁されているため、その面積を大きくしても、半導体装置１の電気特性には影響が及ばない。ただし、裏面電極１６の面積が裏面ダミー電極１７のそれよりも小さいという構成は必須ではない。
半導体チップ１０は、表面電極１８および表面ダミー電極１９を有している。これにより、この半導体チップ１０は、半導体基板１２側だけでなく配線層１４側においても、他の半導体チップと電気的な接続を図ることが可能である。ただし、表面電極１８および表面ダミー電極１９を半導体チップ１０に設けることは必須ではない。
表面ダミー電極１９の上面は、表面電極１８の上面に比して、配線層１４からの高さが高い。これにより、半導体チップ１０の配線層１４側に他の半導体チップを積層した際に、表面電極１８とそれに接続される電極との間の間隔が狭くなり過ぎるのを防ぐことができる。上記間隔が狭過ぎると、半導体チップ間の間隙にアンダーフィル樹脂を注入するのが困難となってしまう。
さらに、上記間隔が狭い場合には、図５に示すように、半導体チップ１０の表面電極１８を他の半導体チップの電極９０に接続する際に、溶融した半田層１８ｂの半田が両電極間のスペースからはみ出してしまうことがある。すると、他の半導体チップの半導体基板９２（表面には図示しない絶縁膜が形成されている）とはみ出した半田との間で静電容量が発生してしまうという問題がある。特に複数の半導体チップ１０同士を積層する場合には、面積の小さな裏面電極１６が上記電極９０に相当することになるため、半田のはみ出しが一層起こり易くなる。この点、半導体装置１によれば、表面電極１８と電極９０との間の間隔を充分に広く確保できるので、かかる静電容量の発生を防ぐことができる。
表面ダミー電極１９は、スペーサである絶縁膜２４を介して配線層１４上に設けられている。これにより、表面ダミー電極１９の上面が表面電極１８の上面よりも高い構成を容易に実現することができる。なお、スペーサとしては絶縁膜２４の代わりに導電膜を用いてもよいが、絶縁膜を用いた場合の方がスペーサの形成が容易である。ただし、表面ダミー電極１９の上面が表面電極１８の上面よりも高いという構成は必須ではなく、それゆえスペーサを半導体チップ１０に設けることも必須ではない。
絶縁膜２４として有機絶縁膜を用いた場合、無機絶縁膜を用いた場合に比して、絶縁膜２４を厚く形成することが容易となる。
裏面電極１６は、平面視で、表面電極１８よりも面積が小さい。このように表面電極１８の面積を比較的大きくすることにより、半導体チップ１０とその配線層１４側に積層される半導体チップとの間の接続信頼性を向上させることができる。ただし、裏面電極１６の面積が表面電極１８のそれよりも小さいという構成は必須ではない。
表面電極１８および表面ダミー電極１９として半田電極が用いられている。この半田電極の半田を溶融させた状態で半導体チップ１０と他の半導体チップとを接続することにより、当該接続を容易に行うことができる。なお、半田層は、裏面電極１６および表面電極１８のうち、裏面電極１６にのみ設けられていてもよいし、双方に設けられていてもよい。ダミー電極についても同様であり、半田層は、裏面ダミー電極１７および表面ダミー電極１９のうち、裏面ダミー電極１７にのみ設けられていてもよいし、双方に設けられていてもよい。
（第２実施形態）
図６は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、三次元集積型の半導体装置であり、半導体チップ１０ａ，１０ｂを含む複数の半導体チップを備えている。各半導体チップ１０ａ，１０ｂの構成は、図１の半導体チップ１０と同様である。これら複数の半導体チップは、互いに積層されている。そして、隣り合う２つの半導体チップ１０ａ，１０ｂについて、一方の半導体チップ１０ａが有する裏面電極１６および裏面ダミー電極１７は、それぞれ他方の半導体チップ１０ｂが有する表面電極１８および表面ダミー電極１９に接続されている。
半導体チップ１０ａ，１０ｂ同士の接続は、半導体チップ１０ｂの表面電極１８および表面ダミー電極１９を、それらの半田層（図１の半田層１８ｂ，１９ｂ）を溶融させた状態でそれぞれ半導体チップ１０ａの裏面電極１６および裏面ダミー電極１７に接続することにより、行うことができる。
かかる構成の半導体装置２は、半導体装置１が奏する上述の効果に加えて、次の効果を奏することができる。すなわち、半導体装置２においては、同一の構成を有する複数の半導体チップ１０ａ，１０ｂが積層されている。このため、半導体装置２は、同一のウエハから得られる複数の半導体チップを互いに積層することにより製造することが可能である。したがって、高効率で製造することが可能な三次元集積型の半導体装置２が実現されている。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては絶縁膜２４が配線層１４上に設けられた例を示したが、図７に示すように、絶縁膜２４は半導体基板１２の裏面Ｓ１上に設けられていてもよい。また、図８に示すように、半導体チップ１０中には、トランジスタ等の半導体素子が形成されていてもよい。同図においては、半導体基板１２中に設けられたソース・ドレイン領域３２および配線層１４中に設けられたゲート電極３４等によって構成されたトランジスタが形成されている。
本発明による半導体装置の第１実施形態を示す断面図である。 （ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。 （ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。 図１の半導体装置の製造方法の一例を示す工程図である。 図１の半導体装置の製造方法の効果を説明するための断面図である。 本発明による半導体装置の第２実施形態を示す断面図である。 実施形態の変形例に係る半導体装置を示す断面図である。 実施形態の変形例に係る半導体装置を示す断面図である。 従来の半導体装置を示す断面図である。
符号の説明
１ 半導体装置
２ 半導体装置
１０ 半導体チップ
１０ａ 半導体チップ
１０ｂ 半導体チップ
１２ 半導体基板
１３ 配線
１４ 配線層
１６ 裏面電極
１７ 裏面ダミー電極
１８ 表面電極
１８ａ 基部
１８ｂ 半田層
１９ 表面ダミー電極
１９ａ 基部
１９ｂ 半田層
２２ ヴィアプラグ
２４ 絶縁膜
２６ 絶縁膜
２８ 密着膜
３２ ソース・ドレイン領域
３４ ゲート電極

Claims (12)

  1. 半導体基板と、
    前記半導体基板上に設けられ、配線を含む配線層と、
    前記半導体基板の裏面上に設けられ、前記配線と電気的に接続された第１の本電極と、
    前記半導体基板の前記裏面上に設けられ、前記配線と電気的に絶縁された第１のダミー電極と、
    を有する半導体チップを備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体チップは、前記半導体基板を貫通するヴィアプラグを更に有し、
    前記第１の本電極は、前記ヴィアプラグを介して前記配線と接続されている半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１の本電極は、前記半導体基板の前記裏面のうち前記ヴィアプラグが露出する領域上にのみ設けられている半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記第１の本電極は、平面視で、前記第１のダミー電極よりも面積が小さい半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記半導体チップは、
    前記配線層上に設けられ、前記配線と電気的に接続された第２の本電極と、
    前記配線層上に設けられ、前記配線と電気的に絶縁された第２のダミー電極と、
    を更に有する半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２のダミー電極の上面は、前記第２の本電極の上面に比して、前記配線層からの高さが高い半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第２のダミー電極は、前記配線層上にスペーサを介して設けられている半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記スペーサは、絶縁膜である半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記絶縁膜は、有機絶縁膜である半導体装置。
  10. 請求項５乃至９いずれかに記載の半導体装置において、
    前記第１の本電極は、平面視で、前記第２の本電極よりも面積が小さい半導体装置。
  11. 請求項５乃至１０いずれかに記載の半導体装置において、
    前記第１または第２の本電極は、半田電極である半導体装置。
  12. 請求項５乃至１１いずれかに記載の半導体装置において、
    前記半導体チップを複数備え、
    当該複数の半導体チップは、互いに積層されており、
    隣り合う２つの前記半導体チップについて、一方の半導体チップが有する前記第１の本電極および前記第１のダミー電極が、それぞれ他方の半導体チップが有する前記第２の本電極および前記第２のダミー電極に接続されている半導体装置。
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